JP6346212B2 - 誤り率測定装置及び該装置を用いた自動位相調整方法 - Google Patents

Description

本発明は、装置内蔵のＦＰＧＡ(field-programmable gate array) から入力されるデータの同期を取るためのクロックの位相調整が必要な被調整デバイス（例えば波形整形ＩＣなど）の自動位相調整が可能な誤り率測定装置及び該装置を用いた自動位相調整方法に関する。

近年における各種ディジタル通信装置は、利用者数の増加やマルチメディア通信の普及に伴い、より大容量の伝送能力が求められている。そして、これらのディジタル通信装置におけるディジタル信号の品質評価の指標の一つとして、受信データのうち符号誤りが発生した数と受信データの総数との比較として定義されるビット誤り率（Bit Error Rate）が知られている。

このため、上記ディジタル通信装置を被測定物（被試験デバイス：ＤＵＴ）とし、この被測定物におけるビット誤り率を測定する場合には、例えば下記特許文献１に開示されるような誤り率測定装置が用いられる。この種の誤り率測定装置では、被測定物が電気的なストレスをどの程度許容できるかを測定するため、パターン発生器から既知パターンの電気的ストレス信号をテスト信号として印可し、このテスト信号を被測定物内部又は外部でループバックし、エラー検出器で受信してテスト信号との比較により、テスト信号の印可量に対してエラーの有無を測定するジッタトレランステストを行っている。

ところで、上述した誤り率測定装置におけるパターン発生器やエラー検出器には、製造後に購入者や設計者が構成を設定できるＦＰＧＡが用いられている。

ＦＰＧＡは、近年における通信速度の高速化に伴って、その速度も高速化しているが、ジッタや波形歪といった波形品質は専用のＤ−ＦＦやＭＵＸ ＩＣなどの波形整形ＩＣには劣る。このため、ＦＰＧＡの出力をそのまま使用するのではなく、Ｄ−ＦＦやＭＵＸ ＩＣなどの波形整形ＩＣを使用して波形整形して使用するケースが多い。

ところが、上記Ｄ−ＦＦやＭＵＸ ＩＣなどの波形整形ＩＣは、ＦＰＧＡから入力されるデータの同期を取るためのクロックの位相調整が必要な被調整デバイスであり、サンプリングオシロスコープなどの他の測定器を使用して波形観測しながら波形整形ＩＣに入力するクロックの位相調整が行われていた。

しかし、サンプリングオシロスコープなどの他の測定器を使用した場合、誤り率測定装置以外の測定器が別途必要となるだけでなく、手作業によって位相調整を行うため、調整に手間と労力を要するという問題があった。このため、誤り率測定装置以外の測定器を使用せずにクロックの位相調整を自動的に行うことができる構成や方法が望まれていた。

ところで、位相を自動的に調整する回路としては、例えば下記特許文献２に開示される位相自動調整回路が知られている。

この特許文献２に開示される位相自動調整回路は、第１のクロックと第２のクロックを入力とする第１のＥＸ−ＯＲゲートと、前記第１のＥＸ−ＯＲゲートの出力を入力とする平均値検出回路と、前記平均値検出回路の出力を入力とするコンパレータと、前記コンパレータの出力と第２のクロックを入力とする第２のＥＸ−ＯＲゲートと、前記第２のＥＸ−ＯＲゲートの出力をクロック入力とし、第１のクロックに同期して入力されるデータをデータ入力とする第１のフリップ・フロップと、前記第１のフリップ・フロップのデータ出力がデータ入力に接続され、第２のクロックをクロック入力とする第２のフリップ・フロップとを有する。

特開２００７−２７４４７４号公報 特開平０３−０４９４１４号公報

しかしながら、上述した特許文献２に開示される位相自動調整回路を使用して波形整形ＩＣに入力するデータの同期を取るためのクロックの位相調整を行うには、被調整デバイスとしての波形整形ＩＣ以外に、論理回路やフリップフロップ回路などが別途必要となり、その分だけコストが増えてしまう問題があった。

そこで、本発明は上記問題点に鑑みてなされたものであって、他の測定器を必要とすることなく被調整デバイスに入力するクロックの位相調整を自動的に行うことができる誤り率測定装置及び該装置を用いた自動位相調整方法を提供することを目的としている。

上記目的を達成するため、本発明の請求項１に記載された誤り率測定装置は、誤り率測定装置単体で、かつ該誤り率測定装置の内部の被調整デバイス２の複数の構成要素ごとの位相調整を自動的に行うために、位相量が制御可能な位相可変器５を介して入力されるクロックのタイミングでＦＰＧＡ６からのデータを処理して被測定物に対して誤り率を測定するためのテスト信号を出力する前記被調整デバイス２を備えた誤り率測定装置１であって、
前記位相可変器は、前記被調整デバイスの構成要素に対応した数分設けられ、
前記ＦＰＧＡは、
前記位相可変器の位相量を前記被調整デバイスの構成要素ごとに増減制御して前記クロックの位相を可変する位相量制御部６ｃと、
前記位相量制御部にて前記位相可変器の位相量を前記被調整デバイスの構成要素ごとに増減制御して前記クロックの位相を可変したときに、前記被調整デバイスの構成要素ごとのエラーが入る２箇所の位置Ｐ１，Ｐ２を検出するエラー検出部６ａと、
前記位相可変器の位相量の増減制御により、前記クロックの位相を進ませてエラーが検出された位置Ｐ１と、前記クロックの位相を遅らせてエラーが検出された位置Ｐ２との間の中心を最適位置Ｐとして、この最適位置に対応する位相量を前記被調整デバイスの構成要素ごとに算出する位相量算出部６ｂとを備え、
前記クロックの位相が前記位相量算出部にて算出した位相量となるように前記位相量制御部が前記被調整デバイスの構成要素ごとの前記位相可変器の位相量を制御し、前記被調整デバイスの構成要素ごとの前記クロックの位相を自動調整することを特徴とする。

請求項２に記載された自動位相調整方法は、誤り率測定装置単体で、かつ該誤り率測定装置の内部の被調整デバイス２の複数の構成要素ごとの位相調整を自動的に行うために、位相量が制御可能な位相可変器５を介して入力されるクロックのタイミングでＦＰＧＡ６からのデータを処理して被測定物に対して誤り率を測定するためのテスト信号を出力する前記被調整デバイス２を備えた誤り率測定装置１を用いた自動位相調整方法であって、
前記位相可変器を前記被調整デバイスの構成要素に対応した数分設けるステップと、
前記位相可変器の位相量を前記被調整デバイスの構成要素ごとに増減制御し、前記被調整デバイスの構成要素ごとのエラーが入る２箇所の位置Ｐ１，Ｐ２を検出するまで前記位相可変器に入力されるクロックの位相を可変するステップと、
前記位相可変器の位相量の増減制御により、前記クロックの位相を進ませてエラーが検出された位置Ｐ１と、前記クロックの位相を遅らせてエラーが検出された位置Ｐ２との間の中心を最適位置Ｐとし、この最適位置に対応する位相量を前記被調整デバイスの構成要素ごとに算出するステップと、
前記クロックの位相が前記算出した位相量となるように前記被調整デバイスの構成要素ごとの前記位相可変器の位相量を制御し、前記被調整デバイスの構成要素ごとの前記クロックの位相を自動調整するステップとを含むことを特徴とする。
請求項３に記載された誤り率測定装置は、請求項１の誤り率測定装置において、
前記エラー検出部６ａは、前記テスト信号の入力に伴って前記被測定物から受信した入力データのビット誤りを検出することを特徴とする。
請求項４に記載された自動位相調整方法は、請求項２の自動位相調整方法において、
前記テスト信号の入力に伴って前記被測定物から受信した入力データのビット誤りを検出するステップを含むことを特徴とする。

本発明によれば、他の測定器を必要とすることなく、被調整デバイスに入力するクロックの位相調整を自動的に行うことができる。

本発明に係る誤り率測定装置と被測定物の概略構成を示すブロック図である。 本発明に係る誤り率測定装置を用いた自動位相調整方法の説明図である。

以下、本発明を実施するための形態について、添付した図面を参照しながら詳細に説明する。

本発明に係る誤り率測定装置は、被測定物に既知パターンのパターン信号を入力し、このパターン信号の入力に伴って被測定物から受信した入力データのビット誤り率を測定するものであり、装置内蔵のＦＰＧＡからのデータを処理する被調整デバイスに入力されるクロックの自動位相調整を行う機能を有する。

図１は本実施の形態の誤り率測定装置１の概略構成を示すブロック図である。誤り率測定装置１は、被調整デバイス２、クロック分配器３、１／Ｎ分周器４、位相可変器５、ＦＰＧＡ６を装置に内蔵している。なお、図１では、本発明の要部である被調整デバイス２の自動位相調整を行うために必要な構成のみを図示している。以下、各部の構成について説明する。

被調整デバイス２は、データの同期を取るためのクロックの位相調整が必要なデバイスである。本例では、ＦＰＧＡ６の出力のデータＴｘ（Ｔｘ１〜Ｔｘ５）を波形整形する波形整形ＩＣを被調整デバイス２としている。

波形整形ＩＣ２は、ＦＰＧＡ６から入力されるデータを処理するデバイスとして、図１に示すように、ＭＵＸ（マルチプレクサ）２ａ、ＭＵＸ（マルチプレクサ）２ｂ、Ｄ−ＦＦ（Ｄ型フリップフロップ）を備えて構成される。ＭＵＸ２ａは、クロック分配器３、位相可変器５を介して入力されるクロックをタイミング信号として、ＦＰＧＡ６からのデータＴｘ１とデータＴｘ２の何れかを選択して出力する。ＭＵＸ２ｂは、クロック分配器３、位相可変器５を介して入力されるクロックをタイミング信号として、ＦＰＧＡ６からのデータＴｘ３とデータＴｘ４の何れかを選択して出力する。Ｄ−ＦＦ２ｃは、クロック分配器３、位相可変器５を介して入力されるクロックの立ち上がりエッジでＤ入力の値（ＦＰＧＡ６からのデータＴｘ５）をＱ出力として保持する。

これらＭＵＸ２ａ、ＭＵＸ２ｂ、Ｄ−ＦＦ２ｃから出力されるデータは、例えば不図示の被測定物に対して誤り率を測定するためのテスト信号として用いることができる。

クロック分配器３は、各部の同期を取るための周期的信号として入力されるクロックを、１／Ｎ分周器４と位相可変器５のそれぞれに分配して出力する。

１／Ｎ分周器４は、クロック分配器３を介して入力されるクロックを１／Ｎに分周してＦＰＧＡ６に入力する。

位相可変器５は、ＦＰＧＡ６の後述する位相量制御部６ｃにて位相量の制御が可能であり、被調整デバイス（波形整形ＩＣ）２の構成要素に対応した数だけ備える。図１の例では、ＭＵＸ２ａに対応した位相可変器５ａと、ＭＵＸ２ｂに対応した位相可変器５ｂと、Ｄ−ＦＦ２ｃに対応した位相可変器５ｃを備えている。各位相可変器５ａ，５ｂ，５ｃは、ＦＰＧＡ６からの制御信号により位相量が制御され、クロック分配器３を介して入力されるクロックの位相を可変する。

ＦＰＧＡ６は、１／Ｎ分周器４からのクロックをタイミング信号として、被調整デバイス（波形整形ＩＣ）２に例えばＰＲＢＳなどの２値のパターンからなるデータを出力する。図１の例では、被調整デバイス（波形整形ＩＣ）２のＭＵＸ２ａにデータＴｘ１，Ｔｘ２を出力し、ＭＵＸ２ｂにデータＴｘ３，Ｔｘ４を出力し、Ｄ−ＦＦ２ｃにデータＴｘ５を出力する。

ＦＰＧＡ６は、位相可変器５の位相量を制御するための構成として、エラー検出部６ａ、位相量算出部６ｂ、位相量制御部６ｃを備える。

エラー検出部６ａは、被調整デバイス（波形整形ＩＣ）２のＭＵＸ２ａ、ＭＵＸ２ｂ、Ｄ−ＦＦ２ｃからのデータＲｘ１，Ｒｘ２，Ｒｘ３を入力とし、位相可変器５（５ａ，５ｂ，５ｃ）の位相量を増減させ、クロックの位相を変えたときにエラーが入る２箇所の位置をＭＵＸ２ａ、ＭＵＸ２ｂ、Ｄ−ＦＦ２ｃの各データごとに検出する。

さらに説明すると、エラー検出部６ａは、ＭＵＸ２ａからのデータＲｘ１を入力とし、位相可変器５ａの位相量を増減させ、位相可変器５ａに入力されるクロックの位相を変え、データＲｘ１にエラーが入る２箇所の位置を検出する。エラー検出部６ａは、ＭＵＸ２ｂからのデータＲｘ２を入力とし、位相可変器５ｂの位相量を増減させ、位相可変器５ｂに入力されるクロックの位相を変え、Ｒｘ２にエラーが入る２箇所の位置を検出する。エラー検出部６ａは、Ｄ−ＦＦ２ｃからのデータＲｘ３を入力とし、位相可変器５ｃの位相量を増減させ、位相可変器５ｃに入力されるクロックの位相を変え、Ｒｘ３にエラーが入る２箇所の位置を検出する。

このように、エラー検出部６ａは、クロックの位相調整が必要なＭＵＸ２ａ、ＭＵＸ２ｂ、Ｄ−ＦＦ２ｃのそれぞれについて、対応する位相可変器５（５ａ，５ｂ，５ｃ）に入力されるクロックの位相を進めた時と遅らせた時にエラーが入る２箇所の位置を検出する。

位相量算出部６ｂは、位相可変器５に入力されるクロックの位相を進ませてエラーが検出された位置と、位相可変器５に入力されるクロックの位相を遅らせてエラーが検出された位置との間の中心を最適位置（図２のＰ）とし、この最適位置に対応する位相量を算出する。この最適位置に対応する位相量の算出は、被調整デバイス（波形整形ＩＣ）２のＭＵＸ２ａ、ＭＵＸ２ｂ、Ｄ−ＦＦ２ｃのそれぞれについて行われる。

位相量制御部６ｃは、位相量算出部６ｂが算出した位相量になるように位相可変器５の位相量を制御する。

なお、本例の誤り率測定装置は、クロックの位相調整が行われる被調整デバイス２として、ＭＵＸ２ａ，２ｂとＤ−ＦＦ２ｃを含む波形整形ＩＣを例にとって説明したが、これに限定されるものではない。誤り率測定装置１においてクロックの位相調整が必要なデバイスであればよく、例えばＤＥＭＵＸ（デマルチプレクサ）に入力されるデータとクロックの自動位相調整に用いることもできる。

次に、上述した構成による誤り率測定装置を用いた自動位相調整方法について説明する。ここでは、被調整デバイス（波形整形ＩＣ）２のＭＵＸ２ａのクロックの位相調整を行う場合を例にとって図２を参照しながら説明する。なお、図２において、位相可変器５ａの位相量が制御される前のクロックの位置を初期位置Ｐ０とする。

まず、ＦＰＧＡ６の位相量制御部６ｃが位相可変器５ａの位相量を制御し、エラーが入る位置Ｐ１をエラー検出部６ａが検出するまで位相可変器５ａに入力されるクロックの位相を進ませる。図２の例では、クロックの位相を＋２０だけ進ませると、エラーが入る位置Ｐ１になる（初期位置Ｐ０からクロックの位相を進ませて最初にエラーが入る位置のアイパターンの目の中心Ｅ１）。

次に、ＦＰＧＡ６の位相量制御部６ｃが位相可変器５ａの位相量を位相を進める前の状態に制御して位相可変器５ａに入力されるクロックの位相を戻す。その後、ＦＰＧＡ６の位相量制御部６ｃが位相可変器５ａの位相量を制御し、エラーが入る位置Ｐ２をエラー検出部６ａが検出するまで位相可変器５ａに入力されるクロックの位相を遅らせる。図２の例では、クロックの位相を−１０だけ遅らせると、エラーが入る位置Ｐ２になる（初期位置Ｐ０からクロックの位相を遅らせて最初にエラーが入るアイパターンの目の中心Ｅ２）。

そして、ＦＰＧＡ６の位相量算出部６ｂは、クロックの位相を進ませてエラーが検出された位置Ｐ１と、クロックの位相を遅らせてエラーが検出された位置Ｐ２との間の中心を最適位置Ｐとし、この最適位置Ｐに対応する位相量を算出する。図２の例では、位相可変器５ａの位相量を変える前のクロックの初期位置Ｐ０と最適位置Ｐとの間の＋５が位相量として算出される。

ＦＰＧＡ６の位相量制御部６ｃは、位相量算出部６ｂが算出した位相量（＋５）だけクロックの位相が進むように位相可変器５ａの位相量を制御し、ＭＵＸ２ａに入力されるクロックの位相を自動調整する。

このように、本実施の形態によれば、他の測定器を必要とすることなく、誤り率測定装置の内部に設けられるＦＰＧＡのエラー検出機能を用いて被調整デバイス（波形整形ＩＣ）２に入力されるクロックの位相調整を自動的に行うことができる。

その際、従来の特許文献２に開示されるような論理回路やフリップフロップ回路などのデイバイスを用いることもなく、クロックの自動位相調整を行うことができる。

ところで、上述した実施の形態において、ＦＰＧＡ６で構成されるエラー検出部６ａは、被調整デバイス２に入力されるクロックの位相を自動調整するための構成の一部として用いたが、不図示の被測定物への既知パターンのパターン信号の入力に伴って被測定物から受信した入力データのビット誤りを検出する機能を兼用することもできる。また、エラー検出部６ａとは別に、被測定物から受信した入力データのビット誤りを検出するエラー検出部を設けた構成であってもよい。

以上、本発明に係る誤り率測定装置及び該装置を用いた自動位相調整方法の最良の形態について説明したが、この形態による記述及び図面により本発明が限定されることはない。すなわち、この形態に基づいて当業者等によりなされる他の形態、実施例及び運用技術などはすべて本発明の範疇に含まれることは勿論である。

１ 誤り率測定装置
２ 被調整デバイス
２ａ，２ｂ ＭＵＸ
２ｃ Ｄ−ＦＦ
３ クロック分配器
４ １／Ｎ分周器
５（５ａ，５ｂ，５ｃ） 位相可変器
６ ＦＰＧＡ
６ａ エラー検出部
６ｂ 位相量算出部
６ｃ 位相量制御部
Ｐ０ 初期位置
Ｐ１，Ｐ２ エラーが入る位置
Ｐ 最適位置

Claims (4)

1. 誤り率測定装置単体で、かつ該誤り率測定装置の内部の被調整デバイス（２）の複数の構成要素ごとの位相調整を自動的に行うために、位相量が制御可能な位相可変器（５）を介して入力されるクロックのタイミングでＦＰＧＡ（６）からのデータを処理して被測定物に対して誤り率を測定するためのテスト信号を出力する前記被調整デバイス（２）を備えた誤り率測定装置（１）であって、
   前記位相可変器は、前記被調整デバイスの構成要素に対応した数分設けられ、
   前記ＦＰＧＡは、
   前記位相可変器の位相量を前記被調整デバイスの構成要素ごとに増減制御して前記クロックの位相を可変する位相量制御部（６ｃ）と、
   前記位相量制御部にて前記位相可変器の位相量を前記被調整デバイスの構成要素ごとに増減制御して前記クロックの位相を可変したときに、前記被調整デバイスの構成要素ごとのエラーが入る２箇所の位置（Ｐ１，Ｐ２）を検出するエラー検出部（６ａ）と、
   前記位相可変器の位相量の増減制御により、前記クロックの位相を進ませてエラーが検出された位置（Ｐ１）と、前記クロックの位相を遅らせてエラーが検出された位置（Ｐ２）との間の中心を最適位置（Ｐ）として、この最適位置に対応する位相量を前記被調整デバイスの構成要素ごとに算出する位相量算出部（６ｂ）とを備え、
   前記クロックの位相が前記位相量算出部にて算出した位相量となるように前記位相量制御部が前記被調整デバイスの構成要素ごとの前記位相可変器の位相量を制御し、前記被調整デバイスの構成要素ごとの前記クロックの位相を自動調整することを特徴とする誤り率測定装置。
2. 誤り率測定装置単体で、かつ該誤り率測定装置の内部の被調整デバイス（２）の複数の構成要素ごとの位相調整を自動的に行うために、位相量が制御可能な位相可変器（５）を介して入力されるクロックのタイミングでＦＰＧＡ（６）からのデータを処理して被測定物に対して誤り率を測定するためのテスト信号を出力する前記被調整デバイス（２）を備えた誤り率測定装置（１）を用いた自動位相調整方法であって、
   前記位相可変器を前記被調整デバイスの構成要素に対応した数分設けるステップと、
   前記位相可変器の位相量を前記被調整デバイスの構成要素ごとに増減制御し、前記被調整デバイスの構成要素ごとのエラーが入る２箇所の位置（Ｐ１，Ｐ２）を検出するまで前記位相可変器に入力されるクロックの位相を可変するステップと、
   前記位相可変器の位相量の増減制御により、前記クロックの位相を進ませてエラーが検出された位置（Ｐ１）と、前記クロックの位相を遅らせてエラーが検出された位置（Ｐ２）との間の中心を最適位置（Ｐ）とし、この最適位置に対応する位相量を前記被調整デバイスの構成要素ごとに算出するステップと、
   前記クロックの位相が前記算出した位相量となるように前記被調整デバイスの構成要素ごとの前記位相可変器の位相量を制御し、前記被調整デバイスの構成要素ごとの前記クロックの位相を自動調整するステップとを含むことを特徴とする自動位相調整方法。
3. 前記エラー検出部（６ａ）は、前記テスト信号の入力に伴って前記被測定物から受信した入力データのビット誤りを検出することを特徴とする請求項１記載の誤り率測定装置。
4. 前記テスト信号の入力に伴って前記被測定物から受信した入力データのビット誤りを検出するステップを含むことを特徴とする請求項２記載の誤り率測定装置を用いた自動位相調整方法。

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