JP7579673B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、ゲート電極を有する半導体装置およびその製造方法に関するものである。

半導体集積回路のセル領域の表面に、トランジスタの各領域と電気的に接続する配線が配置される。例えば、ゲート電極と接続するゲート配線が基板の主面に配置される。配線の電気抵抗（以下、「配線抵抗」とも称する。）を低減するために、配線の幅を広げる対策を取り得る。

国際公開第２０１３／１２８８３３号

しかしながら、配線の幅を広げると、セルピッチが拡大する。その結果、半導体集積回路の集積度が低減する。

本発明は、配線抵抗を低減し、かつ半導体集積回路の集積度の低減を抑制できる半導体装置およびその製造方法を提供することを目的とする。

本発明の一態様に係る半導体装置は、第１の溝および第１の溝よりも浅い第２の溝が主面にそれぞれ形成された基板と、第１の溝の内部に配置されたゲート電極と、第２の溝の内部に配置されたゲート配線を備える。第１の溝と第２の溝の交差する部分で、ゲート電極とゲート配線は電気的に接続する。

本発明によれば、配線抵抗を低減し、かつ半導体集積回路の集積度の低減を抑制できる半導体装置およびその製造方法を提供することができる。

本発明の第１の実施形態に係る半導体装置の構成を示す模式的な斜視図である。 図１のＩＩ－ＩＩ方向に沿った模式的な断面図である。 図１のＩＩＩ－ＩＩＩ方向に沿った模式的な断面図である。 図１のＩＶ－ＩＶ方向に沿った模式的な断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な斜視図である（その１）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な斜視図である（その２）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な斜視図である（その３）。 本発明の第１の実施形態の変形例に係る半導体装置の構成を示す模式的な断面である。 本発明の第１の実施形態の変形例に係る半導体装置の他の構成を示す模式的な断面である。 本発明の第１の実施形態の変形例に係る半導体装置の他の構成を示す模式的な断面である。 本発明の第２の実施形態に係る半導体装置の構成を示す模式的な斜視図である。 本発明のその他の実施形態に係る半導体装置の構成を示す模式的な断面図である。

以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分を含む。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。

（第１の実施形態）
本発明の第１の実施形態に係る半導体装置を図１に示す。図１に示す半導体装置は、第１の溝および第１の溝と交差する第２の溝が第１主面１０１にそれぞれ形成された基板１０と、第１の溝の内部に配置されたゲート電極３０と、第２の溝の内部に配置されたゲート配線４０を備える。第２の溝は、第１の溝よりも浅く形成されている。第１の溝と第２の溝の交差する部分で、ゲート電極３０とゲート配線４０が電気的に接続する。ゲート電極３０やゲート配線４０は、例えばポリシリコン膜である。

第１の溝の内壁面に、ゲート絶縁膜３１が配置されている。第２の溝の内壁面に、ゲート配線絶縁膜４１が配置されている。ゲート絶縁膜３１やゲート配線絶縁膜４１は、例えば酸化シリコン膜である。

基板１０は、半導体基板であってもよいし、半絶縁性基板や絶縁性基板であってもよい。ここで、絶縁性基板は、抵抗率が数kΩ/cm以上の半導体基板のことをいう。例えば、基板１０は絶縁性炭化珪素基板である。

基板１０の上部に、第１導電型のドリフト領域１１、第２導電型のウェル領域１２、第１導電型のソース領域１３および第１導電型のドレイン領域１４が形成されている。ドリフト領域１１、ウェル領域１２、ソース領域１３およびドレイン領域１４の上面は、基板１０の第１主面１０１に露出している。

ドリフト領域１１は、基板１０の上部の一部に選択的に形成されている。基板１０の不純物濃度は、ドリフト領域１１の不純物濃度よりも低く設定される。ドリフト領域１１は、第１の溝の側面の一部と接する。

ウェル領域１２は、ドリフト領域１１の形成されていない領域において、基板１０の上部の一部に形成されている。ウェル領域１２は、ゲート絶縁膜３１を介してゲート電極３０と対向する領域（以下において、「チャネル領域」とも称する。）を有する。チャネル領域は、第１の溝のドリフト領域１１が接する側面を除く残余の側面において、ゲート電極３０と対向する。ウェル領域１２のチャネル領域は、ドリフト領域１１と接する。半導体装置のオン動作時に、チャネル領域に反転層が形成される。

ソース領域１３は、ウェル領域１２の上部の一部に形成され、ウェル領域１２のチャネル領域を介してドリフト領域１１と接続する。ソース領域１３は、ドリフト領域１１と接する側面に対向する第１の溝の側面において、第１の溝と接する。つまり、ウェル領域１２のチャネル領域は、第１の溝の側面のうち、ドリフト領域１１が接する側面およびソース領域１３が接する側面のそれぞれに隣接する側面において、ゲート絶縁膜３１を介してゲート電極３０と対向する。

ドレイン領域１４は、ウェル領域１２から離間した位置でドリフト領域１１と接続する。図１に示す半導体装置では、ドリフト領域１１の上部の一部にドレイン領域１４が形成されている。

第１導電型と第２導電型とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、第１導電型をｎ型、第２導電型をｐ型とする場合について説明する。

基板１０の第１主面１０１における第１の溝の開口部は、ドリフト領域１１、ウェル領域１２およびソース領域１３にまたがる。第１主面１０１における第２の溝の開口部は、ウェル領域１２に形成されている。ただし、第２の溝が、ウェル領域１２とドリフト領域１１にまたがって形成されていてもよい。ゲート配線絶縁膜４１は、ドリフト領域１１、ウェル領域１２およびソース領域１３を、ゲート配線４０と電気的に絶縁する。

図２に、第１の溝の延伸方向と垂直な方向に沿った半導体装置の断面図を示す。図３に、第２の溝の延伸方向と垂直な方向に沿った半導体装置の断面図を示す。図１では図示を省略したが、基板１０の第１主面１０１にソース電極５０とドレイン電極６０が配置されている。ソース電極５０は、ソース領域１３およびウェル領域１２と電気的に接続する。ドレイン電極６０は、ドレイン領域１４と電気的に接続する。図３に示すように、ウェル領域１２のチャネル領域１２１は、第２の溝の下端よりも深い位置において第１の溝の側面に沿ったウェル領域１２である。

図４に、第２の溝の延伸方向に沿った半導体装置の断面図を示す。内部にゲート電極３０が配置された第１の溝は、基板１０の表面から、ウェル領域１２を貫通して、ウェル領域１２の下方まで延伸している。図４に示すように、第２の溝と交差する領域を除いて、第１の溝の内壁面にゲート絶縁膜３１が配置されている。そして、第１の溝と交差する領域を除いて、第２の溝の内壁面にゲート配線絶縁膜４１が配置されている。図４に示すように、第２の溝の内部に配置されたゲート配線４０は、第１の溝と第２の溝の交差する部分で複数のゲート電極３０に接続する。ゲート配線４０を介して、所定のゲート電圧がゲート電極３０に供給される。

図２および図３に示すように、基板１０の第１主面１０１の面法線方向から見て（以下、「平面視」とも称する。）、第２の溝の少なくとも一部がウェル領域１２に形成されている。ここで、第２の溝が形成されていない領域での基板１０の第１主面１０１からウェル領域１２の底面までの距離をＸ、第２の溝の深さをＹとする。第２の溝の直下での基板１０の第１主面１０１からウェル領域１２の底面までの距離はＸ＋Ｙである。第１の溝はウェル領域１２を貫通しており、第１の溝の深さＴは、Ｘ＋Ｙよりも大きい。

ウェル領域１２は、ドリフト領域１１よりも基板１０の膜厚方向に深く基板１０に形成されている。つまり、基板１０の第１主面１０１からドリフト領域１１の底面までの距離をＺとすると、Ｘ＞Ｚである。このように、ウェル領域１２の底面は、ドリフト領域１１の底面よりも下方に位置する。

以下に、図１に示した半導体装置の基本的な動作について説明する。

オン動作において、ソース電極５０の電位を基準として、ドレイン電極６０に正の電位を印加した状態で、ゲート電極３０の電位を制御する。これにより、半導体装置がトランジスタとして動作する。即ち、ゲート電極３０とソース電極５０間の電圧を所定の閾値電圧以上にすることにより、ウェル領域１２のチャネル領域に反転層が形成される。その結果、半導体装置がオン状態となり、ソース電極５０とドレイン電極６０の間に主電流が流れる。

一方、オフ動作では、ゲート電極３０とソース電極５０間の電圧を所定の閾値電圧以下にする。これにより、ウェル領域１２の反転層が消滅し、ソース電極５０とドレイン電極６０の間で主電流が遮断される。

半導体装置の動作において、複数のゲート電極３０の電位は、ゲート配線４０を介して同一の電位に設定される。なお、ゲート絶縁膜３１を介してゲート電極３０と対向するウェル領域１２のチャネル領域は、ゲート配線４０の下端よりもゲート電極３０の深い部分に形成される。ゲート電極３０を深い位置まで形成することにより、チャネル領域の幅も拡大する。これにより、チャネル領域の電気抵抗（チャネル抵抗）を低減することができる。

以上に説明したように、図１に半導体装置は、ゲート配線４０を基板１０に埋め込む構造である。ゲート配線４０の配線抵抗を低減するためには、第２の溝を基板１０の膜厚方向に沿って深く形成すればよい。したがって、ゲート配線４０の配線抵抗を低減するために、平面視でゲート配線４０の幅を広くする必要はない。このため、セルピッチの拡大は抑制される。その結果、第１の実施形態に係る半導体装置によれば、ゲート配線４０の配線抵抗を低減し、かつ、半導体集積回路の集積度の低減を抑制できる。

また、第１の実施形態に係る半導体装置によれば、ゲート配線４０を基板１０に埋め込むことにより、基板１０の主面の平坦性を向上できる。このため、基板１０の主面の段差によって基板１０の主面に配置した配線が切断されたり配線の幅が細ったりすることが抑制される。その結果、半導体装置の信頼性が向上する。

更に、基板１０の不純物濃度がドリフト領域１１の不純物濃度よりも低いため、ウェル領域１２の端部が接する領域の不純物濃度が低い。このため、半導体装置において電界集中が緩和され、耐圧が向上する。

また、第１の実施形態に係る半導体装置では、ウェル領域１２が、ドリフト領域１１よりも基板１０の膜厚方向に深く形成されている。そして、第１の溝がウェル領域１２の下方まで延伸し、ゲート電極３０が基板１０の膜厚方向に深く配置されている。このため、第１の溝の側面に形成されるチャネル領域について、基板１０の膜厚方向に沿った幅を広く維持できる。これにより、チャネル抵抗の増大を抑制できる。その結果、半導体装置のオン抵抗を低減できる。

第２の溝の少なくとも一部がウェル領域１２に形成された場合に、第１の溝の深さＴは、第２の溝の直下での基板１０の第１主面１０１からウェル領域１２の底面までの距離Ｘ＋Ｙよりも大きい。図１に示す半導体装置は、チャネル領域を拡張することでチャネル幅が大きくなる構造なので、Ｔ＞Ｘ＋Ｙとすることにより、チャネル抵抗を低減できる。

基板１０に、半絶縁性基板や絶縁性基板を使用してもよい。これにより、第１主面１０１に対向する基板１０の裏面にリーク電流が流れることを抑制できる。また、基板１０を半絶縁性基板や絶縁性基板にすることにより、同一の基板１０に複数の半導体装置を集積する際の素子分離プロセスを簡易化することができる。

基板１０に、ワイドバンドギャップ半導体の基板を使用してもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド、酸化亜鉛（ＺｎＯ）、窒化アルミニウムガリウム（ＡｌＧａＮ）などである。例えば、絶縁性を有する炭化珪素基板を基板１０に使用してもよい。ＳｉＣにはいくつかのポリタイプ（結晶多形）が存在するが、代表的な４ＨのＳｉＣ基板を基板１０に使用できる。ドリフト領域１１をワイドバンドギャップ半導体にすることにより、半導体装置の耐圧を向上させることができる。

以下に、図面を参照して本発明の第１の実施形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。以下では、基板１０にノンドープの絶縁性炭化珪素基板を用いる場合を説明する。

まず、図５に示すように、基板１０の第１主面１０１に第２の溝４００を形成する。例えば、基板１０の第１主面１０１上にマスク材を形成する。そして、このマスク材をパターニングして、第２の溝４００を形成する領域のマスク材を選択的に除去する。その後、パターニングしたマスク材をマスクとするドライエッチング法により、第２の溝４００を形成する。

一般的なマスク材としては、例えばシリコン酸化膜を用いることができる。マスク材の堆積法としては、熱ＣＶＤ法やプラズマＣＶＤ法を用いてもよい。パターニングの方法としては、フォトリソグラフィ法を用いてもよい。即ち、パターニングされたフォトレジスト膜をマスクにしてマスク材をエッチングする。エッチング方法としては、フッ酸を用いたウェットエッチング法や、反応性イオンエッチング法などのドライエッチング法を用いてもよい。その後、フォトレジスト膜を酸素プラズマや硫酸などで除去する。このようにして、マスク材がパターニングされる（以下において同様。）。

次いで、図６に示すように、ｎ型のドリフト領域１１、ｐ型のウェル領域１２、高不純物濃度のｎ型のソース領域１３、および高不純物濃度のｎ型のドレイン領域１４を、基板１０に形成する。例えば、基板１０の第１主面１０１にパターニングしたマスク材をマスクとするイオン注入法により、ドリフト領域１１、ウェル領域１２、ソース領域１３およびドレイン領域１４を形成する。なお、ウェル領域１２の底面の位置は、第２の溝４００の底面から不純物をイオン注入した領域においては、第１主面１０１から不純物をイオン注入した領域よりも下方である。

上記のイオン注入法では、例えばｎ型不純物として窒素を用い、ｐ型不純物としてアルミニウムやボロンを用いてもよい。なお、基板１０の温度を６００℃程度に加熱した状態で基板１０にイオン注入することにより、イオン注入した領域に結晶欠陥が生じるのを抑制することができる。ドリフト領域１１やウェル領域１２の不純物濃度は、例えば１Ｅ１５ｃｍ^-3～１Ｅ１９ｃｍ^-3程度が好適である。ドリフト領域１１やウェル領域１２の底面の位置が第２の溝４００の下端よりも下方になるように、ドリフト領域１１やウェル領域１２を形成する。

イオン注入の後、熱処理により、基板１０にドープした不純物を活性化させる。例えば、アルゴン雰囲気中や窒素雰囲気中で、１７００℃程度の熱処理を行う。

次に、図７に示すように、第１の溝３００を基板１０の第１主面１０１に形成する。例えば、基板１０の第１主面１０１上にパターニングしたマスク材をマスクとするドライエッチング法により、第１の溝３００を形成する。第１主面１０１のドリフト領域１１、ソース領域１３およびウェル領域１２にまたがる位置に、第１の溝３００の開口部は形成される。また、第２の溝４００と交差する位置に、第１の溝３００を形成する。第１の溝３００は、ウェル領域１２を貫通する深さに形成される。

その後、第１の溝３００の内壁面にゲート絶縁膜３１を形成し、第２の溝４００の内壁面にゲート配線絶縁膜４１を形成する。ゲート絶縁膜３１の厚さは、例えば数十ｎｍ程度である。以下において、第１の溝３００と第２の溝４００を総称して、「溝」とも称する。

熱酸化法またはＣＶＤ法により、ゲート絶縁膜３１とゲート配線絶縁膜４１を一括で形成してもよい。ゲート絶縁膜３１とゲート配線絶縁膜４１を熱酸化法で形成する場合、酸素雰囲気中で１１００℃程度の温度に基板１０を加熱する。これにより、基板１０の酸素に触れるすべての部分において、シリコン酸化膜が形成される。或いは、直性ＮＯかＮ₂Ｏ雰囲気中での熱酸化によりゲート絶縁膜３１とゲート配線絶縁膜４１を形成してもよい。その場合の熱酸化の温度は、１１００℃～１４００℃が好適である。

ゲート絶縁膜３１とゲート配線絶縁膜４１を形成した後、ウェル領域１２とゲート絶縁膜３１との界面の界面準位を低減するために、窒素、アルゴン、Ｎ₂Ｏなどの雰囲気中で１０００℃程度のアニール処理を行ってもよい。

次に、第１の溝３００を埋め込んでゲート電極３０を形成し、第２の溝４００を埋め込んでゲート配線４０を形成する。ゲート電極３０とゲート配線４０を一括で形成してもよい。ゲート電極３０の材料はポリシリコン膜が一般的であり、ここではポリシリコン膜をゲート電極３０およびゲート配線４０に使用する場合を説明する。ポリシリコン膜の堆積法としては、減圧ＣＶＤ法を用いてもよい。例えば、堆積させるポリシリコン膜の厚さを溝の幅の２分の１よりも大きな値にして、溝の内部をポリシリコン膜で埋める。溝の内壁面からポリシリコン膜が形成されていくため、上記のようにポリシリコン膜の厚さを設定することにより、溝をポリシリコン膜によって完全に埋めることができる。例えば、溝の幅が２μｍの場合は、膜厚が１μｍよりも厚くなるようにポリシリコン膜を形成する。ポリシリコン膜を堆積した後に、オキシ塩化リン（ＰＯＣｌ₃）中で９５０℃のアニール処理をすることで、ｎ型のポリシリコン膜を形成し、ゲート電極３０やゲート配線４０に導電性を持たせることができる。

ポリシリコン膜は、エッチングなどにより平坦化する。エッチング方法は等方性エッチングでも異方性の選択エッチングでもよい。エッチング量は、溝の内部にポリシリコン膜が残るように設定する。例えば、幅が２μｍの溝についてポリシリコン膜を１．５μｍの厚さに堆積した場合、ポリシリコン膜のエッチング量は１．５μｍにする。しかし、エッチングの制御において、１．５μｍのエッチング量について数％のオーバーエッチングでも問題ない。

その後、基板１０の上面の全体を覆うように層間絶縁膜（図示略）を形成する。層間絶縁膜には、酸化シリコン膜や窒化シリコン膜などを用いてもよい。そして、ソース領域１３のソース電極５０と接続する領域の上面の層間絶縁膜、およびドレイン領域１４のドレイン電極６０と接続する領域の上面の層間絶縁膜を除去する。例えば、フォトリソグラフィ技術などを用いて、パターニングしたレジスト膜をマスクとするドライエッチング法により、層間絶縁膜を選択的に除去する。このようにして、層間絶縁膜の開口部を形成する。その後、層間絶縁膜の開口部でソース領域１３と接続するソース電極５０、および、層間絶縁膜の開口部でドレイン領域１４と接続するドレイン電極６０を、それぞれ形成する。ソース電極５０やドレイン電極６０の電極材料としてはメタル材が一般的である。例えば、電極材料にチタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）などを使用してもよい。或いは、電極材料に、Ｔｉ／Ｎｉ／Ａｇなどの積層メタルを使用してもよい。

以上の工程により、図１に示した半導体装置が完成する。上記の製造方法では、第２の溝４００を形成したあと、ドリフト領域１１およびウェル領域１２をイオン注入法により形成する。これにより、第２の溝４００の直下のドリフト領域１１およびウェル領域１２を一括で形成できるので、製造工数を低減できる。

上記のようにゲート電極３０とゲート配線４０を同じ材料で形成することにより、ゲート電極３０とゲート配線４０の接触抵抗を低減できる。更に、ゲート電極３０とゲート配線４０を一括で形成することにより、製造工数を低減できる。

また、ゲート電極３０とゲート配線４０をポリシリコン膜とすることにより、ゲート電極３０とゲート配線４０を減圧ＣＶＤ法により形成できる。このため、溝の内部にゲート電極３０とゲート配線４０をカバレッジよく形成できる。

また、ゲート絶縁膜３１とゲート配線絶縁膜４１を熱酸化法またはＣＶＤ法により一括で形成することにより、製造工数を低減できる。なお、ゲート配線絶縁膜４１の膜厚を、ゲート絶縁膜３１の膜厚よりも厚く形成してもよい。ゲート配線絶縁膜４１の膜厚を厚くすることにより、第２の溝に埋め込まれたゲート配線４０の端部とドレイン領域１４との間の距離が広くなる。これにより、半導体装置の耐圧の低下を抑制できる。

＜変形例＞
図８に示す第１の実施形態の変形例に係る半導体装置のように、平面視で第２の溝の少なくとも一部がドリフト領域１１に形成されていてもよい。第２の溝が形成されていない領域での基板１０の主面からドリフト領域１１の底面までの距離をＺとしたとき、第２の溝の直下での基板１０の主面からドリフト領域１１の底面までの距離はＹ＋Ｚである。

図８に示す半導体装置は、ゲート配線４０を形成する第２の溝の深さの分だけ、ドリフト領域１１を深くする構造である。このため、ゲート配線４０の抵抗を低減するためにゲート配線４０の断面積を大きくしても、ドリフト領域１１を流れる電流の抵抗（ドリフト抵抗）の増大を抑制できる。

図９に示すように、第２の溝の下端のウェル領域１２と接する端部を中心とし、ウェル領域１２の膜厚を半径とする、扇型形状のウェル拡張領域１２０を基板１０に形成してもよい。ウェル拡張領域１２０は、ウェル領域１２と同じ不純物濃度の第２導電型の領域である。ウェル拡張領域１２０は、ウェル領域１２と重なる領域を有して基板１０に形成される。

図９に示す半導体装置は、チャネル領域を拡張することでチャネル幅を大きくした構造である。このため、チャネル抵抗を低減できる。

ウェル拡張領域１２０は、ウェル領域１２を形成した後に、ウェル領域１２と同じ不純物をイオン注入することにより形成してもよい。例えば、第２の溝をドライエッチング法などにより形成した後、パターニングしたマスク材をマスクに用いたイオン注入法によってウェル領域１２を形成する。次に、基板１０を斜めに傾けた状態で追加の不純物をイオン注入することにより、ウェル拡張領域１２０を形成する。ウェル拡張領域１２０を形成するときの不純物濃度および注入する深さは、ウェル領域１２の形成時と同様である。その後、ドリフト領域１１、ソース領域１３およびドレイン領域１４をイオン注入法などにより形成する。

また、図１０に示すように、第２の溝の下端のドリフト領域１１と接する端部を中心とし、ドリフト領域１１の膜厚を半径とする、扇型形状のドリフト拡張領域１１０を基板１０に形成してもよい。ドリフト拡張領域１１０は、ドリフト領域１１と同じ不純物濃度の第１導電型の領域である。ドリフト拡張領域１１０は、ドリフト領域１１と重なる領域を有して基板１０に形成される。

図１０に示す半導体装置は、ドリフト領域１１を拡張することでドリフト領域１１の幅を広くした構造である。このため、ドリフト抵抗を低減できる。

ドリフト拡張領域１１０は、ドリフト領域１１を形成した後に、ドリフト領域１１と同じ不純物をイオン注入することにより形成してもよい。例えば、ドリフト領域１１を形成した後に、基板１０を斜めに傾けた状態で追加の不純物をイオン注入することにより、ドリフト拡張領域１１０を形成する。ドリフト拡張領域１１０を形成するときの不純物濃度および注入する深さは、ドリフト領域１１の形成時と同様である。

（第２の実施形態）
第２の実施形態に係る半導体装置は、図１１に示すように、第１主面１０１に対向する基板１０の第２主面１０２に露出するように、ドレイン領域１４が配置されている。そして、ゲート配線４０が内部に配置された第２の溝が、ウェル領域１２から離間した位置でドリフト領域１１に形成されている。ゲート電極３０が内部に配置された第１の溝の開口部は、基板１０の第１主面１０１に露出するドリフト領域１１、ウェル領域１２およびソース領域１３にまたがって、第１主面１０１に形成されている。ドリフト領域１１に囲まれた領域において、ゲート電極３０とゲート配線４０は接続している。他は、図１に示した第１の実施形態と同様である。

図１１に示した半導体装置の基本的な動作は、図１に示した半導体装置の基本的な動作と同様である。図１１に示した半導体装置では、ウェル領域１２に形成されるチャネル領域を基板１０の主面と平行に流れる電流は、ドリフト領域１１を基板１０の膜厚方向に流れる。図１１に示した半導体装置では、ゲート配線４０がウェル領域１２から離れた位置でドリフト領域１１に配置されている。このため、図１１に示した半導体装置によれば、ゲート配線４０による電流経路の阻害を、図１に示した半導体装置よりも小さくできる。つまり、第２の実施形態に係る半導体装置によれば、内部にゲート配線４０を配置した第２の溝を基板１０に形成することによる、電流経路の電気抵抗に対する影響を、第１の実施形態に係る半導体装置よりも小さくできる。

第２の実施形態に係る半導体装置の製造方法の例を以下に説明する。

まず、基板１０に、エピタキシャル成長法により、ドリフト領域１１を形成する。基板１０は、例えば高不純物濃度の第１導電型の炭化珪素半導体基板である。炭化珪素半導体基板の部分が、ドレイン領域１４である。

次いで、パターニングしたマスク材をマスクに用いたイオン注入法によって、ウェル領域１２とソース領域１３をドリフト領域１１の上部に選択的に形成する。イオン注入法および活性化の工程については、第１の実施形態で説明した方法と同様である。

そして、フォトリソグラフィ技術などを用いて、第１の溝と第２の溝を形成する。次いで、第１の溝の内壁面にゲート絶縁膜３１を形成した後、第１の溝の内部をゲート電極３０で埋め込む。また、第２の溝の内壁面にゲート配線絶縁膜４１を形成した後、第２の溝の内部をゲート配線４０で埋め込む。ゲート電極３０やゲート配線４０の形成方法は、第１の実施形態と同様である。

その後、基板１０の第１主面１０１に、ソース領域１３と電気的に接続するソース電極５０を形成する。また、基板１０の第２主面１０２に、ドレイン領域１４と電気的に接続するドレイン電極６０を形成する。ドレイン電極６０には、例えばメタル材を使用する。以上により、図１１に示した半導体装置が完成する。

（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例および運用技術が明らかとなろう。

例えば、図１２に示すように、基板１０の主面から基板１０の膜厚方向に沿って第２の溝の幅が次第に細くなるようにしてもよい。ゲート配線４０を形成する第２の溝にテーパーをつけることにより、ゲート配線絶縁膜４１の端部の角度が緩やかになる。これにより、電界集中を緩和できる。

また、上記ではゲート電極３０にｎ型のポリシリコン膜を使用する例を説明したが、ｐ型のポリシリコン膜をゲート電極３０に使用してもよい。また、他の半導体材料をゲート電極３０に使用してもよいし、メタル材などの他の導電性材料をゲート電極３０に使用してもよい。例えば、ｐ型のポリ炭化ケイ素、ＳｉＧｅ、Ａｌなどをゲート電極３０の材料に使用してもよい。

また、ゲート絶縁膜３１にシリコン酸化膜を使用する例を説明したが、シリコン窒化膜をゲート絶縁膜３１に使用してもよい。または、シリコン酸化膜とシリコン窒化膜の積層膜をゲート絶縁膜３１に使用してもよい。

このように、本発明はここでは記載していない様々な実施形態などを含むことはもちろんである。

１０…基板
１１…ドリフト領域
１２…ウェル領域
１３…ソース領域
１４…ドレイン領域
３０…ゲート電極
３１…ゲート絶縁膜
４０…ゲート配線
４１…ゲート配線絶縁膜
５０…ソース電極
６０…ドレイン電極
１１０…ドリフト拡張領域
１２０…ウェル拡張領域
１２１…チャネル領域

Claims (16)

1. 第１の溝、および前記第１の溝と交差する前記第１の溝よりも浅い第２の溝が、主面にそれぞれ形成された基板と、
   前記第１の溝の内壁面に配置されたゲート絶縁膜と、
   前記第１の溝の内部に配置されたゲート電極と、
   前記基板に形成され、前記第１の溝の側面の一部と接する第１導電型のドリフト領域と、
   前記基板に形成され、前記第１の溝の前記ドリフト領域と接する側面を除く残余の側面において前記ゲート絶縁膜を介して前記ゲート電極と対向するチャネル領域を有する第２導電型のウェル領域と、
   前記ウェル領域の上部に形成され、前記チャネル領域を介して前記ドリフト領域と接続する第１導電型のソース領域と、
   前記基板に形成され、前記ウェル領域から離間した位置で前記ドリフト領域と接続する第１導電型のドレイン領域と、
   前記第２の溝の内壁面に配置されたゲート配線絶縁膜と、
   前記第２の溝の内部に配置され、前記第１の溝と前記第２の溝の交差する部分で前記ゲート電極と電気的に接続するゲート配線と
   を備えることを特徴とする半導体装置。
2. 前記基板の不純物濃度は前記ドリフト領域の不純物濃度よりも低く、
   前記ウェル領域は、前記ドリフト領域よりも前記基板の膜厚方向に深く前記基板に形成されている
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記ウェル領域の下方まで前記第１の溝が延伸していることを特徴とする請求項１又は２に記載の半導体装置。
4. 平面視で前記第２の溝の少なくとも一部が前記ウェル領域に形成され、
   前記第２の溝が形成されていない領域での前記基板の前記主面から前記ウェル領域の底面までの距離をＸ、前記第２の溝の深さをＹとしたとき、前記第２の溝の直下での前記基板の前記主面から前記ウェル領域の底面までの距離がＸ＋Ｙであり、
   前記第１の溝の深さがＸ＋Ｙよりも大きい
   ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 平面視で前記第２の溝の少なくとも一部が前記ドリフト領域に形成され、
   前記第２の溝が形成されていない領域での前記基板の前記主面から前記ドリフト領域の底面までの距離をＺ、前記第２の溝の深さをＹとしたとき、前記第２の溝の直下での前記基板の前記主面から前記ドリフト領域の底面までの距離がＹ＋Ｚである
   ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
6. 前記第２の溝の幅が、前記主面から前記基板の膜厚方向に沿って次第に細くなることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
7. 前記第２の溝の下端の前記ウェル領域と接する端部を中心として前記ウェル領域の膜厚を半径とする扇型形状であり、前記ウェル領域と重なる領域を有して前記基板に形成された、前記ウェル領域と同じ不純物濃度の第２導電型のウェル拡張領域を更に備える
   ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
8. 前記第２の溝の下端の前記ドリフト領域と接する端部を中心として前記ドリフト領域の膜厚を半径とする扇型形状であり、前記ドリフト領域と重なる領域を有して前記基板に形成された、前記ドリフト領域と同じ不純物濃度の第１導電型のドリフト拡張領域を更に備える
   ことを特徴とする請求項５に記載の半導体装置。
9. 前記基板が半絶縁性基板または絶縁性基板であることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
10. 前記基板が炭化珪素基板であることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
11. 前記ゲート電極と前記ゲート配線が同じ材料であることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
12. 前記ゲート電極の材料がポリシリコン膜であることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
13. 前記ゲート配線絶縁膜の膜厚が前記ゲート絶縁膜の膜厚よりも厚いことを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置。
14. 基板の主面に、第１の溝、および前記第１の溝と交差する前記第１の溝よりも浅い第２の溝を形成する工程と、
    前記第１の溝の内壁面にゲート絶縁膜を形成する工程と、
    前記第１の溝の内部にゲート電極を形成する工程と、
    前記第１の溝の側面の一部と接する第１導電型のドリフト領域を前記基板に形成する工程と、
    前記第１の溝の前記ドリフト領域と接する側面を除く残余の側面において前記ゲート絶縁膜を介して前記ゲート電極と対向するチャネル領域を有する第２導電型のウェル領域を、前記基板に形成する工程と、
    前記チャネル領域を介して前記ドリフト領域と接続する第１導電型のソース領域を前記ウェル領域の上部に形成する工程と、
    前記ウェル領域から離間した位置で前記ドリフト領域と接続する第１導電型のドレイン領域を前記基板に形成する工程と、
    ゲート配線絶縁膜を前記第２の溝の内壁面に形成する工程と
    前記第１の溝と前記第２の溝の交差する部分で前記ゲート電極と電気的に接続するゲート配線を前記第２の溝の内部に形成する工程と、
    を含み、
    前記第２の溝を形成したあと、前記ドリフト領域および前記ウェル領域をイオン注入法により形成することを特徴とする半導体装置の製造方法。
15. 前記第１の溝および前記第２の溝を形成した後、前記ゲート絶縁膜と前記ゲート配線絶縁膜を熱酸化法またはＣＶＤ法により一括で形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
16. 前記ゲート絶縁膜および前記ゲート配線絶縁膜を形成した後、前記ゲート電極と前記ゲート配線を減圧ＣＶＤ法により一括で形成することを特徴とする請求項１４又は１５に記載の半導体装置の製造方法。

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