JP7530291B2 - 接合構造、半導体装置および接合構造の形成方法 - Google Patents

接合構造、半導体装置および接合構造の形成方法 Download PDF

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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/491—Disposition
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    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/8303—Reshaping the layer connector in the bonding apparatus, e.g. flattening the layer connector
    • H01L2224/83035—Reshaping the layer connector in the bonding apparatus, e.g. flattening the layer connector by heating means
    • H01L2224/83039—Reshaping the layer connector in the bonding apparatus, e.g. flattening the layer connector by heating means using a laser
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83395—Bonding interfaces outside the semiconductor or solid-state body having an external coating, e.g. protective bond-through coating
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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Description

本開示は、半導体素子と導電体とを備える接合構造、当該接合構造を備えた半導体装置、および、接合構造の形成方法に関する。
従来、半導体素子を導電体に接合する際の接合材として、使い勝手の良さなどから鉛はんだが用いられていた。しかしながら、人体保護および環境負荷軽減の観点から、鉛を用いない接合材に置き換えられつつある。たとえば、特許文献１には、接合材として焼結金属を用いた半導体装置が開示されている。特許文献１に記載の半導体装置は、半導体素子（Ｓｉチップ）、導電体（リードフレーム）、接合材（焼結層）、および、封止樹脂（エポキシ樹脂）を備えている。導電体は、たとえば銅を含む金属からなり、ダイパッド部を含んでいる。半導体素子は、接合材により、ダイパッド部に導通接合されている。接合材は、たとえば焼結銀から構成される。封止樹脂は、半導体素子、導電体の一部、および、接合材を覆っている。
特開２０１１－２４９２５７号公報
半導体装置において、半導体素子への通電により、半導体素子が発熱する。この発熱によって、半導体素子と導電体との熱膨張率の差に起因する熱応力が接合材にかかる。はんだは、焼結金属よりも比較的延性が高いため、接合材としてはんだを用いた場合、当該はんだが上記熱応力を緩和させる緩衝材として機能する。一方、接合材として焼結金属を用いた場合、緩衝材としての効果があまり得られず、熱応力による負荷が大きくなる。その結果、接合材と半導体素子との接合界面、および、接合材と導電体との接合界面において、接合材が剥離したり、接合材に破壊（たとえば亀裂）が生じたりすることがあった。この剥離や破壊は、半導体装置における導通性および放熱性の低下を招く。
本開示は、上記課題に鑑みて考え出されたものであり、その目的は、熱に対する信頼性の向上を図った接合構造を提供することにある。また、その接合構造を備える半導体装置、および、接合構造の形成方法を提供することにある。
本開示の第１の側面によって提供される接合構造は、第１方向において互いに離間した素子主面および素子裏面を有し、前記素子裏面に裏面電極が形成された半導体素子と、前記素子主面と同じ方向を向く搭載面を有し、前記搭載面と前記素子裏面とが対向した姿勢で前記半導体素子を支持する導電体と、前記半導体素子を前記導電体に接合し、かつ、前記裏面電極と前記導電体とを導通させる焼結金属層と、を備えており、前記搭載面は、粗化処理された粗化領域を含んでおり、前記焼結金属層は、前記粗化領域の上に形成されている。
前記接合構造の好ましい実施の形態においては、前記粗化領域には、前記搭載面から前記第１方向に窪んだ窪みが形成されている。
前記接合構造の好ましい実施の形態においては、前記窪みは、前記第１方向に見て、各々が前記第１方向に直交する第２方向に延び、かつ、前記第１方向に直交しかつ前記第２方向に交差する第３方向に配列された複数の第１線状溝を含んでいる。
前記接合構造の好ましい実施の形態においては、前記窪みは、前記第１方向に見て、各々が前記第３方向に延び、かつ、前記第２方向に配列された複数の第２線状溝をさらに含んでおり、前記複数の第２線状溝は、前記第１方向に見て、前記複数の第１線状溝に交差する。
前記接合構造の好ましい実施の形態においては、前記複数の第１線状溝の各々は、前記第１方向に見て、前記第２方向に沿う直線状であり、前記複数の第２線状溝の各々は、前記第１方向に見て、前記第３方向に沿う直線状である。
前記接合構造の好ましい実施の形態においては、前記複数の第１線状溝と前記複数の第２線状溝とは、前記第１方向に見て、略直交している。
前記接合構造の好ましい実施の形態においては、前記粗化領域は、前記第１方向に見て、前記第１線状溝および前記第２線状溝の両方に重なる交差部と、前記第１方向に見て、前記第１線状溝あるいは前記第２線状溝のいずれか一方にのみ重なる非交差部とを含んでおり、前記交差部の前記第１方向の寸法は、前記非交差部の前記第１方向の寸法よりも大きい。
前記接合構造の好ましい実施の形態においては、前記窪みの表面には、前記粗化領域において前記窪みによって形成される凹凸よりも、微細な凹凸が形成されている。
前記接合構造の好ましい実施の形態においては、前記粗化領域は、表面に銀めっきされている。
前記接合構造の好ましい実施の形態においては、前記半導体素子は、前記第１方向の一方の端縁が前記素子主面に繋がり、かつ、前記第１方向の他方の端縁が前記素子裏面に繋がる素子側面を、さらに有しており、前記焼結金属層は、前記素子側面のうち前記素子裏面に繋がる側の一部を覆うフィレット部を含んでいる。
前記接合構造の好ましい実施の形態においては、前記焼結金属層は、焼結銀から構成される。
前記接合構造の好ましい実施の形態においては、前記導電体は、銅を含む素材から構成される。
本開示の第２の側面によって提供される半導体装置は、前記第１の側面によって提供される接合構造を備える半導体装置であって、前記半導体素子としての第１スイッチング素子と、前記第１スイッチング素子を支持する、前記導電体としての第１導電部材と、前記第１スイッチング素子と前記第１導電部材とを導通接合する、前記焼結金属層としての第１接合層と、前記第１スイッチング素子、前記第１導電部材の少なくとも一部、および、前記第１接合層を覆う封止樹脂と、を備えており、前記第１導電部材には、前記粗化領域としての第１領域を含んでおり、前記第１領域は、前記第１方向に見て、前記第１接合層に重なる。
前記半導体装置の好ましい実施の形態においては、各々が、前記第１スイッチング素子に導通する第１端子および第２端子をさらに備えており、前記第１端子は、前記第１導電部材に接合されており、前記第１導電部材を介して前記第１スイッチング素子に導通する。
前記半導体装置の好ましい実施の形態においては、前記第１端子は、前記封止樹脂から露出した第１端子部を含んでおり、前記第２端子は、前記封止樹脂から露出した第２端子部を含んでいる。
前記半導体装置の好ましい実施の形態においては、前記第１スイッチング素子と異なる、前記半導体素子としての第２スイッチング素子と、前記第２スイッチング素子を支持する、前記導電体としての第２導電部材と、前記第２スイッチング素子と前記第２導電部材とを導通接合する、前記焼結金属層としての第２接合層と、をさらに備えており、前記封止樹脂は、前記第２スイッチング素子、前記第２導電部材の少なくとも一部、および、前記第２接合層を、さらに覆っており、前記第２導電部材には、前記粗化領域としての第２領域を含んでおり、前記第２領域は、前記第１方向に見て、前記第２接合層に重なる。
前記半導体装置の好ましい実施の形態においては、前記第２スイッチング素子に導通する第３端子をさらに備えており、前記第３端子は、前記第２導電部材に接合されており、前記第２導電部材を介して前記第２スイッチング素子に導通し、前記第２スイッチング素子は、前記第１導電部材に導通している。
前記半導体装置の好ましい実施の形態においては、前記第３端子は、前記封止樹脂から露出した第３端子部を含んでいる。
前記半導体装置の好ましい実施の形態においては、前記第１方向において、前記第２端子部と前記第３端子部との間に挟まれた絶縁部材をさらに備えており、前記絶縁部材の一部は、前記第１方向に見て、前記第２端子部および前記第３端子部に重なる。
本開示の第３の側面によって提供される接合構造の形成方法は、第１方向において互いに離間した素子主面および素子裏面を有し、前記素子裏面に裏面電極が形成された半導体素子と、前記素子主面と同じ方向を向く搭載面を有し、前記搭載面と前記素子裏面とが対向した姿勢で前記半導体素子を支持する導電体と、前記半導体素子を前記導電体に接合し、かつ、前記裏面電極と前記導電体とを導通させる焼結金属層と、を備えた接合構造の形成方法であって、前記導電体を準備する工程と、前記搭載面の少なくとも一部に、粗化領域を形成する粗化処理工程と、前記粗化領域の少なくとも一部に焼結用金属ペースト材を塗布するペースト塗布工程と、前記素子裏面を前記搭載面に向かい合わせて、前記焼結用金属ペースト材の上に前記半導体素子を載置するマウント工程と、熱処理によって、前記焼結用金属ペースト材を前記焼結金属層にする焼結処理工程とを有する。
前記接合構造の形成方法の好ましい実施の形態においては、前記粗化処理工程では、前記搭載面にレーザ光を照射することにより、前記粗化領域を形成する。
本開示の接合構造および本開示の半導体装置によれば、熱に対する信頼性を向上させることができる。さらに、本開示の接合構造の形成方法によれば、上記接合構造を提供することができる。
第１実施形態にかかる接合構造を示す平面図である。 図１のＩＩ－ＩＩ線に沿う断面図である。 図１の領域ＩＩＩを拡大した部分拡大平面図である。 図３のＩＶ－ＩＶ線に沿う断面図である。 図３のＶ－Ｖ線に沿う断面図である。 レーザ照射装置の一例を示す模式図である。 第１実施形態にかかるレーザ光の照射パターンを示す図である。 第１実施形態にかかる接合構造において、熱サイクル試験後の焼結金属層の状態を示す断面模式図である。 従来の接合構造において、熱サイクル試験後の焼結金属層の状態を示す断面模式図である。 第２実施形態にかかる接合構造を示す平面図（半導体素子および焼結金属層を省略）である。 図１０の領域ＸＩを拡大した部分拡大平面図である。 図１１のＸＩＩ－ＸＩＩ線に沿う断面図である。 第３実施形態にかかる接合構造を示す平面図（半導体素子および焼結金属層を省略）である。 図１３の領域ＸＩＶを拡大した部分拡大平面図である。 図１４のＸＶ－ＸＶ線に沿う断面図である。 第４実施形態にかかる接合構造を示す平面図（半導体素子および焼結金属層を省略）である。 図１６の領域ＸＶＩＩを拡大した部分拡大平面図である。 図１７のＸＶＩＩＩ－ＸＶＩＩＩ線に沿う断面図である。 第５実施形態にかかる接合構造を示す平面図（半導体素子および焼結金属層を省略）である。 図１９の領域ＸＸを拡大した部分拡大平面図である。 図２０のＸＸＩ－ＸＸＩ線に沿う断面図である。 変形例にかかる接合構造を示す断面図である。 半導体装置を示す斜視図である。 図２３に示す斜視図において封止樹脂を省略した図である。 半導体装置を示す平面図である。 図２５に示す平面図において、封止樹脂を想像線で示した図である。 図２６の一部を拡大した部分拡大図である。 半導体装置を示す正面図である。 半導体装置を示す底面図である。 半導体装置を示す左側面図である。 半導体装置を示す右側面図である。 図２６のＸＸＸＩＩ－ＸＸＸＩＩ線に沿う断面図である。 図２６のＸＸＸＩＩＩ－ＸＸＸＩＩＩ線に沿う断面図である。 図３３の一部を拡大した要部拡大断面図である。 平面視における溶接痕の一例を示す図である。 半導体装置の他の実施形態を示す斜視図である。 半導体装置の他の実施形態を示す斜視図である。 半導体装置の他の実施形態を示す斜視図である。
本開示の接合構造、半導体装置および接合構造の形成方法の好ましい実施の形態について、図面を参照して、以下に説明する。
まず、本開示の第１実施形態にかかる接合構造について、図１～図５を参照して、説明する。第１実施形態の接合構造Ａ１は、半導体素子９１、導電体９２および焼結金属層９３を備えている。図１は、接合構造Ａ１を示す平面図である。図２は、図１のＩＩ－ＩＩ線に沿う断面図である。図３は、図１の領域ＩＩＩを拡大した部分拡大平面図である。図４は、図３のＩＶ－ＩＶ線に沿う断面図である。図５は、図３のＶ－Ｖ線に沿う断面図である。
説明の便宜上、図１～図５において、互いに直交する３つの方向を、第１の軸方向ｚ０、第２の軸方向ｘ０、第３の軸方向ｙ０と定義する。第１の軸方向ｚ０は、接合構造Ａ１の厚さ方向である。第２の軸方向ｘ０は、接合構造Ａ１の平面図（図１参照）における左右方向である。第３の軸方向ｙ０は、接合構造Ａ１の平面図（図１参照）における上下方向である。
半導体素子９１は、半導体材料からなる素子である。半導体素子９１の構成材料は、たとえばＳｉ（ケイ素）、ＳｉＣ（炭化ケイ素）、ＧａＡｓ（ヒ化ガリウム）あるいはＧａＮ（窒化ガリウム）などであるが、これらに限定されない。半導体素子９１は、たとえばトランジスタ、ダイオード、抵抗器、コンデンサあるいは集積回路（ＩＣ）などである。半導体素子９１は、たとえば、第１の軸方向ｚ０に見て、略矩形状であって、特に、略正方形である。説明の便宜上、各々が第１の軸方向ｚ０に直交する２つの方向を、直交方向ｍ１，ｍ２と定義する。第１の軸方向ｚ０に見て、直交方向ｍ１は、第２の軸方向ｘ０から反時計回りに４５°傾いており、直交方向ｍ２は、第２の軸方向ｘ０から時計回りに４５°傾いている。直交方向ｍ１と直交方向ｍ２とは、互いに直交する。本実施形態においては、半導体素子９１が第１の軸方向ｚ０に見て略正方形であり、直交方向ｍ１，ｍ２はそれぞれ、第１の軸方向ｚ０に見たときの、半導体素子９１の２つの対角線が延びる各方向に重なる。なお、第１の軸方向に見たときの半導体素子９１の２つの対角線が延びる各方向を、２つの直交方向ｍ１，ｍ２と定義してもよい。この場合、半導体素子９１が第１の軸方向ｚ０に見て略長方形であれば、２つの直交方向ｍ１，ｍ２は互いに直交しない。
半導体素子９１は、図１および図２に示すように、素子主面９１ａ、素子裏面９１ｂおよび複数の素子側面９１ｃを有している。素子主面９１ａおよび素子裏面９１ｂは、第１の軸方向ｚ０において、互いに反対側を向き、かつ、離間している。素子主面９１ａおよび素子裏面９１ｂはそれぞれ、略平坦である。複数の素子側面９１ｃの各々は、第１の軸方向ｚ０の一方の端縁が素子主面９１ａに繋がり、第１の軸方向ｚ０の他方の端縁が素子裏面９１ｂに繋がっている。各素子側面９１ｃは、素子主面９１ａおよび素子裏面９１ｂにそれぞれ略直交している。半導体素子９１は、第２の軸方向ｘ０において離間しかつ互いに反対側を向く一対の素子側面９１ｃと、第３の軸方向ｙ０において離間しかつ互いに反対側を向く一対の素子側面９１ｃとを有している。
半導体素子９１は、図２に示すように、主面電極９１１および裏面電極９１２を含んでいる。主面電極９１１および裏面電極９１２は、半導体素子９１における端子である。主面電極９１１は、素子主面９１ａから露出している。主面電極９１１は、たとえば図示しないボンディングワイヤあるいはリード部材などが接続されうる。裏面電極９１２は、素子裏面９１ｂから露出している。裏面電極９１２は、第１の軸方向ｚ０に見て、素子裏面９１ｂの大半にわたっている。裏面電極９１２は、焼結金属層９３を介して、導電体９２に導通している。
導電体９２は、半導体素子９１を支持する。導電体９２は、たとえば金属板である。当該金属板の構成材料は、たとえば、Ｃｕ（銅）あるいはＣｕ合金である。導電体９２の第１の軸方向ｚ０の寸法（厚さ）は、特に限定されないが、たとえば０．４～３ｍｍ程度である。導電体９２は、半導体素子９１が搭載された搭載面９２ａを有している。搭載面９２ａは、第１の軸方向ｚ０の一方（本実施形態においては、図２の上方）を向く面である。搭載面９２ａは、半導体素子９１の素子裏面９１ｂに対向する。
焼結金属層９３は、半導体素子９１と導電体９２との間に介在し、これらを接合する。よって、半導体素子９１は、焼結金属層９３を介して、導電体９２に搭載されている。焼結金属層９３は、半導体素子９１と導電体９２との間に介在する部分において、その第１の軸方向ｚ０の寸法が、たとえば３０～１２０μｍ程度である。
焼結金属層９３は、焼結処理によって形成された焼結金属からなる。焼結金属層９３の構成材料は、たとえば焼結銀であるが、これに限定されず、焼結銅などの他の焼結金属であってもよい。焼結金属層９３は、多数の微細孔を有する多孔質である。本実施形態においては、焼結金属層９３は、複数の微細孔が空隙であるが、複数の微細孔にたとえばエポキシ樹脂が充填されていてもよい。つまり、焼結金属層９３は、エポキシ樹脂を含有していてもよい。ただし、エポキシ樹脂の含有量が多いと、焼結金属層９３の導電性を低下させるため、半導体素子９１への電流量を考慮してエポキシ樹脂の含有量を調整すればよい。これらは、後述する焼結処理工程で用いる焼結用金属ペースト材９３０の組成に依存する。
焼結金属層９３は、フィレット部９３１を含んでいる。フィレット部９３１は、素子裏面９１ｂから各素子側面９１ｃに跨るように形成されている。フィレット部９３１は、各素子側面９１ｃにおいて、素子裏面９１ｂに繋がる端縁を含む一部分を覆っている。フィレット部９３１のうち、半導体素子９１の第２の軸方向ｘ０の両側に配置された部分は、第２の軸方向ｘ０に見て、当該第２の軸方向ｘ０を向く素子側面９１ｃに重なる。同様に、フィレット部９３１のうち、半導体素子９１の第３の軸方向ｙ０の両側に配置された部分は、第３の軸方向ｙ０に見て、当該第３の軸方向ｙ０を向く素子側面９１ｃに重なる。焼結金属層９３は、フィレット部９３１を含んでいなくてもよい。
接合構造Ａ１において、導電体９２の搭載面９２ａは、粗化領域９５を含んでいる。粗化領域９５は、導電体９２の搭載面９２ａのうち、粗化処理された領域である。粗化処理は、たとえば導電体９２の搭載面９２ａにレーザ光を照射することで行われる。すなわち、粗化領域９５は、レーザ光の照射によって形成されている。粗化領域９５は、搭載面９２ａのうち粗化処理されていない未粗化領域よりも粗面である。
粗化領域９５は、レーザ光が照射されて形成された窪み９５０を含んでいる。窪み９５０は、搭載面９２ａから第１の軸方向ｚ０に窪んだ部分である。窪み９５０の表面には、微細な凹凸（図示略）が形成されている。当該凹凸は、窪み９５０によって形成される凹凸よりも微細である。窪み９５０の表面粗さ（算術平均粗さ）Ｒａは、たとえば０．５～３．０μｍ程度である。窪み９５０は、上記するようにレーザ光の照射によって形成されているため、これらの表面にはレーザ溶接による溶接痕（たとえば溶接ビードなど）が形成されうるが、図１～図５においてはその図示を省略する。上記微細な凹凸の少なくとも一部は、当該溶接痕による凹凸である。窪み９５０は、第１の軸方向ｚ０に見て、所定のパターンに従って形成されている。窪み９５０は、たとえば、第１の軸方向ｚ０に見て、メッシュ格子状のパターンに従って形成されている。窪み９５０のパターンは、後述するレーザ光の照射パターンに応じて、適宜変更されうる。窪み９５０は、複数の第１線状溝９５１および複数の第２線状溝９５２を有している。
複数の第１線状溝９５１の各々は、図３に示すように、第１の軸方向ｚ０に見て、直交方向ｍ１に沿って延びる直線状である。各第１線状溝９５１は、直交方向ｍ２の寸法（線幅）Ｗ951（図３参照）がたとえば４～２０μｍ程度である。複数の第１線状溝９５１は、第１の軸方向ｚ０に見て、直交方向ｍ２に平行かつ等間隔に配列されている。直交方向ｍ２において隣り合う２つの第１線状溝９５１は、これらの離間距離Ｐ951（図３参照）がたとえば４～４０μｍ程度である。複数の第１線状溝９５１における各離間距離Ｐ951は、すべて同じ値でなくてもよい。また、線幅Ｗ951と離間距離Ｐ951とは、同じ値であってもよいし、異なる値であってもよい。
複数の第２線状溝９５２の各々は、図３に示すように、第１の軸方向ｚ０に見て、直交方向ｍ２に沿って延びる直線状である。各第２線状溝９５２は、直交方向ｍ１の寸法（線幅）Ｗ952（図３参照）がたとえば４～２０μｍ程度である。複数の第２線状溝９５２は、第１の軸方向ｚ０に見て、直交方向ｍ１に平行かつ等間隔に配列されている。直交方向ｍ１において隣り合う２つの第２線状溝９５２は、これらの離間距離Ｐ952（図３参照）がたとえば４～４０μｍ程度である。複数の第２線状溝９５２における各離間距離Ｐ952は、すべて同じ値でなくてもよい。また、線幅Ｗ952と離間距離Ｐ952とは、同じ値であってもよいし、異なる値であってもよい。
複数の第１線状溝９５１と複数の第２線状溝９５２とは、第１の軸方向ｚ０に見て、交差している。本実施形態において、２つの直交方向ｍ１，ｍ２が略直交しているので、複数の第１線状溝９５１と複数の第２線状溝９５２とは、略直交している。
窪み９５０は、図３～図５に示すように、溝第１部９５０ａ、溝第２部９５０ｂ、溝第３部９５０ｃおよび平坦部９５０ｄを含んでいる。溝第１部９５０ａは、第１の軸方向ｚ０に見て、第１線状溝９５１に重なり、第２線状溝９５２には重ならない部分である。溝第２部９５０ｂは、第１の軸方向ｚ０に見て、第１線状溝９５１には重ならず、第２線状溝９５２に重なる部分である。溝第３部９５０ｃは、第１線状溝９５１および第２線状溝９５２の両方に重なる部分である。平坦部９５０ｄは、第１線状溝９５１にも第２線状溝９５２にも重ならない部分である。平坦部９５０ｄは、第１線状溝９５１および第２線状溝９５２の形成時のレーザ光による発熱により、搭載面９２ａよりも第１の軸方向ｚ０に起伏している。
溝第１部９５０ａの第１の軸方向ｚ０の寸法（深さ）Ｄ950a（図４参照）と溝第２部９５０ｂの第１の軸方向ｚ０の寸法（深さ）Ｄ950b（図４参照）とは略同じである。溝第１部９５０ａの深さＤ950aと溝第２部９５０ｂの深さＤ950bとは異なっていてもよい。溝第３部９５０ｃの第１の軸方向ｚ０の寸法（深さ）Ｄ950c（図４参照）は、溝第１部９５０ａの深さＤ950aおよび溝第２部９５０ｂの深さＤ950bのいずれよりも大きい。溝第３部９５０ｃの深さＤ950cは、たとえば１１．０６μｍ程度であり、溝第１部９５０ａの深さＤ950aおよび溝第２部９５０ｂの深さＤ950bは、たとえば５．９４μｍ程度である。これらの各深さＤ950a，Ｄ950b，Ｄ950cは、上記した値に限定されない。平坦部９５０ｄは、第１の軸方向ｚ０において、搭載面９２ａと略同じ位置である。
接合構造Ａ１において、図２に示すように、粗化領域９５上に焼結金属層９３が形成されている。粗化領域９５のうち、焼結金属層９３に接する部分において、窪み９５０（複数の第１線状溝９５１および複数の第２線状溝９５２）には、焼結金属層９３が充填されている。
粗化領域９５において、各第１線状溝９５１の表層および各第２線状溝９５２の表層は、酸化物層（図示略）である。当該酸化物層は、導電体９２の素材の酸化物から構成される。よって、導電体９２において、レーザ光が照射され、一度溶融した部分の表層は、導電体９２の素材の酸化物となっている。本願発明者が導電体９２の表面分析を行った結果、導電体９２の搭載面９２ａのうち粗化領域９５でない領域においては、防錆剤（たとえばベンゾトリアゾール）の成分が検出され、搭載面９２ａのうち粗化領域９５である領域においては、その防錆剤の成分が検出されなかった。酸化物層の厚さは、特に限定されないが、たとえば２０ｎｍ程度である。
次に、本開示の第１実施形態にかかる接合構造Ａ１の形成方法について、図６および図７を参照して説明する。
まず、搭載面９２ａを有する導電体９２を準備する。たとえば、導電体９２として、構成材料がＣｕあるいはＣｕ合金である金属板を準備する。金属板の厚みは、特に限定されない。
次いで、導電体９２の搭載面９２ａの少なくとも一部を粗化処理し、搭載面９２ａに粗化領域９５を形成する。形成する粗化領域９５の範囲は、第１の軸方向ｚ０に見た半導体素子９１の大きさよりも大きい。搭載面９２ａの一部を粗化する工程（粗化処理工程）においては、たとえば、レーザ光を搭載面９２ａに照射する。これにより、レーザ光を照射した部分に窪みができる。このとき、レーザ光が照射された部分は、レーザ光のエネルギーによって発熱し、この熱によって、昇華、溶融する。その後、溶融した分が再凝固し、再凝固した部分の表面において上記微細な凹凸が形成される。レーザ光の照射には、たとえば、次に示すレーザ照射装置ＬＤ（図６参照）を用いる。
図６は、レーザ照射装置ＬＤの一例を示している。レーザ照射装置ＬＤは、図６に示すように、レーザ発振器８１、光ファイバ８２およびレーザヘッド８３を備えている。レーザ発振器８１は、レーザ光を発振するものである。本実施形態においては、レーザ発振器８１は、レーザ光としてＹＡＧレーザ光を発振する。当該ＹＡＧレーザ光は、グリーンレーザである。レーザ発振器８１が照射するレーザ光は、上記した例示に限定されない。光ファイバ８２は、レーザ発振器８１から発振されたレーザ光を伝送するものである。レーザヘッド８３は、光ファイバ８２から出射されたレーザ光を照射対象（導電体９２）に導くものである。
レーザヘッド８３は、図６に示すように、コリメートレンズ８３１、ミラー８３２、ガルバノスキャナ８３３および集光レンズ８３４を備えている。コリメートレンズ８３１は、光ファイバ８２から出射されたレーザ光をコリメートする（平行光にする）レンズである。ミラー８３２は、コリメートレンズ８３１によって平行にされたレーザ光を照射対象（導電体９２）に向けて反射するものである。ガルバノスキャナ８３３は、照射対象（導電体９２）におけるレーザ光の照射位置を変更するためのものである。ガルバノスキャナ８３３は、たとえば、直交する２方向に首ふり運動の可能な図示しない一対の可動ミラーを含む周知のスキャナが用いられる。集光レンズ８３４は、ガルバノスキャナ８３３から導かれたレーザ光を照射対象（導電体９２）に集光する。
本実施形態の粗化処理工程においては、上記レーザ照射装置ＬＤを用いて、レーザ光を導電体９２に照射する。このとき、レーザ光の照射位置を、所定の照射パターンに従って移動させる。図７は、本実施形態における、レーザ光の照射パターンを示している。レーザ光の照射位置の変更は、上記するように、ガルバノスキャナ８３３による。導電体９２の搭載面９２ａに照射されるレーザ光のスポット径Ｄｓはたとえば２～２０μｍ程度である。スポット径Ｄｓとは、レーザ照射装置ＬＤから照射され、導電体９２の搭載面９２ａに照射されたレーザ光のビーム径（直径）のことである。
図７に示す照射パターンは、メッシュ格子状のパターン（太い矢印参照）である。当該メッシュ格子状のパターンは、複数の走査軌道ＳＯ１と複数の走査軌道ＳＯ２とを含んでいる。複数の走査軌道ＳＯ１は、各々が直交方向ｍ１に沿って延びており、かつ、直交方向ｍ２に等間隔に並んでいる。複数の走査軌道ＳＯ１の各々は、直線状であり、かつ、互いに平行である。また、複数の走査軌道ＳＯ２は、各々が直交方向ｍ２方向に沿って延びており、かつ、直交方向ｍ１に等間隔に並んでいる。複数の走査軌道ＳＯ２の各々は、直線状であり、かつ、互いに平行である。図７に示す走査軌道ＳＯ１，ＳＯ２はそれぞれ、レーザ光の中心位置が通る位置を示している。上記した走査軌道ＳＯ１，ＳＯ２は一例であって、これに限定されない。
粗化処理工程においては、まず、図７に示す各走査軌道ＳＯ１に沿ってレーザ光を照射する。これにより、粗化領域９５における複数の第１線状溝９５１が形成される。図７に示す各走査軌道ＳＯ１は、直交方向ｍ１の一方から他方に向けて走査させる場合を示しているが、直交方向ｍ１の、一方から他方、他方から一方に向けて交互に走査してもよい。各走査軌道ＳＯ１の間隔、すなわち、各走査軌道ＳＯ１のピッチ寸法ＰSO1（図７参照）は、たとえば８～６０μｍ程度である。続いて、図７に示す各走査軌道ＳＯ２に沿ってレーザ光を照射する。これにより、粗化領域９５における複数の第２線状溝９５２が形成される。図７に示す各走査軌道ＳＯ２は、直交方向ｍ２の一方から他方に向けて走査させる場合を示しているが、直交方向ｍ２の、一方から他方、他方から一方に向けて交互に走査してもよい。各走査軌道ＳＯ２の間隔、すなわち、各走査軌道ＳＯ２のピッチ寸法ＰSO2（図７参照）は、各走査軌道ＳＯ１のピッチ寸法ＰSO1と同じく、たとえば８～６０μｍ程度である。各走査軌道ＳＯ１のピッチ寸法ＰSO1と各走査軌道ＳＯ２のピッチ寸法ＰSO2とは、異なる値であってもよい。また、各走査軌道ＳＯ１と各走査軌道ＳＯ２とは、第１の軸方向ｚ０に見て、略直交している場合を示しているが、これに限定されない。
本実施形態の粗化処理工程では、以上のように、複数の走査軌道ＳＯ１および複数の走査軌道ＳＯ２に沿って、レーザ光を照射することで、複数の第１線状溝９５１および複数の第２線状溝９５２を含んだ窪み９５０が形成され、導電体９２の搭載面９２ａに粗化領域９５が形成される。このとき、各走査軌道ＳＯ１と各走査軌道ＳＯ２とが交差する部分においては、レーザ光が２度照射されるので、各走査軌道ＳＯ１あるいは各走査軌道ＳＯ２のいずれか一方によってレーザ光が照射された部分よりも、形成される溝が深くなる。レーザ光を照射する範囲（距離Ｌｘ０および距離Ｌｙ０）は、形成する粗化領域９５の範囲に基づいて、適宜変更される。また、形成する粗化領域９５の範囲は、第１の軸方向ｚ０に見た半導体素子９１の大きさに基づいて、適宜変更される。
次いで、形成した粗化領域９５上に、焼結用金属ペースト材９３０を塗布する。焼結用金属ペースト材９３０は、焼結金属層９３の基となるものである。焼結用金属ペースト材９３０として、たとえば焼結用銀ペースト材を用いる。当該焼結用銀ペースト材は、溶媒中にマイクロサイズあるいはナノサイズの銀粒子を混ぜ合わせたペースト状である。本実施形態においては、焼結用銀ペースト材の溶媒はエポキシ樹脂を含んでいない（あるいはほとんど含んでいない）。焼結用金属ペースト材９３０を塗布する工程（ペースト塗布工程）においては、例えば、マスクを用いたスクリーン印刷によって焼結用金属ペースト材９３０を塗布する。焼結用金属ペースト材９３０の塗布は、スクリーン印刷ではなく、ディスペンサーを用いてもよい。焼結用金属ペースト材９３０の塗布方法は、これらに限定されない。
次いで、塗布した焼結用金属ペースト材９３０に半導体素子９１を載置する。半導体素子９１を載置する工程（マウント工程）においては、半導体素子９１の素子裏面９１ｂと導電体９２の搭載面９２ａとを向かい合わせる。そして、これら素子裏面９１ｂと搭載面９２ａとが向かい合った姿勢のまま、半導体素子９１を、焼結用金属ペースト材９３０上に載置する。このとき、第１の軸方向ｚ０に見て、半導体素子９１のすべてが焼結用金属ペースト材９３０に重なるように載置する。これにより、粗化領域９５上に塗布された焼結用金属ペースト材９３０上に半導体素子９１が搭載される。
次いで、熱処理によって、焼結用金属ペースト材９３０を焼結金属層９３にする。この工程（焼結処理工程）では、たとえば、焼結用金属ペースト材９３０上に半導体素子９１を載置した状態を維持したまま、焼結用金属ペースト材９３０を、所定の焼結条件で熱処理する。当該焼結条件としては、加圧の有無、加熱時間、加熱温度、環境（雰囲気）などが挙げられる。本実施形態においては、焼結条件は、たとえば２００℃で２時間の熱処理を、無加圧状態かつ酸素を含んだ雰囲気中で行うものとするが、これに限定されない。上記熱処理を行うことで、焼結用金属ペースト材９３０の溶媒が揮発・消失し、また、焼結用金属ペースト材９３０中の銀粒子同士が結合し合い、多孔質な焼結金属層９３が形成される。
以上の工程を経ることによって、表面（搭載面９２ａ）に粗化領域９５を含む導電体９２と、当該粗化領域９５上に形成された焼結金属層９３と、当該焼結金属層９３を介して、導電体９２に搭載された半導体素子９１とを備える接合構造Ａ１が形成される。上記した形成工程は、一例であって、これに限定されない。
次に、第１実施形態にかかる接合構造Ａ１およびその形成方法の作用効果について説明する。
接合構造Ａ１では、導電体９２の搭載面９２ａは、粗化処理によって形成された粗化領域９５を含んでいる。焼結金属層９３は、当該粗化領域９５上に形成されており、粗化領域９５に接している。この構成をとることで、アンカー効果によって、焼結金属層９３と導電体９２との接合強度を高めることができる。したがって、熱応力に対する耐性が大きくなるので、熱応力による焼結金属層９３の破壊や剥離を抑制することができる。すなわち、接合構造Ａ１は、熱に対する信頼性を向上させることが可能となる。
接合構造Ａ１では、粗化領域９５には、搭載面９２ａから第１の軸方向ｚ０に窪んだ窪み９５０が形成されている。特に、接合構造Ａ１では、互いに交差する複数の第１線状溝９５１および複数の第２線状溝９５２を有する窪み９５０が形成されている。この構成をとることで、形成された窪み９５０により、粗化領域９５を、搭載面９２ａのうち粗化処理されていない未粗化領域よりも、粗面にすることができる。
接合構造Ａ１では、粗化領域９５において、窪み９５０は、複数の第１線状溝９５１および複数の第２線状溝９５２を有している。本願発明者は、接合構造Ａ１において熱に対する評価のために、熱サイクル試験を行った。図８は、熱サイクル試験後の、接合構造Ａ１の断面模式図を示している。比較のため、粗化領域９５を形成しなかった場合についても、同様に熱サイクル試験を行った。図９は、この粗化領域９５が形成されていない場合の、熱サイクル試験後の断面模式図を示している。熱サイクル試験においては、最低温度が－４０℃、最高温度が１５０℃とした。
粗化領域９５を形成しなかった場合、すなわち、導電体９２の搭載面９２ａに直接、焼結金属層９３を形成した場合、図９に示すように、焼結金属層９３において破断９３２が発生していた。破断９３２は、素子側面９１ｃとフィレット部９３１との界面、搭載面９２ａと焼結金属層９３との界面の一部、および、半導体素子９１の素子裏面９１ｂと焼結金属層９３との界面の一部において、それぞれ生じていた。また、破断９３２は、さらに、焼結金属層９３を、素子側面９１ｃと素子裏面９１ｂとの角部９１ｄから半導体素子９１下の搭載面９２ａまで、第１の軸方向ｚ０に貫くように生じていた。角部９１ｄから導電体９２の搭載面９２ａまでの破断９３２は、たとえば、導電体９２の搭載面９２ａに対して、角度αで傾くように生じていた。一方、粗化領域９５を設けた場合、すなわち、粗化領域９５上に焼結金属層９３を形成した場合、図８に示すように、空隙のような微細なクラック９３３がランダムに発生していたが、上記のような破断９３２は生じていなかった。しかしながら、微細なクラック９３３による導電性および放熱性の低下は、剥離や破壊による導電性および放熱性の低下よりも小さい。接合構造Ａ１では、定性的に熱に対する信頼性が向上している。
接合構造Ａ１では、複数の第１線状溝９５１と複数の第２線状溝９５２とが交差している。これにより、粗化領域９５において、窪み９５０は、全面にわたって連続している。この構成をとることで、焼結用金属ペースト材９３０を塗布した際、当該焼結用金属ペースト材９３０が毛細管現象と同様のメカニズムによって広がる。つまり、粗化領域９５は、上記した未粗化領域と比較して、親液性を高くすることができる。したがって、焼結用金属ペースト材９３０を、効率的に窪み９５０（複数の第１線状溝９５１および複数の第２線状溝９５２）に充填させることができる。特に、接合構造Ａ１では、各第１線状溝９５１および各第２線状溝９５２の各線幅Ｗ951，Ｗ952が、４～２０μｍ程度である。本願発明者が、焼結用金属ペースト材９３０の毛細管効果を検証したところ、ガラス管の半径がおよそ１０μｍ以下の場合に、液面の上昇（毛細管現象）がより顕著に表れた。なお、水の毛細管効果の検証では、ガラス管の半径がおよそ３０μｍ以下の場合に、液面の上昇がより顕著に表れた。したがって、ペースト塗布工程において、焼結用金属ペースト材９３０を、より効率的に窪み９５０に充填させることができる。
接合構造Ａ１では、導電体９２の第１の軸方向ｚ０の寸法が、０．４～３ｍｍ程度である。本願発明者の研究によれば、導電体９２の第１の軸方向ｚ０の寸法が大きいほど、すなわち、導電体９２が厚いほど、焼結金属層９３における剥離や破壊の発生が増加することが分かった。一方、導電体９２を薄くしすぎると、導電体９２を介した放熱性が低下する。したがって、導電体９２の第１の軸方向ｚ０の寸法を０．４～３ｍｍ程度とすることで、焼結金属層９３における剥離や破壊の発生を抑制しつつ、導電体９２による放熱性の低下を抑制することができる。よって、接合構造Ａ１は、熱に対する信頼性をさらに向上させることができる。
接合構造Ａ１では、焼結金属層９３の第１の軸方向ｚ０の寸法が、３０～１２０μｍ程度である。本願発明者の研究によれば、焼結金属層９３の第１の軸方向ｚ０の寸法が小さいほど、すなわち、焼結金属層９３が薄いほど、剥離や破壊の発生が増加することが分かった。一方、焼結金属層９３を厚くしすぎると、焼結金属層９３の材料費の増加や焼結金属層９３における導電性が低下する。したがって、焼結金属層９３の第１の軸方向ｚ０の寸法を３０～１２０μｍ程度とすることで、焼結金属層９３における剥離や破壊の発生を抑制しつつ、材料費の増加および導電性の低下を抑制することができる。よって、接合構造Ａ１は、熱に対する信頼性をさらに向上させつつ、産業的により好ましい構造にすることができる。
接合構造Ａ１の形成方法では、粗化処理工程において、レーザ光を照射して、粗化領域９５を形成した。このとき、レーザ光を直線状の走査軌道ＳＯ１および複数の走査軌道ＳＯ２に沿って移動させた。この構成をとることで、粗化領域９５に、複数の第１線状溝９５１および複数の第２線状溝９５２を形成することができる。また、レーザ光を照射することで、各第１線状溝９５１および各第２線状溝９５２の表面に微細な凹凸が形成される。したがって、粗化処理工程において、レーザ光を照射して粗化領域９５を形成することで、複数の第１線状溝９５１および複数の第２線状溝９５２を形成するとともに、各第１線状溝９５１および各第２線状溝９５２の表面を粗面にすることができる。これにより、窪み９５０（複数の第１線状溝９５１および複数の第２線状溝９５２）によって形成される凹凸によるアンカー効果だけでなく、各第１線状溝９５１および各第２線状溝９５２の表面に形成された微細な凹凸によるアンカー効果も得られる。よって、接合構造Ａ１は、焼結金属層９３と導電体９２との接合強度をより高めることができる。
第１実施形態では、レーザ光の照射によって粗化領域９５を形成した場合を説明したが、たとえば、ブラスト処理によって粗化領域９５を形成してもよい。本願発明者の研究によれば、ブラスト処理によって粗化領域９５を形成した場合、レーザ光の照射によって粗化領域９５を形成した場合よりも、焼結金属層９３と導電体９２との接合強度が高くなることが分かった。つまり、ブラスト処理によって粗化領域９５を形成した場合であっても、焼結金属層９３と導電体９２との接合強度をより高めることができるので、熱に対する信頼性を向上させることができる。ただし、上記した本願発明者の研究において、ブラスト処理によって粗化領域９５を形成した場合、レーザ光の照射によって粗化領域９５を形成した場合よりも、焼結金属層９３と導電体９２との接合界面における接合強度と、焼結金属層９３と半導体素子９１との接合界面における接合強度との偏りが大きくなっていることも分かった。この偏りによる影響を検証するために、ブラスト処理によって粗化領域９５が形成された接合構造において、熱サイクル試験を行った。この熱サイクル試験の結果、ブラスト処理によって粗化領域９５を形成した場合、第１の軸方向ｚ０に見て、半導体素子９１よりも外方に位置する焼結金属層９３に、部分的に、剥離が確認された。しかしながら、図９に示す破断９３２のような半導体素子９１付近での破壊や剥離はほとんど確認されなかったため、粗化領域９５を形成しなかった場合よりも、焼結金属層９３を介した半導体素子９１と導電体９２との導電性の低下は抑制される。一方、レーザ光の照射によって粗化領域９５を形成した接合構造Ａ１においては、図８に示すように、微細なクラック９３３が確認されたものの、破壊や剥離はほとんど確認されていない。これは、レーザ光の照射によって粗化領域９５を形成した場合、ブラスト処理によって粗化領域９５を形成した場合と比べて、上記偏りが小さく、焼結金属層９３における熱応力が焼結金属層９３全体に分散されるからである。したがって、接合構造Ａ１は、ブラスト処理によって粗化領域９５を形成した場合よりも、熱に対する信頼性を向上させることができる。なお、図８に示す微細なクラック９３３は、熱応力が焼結金属層９３全体に分散された場合に、発生しうる。
第１実施形態では、各第１線状溝９５１が、直交方向ｍ１に沿って延びており、各第２線状溝９５２が、直交方向ｍ２に沿って延びる場合を示したが、これに限定されない。たとえば、各第１線状溝９５１が第２の軸方向ｘ０に沿って延びており、各第２線状溝９５２が、第３の軸方向ｙ０に沿って延びていてもよい。この場合であっても、焼結金属層９３と導電体９２との接合強度を高めることができるので、熱による信頼性を向上させることが可能となる。
第１実施形態では、各第１線状溝９５１および各第２線状溝９５２が、直線状である場合を説明したが、これに限定されない。たとえば、各第１線状溝９５１および各第２線状溝９５２が、波状あるいはクランク状であってもよい。本開示において、クランク状とは、屈曲した部分の屈曲角度が、直角であるものに限定されず、その角度が鋭角であるものも鈍角であるものも含む。この場合であっても、焼結金属層９３と導電体９２との接合強度を高めて、熱による信頼性を向上させることができる。
次に、他の実施形態にかかる接合構造について、説明する。なお、以下の説明において、第１実施形態と同一あるいは類似の要素については、同一の符号を付して、その説明を省略する。
図１０～図１２は、第２実施形態にかかる接合構造を示している。第２実施形態の接合構造Ａ２は、接合構造Ａ１と比較して、粗化領域９５の構造が異なる。図１０は、接合構造Ａ２を示す平面図であって、半導体素子９１および焼結金属層９３を想像線（二点鎖線）で示している。図１１は、図１０の領域ＸＩを拡大した部分拡大平面図である。図１２は、図１１のＸＩＩ－ＸＩＩ線に沿う断面図である。
本実施形態の粗化領域９５においては、窪み９５０は、図１０に示すように、第１の軸方向ｚ０に見て、ドット状のパターンに従って形成されている。本実施形態の窪み９５０は、複数の凹部９５３を有している。
複数の凹部９５３の各々は、たとえば円錐状である。複数の凹部９５３の各々は、第１の軸方向ｚ０に見て、略円形であるが、略楕円形であってもよい。各凹部９５３は、第１の軸方向ｚ０に見た直径Ｗ953（図１１参照）が、たとえば２０μｍ程度である。また、複数の凹部９５３の各々は、第１の軸方向ｚ０において、搭載面９２ａに近いほど、第１の軸方向ｚ０に直交する平面における断面が大きい。さらに、各凹部９５３の深さＤ953（図１２参照）は、たとえば４～１０μｍ程度である。複数の凹部９５３のうち、最近接する２つの凹部９５３（直交方向ｍ１あるいは直交方向ｍ２に隣り合う２つの凹部９５３）は、第２の軸方向ｘ０の離間距離Ｐ953x（図１１参照）がたとえば２０μｍ程度であり、第３の軸方向ｙ０の離間距離Ｐ953y（図１１参照）がたとえば２０μｍ程度である。複数の凹部９５３の各種寸法は、上記した値に限定されない。
複数の凹部９５３は、上記粗化処理工程において、レーザ光の照射パターンをドット状にすることで形成されうる。具体的には、第１実施形態のようにレーザ光を照射したまま移動させずに、レーザ光をスポット照射させる。これにより、スポット照射された部分の導電体９２が昇華、溶融する。このとき、第１の軸方向ｚ０に見たときのレーザ光の中心部がより深く溶融する。
次に、第２実施形態にかかる接合構造Ａ２の作用効果について説明する。
接合構造Ａ２では、導電体９２の搭載面９２ａは、粗化処理によって形成された粗化領域９５を含んでいる。焼結金属層９３は、当該粗化領域９５上に形成されている。したがって、焼結金属層９３は、導電体９２のうち粗面な部分に形成されている。この構成をとることで、アンカー効果によって、焼結金属層９３と導電体９２との接合強度を高めることができる。したがって、接合構造Ａ２は、第１実施形態の接合構造Ａ１と同様に、熱に対する信頼性を向上させることが可能となる。
接合構造Ａ２では、粗化領域９５には、搭載面９２ａから第１の軸方向ｚ０に窪んだ窪み９５０が形成されている。特に、接合構造Ａ２では、複数の凹部９５３を有する窪み９５０が形成されている。この構成をとることで、形成された窪み９５０により、粗化領域９５を、搭載面９２ａのうち粗化処理されていない未粗化領域よりも、粗面にすることができる。
図１３～図１５は、第３実施形態にかかる接合構造を示している。第３実施形態の接合構造Ａ３は、接合構造Ａ１，Ａ２と比較して、粗化領域９５の構造が異なる。図１３は、接合構造Ａ３を示す平面図であって、半導体素子９１および焼結金属層９３を想像線（二点鎖線）で示している。図１４は、図１３の領域ＸＩＶを拡大した部分拡大平面図である。図１５は、図１４のＸＶ－ＸＶ線に沿う断面図である。
本実施形態の粗化領域９５においては、窪み９５０は、図１３に示すように、第１の軸方向ｚ０に見て、ライン状のパターンに従って形成されている。本実施形態の窪み９５０は、複数の線状溝９５４を有している。複数の線状溝９５４は、上記粗化処理工程において、レーザ光の照射パターンをライン状にすることで形成される。
複数の線状溝９５４の各々は、第１の軸方向ｚ０に見て、ｙ０方向に延びている。複数の線状溝９５４は、各々が略直線状であり、かつ、ｘ０方向に等間隔に並んでいる。各線状溝９５４の線幅Ｗ954（図１４参照）は、たとえば４～２０μｍ程度である。また、隣り合う２つの線状溝９５４の離間距離Ｐ954（図１４参照）は、たとえば４～４０μｍ程度である。線幅Ｗ954と離間距離Ｐ954とは同じ値であってもよいし、異なる値であってもよい。さらに、各線状溝９５４の深さＤ954は、たとえば４～１０μｍ程度である。複数の線状溝９５４の各種寸法は、上記した値に限定されるものではない。
次に、第３実施形態にかかる接合構造Ａ３の作用効果について説明する。
接合構造Ａ３では、導電体９２の搭載面９２ａは、粗化処理によって形成された粗化領域９５を含んでいる。焼結金属層９３は、当該粗化領域９５上に形成されている。したがって、焼結金属層９３は、導電体９２のうち粗面な部分に形成されている。この構成をとることで、アンカー効果によって、焼結金属層９３と導電体９２との接合強度を高めることができる。したがって、接合構造Ａ３は、第１実施形態の接合構造Ａ１と同様に、熱に対する信頼性を向上させることが可能となる。
接合構造Ａ３では、粗化領域９５には、搭載面９２ａから第１の軸方向ｚ０に窪んだ窪み９５０が形成されている。特に、接合構造Ａ３では、互いに略平行に配置された複数の線状溝９５４を有する窪み９５０が形成されている。この構成をとることで、形成された窪み９５０により、粗化領域９５を、搭載面９２ａのうち粗化処理されていない未粗化領域よりも、粗面にすることができる。
図１６～図１８は、第４実施形態にかかる接合構造を示している。第４実施形態の接合構造Ａ４は、接合構造Ａ１～Ａ３と比較して、粗化領域９５の構造が異なる。図１６は、接合構造Ａ４を示す平面図であって、半導体素子９１および焼結金属層９３を想像線（二点鎖線）で示している。図１７は、図１６の領域ＸＶＩＩを拡大した部分拡大平面図である。図１８は、図１７のＸＶＩＩＩ－ＸＶＩＩＩ線に沿う断面図である。
本実施形態の粗化領域９５においては、窪み９５０は、図１６に示すように、第１の軸方向ｚ０に見て、同心円状のパターンに従って形成されている。本実施形態の窪み９５０は、複数の円環溝９５５を有している。複数の円環溝９５５は、上記粗化処理工程において、レーザ光の照射パターンを同心円状にすることで形成される。
複数の円環溝９５５の各々は、第１の軸方向ｚ０に見て円形であって、第１の軸方向ｚ０に見た中心位置が略一致する。複数の円環溝９５５は同心円である。複数の円環溝９５５のうち、最も内側に配置された円環溝９５５は、平面視における直径がたとえば１μｍ程度である、複数の円環溝９５５のうち、最も外側に配置された円環溝９５５は、第１の軸方向ｚ０に見て、焼結金属層９３を内包している。各円環溝９５５の線幅Ｗ955（図１７参照）は、たとえば４～２０μｍ程度である。複数の円環溝９５５の離間距離Ｐ955（図１７参照）は、たとえば４～４０μｍ程度である。これらの線幅Ｗ955と離間距離Ｐ955とは、同じ値であってもよいし、異なる値であってもよい。各円環溝９５５の深さＤ955（図１８参照）は、たとえば４～１０μｍ程度である。複数の円環溝９５５の各種寸法は、上記した値に限定されるものではない。
次に、第４実施形態にかかる接合構造Ａ４の作用効果について説明する。
接合構造Ａ４では、導電体９２の搭載面９２ａは、粗化処理によって形成された粗化領域９５を含んでいる。焼結金属層９３は、当該粗化領域９５上に形成されている。したがって、焼結金属層９３は、導電体９２のうち粗面な部分に形成されている。この構成をとることで、アンカー効果によって、焼結金属層９３と導電体９２との接合強度を高めることができる。したがって、接合構造Ａ４は、第１実施形態の接合構造Ａ１と同様に、熱に対する信頼性を向上させることが可能となる。
接合構造Ａ４では、粗化領域９５には、搭載面９２ａから第１の軸方向ｚ０に窪んだ窪み９５０が形成されている。特に、接合構造Ａ４では、同心円上に配置された複数の円環溝９５５を有する窪み９５０が形成されている。この構成をとることで、形成された窪み９５０により、粗化領域９５を、搭載面９２ａのうち粗化処理されていない未粗化領域よりも、粗面にすることができる。
図１９～図２１は、第５実施形態にかかる接合構造を示している。第５実施形態の接合構造Ａ５は、接合構造Ａ１～Ａ４と比較して、粗化領域９５の構造が異なる。図１９は、接合構造Ａ５を示す平面図であって、半導体素子９１および焼結金属層９３を想像線（二点鎖線）で示している。図２０は、図１９の領域ＸＸを拡大した部分拡大平面図である。図２１は、図２０のＸＸＩ－ＸＸＩ線に沿う断面図である。
本実施形態の粗化領域９５においては、窪み９５０は、図１９に示すように、第１の軸方向ｚ０に見て、放射状のパターンに従って形成されている。本実施形態の窪み９５０は、複数の線状溝９５６を有している。複数の線状溝９５６は、上記粗化処理工程において、レーザ光の照射パターンを放射状にすることで形成される。
複数の線状溝９５６は、第１の軸方向ｚ０に見て、基準位置９５６ａを中心に放射状に延びている。基準位置９５６ａは、たとえば第１の軸方向ｚ０に見て、半導体素子９１の中心位置と略一致している。周方向に隣り合う２つの線状溝９５６がなす角度θ（図１９参照）は、たとえば５°程度である。各線状溝９５６の線幅Ｗ956（図２０参照）は、たとえば４～２０μｍ程度である。各線状溝９５６の深さＤ956は、たとえば４～１０μｍ程度である。複数の線状溝９５６の各種寸法や角度は、上記した値に限定されるものではない。
次に、第５実施形態にかかる接合構造Ａ５の作用効果について説明する。
接合構造Ａ５では、導電体９２の搭載面９２ａは、粗化処理によって形成された粗化領域９５を含んでいる。焼結金属層９３は、当該粗化領域９５上に形成されている。したがって、焼結金属層９３は、導電体９２のうち粗面な部分に形成されている。この構成をとることで、アンカー効果によって、焼結金属層９３と導電体９２との接合強度を高めることができる。したがって、接合構造Ａ５は、第１実施形態の接合構造Ａ１と同様に、熱に対する信頼性を向上させることが可能となる。
接合構造Ａ５では、粗化領域９５には、搭載面９２ａから第１の軸方向ｚ０に窪んだ窪み９５０が形成されている。特に、接合構造Ａ５では、放射状に延びた複数の線状溝９５６を有する窪み９５０が形成されている。この構成をとることで、形成された窪み９５０により、粗化領域９５を、搭載面９２ａのうち粗化処理されていない未粗化領域よりも、粗面にすることができる。
第５実施形態では、複数の線状溝９５６が基準位置９５６ａ部分で繋がっている場合を示したが、これに限定されず、基準位置９５６ａ部分にレーザ光を照射せず、基準位置９５６ａ付近に未加工領域（未粗化領域）を形成してもよい。
第１実施形態ないし第５実施形態では、焼結金属層９３が、粗化領域９５に直接当接している場合を示したが、これに限定されない。たとえば、粗化領域９５が銀めっきされた上で、焼結金属層９３が形成されていてもよい。また、粗化領域９５を形成する前に、導電体９２に銀めっきが施されていてもよい。この銀めっきの厚さは、たとえば３μｍ程度である。なお、当該変形例において、上記した導電体９２の厚さ（第１の軸方向ｚ０の寸法）は、焼結金属層９３に当接する部分における仕上がり寸法であって、上記めっきの厚さを含むものである。銀めっきが、粗化領域９５だけでなく、導電体９２の全面に施されている場合には、導電体９２の、第１の軸方向ｚ０だけでなく、第２の軸方向ｘ０、第３の軸方向ｙ０、表面粗度などのすべての仕上がり寸法に、銀めっきの厚さが含まれる。
第１実施形態ないし第５実施形態では、半導体素子９１が外気に曝されている場合を示したが、これに限定されず、たとえば、図２２に示すように、エポキシ樹脂などによって構成された樹脂部材９４で覆われていてもよい。当該樹脂部材９４は、導電体９２の搭載面９２ａ上に形成され、半導体素子９１および焼結金属層９３を覆うように形成されている。このように樹脂部材９４で覆われている場合、当該樹脂部材９４によって、半導体素子９１および導電体９２の熱膨張が制限される。このため、焼結金属層９３にかかる熱応力がより大きくなる。したがって、焼結金属層９３の破壊や剥離が発生する可能性が高くなる。そのため、粗化領域９５を設け、当該粗化領域９５上に焼結金属層９３を形成することによって、焼結金属層９３と導電体９２との接合強度を高めることは、熱に対する信頼性を向上させる点で、効果的である。
次に、本開示の半導体装置について、図２３～図３４を参照して、説明する。本開示の半導体装置Ｂ１は、絶縁基板１０、複数の導電部材１１、複数のスイッチング素子２０、複数の導電性接合層２９、２つの入力端子３１，３２、出力端子３３、一対のゲート端子３４Ａ，３４Ｂ、一対の検出端子３５Ａ，３５Ｂ、複数のダミー端子３６、一対の側方端子３７Ａ，３７Ｂ、一対の絶縁層４１Ａ，４１Ｂ、一対のゲート層４２Ａ，４２Ｂ、一対の検出層４３Ａ，４３Ｂ、複数の土台部４４、複数の線状接続部材５１、複数の板状接続部材５２および封止樹脂６０を備えている。複数のスイッチング素子２０は、複数のスイッチング素子２０Ａおよび複数のスイッチング素子２０Ｂを含む。また、半導体装置Ｂ１は、複数の導電部材１１に、上記した粗化領域９５が設けられており、上記した接合構造Ａ１を備えている。
図２３は、半導体装置Ｂ１を示す斜視図である。図２４は、図２３に示す斜視図において、封止樹脂６０を省略した図である。図２５は、半導体装置Ｂ１を示す平面図である。図２６は、図２５に示す平面図において、封止樹脂６０を想像線（二点鎖線）で示した図である。図２７は、図２６に示す平面図の一部を拡大した部分拡大図である。図２８は、半導体装置Ｂ１を示す正面図である。図２９は、半導体装置Ｂ１を示す底面図である。図３０は、半導体装置Ｂ１を示す側面図（左側面図）である。図３１は、半導体装置Ｂ１を示す側面図（右側面図）である。図３２は、図２６のＸＸＸＩＩ－ＸＸＸＩＩ線に沿う断面図である。図３３は、図２６のＸＸＸＩＩＩ－ＸＸＸＩＩＩ線に沿う断面図である。図３４は、図３３の一部を拡大した要部拡大断面図であって、スイッチング素子２０の断面構造を示している。
説明の便宜上、図２３～図３４において、互いに直交する３つの方向を、幅方向ｘ、奥行き方向ｙ、厚さ方向ｚと定義する。厚さ方向ｚは、接合構造Ａ１の第１の軸方向ｚ０に対応する。幅方向ｘは、半導体装置Ｂ１の平面図（図２５および図２６参照）における左右方向である。幅方向ｘは、接合構造Ａ１の第２の軸方向ｘ０に対応する。奥行き方向ｙは、半導体装置Ｂ１の平面図（図２５および図２６参照）における上下方向である。奥行き方向ｙは、接合構造Ａ１の第３の軸方向ｙ０に対応する。必要に応じて、幅方向ｘの一方を幅方向ｘ１、幅方向ｘの他方を幅方向ｘ２とする。同様に、奥行き方向ｙの一方を奥行き方向ｙ１、奥行き方向ｙの他方を奥行き方向ｙ２とし、厚さ方向ｚの一方を厚さ方向ｚ１、厚さ方向ｚの他方を厚さ方向ｚ２とする。
絶縁基板１０は、図２４、図２６、図３２および図３３に示すように、複数の導電部材１１が配置されている。絶縁基板１０は、複数の導電部材１１および複数のスイッチング素子２０の支持部材をなす。絶縁基板１０は、電気絶縁性を有する。絶縁基板１０の構成材料は、たとえば熱伝導性に優れたセラミックスである。このようなセラミックスとしては、たとえばＡｌＮ（窒化アルミニウム）が挙げられる。本実施形態においては、絶縁基板１０は、厚さ方向ｚに見て（以下「平面視」ともいう）、矩形状である。絶縁基板１０は、図３２および図３３に示すように、主面１０１および裏面１０２を有する。
主面１０１と裏面１０２とは、厚さ方向ｚにおいて、離間し、かつ、互いに反対側を向く。主面１０１は、厚さ方向ｚのうち複数の導電部材１１が配置される側、すなわち、厚さ方向ｚ２を向く。主面１０１は、複数の導電部材１１および複数のスイッチング素子２０とともに、封止樹脂６０に覆われている。裏面１０２は、厚さ方向ｚ１を向く。裏面１０２は、図２９、図３２および図３３に示すように、封止樹脂６０から露出している。裏面１０２には、たとえば図示しないヒートシンクなどが接続される。なお、絶縁基板１０の構成は、上記した例示に限定されず、たとえば複数の導電部材１１ごとに個別に設けてもよい。
複数の導電部材１１の各々は、金属板である。当該金属板の構成材料は、たとえばＣｕまたはＣｕ合金である。複数の導電部材１１は、２つの入力端子３１，３２、出力端子３３とともに、複数のスイッチング素子２０との導通経路を構成している。複数の導電部材１１は、絶縁基板１０の主面１０１に配置され、互いに離間している。各導電部材１１は、たとえば銀ペーストのような接合材により主面１０１に接合されている。導電部材１１の厚さ方向ｚ寸法は、たとえば３．０ｍｍ程度であるが、これに限定されない。複数の導電部材１１は、銀めっきで覆われていてもよい。この場合、上記した導電部材１１の厚さ方向ｚ寸法は、銀めっきの厚さを含む仕上がり寸法である。各導電部材１１がそれぞれ、接合構造Ａ１における導電体９２に対応する。
複数の導電部材１１は、２つの導電部材１１Ａ，１１Ｂを含んでいる。導電部材１１Ａは、図２４および図２６に示すように、導電部材１１Ｂよりも幅方向ｘ２に配置されている。導電部材１１Ａは、複数のスイッチング素子２０Ａが搭載される。導電部材１１Ｂは、複数のスイッチング素子２０Ｂが搭載される。２つの導電部材１１Ａ，１１Ｂはそれぞれ、たとえば、平面視矩形状である。各導電部材１１Ａ，１１Ｂにおいて、厚さ方向ｚ２を向く面の一部に溝が形成されていてもよい。たとえば、導電部材１１Ａに、平面視において複数のスイッチング素子２０Ａと絶縁層４１Ａ（後述）との間に奥行き方向ｙに延びる溝が形成されていてもよい。同様に、導電部材１１Ｂに、平面視において複数のスイッチング素子２０Ｂと絶縁層４１Ｂ（後述）との間に奥行き方向ｙに延びる溝が形成されていてもよい。
各導電部材１１Ａ，１１Ｂは、図２４、図２６および図２７に示すように、その表面（厚さ方向ｚ２を向く面）の一部に複数の粗化領域９５Ａ，９５Ｂをそれぞれ含んでいる。複数の粗化領域９５Ａ，９５Ｂはそれぞれ、たとえば、上記接合構造Ａ１にかかる粗化領域９５と同じ構成であるが、接合構造Ａ２～Ａ５にかかる粗化領域９５と同じ構成であってもよい。複数の粗化領域９５Ａは、各スイッチング素子２０Ａを搭載する部分にそれぞれ１つずつ形成されている。各粗化領域９５Ａは、厚さ方向ｚに見て、各スイッチング素子２０Ａに重なる。また、複数の粗化領域９５Ｂは、各スイッチング素子２０Ｂを搭載する部分にそれぞれ１つずつ形成されている。各粗化領域９５Ｂは、厚さ方向ｚに見て、各スイッチング素子２０Ｂに重なる。複数の粗化領域９５Ａ，９５Ｂの各形成範囲は、上記したものに限定されない。たとえば、導電部材１１Ａ，１１Ｂの各上面のすべてに形成されていてもよいし、複数のスイッチング素子２０Ａ（２０Ｂ）に対して、共通の粗化領域９５Ａ（９５Ｂ）が形成されていてもよい。
複数の導電部材１１の構成は、上記した例示に限定されず、半導体装置Ｂ１に要求される性能に応じて適宜変更されうる。たとえば、複数のスイッチング素子２０の個数および配置などに基づき、各導電部材１１の形状、大きさおよび配置などが、変更されうる。
複数のスイッチング素子２０の各々は、上記接合構造Ａ１における半導体素子９１に対応するものである。本実施形態において、各スイッチング素子２０は、ＳｉＣ（炭化ケイ素）を主とする半導体材料を用いて構成されたＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。なお、複数のスイッチング素子２０は、ＭＯＳＦＥＴに限定されず、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor FET）を含む電界効果トランジスタや、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のようなバイポーラトランジスタ、ＬＳＩなどのＩＣチップであってもよい。本実施形態においては、各スイッチング素子２０は、いずれも同一素子であり、かつ、ｎチャネル型のＭＯＳＦＥＴである場合を示す。本実施形態において、各スイッチング素子２０は、たとえば、平面視矩形状であるが、これに限定されない。
複数のスイッチング素子２０の各々は、図３４に示すように、素子主面２０１および素子裏面２０２を有する。図３４においては、スイッチング素子２０Ａが示されている。素子主面２０１および素子裏面２０２は、厚さ方向ｚにおいて離間し、かつ、互いに反対側を向く。各素子主面２０１は、絶縁基板１０の主面１０１と同じ方向を向く。各素子裏面２０２は、絶縁基板１０の主面１０１に対向している。
複数のスイッチング素子２０の各々は、図３４に示すように、主面電極２１、裏面電極２２および絶縁膜２３を有する。
主面電極２１は、素子主面２０１に設けられている。主面電極２１は、上記接合構造Ａ１の主面電極９１１に対応する。主面電極２１は、図２７に示すように、第１電極２１１および第２電極２１２を含む。第１電極２１１は、たとえばソース電極であって、ソース電流が流れる。第２電極２１２は、たとえばゲート電極であって、各スイッチング素子２０を駆動させるためのゲート電圧が印加される。第１電極２１１は、第２電極２１２よりも大きい。図２７に示す例示では、第１電極２１１は、１つの領域で構成されている場合を示すが、これに限定されず、複数の領域に分割されていてもよい。
裏面電極２２は、素子裏面２０２に設けられている。裏面電極２２は、上記接合構造Ａ１の裏面電極９１２に対応する。裏面電極２２は、素子裏面２０２の全体にわたって形成されている。裏面電極２２は、たとえばドレイン電極であって、ドレイン電流が流れる。
絶縁膜２３は、素子主面２０１に設けられている。絶縁膜２３は、電気絶縁性を有する。絶縁膜２３は、平面視において主面電極２１を囲んでいる。絶縁膜２３は、たとえばＳｉＯ2（二酸化ケイ素）層、ＳｉＮ4（窒化ケイ素）層、ポリベンゾオキサゾール層が、素子主面２０１からこの順番で積層されたものである。なお、絶縁膜２３においては、ポリベンゾオキサゾール層に代えてポリイミド層でもよい。
複数のスイッチング素子２０は、上記するように、複数のスイッチング素子２０Ａおよび複数のスイッチング素子２０Ｂを含んでいる。半導体装置Ｂ１は、図２４および図２６に示すように、４つのスイッチング素子２０Ａおよび４つのスイッチング素子２０Ｂを含んでいる。複数のスイッチング素子２０の数は、本構成に限定されず、半導体装置Ｂ１に要求される性能に応じて適宜変更されうる。たとえば、半導体装置Ｂ１は、ハーフブリッジ型のスイッチング回路である場合、複数のスイッチング素子２０Ａは、半導体装置Ｂ１の上アーム回路を構成し、複数のスイッチング素子２０Ｂは、半導体装置Ｂ１の下アーム回路を構成する。
複数のスイッチング素子２０Ａの各々は、図２６に示すように、導電部材１１Ａに搭載されている。複数のスイッチング素子２０Ａは、奥行き方向ｙに離間して並んでいる。各スイッチング素子２０Ａは、図３４に示すように、導電性接合層２９を介して、導電部材１１Ａに導通接合されている。各スイッチング素子２０Ａは、素子裏面２０２が導電部材１１Ａの上面（厚さ方向ｚ２を向く面）に対向している。各スイッチング素子２０Ａの裏面電極２２は、導電性接合層２９を介して、導電部材１１Ａに導通している。
複数のスイッチング素子２０Ｂの各々は、図２６に示すように、導電部材１１Ｂに搭載されている。複数のスイッチング素子２０Ｂは、奥行き方向ｙに離間して並んでいる。各スイッチング素子２０Ｂは、導電性接合層２９を介して、導電部材１１Ｂに導通接合されている。各スイッチング素子２０Ｂは、素子裏面２０２が導電部材１１Ｂの上面（厚さ方向ｚ２を向く面）に対向している。各スイッチング素子２０Ｂの裏面電極２２は、導電性接合層２９を介して、導電部材１１Ｂに導通している。
複数の導電性接合層２９の各々は、各スイッチング素子２０を複数の導電部材１１に導通接合している。各導電性接合層２９は、上記接合構造Ａ１における焼結金属層９３と同じ構成である。したがって、導電性接合層２９の構成材料は、焼結金属（たとえば焼結銀）である。複数の導電性接合層２９は、複数の第１接合層２９Ａおよび複数の第２接合層２９Ｂを含んでいる。
各第１接合層２９Ａは、各スイッチング素子２０Ａと導電部材１１Ａとの間に介在し、これらを導通接合する。各第１接合層２９Ａによって、各スイッチング素子２０Ａが導電部材１１Ａに接合されている。各第１接合層２９Ａは、導電部材１１Ａの上面（厚さ方向ｚ２を向く面）に形成された粗化領域９５Ａ上に形成されている。
各第２接合層２９Ｂは、各スイッチング素子２０Ｂと導電部材１１Ｂとの間に介在し、これらを導通接合する。各第２接合層２９Ｂによって、各スイッチング素子２０Ｂが導電部材１１Ｂに接合されている。各第２接合層２９Ｂは、導電部材１１Ｂの上面（厚さ方向ｚ２を向く面）に形成された粗化領域９５Ｂ上に形成されている。
２つの入力端子３１，３２はそれぞれ、金属板である。当該金属板の構成材料は、たとえばＣｕまたはＣｕ合金である。２つの入力端子３１，３２はそれぞれ、厚さ方向ｚ寸法がたとえば０．８ｍｍ程度であるが、これに限定されない。２つの入力端子３１，３２はそれぞれ、図２８および図３２に示すように、半導体装置Ｂ１において幅方向ｘ２寄りに位置する。２つの入力端子３１，３２の間には、たとえば電源電圧が印加される。入力端子３１，３２には、図示しない電源（図示略）から直接電源電圧が印加されてもよいし、入力端子３１，３２を挟み込むようにバスバー（図示略）を接続し、当該バスバーを介して、印加されてもよい。また、スナバ回路などを並列に接続してもよい。入力端子３１は、正極（Ｐ端子）であり、入力端子３２は、負極（Ｎ端子）である。入力端子３２は、厚さ方向ｚにおいて、入力端子３１および導電部材１１Ａの双方に対して離間して配置されている。
入力端子３１は、図２６および図３２に示すように、パッド部３１１および端子部３１２を有する。
パッド部３１１は、入力端子３１のうち、封止樹脂６０に覆われた部分である。パッド部３１１の幅方向ｘ１側の端部は、櫛歯状となっており、複数の櫛歯部３１１ａを含んでいる。複数の櫛歯部３１１ａの各々は、導電部材１１Ａの表面に導通接合されている。当該接合方法は、レーザ光を用いたレーザ溶接による接合であってもよいし、超音波接合であってもよいし、導電性接合材を用いた接合であってもよい。本実施形態においては、各櫛歯部３１１ａは、レーザ溶接によって、導電部材１１Ａに接合されており、平面視において、溶接痕Ｍ１（図３５参照）が視認される。
図３５は、溶接痕Ｍ１の一例を示している。溶接痕Ｍ１は、レーザ溶接によって形成される溶接痕であれば、その形状や特徴は図３５に示す例示に限定されない。溶接痕Ｍ１は、図３５に示すように、外周縁７１１、複数の線状痕７１２およびクレータ部７１３を有している。
外周縁７１１は、溶接痕Ｍ１の境界である。外周縁７１１は、平面視において、基準点Ｐ３を中心とする円環状である。図３５においては、外周縁７１１が、真円環状である場合を示しているが、レーザ溶接によるゆがみやジグザグが生じていてもよい。
複数の線状痕７１２は、図３５に示すように、平面視において円弧状である。具体的には、各線状痕７１２は、平面視において、外周縁７１１の中心を基準点Ｐ３として、当該基準点Ｐ３から外周縁７１１に向かって延びており、かつ、外周縁７１１に沿う環状方向の一方に向かって膨らむように湾曲している。外周縁７１１が平面視円環状であるので、上記環状方向はその周方向である。図３５に示す例示においては、各線状痕７１２は、外周縁７１１の周方向の反時計回り方向に膨らむように湾曲している。
クレータ部７１３は、平面視円形状である。平面視において、クレータ部７１３の半径は、外周縁７１１の半径よりも小さい。平面視におけるクレータ部７１３の中央位置Ｐ４は、外周縁７１１の中心位置（基準点Ｐ３に相当）と外周縁７１１とを結ぶ線分の中央部分に位置する。なお、図３５において、この線分の中央を結んだ線を補助線Ｌ１で示している。
端子部３１２は、入力端子３１のうち、封止樹脂６０から露出した部分である。端子部３１２は、図２６および図３２に示すように、平面視において、封止樹脂６０から幅方向ｘ２に延びている。
入力端子３２は、図２６および図３３に示すように、パッド部３２１および端子部３２２を有する。
パッド部３２１は、入力端子３２のうち、封止樹脂６０に覆われた部分である。パッド部３２１は、連結部３２１ａおよび複数の延出部３２１ｂを含んでいる。連結部３２１ａは、奥行き方向ｙに延びる帯状である。連結部３２１ａは、端子部３２２に繋がっている。複数の延出部３２１ｂはそれぞれ、連結部３２１ａから幅方向ｘ１に向けて延びる帯状である。複数の延出部３２１ｂは、平面視において、奥行き方向ｙに並んでおり、かつ、互いに離間している。各延出部３２１ｂは、厚さ方向ｚ１を向く面が各土台部４４に接しており、当該各土台部４４を介して、導電部材１１Ａに支持されている。
端子部３２２は、入力端子３２のうち、封止樹脂６０から露出した部分である。端子部３２２は、図２６および図３２に示すように、平面視において、封止樹脂６０から幅方向ｘ２に延びている。端子部３２２は、平面視矩形状である。端子部３２２は、図２６および図３２に示すように、平面視において、入力端子３１の端子部３１２に重なっている。端子部３２２は、端子部３１２に対して、厚さ方向ｚ２に離間している。端子部３２２の形状は、たとえば端子部３１２の形状と同一である。
出力端子３３は、金属板である。当該金属板の構成材料は、たとえＣｕまたはＣｕ合金である。出力端子３３は、図２８に示すように、半導体装置Ｂ１において幅方向ｘ１寄りに位置する。出力端子３３から複数のスイッチング素子２０により電力変換された交流電力（電圧）が出力される。
出力端子３３は、図２６および図３２に示すように、パッド部３３１および端子部３３２を含んでいる。
パッド部３３１は、出力端子３３のうち、封止樹脂６０に覆われた部分である。パッド部３３１の幅方向ｘ２側の部分は、櫛歯状となっており、複数の櫛歯部３３１ａを含んでいる。複数の櫛歯部３３１ａの各々は、導電部材１１Ｂの表面に導通接合されている。当該接合方法は、レーザ光を用いたレーザ溶接による接合であってもよいし、超音波接合であってもよいし、導電性接合材を用いた接合であってもよい。本実施形態においては、各櫛歯部３３１ａは、レーザ溶接によって、導電部材１１Ｂに接合されており、平面視において、溶接痕Ｍ１（図３５参照）が視認される。
端子部３３２は、出力端子３３のうち、封止樹脂６０から露出した部分である。端子部３３２は、図２６および図３２に示すように、封止樹脂６０から幅方向ｘ１に延び出ている。
一対のゲート端子３４Ａ，３４Ｂは、図２５～図２７および図２９に示すように、奥行き方向ｙにおいて、各導電部材１１Ａ，１１Ｂの隣に位置する。ゲート端子３４Ａには、複数のスイッチング素子２０Ａを駆動させるためのゲート電圧が印加される。ゲート端子３４Ｂには、複数のスイッチング素子２０Ｂを駆動させるためのゲート電圧が印加される。
一対のゲート端子３４Ａ，３４Ｂはそれぞれ、図２６および図２７に示すように、パッド部３４１および端子部３４２を有する。各ゲート端子３４Ａ，３４Ｂにおいて、パッド部３４１は、封止樹脂６０に覆われている。これにより、各ゲート端子３４Ａ，３４Ｂは、封止樹脂６０に支持されている。各パッド部３４１の表面には、たとえば銀めっきが施されていてもよい。各端子部３４２は、各パッド部３４１に繋がり、かつ、封止樹脂６０から露出している。各端子部３４２は、幅方向ｘに見て、Ｌ字状をなしている。
一対の検出端子３５Ａ，３５Ｂは、図２６～図２８および図２９に示すように、幅方向ｘにおいて一対のゲート端子３４Ａ，３４Ｂの隣に位置する。検出端子３５Ａから、複数のスイッチング素子２０Ａの各主面電極２１（第１電極２１１）に印加される電圧（ソース電流に対応した電圧）が検出される。検出端子３５Ｂから、複数のスイッチング素子２０Ｂの各主面電極２１（第１電極２１１）に印加される電圧（ソース電流に対応した電圧）が検出される。
一対の検出端子３５Ａ，３５Ｂはそれぞれ、図２６および図２７に示すように、パッド部３５１および端子部３５２を有する。各検出端子３５Ａ，３５Ｂにおいて、パッド部３５１は、封止樹脂６０に覆われている。これにより、各検出端子３５Ａ，３５Ｂは、封止樹脂６０に支持されている。各パッド部３５１の表面には、たとえば銀めっきが施されていてもよい。各端子部３５２は、各パッド部３５１に繋がり、かつ、封止樹脂６０から露出している。各端子部３５２は、幅方向ｘに見て、Ｌ字状をなしている。
複数のダミー端子３６は、図２５～図２７および図２９に示すように、幅方向ｘにおいて一対の検出端子３５Ａ，３５Ｂに対して一対のゲート端子３４Ａ，３４Ｂの反対側に位置する。本実施形態においては、６つのダミー端子３６がある。このうち３つのダミー端子３６は、幅方向ｘの一方側（幅方向ｘ２）に位置する。残り３つのダミー端子３６は、幅方向ｘの他方側（幅方向ｘ１）に位置する。複数のダミー端子３６の数は、本構成に限定されない。また、複数のダミー端子３６を備えない構成としてもよい。
複数のダミー端子３６はそれぞれ、図２６および図２７に示すように、パッド部３６１および端子部３６２を有する。各ダミー端子３６において、パッド部３６１は、封止樹脂６０に覆われている。これにより、複数のダミー端子３６は、封止樹脂６０に支持されている。各パッド部３６１の表面には、たとえば銀めっきが施されていてもよい。各端子部３６２は、各パッド部３６１に繋がり、かつ、封止樹脂６０から露出している。各端子部３６２は、幅方向ｘに見て、Ｌ字状をなしている。図２３～図３１に示す例示においては、各端子部３６２の形状は、一対のゲート端子３４Ａ，３４Ｂの各端子部３４２の形状、および、一対の検出端子３５Ａ，３５Ｂの各端子部３５２の形状と同一である。
一対の側方端子３７Ａ，３７Ｂは、図２５、図２６および図３３に示すように、平面視において、封止樹脂６０の奥行き方向ｙ１側の端縁部分であり、かつ、封止樹脂６０の幅方向ｘの各端縁部分に重なっている。側方端子３７Ａは、導電部材１１Ａに接合されており、幅方向ｘ２を向く端面を除いて、封止樹脂６０に覆われている。側方端子３７Ｂは、導電部材１１Ｂに接合されており、幅方向ｘ１を向く端面を除いて封止樹脂６０に覆われている。各側方端子３７Ａ，３７Ｂは、たとえば、平面視において、そのすべてが封止樹脂６０に重なる。各側方端子３７Ａ，３７Ｂの接合方法は、レーザ溶接による接合であってもよいし、超音波接合であってもよいし、導電性接合材を用いた接合であってもよい。本実施形態においては、側方端子３７Ａおよび側方端子３７Ｂはそれぞれ、レーザ溶接によって、導電部材１１Ａ，１１Ｂに接合されており、平面視において、溶接痕Ｍ１（図３５参照）が形成されている。各側方端子３７Ａ，３７Ｂは、一部が平面視において屈曲しており、かつ、他の一部が厚さ方向ｚに屈曲している。各側方端子３７Ａ，３７Ｂの構成は、上記した例示に限定されない。たとえば、平面視において、樹脂側面６３１，６３２からそれぞれ突き出るまで延びていてもよい。また、半導体装置Ｂ１が各側方端子３７Ａ，３７Ｂを備えていなくてもよい。
一対のゲート端子３４Ａ，３４Ｂ、一対の検出端子３５Ａ，３５Ｂおよび複数のダミー端子３６は、図２５～図２７に示すように、平面視において、幅方向ｘに沿って配列されている。半導体装置Ｂ１において、一対のゲート端子３４Ａ，３４Ｂ、一対の検出端子３５Ａ，３５Ｂ、複数のダミー端子３６および一対の側方端子３７Ａ，３７Ｂは、いずれも同一のリードフレームから形成される。
絶縁部材３９は、電気絶縁性を有しており、その構成材料は、たとえば絶縁紙などである。絶縁部材３９の一部は、平板であって、図３３に示すように、厚さ方向ｚにおいて入力端子３１の端子部３１２と、入力端子３２の端子部３２２とに挟まれている。平面視において、入力端子３１は、その全部が絶縁部材３９に重なっている。また、平面視において、入力端子３２は、パッド部３２１の一部と端子部３２２の全部とが絶縁部材３９に重なっている。絶縁部材３９により、２つの入力端子３１，３２が互いに絶縁されている。絶縁部材３９の一部（幅方向ｘ１側の部分）は、封止樹脂６０に覆われている。
絶縁部材３９は、図３３に示すように、介在部３９１および延出部３９２を有する。介在部３９１は、厚さ方向ｚにおいて、入力端子３１の端子部３１２と、入力端子３２の端子部３２２との間に介在する。介在部３９１は、その全部が端子部３１２と端子部３２２とに挟まれている。延出部３９２は、介在部３９１から端子部３１２および端子部３２２よりもさらに、幅方向ｘ２に向けて延びている。
一対の絶縁層４１Ａ，４１Ｂは、電気絶縁性を有しており、その構成材料は、たとえばガラスエポキシ樹脂である。一対の絶縁層４１Ａ，４１Ｂはそれぞれ、図２６に示すように、奥行き方向ｙに延びる帯状である。絶縁層４１Ａは、図２６、図２７、図３２および図３３に示すように、導電部材１１Ａの上面（厚さ方向ｚ２を向く面）に接合されている。絶縁層４１Ａは、複数のスイッチング素子２０Ａよりも幅方向ｘ２に位置する。絶縁層４１Ｂは、図２６、図２７、図３２および図３３に示すように、導電部材１１Ｂの上面（厚さ方向ｚ２を向く面）に接合されている。絶縁層４１Ｂは、複数のスイッチング素子２０Ｂよりも幅方向ｘ１に位置する。
一対のゲート層４２Ａ，４２Ｂは、導電性を有しており、その構成材料は、たとえばＣｕである。一対のゲート層４２Ａ，４２Ｂは、図２６に示すように、奥行き方向ｙに延びる帯状である。ゲート層４２Ａは、図２６、図２７、図３２および図３３に示すように、絶縁層４１Ａ上に配置されている。ゲート層４２Ａは、線状接続部材５１（具体的には後述するゲートワイヤ５１１）を介して、各スイッチング素子２０Ａの第２電極２１２（ゲート電極）に導通する。ゲート層４２Ｂは、図２６、図２７、図３２および図３３に示すように、絶縁層４１Ｂ上に配置されている。ゲート層４２Ｂは、線状接続部材５１（具体的には後述するゲートワイヤ５１１）を介して、各スイッチング素子２０Ｂの第２電極２１２（ゲート電極）に導通する。
一対の検出層４３Ａ，４３Ｂは、導電性を有しており、その構成材料は、たとえばＣｕである。一対の検出層４３Ａ，４３Ｂはそれぞれ、図２６に示すように、奥行き方向ｙに延びる帯状である。検出層４３Ａは、図２６、図２７、図３２および図３３に示すように、ゲート層４２Ａとともに絶縁層４１Ａ上に配置されている。検出層４３Ａは、絶縁層４１Ａ上において、ゲート層４２Ａの隣に位置し、ゲート層４２Ａに離間している。検出層４３Ａは、幅方向ｘにおいて、たとえばゲート層４２Ａよりも複数のスイッチング素子２０Ａの近くに配置されている。よって、検出層４３Ａは、ゲート層４２Ａの幅方向ｘ１側に位置する。検出層４３Ａは、線状接続部材５１（具体的には後述する検出ワイヤ５１２）を介して、各スイッチング素子２０Ａの第１電極２１１（ソース電極）に導通する。検出層４３Ｂは、図２６、図２７、図３２および図３３に示すように、ゲート層４２Ｂとともに絶縁層４１Ｂ上に配置されている。検出層４３Ｂは、絶縁層４１Ｂ上において、ゲート層４２Ｂの隣に位置し、ゲート層４２Ｂに離間している。検出層４３Ｂは、幅方向ｘにおいて、たとえばゲート層４２Ｂよりも複数のスイッチング素子２０Ｂの近くに配置されている。よって、検出層４３Ｂは、ゲート層４２Ｂの幅方向ｘ２側に位置する。検出層４３Ｂは、線状接続部材５１（具体的には後述する検出ワイヤ５１２）を介して、各スイッチング素子２０Ｂの第１電極２１１（ソース電極）に導通する。
複数の土台部４４の各々は、電気絶縁性を有しており、その構成材料は、たとえばセラミックである。各土台部４４は、図２４および図３２に示すように、導電部材１１Ａの表面に接合されている。各土台部４４は、たとえば、平面視矩形状である。複数の土台部４４は、奥行き方向ｙに並んでおり、互いに離間している。各土台部４４の厚さ方向ｚ寸法は、入力端子３１の厚さ方向ｚ寸法と絶縁部材３９の厚さ方向ｚ寸法との合計と略同じである。各土台部４４には、入力端子３２のパッド部３２１の各延出部３２１ｂが接合されている。各土台部４４は、入力端子３２を支持している。
複数の線状接続部材５１は、いわゆるボンディングワイヤである。複数の線状接続部材５１の各々は、導電性を有しており、その構成材料は、たとえばＡｌ（アルミニウム）、Ａｕ（金）、Ｃｕのいずれかである。複数の線状接続部材５１は、図２６および図２７に示すように、複数のゲートワイヤ５１１、複数の検出ワイヤ５１２、一対の第１接続ワイヤ５１３および一対の第２接続ワイヤ５１４を含んでいる。
複数のゲートワイヤ５１１の各々は、図２６および図２７に示すように、その一端がスイッチング素子２０の第２電極２１２（ゲート電極）に接合され、その他端が一対のゲート層４２Ａ，４２Ｂのいずれかに接合されている。複数のゲートワイヤ５１１には、スイッチング素子２０Ａの第２電極２１２とゲート層４２Ａとを導通させるものと、スイッチング素子２０Ｂの第２電極２１２とゲート層４２Ｂとを導通させるものとがある。
複数の検出ワイヤ５１２の各々は、図２６および図２７に示すように、その一端がスイッチング素子２０の第１電極２１１（ソース電極）に接合され、その他端が一対の検出層４３Ａ，４３Ｂのいずれかに接合されている。複数の検出ワイヤ５１２には、スイッチング素子２０Ａの第１電極２１１と検出層４３Ａとを導通させるものと、スイッチング素子２０Ｂの第１電極２１１と検出層４３Ｂとを導通させるものとがある。
一対の第１接続ワイヤ５１３は、図２６および図２７に示すように、その一方がゲート層４２Ａとゲート端子３４Ａとを接続し、その他方がゲート層４２Ｂとゲート端子３４Ｂとを接続する。一方の第１接続ワイヤ５１３は、一端がゲート層４２Ａに接合され、他端がゲート端子３４Ａのパッド部３４１に接合されており、これらを導通している。他方の第１接続ワイヤ５１３は、一端がゲート層４２Ｂに接合され、他端がゲート端子３４Ｂのパッド部３４１に接合されており、これらを導通している。
一対の第２接続ワイヤ５１４は、図２６および図２７に示すように、その一方が検出層４３Ａと検出端子３５Ａとを接続し、その他方が検出層４３Ｂと検出端子３５Ｂとを接続する。一方の第２接続ワイヤ５１４は、一端が検出層４３Ａに接合され、他端が検出端子３５Ａのパッド部３５１に接合されており、これらを導通している。他方の第２接続ワイヤ５１４は、一端が検出層４３Ｂに接合され、他端が検出端子３５Ｂのパッド部３５１に接合されており、これらを導通している。
複数の板状接続部材５２の各々は、導電性を有しており、その構成材料は、たとえばＡｌ、Ａｕ、Ｃｕのいずれかである。各板状接続部材５２は、板状の金属板が折り曲げられて形成されうる。複数の板状接続部材５２は、図２４、図２５および図２７に示すように、複数の第１リード５２１および複数の第２リード５２２を含んでいる。半導体装置Ｂ１では、複数の板状接続部材５２の代わりに、上記線状接続部材５１と同等のボンディングワイヤを用いてもよい。
複数の第１リード５２１の各々は、図２４、図２６および図２７に示すように、スイッチング素子２０Ａと導電部材１１Ｂとを接続する。各第１リード５２１は、一端がスイッチング素子２０Ａの第１電極２１１（ソース電極）に接合され、他端が導電部材１１Ｂの表面に接合されている。
複数の第２リード５２２の各々は、図２４、図２６および図２７に示すように、各スイッチング素子２０Ｂと入力端子３２とを接続する。各第２リード５２２は、一端が各スイッチング素子２０Ｂの第１電極２１１（ソース電極）に接合され、他端が入力端子３２のパッド部３２１の各延出部３２１ｂに接合されている。各第２リード５２２は、たとえば銀ペーストやはんだによって接合されている。本実施形態において、各第２リード５２２は、厚さ方向ｚに屈曲している。
封止樹脂６０は、図２７および図２８に示すように、絶縁基板１０（ただし、裏面１０２を除く）、複数の導電部材１１、複数のスイッチング素子２０、複数の線状接続部材５１および複数の板状接続部材５２を覆っている。封止樹脂６０の構成材料は、たとえばエポキシ樹脂である。封止樹脂６０は、図２３、図２５、図２６および図２８～図３１に示すように、樹脂主面６１、樹脂裏面６２および複数の樹脂側面６３を有している。
樹脂主面６１および樹脂裏面６２は、厚さ方向ｚにおいて、離間し、かつ、互いに反対側を向く。樹脂主面６１は、厚さ方向ｚ２を向き、樹脂裏面６２は、厚さ方向ｚ１を向く。樹脂裏面６２は、図２９に示すように、平面視において、絶縁基板１０の裏面１０２を囲む枠状である。複数の樹脂側面６３の各々は、樹脂主面６１および樹脂裏面６２の双方に繋がり、かつ、これらに挟まれている。複数の樹脂側面６３には、幅方向ｘにおいて離間する一対の樹脂側面６３１，６３２と、奥行き方向ｙにおいて離間する一対の樹脂側面６３３，６３４がある。樹脂側面６３１は、幅方向ｘ２を向き、樹脂側面６３２は、幅方向ｘ１を向く。樹脂側面６３３は、奥行き方向ｙ２を向き、樹脂側面６３４は、奥行き方向ｙ１を向く。
封止樹脂６０は、図２３、図２８および図２９に示すように、各々が樹脂裏面６２から厚さ方向ｚに窪んだ複数の凹部６５を含んでいる。複数の凹部６５の各々は、奥行き方向ｙに延びており、平面視において、樹脂裏面６２の奥行き方向ｙ１の端縁から奥行き方向ｙ２の端縁まで繋がっている。複数の凹部６５は、平面視において、幅方向ｘに絶縁基板１０の裏面１０２を挟んで、それぞれ３つずつ形成されている。封止樹脂６０に複数の凹部６５が形成されていなくてもよい。
次に、本開示の半導体装置Ｂ１の作用効果について説明する。
半導体装置Ｂ１では、各スイッチング素子２０Ａは、各第１接合層２９Ａを介して、導電部材１１Ａに導通接合されている。導電部材１１Ａの表面には、粗化領域９５Ａが形成されている。各第１接合層２９Ａは、粗化領域９５Ａ上に形成されている。したがって、半導体装置Ｂ１は、半導体素子９１としてのスイッチング素子２０Ａと、導電体９２としての導電部材１１Ａと、焼結金属層９３としての第１接合層２９Ａとで構成された接合構造Ａ１を含んでいる。これにより、各第１接合層２９Ａによる各スイッチング素子２０Ａと導電部材１１Ａとの接合強度を高くすることができる。したがって、熱による各第１接合層２９Ａの破壊や剥離を抑制することができるので、半導体装置Ｂ１の導電性および放熱性の低下を抑制することができる。
半導体装置Ｂ１では、各スイッチング素子２０Ｂは、各第２接合層２９Ｂを介して、導電部材１１Ｂに導通接合されている。導電部材１１Ｂの表面には、粗化領域９５Ｂが形成されている。各第２接合層２９Ｂは、粗化領域９５Ｂ上に形成されている。したがって、半導体装置Ｂ１は、半導体素子９１としてのスイッチング素子２０Ｂと、導電体９２としての導電部材１１Ｂと、焼結金属層９３としての第２接合層２９Ｂとで構成された接合構造Ａ１を含んでいる。これにより、各第２接合層２９Ｂによる各スイッチング素子２０Ｂと導電部材１１Ｂとの接合強度を高くすることができる。したがって、熱による各第２接合層２９Ｂの破壊や剥離を抑制することができるので、半導体装置Ｂ１の導電性および放熱性の低下を抑制することができる。
次に、他の実施形態にかかる半導体装置について、図３６～図３８を参照して、説明する。
図３６に示す半導体装置Ｂ２は、半導体装置Ｂ１と異なり、各スイッチング素子２０を搭載する部分以外にも、レーザ光の照射によって粗面化された領域が設けられている。具体的には、複数の導電部材１１Ａ，１１Ｂ、入力端子３２、出力端子３３および一対の側方端子３７Ａ，３７Ｂのそれぞれに、粗化領域９５と異なる粗化領域９６が設けられている。図３６は、半導体装置Ｂ２を示す斜視図であって、封止樹脂６０を想像線（二点鎖線）で示している。
粗化領域９６は、図３６に示すように、複数の導電部材１１Ａ，１１Ｂ、入力端子３２、出力端子３３および一対の側方端子３７Ａ，３７Ｂのそれぞれ一部ずつに形成されている。各粗化領域９６は、平面視において、複数の導電部材１１Ａ，１１Ｂ、入力端子３２、出力端子３３および一対の側方端子３７Ａ，３７Ｂのそれぞれのうち、封止樹脂６０の周縁部分に重なる部分に形成されている。
粗化領域９６は、粗化領域９５と同様に、レーザ光を照射することで、形成されている。粗化領域９６は、ライン状の照射パターンに従ってレーザ光を走査することで、形成されている。したがって、粗化領域９６において、形成される窪み９５０は、図１３に示す粗化領域９５と同様に、互いに平行した複数の線状溝９５４を有している。レーザ光の照射パターンは、ライン状の照射パターンに限らず、メッシュ格子状の照射パターン、同心円状の照射パターン、放射状の照射パターン、ドット状の照射パターンであってもよい。メッシュ格子状の照射パターンの場合、図１および図３に示す粗化領域９５と同様の構造の粗化領域９６が形成され、同心円状の照射パターンの場合、図１６に示す粗化領域９５と同様の構造の粗化領域９６が形成され、放射状の照射パターンの場合、図１９に示す粗化領域９５と同様の構造の粗化領域９６が形成され、そして、ドット状の照射パターンの場合、図１０に示す粗化領域９５と同様の構造の粗化領域９６が形成される。半導体装置Ｂ２において、粗化領域９５と粗化領域９６とは、異なる構造であってもよいし、同じ構造であってもよい。
半導体装置Ｂ２においても、接合構造Ａ１を備えることで、導電性接合層２９の破壊や剥離を抑制して、各スイッチング素子２０と各導電部材１１との接合強度を高めることができる。したがって、半導体装置Ｂ２の導電性および放熱性の低下を抑制することができる。
半導体装置Ｂ２では、複数の導電部材１１Ａ，１１Ｂ、入力端子３２、出力端子３３および一対の側方端子３７Ａ，３７Ｂのそれぞれ一部ずつに、粗化領域９６が形成されている。封止樹脂６０は、この粗化領域９６に接している。これにより、封止樹脂６０は、アンカー効果によって、複数の導電部材１１Ａ，１１Ｂ、入力端子３２、出力端子３３および一対の側方端子３７Ａ，３７Ｂとの接合強度が高くなる。したがって、封止樹脂６０と粗化領域９６を設けた各部材との接合強度を高めることができるので、半導体装置Ｂ２は、粗化領域９５によって導電性接合層２９の接合強度を高めるとともに、粗化領域９６によって封止樹脂６０の接合強度を高めることができる。すなわち、半導体装置Ｂ１は、導電性接合層２９の破壊や剥離を抑制しつつ、かつ、封止樹脂６０の剥離を抑制することができる。
半導体装置Ｂ２において、厚さ方向ｚに見て、粗化領域９５における溝（第１線状溝９５１および第２線状溝９５２）の幅と、粗化領域９６が有する溝（線状溝９５４）の幅とを変えてもよい。本願発明者は、上記した焼結用金属ペースト材９３０の毛細管効果の検証と同様に、エポキシ樹脂の毛細管効果を検証したところ、ガラス管の半径がおよそ２０μｍ以下の場合に、液面の上昇（毛細管現象）がより顕著に表れた。したがって、粗化領域９６における溝の幅を粗化領域９５における溝の幅よりも大きくしても、エポキシ樹脂に対する親液性があまり損なわれない。よって、粗化領域９６における溝の幅を大きくして、レーザ光を照射する時間や手間を低減させることが可能となる。これにより、半導体装置Ｂ２の製造効率を向上させることができる。
図３７に示す半導体装置Ｂ３は、半導体装置Ｂ１と比較して、封止樹脂６０の形状が異なっている。それ以外については、上記半導体装置Ｂ１と同じである。図３７は、半導体装置Ｂ３を示す斜視図である。
本実施形態の封止樹脂６０は、平面視において、奥行き方向ｙの各端縁部分が、幅方向ｘに延び出ている。封止樹脂６０のうち、幅方向ｘ２に延び出た部分によって、２つの入力端子３１，３２および絶縁部材３９の各々の一部が覆われている。また、封止樹脂６０のうち、幅方向ｘ１に延び出た部分によって、出力端子３３の一部が覆われている。
半導体装置Ｂ３においても、接合構造Ａ１を備えることで、導電性接合層２９の破壊や剥離を抑制して、各スイッチング素子２０と各導電部材１１との接合強度を高めることができる。したがって、半導体装置Ｂ２の導電性および放熱性の低下を抑制することができる。
半導体装置Ｂ３は、半導体装置Ｂ１と比較して、封止樹脂６０が大きく、２つの入力端子３１，３２、出力端子３３および絶縁部材３９の一部ずつをさらに覆っている。これにより、半導体装置Ｂ３は、半導体装置Ｂ１よりも、２つの入力端子３１，３２、出力端子３３および絶縁部材３９を、劣化や折れ曲がりなどから、保護することができる。
図３８に示す半導体装置Ｂ４は、半導体装置Ｂ１と異なり、１つのスイッチング素子２０を備えたディスクリート半導体である。なお、スイッチング素子２０の代わりに、ダイオードあるいはＩＣなどの各種半導体素子を用いてもよい。
半導体装置Ｂ４は、いわゆるリードフレーム構造である。半導体装置Ｂ４は、リードフレーム７２を備えている。リードフレーム７２の構成材料は、特に限定されないが、たとえばＣｕあるいはＣｕ合金である。また、リードフレーム７２の形状は、図３８に示す例示に限定されない。リードフレーム７２には、スイッチング素子２０が搭載されている。リードフレーム７２の一部、および、スイッチング素子２０は、封止樹脂６０によって覆われている。リードフレーム７２は、上記接合構造Ａ１の導電体９２に対応する。
半導体装置Ｂ４において、図３８に示すように、リードフレーム７２のうち、スイッチング素子２０が搭載される面（いわゆるダイパッドの上面）には、粗化領域９５が形成されている。そして、当該粗化領域９５上に導電性接合層２９が形成されている。よって、半導体装置Ｂ３は、半導体素子９１としてのスイッチング素子２０と、導電体９２としてのリードフレーム７２と、焼結金属層９３としての導電性接合層２９とで構成された接合構造Ａ１を含んでいる。
半導体装置Ｂ４においても、接合構造Ａ１を備えることで、導電性接合層２９の破壊や剥離を抑制して、スイッチング素子２０とリードフレーム７２との接合強度を高めることができる。したがって、半導体装置Ｂ４の導電性および放熱性の低下を抑制することができる。
半導体装置Ｂ２～Ｂ４においては、接合構造Ａ１を備えている場合を示したが、これに限定されず、接合構造Ａ２～Ａ５のいずれかを備えていてもよい。また、半導体装置Ｂ１～Ｂ４において、接合構造Ａ１～Ａ５のいずれかのみを備えているもの限定されず、各スイッチング素子２０に応じて、これらを複合的に形成されていてもよい。
本開示にかかる接合構造、半導体装置および接合構造の形成方法は、上記した実施形態に限定されるものではない。本開示の接合構造および半導体装置の各部の具体的な構成、および、本開示の接合構造の形成方法の各工程の具体的な処理は、種々に設計変更自在である。

Claims (28)

  1. 第１方向において互いに離間した素子主面および素子裏面を有し、前記素子主面に第１電極および第２電極が形成され且つ前記素子裏面に裏面電極が形成された半導体素子と、
    前記素子主面と同じ方向を向く搭載面を有し、前記搭載面と前記素子裏面とが対向した姿勢で前記半導体素子を支持する第１導電体と、
    前記第１電極に電気的に接続される第２導電体と、
    前記搭載面に配置された絶縁層上に配置されつつ、前記第１電極と電気的に接続され、且つ前記第１導電体と電気的に絶縁されつつ、前記第２導電体と電気的に接続された第３導電体と、
    前記絶縁層上に配置されつつ、前記第２電極と電気的に接続され、且つ前記第１導電体、前記第２導電体および前記第３導電体と電気的に絶縁された第４導電体と、
    前記半導体素子を前記第１導電体に接合し、かつ、前記裏面電極と前記第１導電体とを導通させる焼結金属層と、
    を備えており、
    前記搭載面は、粗化処理された粗化領域を含んでおり、
    前記焼結金属層は、前記粗化領域の上に形成されており、
    前記半導体素子は、前記第１方向の一方の第１端縁が前記素子主面に繋がり、かつ、前記第１方向の他方の第２端縁が前記素子裏面に繋がる素子側面を、さらに有しており、
    前記焼結金属層は、前記素子側面のうち前記素子裏面に繋がる側の一部を覆うフィレット部を含んでおり、
    前記フィレット部は、前記第１方向に見て、前記第２端縁に沿って前記半導体素子を囲んでいる、
    接合構造。
  2. 前記粗化領域は、前記第１方向に見て、前記搭載面のうち、前記絶縁層が配置される領域に重ならない、
    請求項１に記載の接合構造。
  3. 前記粗化領域には、前記搭載面から前記第１方向に窪んだ窪みが形成されている、
    請求項１または請求項２に記載の接合構造。
  4. 前記窪みは、前記第１方向に見て、各々が前記第１方向に直交する第２方向に延び、かつ、前記第１方向に直交しかつ前記第２方向に交差する第３方向に配列された複数の第１線状溝を含んでいる、
    請求項３に記載の接合構造。
  5. 前記窪みは、前記第１方向に見て、各々が前記第３方向に延び、かつ、前記第２方向に配列された複数の第２線状溝をさらに含んでおり、
    前記複数の第２線状溝は、前記第１方向に見て、前記複数の第１線状溝に交差する、
    請求項４に記載の接合構造。
  6. 前記複数の第１線状溝の各々は、前記第１方向に見て、前記第２方向に沿う直線状であり、
    前記複数の第２線状溝の各々は、前記第１方向に見て、前記第３方向に沿う直線状である、
    請求項５に記載の接合構造。
  7. 前記複数の第１線状溝と前記複数の第２線状溝とは、前記第１方向に見て、略直交している、
    請求項６に記載の接合構造。
  8. 前記粗化領域は、前記第１方向に見て、前記第１線状溝および前記第２線状溝の両方に重なる交差部と、前記第１方向に見て、前記第１線状溝あるいは前記第２線状溝のいずれか一方にのみ重なる非交差部とを含んでおり、
    前記交差部の前記第１方向の寸法は、前記非交差部の前記第１方向の寸法よりも大きい、
    請求項５ないし請求項７のいずれか一項に記載の接合構造。
  9. 前記窪みの表面には、前記粗化領域において前記窪みによって形成される凹凸よりも、微細な凹凸が形成されている、
    請求項３ないし請求項８のいずれか一項に記載の接合構造。
  10. 前記粗化領域は、表面に銀めっきされている、
    請求項１ないし請求項９のいずれか一項に記載の接合構造。
  11. 前記焼結金属層は、焼結銀から構成される、
    請求項１ないし請求項１０のいずれか一項に記載の接合構造。
  12. 前記焼結金属層は、複数の孔を有する多孔質である、
    請求項１ないし請求項１１のいずれか一項に記載の接合構造。
  13. 前記第１導電体は、銅を含む素材から構成される、
    請求項１ないし請求項１２のいずれか一項に記載の接合構造。
  14. 前記半導体素子は、炭化ケイ素を構成材料とするトランジスタまたはダイオードである、
    請求項１ないし請求項１３のいずれか一項に記載の接合構造。
  15. 請求項１ないし請求項１４のいずれか一項に記載の接合構造を備える半導体装置であって、
    前記半導体素子としての第１スイッチング素子と、
    前記第１スイッチング素子を支持する、前記第１導電体としての第１導電部材と、
    前記第１スイッチング素子と前記第１導電部材とを導通接合する、前記焼結金属層としての第１接合層と、
    前記第１スイッチング素子、前記第１導電部材の少なくとも一部、および、前記第１接合層を覆う封止樹脂と、
    を備えており、
    前記第１導電部材には、前記粗化領域としての第１領域を含んでおり、
    前記第１領域は、前記第１方向に見て、前記第１接合層に重なる、
    半導体装置。
  16. 前記第１スイッチング素子に導通する第１端子と、
    前記第１スイッチング素子に導通し、前記第２導電体としての第２端子と、を備えており、
    前記第１端子は、前記第１導電部材に接合されており、前記第１導電部材を介して前記第１スイッチング素子に導通する、
    請求項１５に記載の半導体装置。
  17. 前記第１端子と前記第１導電部材とには、レーザ溶接による溶接痕が形成されている、請求項１６に記載の半導体装置。
  18. 前記溶接痕は、前記第１端子から前記第１導電部材に跨っており、
    前記溶接痕の前記第１方向の前記他方の端部は、前記第１導電部材の前記第１方向の途中に位置する、
    請求項１７に記載の半導体装置。
  19. 前記第１端子は、前記封止樹脂から露出した第１端子部を含んでおり、
    前記第２端子は、前記封止樹脂から露出した第２端子部を含んでいる、
    請求項１６ないし請求項１８のいずれか一項に記載の半導体装置。
  20. 前記第１端子は、前記第１端子部に繋がり且つ前記封止樹脂に覆われた第１パッド部を含み、
    前記第２端子は、前記第２端子部に繋がり且つ前記封止樹脂に覆われた第２パッド部を含み、
    前記第１パッド部および前記第２パッド部の少なくとも一方には、前記粗化領域と異なる端子粗化領域が形成されており、
    前記端子粗化領域は、前記封止樹脂に接する、
    請求項１９に記載の半導体装置。
  21. 前記第１スイッチング素子と異なる、前記半導体素子としての第２スイッチング素子と、
    前記第２スイッチング素子を支持する第２導電部材と、
    前記第２スイッチング素子と前記第２導電部材とを導通接合する、前記焼結金属層としての第２接合層と、をさらに備えており、
    前記封止樹脂は、前記第２スイッチング素子、前記第２導電部材の少なくとも一部、および、前記第２接合層を、さらに覆っており、
    前記第２導電部材には、前記粗化領域としての第２領域を含んでおり、
    前記第２領域は、前記第１方向に見て、前記第２接合層に重なる、
    請求項２０に記載の半導体装置。
  22. 前記第２スイッチング素子に導通する第３端子をさらに備えており、
    前記第３端子は、前記第２導電部材に接合されており、前記第２導電部材を介して前記第２スイッチング素子に導通し、
    前記第２スイッチング素子は、前記第１導電部材に導通している、
    請求項２１に記載の半導体装置。
  23. 前記第３端子は、前記封止樹脂から露出した第３端子部を含んでいる、
    請求項２２に記載の半導体装置。
  24. 前記第１方向において、前記第２端子部と前記第３端子部との間に挟まれた絶縁部材をさらに備えており、
    前記絶縁部材の一部は、前記第１方向に見て、前記第２端子部および前記第３端子部に重なる、
    請求項２３に記載の半導体装置。
  25. 前記第１方向に見て、前記第２端子部の周縁および前記第３端子部の周縁は、前記絶縁部材の周縁よりも内方に配置されている、
    請求項２４に記載の半導体装置。
  26. 前記第１スイッチング素子と前記第２導電部材とを電気的に接続する板状接続部材をさらに備える、
    請求項２１ないし請求項２５のいずれか一項に記載の半導体装置。
  27. 第１方向において互いに離間した素子主面および素子裏面を有し、前記素子主面に第１電極および第２電極が形成され且つ前記素子裏面に裏面電極が形成された半導体素子と、
    前記素子主面と同じ方向を向く搭載面を有し、前記搭載面と前記素子裏面とが対向した姿勢で前記半導体素子を支持する第１導電体と、
    前記第１電極に電気的に接続される第２導電体と、
    前記搭載面に配置された絶縁層上に配置されつつ、前記第１電極と電気的に接続され、且つ前記第１導電体と電気的に絶縁されつつ、前記第２導電体と電気的に接続された第３導電体と、
    前記絶縁層上に配置されつつ、前記第２電極と電気的に接続され、且つ前記第１導電体、前記第２導電体および前記第３導電体と電気的に絶縁された第４導電体と、
    前記半導体素子を前記第１導電体に接合し、かつ、前記裏面電極と前記第１導電体とを導通させる焼結金属層と、
    を備え、
    前記半導体素子は、前記第１方向の一方の第１端縁が前記素子主面に繋がり、かつ、前記第１方向の他方の第２端縁が前記素子裏面に繋がる素子側面を、さらに有しており、
    前記焼結金属層は、前記素子側面のうち前記素子裏面に繋がる側の一部を覆うフィレット部を含んでおり、
    前記フィレット部は、前記第１方向に見て、前記第２端縁に沿って前記半導体素子を囲んでいる、接合構造の形成方法であって、
    前記第１導電体を準備する工程と、
    前記搭載面の少なくとも一部に、粗化領域を形成する粗化処理工程と、
    前記粗化領域の少なくとも一部に焼結用金属ペースト材を塗布するペースト塗布工程と、
    前記素子裏面を前記搭載面に向かい合わせて、前記焼結用金属ペースト材の上に前記半導体素子を載置するマウント工程と、
    熱処理によって、前記焼結用金属ペースト材を前記焼結金属層にする焼結処理工程と、を有する接合構造の形成方法。
  28. 前記粗化処理工程では、前記搭載面にレーザ光を照射することにより、前記粗化領域を形成する、
    請求項２７に記載の接合構造の形成方法。
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JP7424347B2 (ja) * 2021-05-27 2024-01-30 株式会社デンソー 半導体装置
JP7528867B2 (ja) 2021-06-03 2024-08-06 株式会社デンソー 半導体装置とその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015144228A (ja) 2013-12-24 2015-08-06 アイシン精機株式会社 半導体装置
WO2017209191A1 (ja) 2016-06-01 2017-12-07 ローム株式会社 半導体パワーモジュール
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Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5301385B2 (ja) * 2008-10-29 2013-09-25 ニホンハンダ株式会社 金属製部材用接合剤、金属製部材接合体の製造方法、金属製部材接合体および電気回路接続用バンプの製造方法
JP5525335B2 (ja) 2010-05-31 2014-06-18 株式会社日立製作所 焼結銀ペースト材料及び半導体チップ接合方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015144228A (ja) 2013-12-24 2015-08-06 アイシン精機株式会社 半導体装置
WO2017209191A1 (ja) 2016-06-01 2017-12-07 ローム株式会社 半導体パワーモジュール
JP2018129352A (ja) 2017-02-07 2018-08-16 三菱電機株式会社 電力用半導体装置およびそれを用いた電力変換装置

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