JP7514561B2 - 柱状半導体装置及びその製造方法 - Google Patents
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Description
基板に対し垂直方向に形成された第1の半導体柱と、
前記第1の半導体柱を囲む第1のゲート絶縁層と、
前記第1のゲート絶縁層を囲む第1のゲート導体層と、
前記第1の半導体柱の上部に形成されたソース又はドレインとなる第1の不純物領域と、
前記第1の半導体柱の下部に形成されたドレイン又はソースとなる第2の不純物領域と、
を有する第1のSGT(Surrounding Gate Transistor)を含む柱状半導体装置の製造方法であって、
少なくとも上部に第1の半導体層を有する前記基板上に、その頂部上に第1のマスク材料層を有する前記第1の半導体柱を形成する工程と、
前記第1のマスク材料層と、前記第1の半導体柱との側面を囲んで第2のマスク材料層を形成する工程と、
前記第1のマスク材料層と、前記第2のマスク材料層とをエッチングマスクにして、前記第1の半導体層をエッチングして平面視において、前記第1の半導体柱の下の外周部に露出第1半導体面を形成する工程と、
前記露出第1半導体面に選択的に金属または合金層よりなる第1の導体層を形成する工程と、
平面視において、前記第1の導体層上に、前記第2の不純物領域と、配線導体層とを繋ぐ第1のコンタクトホールを形成する工程と、を有し、
前記第2の不純物領域が前記露出第1半導体面まで繋がり、そして前記第1の導体層と接していることを特徴とする。
少なくとも、前記第1の半導体柱を囲んだ第1の材料層を形成する工程と、
前記第1の材料層上にあって、前記第1のマスク材料層、もしくは前記第1のマスク材料層と、前記第1の半導体柱との頂部を囲んだ第3のマスク材料層を形成する工程と、
前記第3のマスク材料層をマスクにして、前記第1の材料層をエッチングして第4のマスク材料層を形成する工程と、を有し、
前記第1のマスク材料層は、前記第3のマスク材料層と、前記第4のマスク材料層とからなる、
ことを特徴とする。
前記露出半導体凹部に選択的に金属または合金層よりなる前記第1導体層を形成する工程と、
を有することを特徴とする。
前記第5のマスク材料層と、前記第2の半導体柱との側面を囲んで第6のマスク材料層を形成する工程と、
前記第5のマスク材料層と、前記第6のマスク材料層とをエッチングマスクにして、前記第1の半導体層をエッチングして、平面視において、前記第2の半導体柱の外周部に露出第2半導体面を形成する工程と、
前記露出第1半導体面と、前記露出第2半導体面に選択的に金属、または合金層よりなる前記第1導体層を形成する工程と、
前記平面視において、前記第1の導体層上に、前記第1のコンタクトホールを形成する工程と、
をさらに備え、前記第1の導体層が、前記第2の半導体柱の底部に形成する第2のSGTのソースまたはドレインとなる第3の不純物領域につながり、そして接していることを特徴とする。
前記露出第1半導体面と前記露出第2半導体面とに接して、前記第1の導体層を形成する工程と、を有することを特徴とする。
平面視において、前記第2の不純物領域と、前記第2の材料層との外周全体を囲み、且つ接して前記第1の導体層を形成する工程を有し、
平面視において、前記第1のコンタクトホールが前記第2の材料層との外周全体を囲んだ前記第1の導体層上に形成されている、
ことを特徴とする。
平面視において、前記第2の不純物領域と、前記第2の材料層と、前記第3の材料層の外周全体を囲み、且つ接して前記第1の導体層を形成する工程と、を有し、
平面視において、平面視において、前記第3の材料層を囲んだ前記第1の導体層上に第2のコンタクトホールが形成されていることを特徴とする。
前記第2の不純物領域と、前記第3の不純物領域と、前記第4の材料層の側面に接し、且つ繋がった第3の導体層形成する工程と、を有することを特徴とする。
基板に対し垂直方向に立つ第1の半導体柱と、
前記第1の半導体柱を囲む第1のゲート絶縁層と、
前記第1のゲート絶縁層を囲む第1のゲート導体層と、
前記第1の半導体柱の上部にある第1のSGTのソース、またはドレインである第1の不純物領域と、
前記第1の半導体柱の下部に繋がり、且つ平面視において前記第1の半導体柱の外周より広がってある前記第1のSGTのソース、またはドレインである第2の不純物領域と、
前記第1の半導体柱に隣接し、且つ垂直方向において、前記第2の不純物領域と同じ高さにある第1の材料層と、
前記第2の不純物領域の側面と、前記第1の材料層の側面と、の全周を囲んだ第1の導体層とを備え、
互いに対面した、前記第2の不純物領域の側面と、前記第1の材料層の側面との間が、前記第1の導体層で繋がっており、
平面視において、前記第1の材料層を囲んだ部分の前記第1の導体層上に、前記第1の導体層と、第1の外部配線導体層とを繋ぐ第1のコンタクトホールを有することを特徴とする。
前記第2の半導体柱を囲む第2のゲート絶縁層と、
前記第2のゲート絶縁層を囲む第2のゲート導体層と、
前記第2の半導体柱の上部にある第2のSGTのソース、またはドレインである第3の不純物領域と、
前記第2の半導体柱の下部に繋がり、且つ平面視において前記第2の半導体柱の外周より広がってある前記第2のSGTのソース、またはドレインである第4の不純物領域と、
前記2の不純物領域の側面全体と、前記第4の不純物領域の側面全体とに接して前記第1の導体層と、を有することを特徴とする。
前記第1の導体層は、前記第2の材料層の側面全体を囲み、
前記第1の導体層は、前記第2の不純物領域、前記第4の不純物領域、前記第2の材料層の間で繋がっていることを特徴とする。
平面視において、前記第2の材料層を囲んだ前記第1の導体層上に、第2の外部配線導体層と前記第1の導体層とを繋げる第2のコンタクトホールがあることを特徴とする。
平面視において、前記第5の導体層と、前記第6の導体層との対面する両者の側面は離れており、
平面視において、前記第5の導体層と、前記第6の導体層と、前記第7の導体層とが、互いに対面する側面の少なくとも1部で繋がっていることを特徴とする。
以下、図1A~図1Kを参照して、本発明の第1実施形態に係るインバータ回路の製造方法を説明する。(a)は平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)はY-Y’線に沿う断面構造図を示す。
1. 図1Hで示したように、平面視において、N+層3aa、P+層4aaを囲んだ低抵抗導体層であるW層16は、ソースまたはドレインの直列抵抗を小さくさせる。そして、N+層3aa、P+層4aaを囲んだW層16は、Si柱10a、10b、10cの外周部を囲んだW層16aa、16ab、16acと、この外周部を繋げて、N+層3aa、P+層4aaとの側面に繋がったW層16bよりなる。W層16aa、16ab、16acはSi柱10a、10b、10cと自己整合で形成される。これにより、XX’方向と、Y方向において高密度化を図ることができる。
2. 図1Kに示すように、N+層3aa、P+層4aaと、出力配線金属層Voutとを電気的に接続するためのコンタクトホールC4は、N+層3aa、P+層4aaの側面を囲むW層16に重なった場所のどこでもよい。W層16がない場合は、コンタクトホールC4はN+層3aaとP+層4aaの両者の境界を含む場所に限定されるが、本発明で供する方法により、コンタクトホールC4形成の位置に対して設計の自由度を高めることができる。これは、SGTを用いた回路の高集積化に繋がる。
以下、図2A、図2Bを参照して、本発明の第2実施形態に係るインバータ回路の製造方法を説明する。(a)は平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)はY-Y’線に沿う断面構造図を示す。
以下、図3A~図3Cを参照して、本発明の第3実施形態に係るインバータ回路の製造方法を説明する。(a)は平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)はY-Y’線に沿う断面構造図を示す。
1. 本実施形態のようにY-Y’方向に長いSi柱24a、24bの場合、第1実施形態のようにSi柱24a下のP+層22aと、Si柱24b下のN+層22bとがSi柱24a、24b間で繋がっていると、Si柱24a、24b間にはW層28は形成されない。即ち、平面視のX-X’方向において、W層28はSi柱24a、24bの片側のみに形成される。これに対し、本実施形態では、平面視のX-X’方向において、W層28はSi柱24a、24bそれぞれの両側に形成される。これにより、第1実施形態のようにSi柱24a下のP+層22aと、Si柱24b下のN+層22bとが、Si柱24a、24b間で繋がっている場合と比べて、本実施形態では、P+層22a、N+層22bとのW層28との接触抵抗を小さくできる。そして、P+層22a、N+層22bの電界分布を均一にすることができる。これはSGT動作のドレイン、ソース間電流の増加に繋がる。
2. 本実施形態の説明では、Si柱24aにPチャネルSGTを形成し、Si柱24bにNチャネルSGTを形成した例を用いて説明した。これに対し、Si柱24a、24bをそれぞれ複数個、平面視においてX-X’方向、またはY-Y’方向に並べた回路形成においても、それぞれのSi柱の底部にあるソース、またはドレインとなる不純物領域には均一な電界分布と、各SGTの電気特性の変動を小さくできる。また、このことは、SGTを用いた回路設計を容易にすることにもつながる。
以下、図4A、図4Bを参照して、本発明の第4実施形態に係るインバータ回路の製造方法を説明する。(a)は平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)はY-Y’線に沿う断面構造図を示す。
1. 第3実施形態では、図3Bに示されているように、Si柱24bの下のN+層22bは、平面視において、Si柱24bを等幅で囲んだSiN層25bよりY-Y’方向上方に延びて形成されている。このため、Si柱24aの外周では、W層28が同じ距離離れて均一に形成されているのに対して、Si柱24bでは、上方部のW層28が他の側面より離れて形成されている。これに対して、本実施形態では、図4Bに見られるように、W層28aはSi柱24a、24b共に、同じ距離離れて均一に形成される。これにより、本実施形態では、N+層22baとのW層28との接触抵抗を小さくできる。そして、N+層22ba内の電界分布を均一にすることができ、これはSGT動作のドレイン、ソース間電流の増加に繋がる。
2. また、上記説明では、2つのSi柱24a、24bのP+層22a、N+層22baのW層28aによる接続と、コンタクトホールCddの設置について述べた。本実施形態を適用すれば、半導体柱が1個、または3個以上の接続においても、平面視において、各半導体柱の底部不純物領域の外周全体を均等にW層28aを形成することができる。
3. 本実施形態では、コンタクトホールCddの設置のため形成したN+層22bbは、半導体柱24a、24bに隣接して設ければよい。これにより、コンタクトホールCddの設置に関わる設計の自由度を大きくすることができる。
図5を参照して、本発明の第5実施形態に係るインバータ回路の製造方法を説明する。なお、以下の実施形態では、これ以前に説明した実施形態におけるものと同一の部分には同一の符号を付して説明を省略する。
1.コンタクトホールCdd,Cee,Cffは外部配線と、互いに繋がったW層28a、28b、28cとを接続するためのものである。外部配線との接続は、同一基板上に形成した周辺回路との配置関係によって、全体集積度を低下させないようになされなければいけない。例えば、図4BのようにコンタクトホールCddの一か所からのみ外部配線との接続を行う場合、複数の周辺回路との接続において、一部回路との配線経路が長くなり、高集積化に対して問題が生じる場合がある。これに対して、本実施例で示すように、接続する周辺回路の配置に応じて、N+層22bb、22cc、22ddを配置することにより、容易に高集積化設計ができる。なお、N+層22bb、22cc、22ddの数は必要に応じて、容易に変えることができる。
図6を参照して、本発明の第6実施形態に係るSGT回路の製造方法を説明する。
例えば、Si柱24aとSi柱24bとのゲート導体層が電気的に独立に外部配線に繋がる回路形成においては、両者のゲート導体層を離して形成する必要がある。このためSi柱24aとSi柱24bとを離して形成しなければいけない。この場合、W層28D,28Eが離れてしまう。これに対し、本実施形態では、N+層22ccを囲んだW層28Bによって、W層28D、28Eが接続される。この場合、W層28B上には図5で示したコンタクトホールCeeはあってもよいし、なくてもよい。これにより、容易にW層28D、28Eの接続が可能になる。
なお、本発明に係る実施形態では、1つの半導体柱に1個のSGTを形成したが、2個以上を形成する回路形成においても、本発明を適用できる。
2、2a、21a、21b、21ba、21bb: N層
3、3a、3aa、22b、26a、27a、N1、22ba、22bb、36b、37b: N+層
4、4a、4aa、22a、26b、26c、27b、27c、36a、36b、P1,P2: P+層
6: P層
7: 材料層
7a、7b、7c、14、23a、23b: マスク材料層
10a、10b、10c、24a、24b: Si柱
11、11a、15、18、22、26ba、26bb、24、26a、26b、27、27a、30、33、35、39、221、241、301: SiO2層
12a、12b、12c、23、25a、25b、231: SiN層
16、16a、16A,16aa、16ab、16ac、28、28a、28b、28c、28A,28B,28C,28D,38a、38b、281a、281b、281c: W層
20: HfO2層
21、211: TiN層
151: 露出N+層凹部
C1、C2、C3、C4、C5、Ca、Cb,Cc、Cd、Cdd、Cee,Cff: コンタクトホール
Vss: 基板配線金属層
Vdd: 電源配線金属層
Vin: 入力配線金属層
Vout: 出力配線金属層
Claims (16)
- 基板に対し垂直方向に形成された第1の半導体柱と、
前記第1の半導体柱を囲む第1のゲート絶縁層と、
前記第1のゲート絶縁層を囲む第1のゲート導体層と、
前記第1の半導体柱の上部に形成されたソース又はドレインとなる第1の不純物領域と、
前記第1の半導体柱の下部に形成されたドレイン又はソースとなる第2の不純物領域と、
を有する第1のSGT(Surrounding Gate Transistor)を含む柱状半導体装置の製造方法であって、
少なくとも上部に第1の半導体層を有する前記基板上に、その頂部上に第1のマスク材料層を有する前記第1の半導体柱を形成する工程と、
前記第1のマスク材料層と、前記第1の半導体柱との側面を囲んで第2のマスク材料層を形成する工程と、
前記第1のマスク材料層と、前記第2のマスク材料層とをエッチングマスクにして、前記第1の半導体層をエッチングして平面視において、前記第1の半導体柱の下の外周部に露出第1半導体面を形成する工程と、
前記露出第1半導体面に選択的に金属または合金層よりなる第1の導体層を形成する工程と、
平面視において、前記第1の導体層上に、前記第2の不純物領域と、配線導体層とを繋ぐ第1のコンタクトホールを形成する工程と、を有し、
前記第2の不純物領域が前記露出第1半導体面まで繋がり、そして前記第1の導体層と接している、
ことを特徴とする柱状半導体装置の製造方法。 - 少なくとも、前記第1の半導体柱を囲んだ第1の材料層を形成する工程と、
前記第1の材料層上にあって、前記第1のマスク材料層、もしくは前記第1のマスク材料層と、前記第1の半導体柱との頂部を囲んだ第3のマスク材料層を形成する工程と、
前記第3のマスク材料層をマスクにして、前記第1の材料層をエッチングして第4のマスク材料層を形成する工程と、を有し、
前記第1のマスク材料層は、前記第3のマスク材料層と、前記第4のマスク材料層とからなる、
ことを特徴とする、請求項1に記載の柱状半導体装置の製造方法。 - 前記第1のマスク材料層と、前記第2のマスク材料層とをエッチングマスクにして、前記第1の半導体層をエッチングして前記露出第1半導体面を形成した後に、前記露出第1半導体面の側面をエッチングして露出半導体凹部を形成する工程と、
前記露出半導体凹部に選択的に金属または合金層よりなる前記第1の導体層を形成する工程と、
を有することを特徴とする、請求項1に記載の柱状半導体装置の製造方法。 - 前記基板上に前記第1の半導体柱に隣接して、その頂部上に第5のマスク材料層を有する第2の半導体柱を形成する工程と、
前記第5のマスク材料層と、前記第2の半導体柱との側面を囲んで第6のマスク材料層を形成する工程と、
前記第5のマスク材料層と、前記第6のマスク材料層とをエッチングマスクにして、前記第1の半導体層をエッチングして、平面視において、前記第2の半導体柱の外周部に露出第2半導体面を形成する工程と、
前記露出第1半導体面と、前記露出第2半導体面に選択的に金属、または合金層よりなる前記第1の導体層を形成する工程と、
前記平面視において、前記第1の導体層上に、前記第1のコンタクトホールを形成する工程と、
をさらに備え、
前記第1の導体層が、前記第2の半導体柱の底部に形成する第2のSGTのソースまたはドレインとなる第3の不純物領域につながり、そして接している、
ことを特徴とする、請求項1に記載の柱状半導体装置の製造方法。 - 前記第1のSGTの底部の前記第2の不純物領域と、前記第2のSGTの底部の前記第3の不純物領域と、を離して形成する工程と、
前記露出第1半導体面と前記露出第2半導体面とに接して、前記第1の導体層を形成する工程と、を有する、
ことを特徴とする、請求項4に記載の柱状半導体装置の製造方法。 - 前記第1の導体層が、対面した前記第2の不純物領域と、前記第3の不純物領域の間で繋がって形成されている、
ことを特徴とする、請求項5に記載の柱状半導体装置の製造方法。 - 前記基板上に前記第2の不純物領域と離れて、前記第2の不純物領域と同じ高さに第2の材料層を形成する工程と、
平面視において、前記第2の不純物領域と、前記第2の材料層との外周全体を囲み、且つ接して前記第1の導体層を形成する工程を有し、
平面視において、前記第1のコンタクトホールが前記第2の材料層との外周全体を囲んだ前記第1の導体層上に形成されている、
ことを特徴とする、請求項1に記載の柱状半導体装置の製造方法。 - 前記第2の材料層が、ドナー不純物、またはアクセプタ不純物を含んだ半導体層より形成されている、
ことを特徴とする、請求項7に記載の柱状半導体装置の製造方法。 - 前記基板上に前記第2の不純物領域と離れて、前記第2の不純物領域と同じ高さにあり、且つ前記第2の材料層と離れた場所に第3の材料層を形成する工程と、
平面視において、前記第2の不純物領域と、前記第2の材料層と、前記第3の材料層の外周全体を囲み、且つ接して前記第1の導体層を形成する工程と、を有し、
平面視において、平面視において、前記第3の材料層を囲んだ前記第1の導体層上に第2のコンタクトホールが形成されている、
ことを特徴とする、請求項7に記載の柱状半導体装置の製造方法。 - 垂直方向において、前記第2の不純物領域と、前記第3の不純物領域と同じ高さにあり、且つ前記第2の不純物領域と、前記第3の不純物領域とに隣接して第4の材料層を形成する工程と、
前記第2の不純物領域と、前記第3の不純物領域と、前記第4の材料層の側面に接し、且つ繋がった第3の導体層を形成する工程と、を有する、
ことを特徴とする、請求項4に記載の柱状半導体装置の製造方法。 - 基板に対し垂直方向に立つ第1の半導体柱と、
前記第1の半導体柱を囲む第1のゲート絶縁層と、
前記第1のゲート絶縁層を囲む第1のゲート導体層と、
前記第1の半導体柱の上部にある第1のSGTのソース、またはドレインである第1の不純物領域と、
前記第1の半導体柱の下部に繋がり、且つ平面視において前記第1の半導体柱の外周より広がってある前記第1のSGTのソース、またはドレインである第2の不純物領域と、
前記第1の半導体柱に隣接し、且つ垂直方向において、前記第2の不純物領域と同じ高さにある第1の材料層と、
前記第2の不純物領域の側面と、前記第1の材料層の側面と、の全周を囲んだ第1の導体層とを備え、
互いに対面した、前記第2の不純物領域の側面と、前記第1の材料層の側面との間が、前記第1の導体層で繋がっており、
平面視において、前記第1の材料層を囲んだ部分の前記第1の導体層上に、前記第1の導体層と、第1の外部配線導体層とを繋ぐ第1のコンタクトホールを有する、
ことを特徴とする柱状半導体装置。 - 前記基板上に、前記第1の半導体柱に隣接して、垂直方向に立つ第2の半導体柱と、
前記第2の半導体柱を囲む第2のゲート絶縁層と、
前記第2のゲート絶縁層を囲む第2のゲート導体層と、
前記第2の半導体柱の上部にある第2のSGTのソース、またはドレインである第3の不純物領域と、
前記第2の半導体柱の下部に繋がり、且つ平面視において前記第2の半導体柱の外周より広がってある前記第2のSGTのソース、またはドレインである第4の不純物領域と、
前記第2の不純物領域の側面全体と、前記第4の不純物領域の側面全体とに接して前記第1の導体層と、を有する、
ことを特徴とする、請求項11に記載の柱状半導体装置。 - 前記第1の導体層が、少なくとも前記第2の不純物領域の側面全体を囲んだ第3の導体層と、前記第4の不純物領域の側面全体を囲んだ第4の導体層よりなり、
前記第3の導体層と、前記第4の導体層との対面した側面が接している、
ことを特徴とする、請求項12に記載の柱状半導体装置。 - 前記第2の不純物領域と前記第4の不純物領域のうちの一方、または前記第2の不純物領域と前記第4の不純物領域の両者に隣接して、前記第1の材料層と離れた場所に、垂直方向において、前記第2の不純物領域、前記第4の不純物領域、前記第1の材料層と同じ高さにある第2の材料層と、
前記第1の導体層は、前記第2の材料層の側面全体を囲み、
前記第1の導体層は、前記第2の不純物領域、前記第4の不純物領域、前記第2の材料層の間で繋がっている、
ことを特徴とする請求項12に記載の柱状半導体装置。 - 前記第1の導体層が、互いに対面した前記第2の不純物領域と、前記第4の不純物領域との間で繋がっており、
平面視において、前記第2の材料層を囲んだ前記第1の導体層上に、第2の外部配線導体層と前記第1の導体層とを繋げる第2のコンタクトホールがある、
ことを特徴とする、請求項14に記載の柱状半導体装置。 - 平面視において、前記第2の不純物領域の全体を囲む前記第1の導体層である第5の導体層と、前記第4の不純物領域の全体を囲む前記第1の導体層である第6の導体層と、前記第2の材料層の全体を囲む前記第1の導体層である第7の導体層とを有し、
平面視において、前記第5の導体層と、前記第6の導体層との対面する両者の側面は離れており、
平面視において、前記第5の導体層と、前記第6の導体層と、前記第7の導体層とが、互いに対面する側面の少なくとも1部で繋がっている、
ことを特徴とする、請求項14に記載の柱状半導体装置。
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