JP7506785B1 - コンバータ - Google Patents
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Abstract
【課題】電力損失を増加させずに最大入力電流を増加できるコンバータを提供することを目的とする。【解決手段】本発明に係るコンバータの制御回路3は、一方のスイッチング回路(1)の2つの端子(Ter1&Ter2)間側から入力される電圧の検出値が一定基準を下回った時に、一方のスイッチング回路(1)における第1レグ(12)のスイッチング素子(S1/S2)のオンと同時に他方のスイッチング回路(2)において第2レグ(24)の上アームもしくは下アームのスイッチング素子(S6/S5)と第1レグ(25)の下アームもしくは上アームのスイッチング素子(S7/S8)をオンさせ、且つ他方のスイッチング回路(2)において第2レグ(24)のスイッチング素子(S6/S5)をオフさせる前に、第1レグ(25)のスイッチング素子(S7/S8)をオフさせる低入力スイッチング制御を行う。【選択図】図1
Description
本開示は、コンバータに関する。
広範囲な入出力電圧電流に対応でき、スイッチング損失を低減したコンバータ及び双方向コンバータが知られている(例えば、特許文献1及び2を参照。)。
特許文献1及び2に記載されるコンバータは、出力側のスイッチング周期をずらすことで広範囲な入出力電圧電流に対応し、コンデンサやダイオードを利用してスイッチ素子のZVS(ゼロボルトスイッチング)を行うことでスイッチング損失を低減している。例えば、特許文献1のコンバータは、図2に示されるスイッチング素子S3とS4のオン時間とスイッチング素子S5とS6のスイッチング周期を調整し、スイッチング素子S3(又はS4)のオン時間とスイッチング素子S5(又はS6)のオン時間とが重複する時間で出力する電力を調整している。
しかし、特許文献1や2に開示されるスイッチングの調整だけでは、対応できる入出力電圧が低下した場合、例えば、入力電圧が低下した場合、入力電流の最大値が減少して所望の電力を出力することが困難という課題がある。
例えば、図20のように双方向DC-DCコンバータを回生機能付き電子負荷などに応用した場合である。
回生機能付き電子負荷42は、双方向DC-DCコンバータ43と双方向インバータ44を有する。
被試験装置41は、例えば、出力電圧可変型の直流電源装置である。直流電源装置の出力電圧(双方向DC-DCコンバータ43から見ると入力電圧Vin)が0Vまで低下するような場合、双方向DC-DCコンバータ43に電流が入力されなくなる。
ここで、トランスの巻き数比やインダクタンス手段のインダクタンスを変更することで、入力電圧が低い時の最大入力電流を増加させることもできる。しかし、各部での電流実効値が増加するため、入力電圧が低くなく充分に所定の電流を入力できる条件(定常時)における電力損失の増加を回避することが困難である。
例えば、図20のように双方向DC-DCコンバータを回生機能付き電子負荷などに応用した場合である。
回生機能付き電子負荷42は、双方向DC-DCコンバータ43と双方向インバータ44を有する。
被試験装置41は、例えば、出力電圧可変型の直流電源装置である。直流電源装置の出力電圧(双方向DC-DCコンバータ43から見ると入力電圧Vin)が0Vまで低下するような場合、双方向DC-DCコンバータ43に電流が入力されなくなる。
ここで、トランスの巻き数比やインダクタンス手段のインダクタンスを変更することで、入力電圧が低い時の最大入力電流を増加させることもできる。しかし、各部での電流実効値が増加するため、入力電圧が低くなく充分に所定の電流を入力できる条件(定常時)における電力損失の増加を回避することが困難である。
以上のように、特許文献1及び2に開示されるコンバータには、電力損失を増加させることなく、特に入力電圧が低い時に入力電流を増やすことが困難という課題があった。
そこで、本発明は、上記課題を解決するために、電力損失を増加させずに最大入力電流を増加できるコンバータを提供することを目的とする。
そこで、本発明は、上記課題を解決するために、電力損失を増加させずに最大入力電流を増加できるコンバータを提供することを目的とする。
上記目的を達成するために、本発明に係るコンバータは、入力電流を増加させたいときに特定のスイッチング制御を行うこととした。
具体的には、本発明に係るコンバータは、
1次巻線と2次巻線とを有するトランスと、
逆並列ダイオードと並列コンデンサとがそれぞれ並列に接続されたスイッチ素子を有するスイッチング素子を上下アームとして2つの端子との間にそれぞれ並列に接続された第1レグと第2レグと、前記第1レグもしくは第2レグの上下アームの一方のスイッチング素子又は前記第1レグ及び第2レグの上アームもしくは下アームの一方のスイッチング素子に並列に接続される第1コンデンサと、前記第1レグもしくは第2レグの上下アームの他方のスイッチング素子又は前記第1レグ及び第2レグの上アームもしくは下アームの他方のスイッチング素子に並列に接続される第2コンデンサとを有し、それぞれ前記トランスの前記1次巻線側及び前記トランスの前記2次巻線側に接続される2つのスイッチング回路と、
前記トランスの前記1次巻線側又は前記2次巻線側で、前記第1レグの上下アームの接続点側と前記第2レグの上下アームの接続点側との間に前記1次巻線 又は前記2次巻線を介して接続されるインダクタンス手段と、
前記スイッチング回路のスイッチング制御を行う制御回路と
を備える。
前記制御回路の前記スイッチング制御には、
ゼロボルトスイッチング制御と、エネルギー遷移スイッチング制御と、前記エネルギー遷移スイッチング制御とともに行う低入力スイッチング制御とが含まれ、
前記ゼロボルトスイッチング制御は、
一方の前記スイッチング回路に対し、前記第1又は第2レグの上アームのスイッチング素子と前記第2又は第1レグの下アームのスイッチング素子とを組にして交互にオンオフさせて前記2つの端子側から入力される直流を交流に変換させて前記スイッチング回路から出力させ、前記組となるスイッチング素子を交互にオンオフ制御するにあたり、オン状態にある前記組となる前記第1又は第2レグの上アームのスイッチング素子と前記第2又は第1レグの下アームのスイッチング素子のうち、前記第1コンデンサ又は前記第2コンデンサが並列に接続された前記スイッチング素子を先にオフさせること、
前記エネルギー遷移スイッチング制御は、
他方の前記スイッチング回路の前記2つの端子間側から出力される電圧、電流もしくは電力の検出値又は一方の前記スイッチング回路 の前記2つの端子間側から入力される電圧、電流又は電力の検出値が目標値に近づくように、一方の前記スイッチング回路において前記組となるスイッチング素子がオン状態にある期間に前記2つの端子側から入力されるエネルギーを前記インダクタンス手段に蓄積させるように他方の前記スイッチング回路の前記第2レグの前記スイッチング素子を順方向に導通させ、前記先にオフさせる一方の前記スイッチング回路のスイッチング素子をオフする前に前記順方向に導通させていた他方の前記スイッチング回路 の前記第2レグのスイッチング素子をオフさせること、及び
前記低入力スイッチング制御は、
一方の前記スイッチング回路 の前記2つの端子間側から入力される電圧、電流又は電力の検出値が一定基準を下回った時に、一方の前記スイッチング回路における前記第1レグの前記スイッチング素子のオンと同時に他方の前記スイッチング回路において前記第2レグの上アームもしくは下アームの前記スイッチング素子と前記第1レグの下アームもしくは上アームの前記スイッチング素子をオンさせ、且つ他方の前記スイッチング回路において前記第2レグの前記スイッチング素子をオフさせる前に、前記第1レグの前記スイッチング素子をオフさせること、である。
1次巻線と2次巻線とを有するトランスと、
逆並列ダイオードと並列コンデンサとがそれぞれ並列に接続されたスイッチ素子を有するスイッチング素子を上下アームとして2つの端子との間にそれぞれ並列に接続された第1レグと第2レグと、前記第1レグもしくは第2レグの上下アームの一方のスイッチング素子又は前記第1レグ及び第2レグの上アームもしくは下アームの一方のスイッチング素子に並列に接続される第1コンデンサと、前記第1レグもしくは第2レグの上下アームの他方のスイッチング素子又は前記第1レグ及び第2レグの上アームもしくは下アームの他方のスイッチング素子に並列に接続される第2コンデンサとを有し、それぞれ前記トランスの前記1次巻線側及び前記トランスの前記2次巻線側に接続される2つのスイッチング回路と、
前記トランスの前記1次巻線側又は前記2次巻線側で、前記第1レグの上下アームの接続点側と前記第2レグの上下アームの接続点側との間に前記1次巻線 又は前記2次巻線を介して接続されるインダクタンス手段と、
前記スイッチング回路のスイッチング制御を行う制御回路と
を備える。
前記制御回路の前記スイッチング制御には、
ゼロボルトスイッチング制御と、エネルギー遷移スイッチング制御と、前記エネルギー遷移スイッチング制御とともに行う低入力スイッチング制御とが含まれ、
前記ゼロボルトスイッチング制御は、
一方の前記スイッチング回路に対し、前記第1又は第2レグの上アームのスイッチング素子と前記第2又は第1レグの下アームのスイッチング素子とを組にして交互にオンオフさせて前記2つの端子側から入力される直流を交流に変換させて前記スイッチング回路から出力させ、前記組となるスイッチング素子を交互にオンオフ制御するにあたり、オン状態にある前記組となる前記第1又は第2レグの上アームのスイッチング素子と前記第2又は第1レグの下アームのスイッチング素子のうち、前記第1コンデンサ又は前記第2コンデンサが並列に接続された前記スイッチング素子を先にオフさせること、
前記エネルギー遷移スイッチング制御は、
他方の前記スイッチング回路の前記2つの端子間側から出力される電圧、電流もしくは電力の検出値又は一方の前記スイッチング回路 の前記2つの端子間側から入力される電圧、電流又は電力の検出値が目標値に近づくように、一方の前記スイッチング回路において前記組となるスイッチング素子がオン状態にある期間に前記2つの端子側から入力されるエネルギーを前記インダクタンス手段に蓄積させるように他方の前記スイッチング回路の前記第2レグの前記スイッチング素子を順方向に導通させ、前記先にオフさせる一方の前記スイッチング回路のスイッチング素子をオフする前に前記順方向に導通させていた他方の前記スイッチング回路 の前記第2レグのスイッチング素子をオフさせること、及び
前記低入力スイッチング制御は、
一方の前記スイッチング回路 の前記2つの端子間側から入力される電圧、電流又は電力の検出値が一定基準を下回った時に、一方の前記スイッチング回路における前記第1レグの前記スイッチング素子のオンと同時に他方の前記スイッチング回路において前記第2レグの上アームもしくは下アームの前記スイッチング素子と前記第1レグの下アームもしくは上アームの前記スイッチング素子をオンさせ、且つ他方の前記スイッチング回路において前記第2レグの前記スイッチング素子をオフさせる前に、前記第1レグの前記スイッチング素子をオフさせること、である。
本コンバータは、特許文献1及び2の双方向コンバータにおいて、常時オンさせていない二次側のスイッチ素子2箇所を動作させることで、インダクタンス手段に印加する電圧を上げ、インダクタンス手段の電流を増加させることで、低い入力電圧であっても入力電流を増加させることができる。
また、当該2箇所の2次側スイッチ素子のオフタイミングを適切に設定することで、1次側スイッチ素子のZVSに必要な電流値を確保することができる。
本発明は、ハードの変更ではなくソフトによる調整であるため、定常時における電力損失の増加も防止できる。
また、当該2箇所の2次側スイッチ素子のオフタイミングを適切に設定することで、1次側スイッチ素子のZVSに必要な電流値を確保することができる。
本発明は、ハードの変更ではなくソフトによる調整であるため、定常時における電力損失の増加も防止できる。
従って、本発明は、電力損失を増加させずに最大入力電流を増加できるコンバータを提供することができる。
本発明は、電力損失を増加させずに最大入力電流を増加できるコンバータを提供することができる。
添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施例であり、本発明は、以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。
本発明は、特許文献1及び2に開示されるコンバータ及び双方向コンバータの動作を基本動作とし、最大入力電流などを増加させるために追加される追加動作が特徴である。実施形態1及び2では、基本動作について説明する。
(実施形態1)
図1~図6によって本発明に係る第1の実施形態のコンバータについて説明する。図1に、本発明の第1の実施形態に係るコンバータ301の構成図を示す。図1に示されるコンバータ301は、トランス11と、トランス11の1次巻線11a側に接続されるスイッチング回路1と、トランス11の2次巻線11b側に接続される第2回路2と、インダクタンス手段Lと、制御回路3とを備える。このコンバータは、第1端子Ter1及び第2端子Ter2側から入力される直流を交流に変換させてスイッチング回路1から出力し、トランス11を介してスイッチング回路2で交流を直流に変換して出力側の第3端子Ter3、第4端子Ter4側へ電力を供給する。なお、本説明は2つの端子(Ter1及びTer2)を入力側、2つの端子(Ter3及びTer4)を出力側として説明するが、トランス11に対して回路構成が対称なので入力と出力を逆にしても同様に動作する。
図1~図6によって本発明に係る第1の実施形態のコンバータについて説明する。図1に、本発明の第1の実施形態に係るコンバータ301の構成図を示す。図1に示されるコンバータ301は、トランス11と、トランス11の1次巻線11a側に接続されるスイッチング回路1と、トランス11の2次巻線11b側に接続される第2回路2と、インダクタンス手段Lと、制御回路3とを備える。このコンバータは、第1端子Ter1及び第2端子Ter2側から入力される直流を交流に変換させてスイッチング回路1から出力し、トランス11を介してスイッチング回路2で交流を直流に変換して出力側の第3端子Ter3、第4端子Ter4側へ電力を供給する。なお、本説明は2つの端子(Ter1及びTer2)を入力側、2つの端子(Ter3及びTer4)を出力側として説明するが、トランス11に対して回路構成が対称なので入力と出力を逆にしても同様に動作する。
スイッチング回路1は、逆並列ダイオード(D1-D4)と並列コンデンサ(C1-C4)とがそれぞれ並列に接続されたスイッチ素子(Q1-Q4)を有するスイッチング素子(S1-S4)を上下アームとして2つの端子(Ter1&Ter2)との間にそれぞれ並列に接続された第1レグ(12)と第2レグ(13)と、前記第1レグもしくは第2レグ(12/13)の上下アームの一方のスイッチング素子(S1/S2/S3/S4)又は前記第1レグ及び第2レグ(12&13)の上アームもしくは下アームの一方のスイッチング素子(S1/S2/S3/S4)に並列に接続される第1コンデンサ(Ca)と、前記第1レグもしくは第2レグ(12/13)の上下アームの他方のスイッチング素子(S1/S2/S3/S4)又は前記第1レグ及び第2レグ(12&13)の上アームもしくは下アームの他方のスイッチング素子(S1/S2/S3/S4)に並列に接続される第2コンデンサ(Cb)とを有する。
スイッチング回路2は、逆並列ダイオード(D5-D8)と並列コンデンサ(C5-C8)とがそれぞれ並列に接続されたスイッチ素子(Q5-Q8)を有するスイッチング素子(S5-S8)を上下アームとして2つの端子(Ter3&Ter4)との間にそれぞれ並列に接続された第1レグ(25)と第2レグ(24)と、前記第1レグもしくは第2レグ(25/24)の上下アームの一方のスイッチング素子(S7/S8/S5/S6)又は前記第1レグ及び第2レグ(25&24)の上アームもしくは下アームの一方のスイッチング素子(S7/S8/S5/S6)に並列に接続される第1コンデンサ(Cc)と、前記第1レグもしくは第2レグ(25/24)の上下アームの他方のスイッチング素子(S7/S8/S5/S6)又は前記第1レグ及び第2レグ(25&24)の上アームもしくは下アームの他方のスイッチング素子(S7/S8/S5/S6)に並列に接続される第2コンデンサ(Cd)とを有する。
第1端子Ter1、第2端子Ter2には外付けされる電源からの電力が入力される。第1端子Ter1、第2端子Ter2の間にはコンデンサ16が接続され、直流電圧となる。さらに第1端子Ter1、第2端子Ter2間にはスイッチング回路1が接続され、スイッチング回路1は、第1レグ12及び第2レグ13の上下アームをスイッチング素子S1~S4で構成したフルブリッジの回路となっている。また、検出手段19は、第1端子Ter1、第2端子Ter2間の電圧、あるいは第1端子Ter1、第2端子Ter2を介してスイッチング回路1に入出力する電流又は電力を検出する。なお、以下の説明においては検出対象を電圧として説明しているが、本発明は電圧に限らず、電流や電力を検出しても同様に動作し、同様の効果を得られる。
第1レグ12、第2レグ13は、第1端子と第2端子との間にそれぞれ並列に接続される。第1レグ12は、スイッチング素子S1、S2を上下アームとし、第2レグ13は、スイッチング素子S3、S4を上下アームとする。図1では、スイッチ素子Q1~Q4に逆並列ダイオードD1~D4と並列コンデンサC1~C4とがそれぞれ並列に接続されたスイッチング素子S1~S4を用いている。つまり、逆並列ダイオードD1~D4はスイッチング素子S1~S4の内部ダイオードであり、並列コンデンサC1~C4はスイッチング素子S1~S4の寄生容量である。
なお、本発明においては、スイッチ素子Q1~Q4に並列に接続された逆並列ダイオードD1~D4は、図1に示したようにスイッチング素子S1~S4の内蔵ダイオードを用いてもよく、スイッチング素子S1~S4とは別に外付けされたダイオードを用いてもよく、またはこれらの組み合わせであってもよい。同様に、スイッチ素子Q1~Q4に並列に接続された並列コンデンサC1~C4は、図1に示したようにスイッチング素子S1~S4の寄生容量を用いてもよく、スイッチング素子S1~S4とは別に外付けされたコンデンサを用いてもよく、またはこれらの組み合わせであってもよい。
第1コンデンサCa、第2コンデンサCbは、組となるスイッチング回路1のスイッチング素子S1とS4又はS2とS3のうち先にオフさせるスイッチング素子にそれぞれ並列に接続される。図1では、第1コンデンサCa、第2コンデンサCbを、先にオフさせる第2レグ13の上下アームのスイッチング素子S3、S4にそれぞれ並列に接続している。
スイッチング回路2は、トランス11を挟み、スイッチング回路1をミラーに映したような回路構成である。ただし、説明容易のため、スイッチング回路1とは異なる符号を付している。つまり、第3端子Ter3、第4端子Ter4の間にはコンデンサ17が接続され、直流電圧となる。さらに第3端子Ter3、第4端子Ter4間にスイッチング回路2が接続され、スイッチング回路2は、第1レグ25及び第2レグ24の上下アームをスイッチング素子S5~S8で構成したフルブリッジの回路となっている。また、検出手段18は、第3端子Ter3、第4端子Ter4間の電圧、あるいは第3端子Ter3、第4端子Ter4を介してスイッチング回路2に入出力する電流又は電力を検出する。
また、スイッチング回路2の第1コンデンサCc、第2コンデンサCdは、スイッチング回路1の第1コンデンサCa、第2コンデンサCbに相当するものである。なお、本明細書では、説明容易のため、スイッチング回路2の第1コンデンサCc、第2コンデンサCdをそれぞれ「第3コンデンサCc」、「第4コンデンサCd」と記載することがある。
スイッチング回路2のブリッジ接続回路内で、並列ダイオードD5、D6が同じ極性で直列に接続される接続点側と逆並列ダイオードD7、D8が同じ極性で直列に接続される他方の接続点側とには、トランス11の2次巻線11bが接続される。また、第3端子Ter3、第4端子Ter4の間にはコンデンサ17が接続され、直流電圧が第3端子Ter3、第4端子Ter4の間に出力される。
インダクタンス手段Lは、第1レグ12の上下アームの接続点側と第2レグ13の上下アームの接続点側とにトランス11の1次巻線11aを介して接続される。このインダクタンス手段Lは、スイッチング回路2のブリッジ接続回路内で逆並列ダイオードD5、D6が同じ極性で直列に接続される接続点側と逆並列ダイオードD7、D8が同じ極性で直列に接続される他方の接続点側とにトランス11の2次巻線11bを介して接続させてもよい。また、図1では、インダクタンス手段Lの一端が第1レグ12の上下アームの接続点側に、他端がトランス11の1次巻線11a側に接続されるが、インダクタンス手段Lの一端を第2レグ13の上下アームの接続点側に、他端をトランス11の1次巻線11a側に接続させてもよい。インダクタンス手段Lが2次巻線11bを介して接続される場合も同様である。
制御回路3は、スイッチング回路1のスイッチング素子S1~S4、スイッチング回路2のスイッチング素子S5、S6にそれぞれ駆動信号を与えて、各スイッチング素子のオンオフ制御をする。まず、ゼロボルトスイッチング(ZVS)制御について説明する。図1のコンバータ301は、第1レグ12又は第2レグ13の上アームのスイッチング素子S1又はS3と第2レグ13又は第1レグ12の下アームのスイッチング素子S4又はS2とがそれぞれ一組となって交互にオンオフする。組となるスイッチング回路1のスイッチング素子S1、S4のうち、スイッチング素子S4又はS1を先にオフさせて、その後に、スイッチング素子S1又はS4を後からオフさせる。同様に、他方の組となるスイッチング回路1のスイッチング素子S2、S3のうち、スイッチング素子S3又はS2を先にオフさせて、その後に、スイッチング素子S2又はS3を後からオフさせる。
次に、エネルギー遷移スイッチング制御について説明する。図1に示したスイッチング回路2の検出手段18は、第3端子Ter3及び第4端子Ter4間に出力されるスイッチング回路2の出力電圧を検出する。この出力電圧検出値は制御回路3に入力される。制御回路3は、出力電圧検出値にもとづいてスイッチング回路1のスイッチング素子S1~S4及びスイッチング回路2のスイッチング素子S5、S6をオンオフさせて、スイッチング回路2の出力電圧を制御する。例えば、制御回路3は、出力電圧検出値を負荷条件に応じた目標電圧値に近づけるようにスイッチング回路1のスイッチング素子S1~S4及びスイッチング回路2のスイッチング素子S5、S6のパルス幅や周波数等を変調させるパルス制御を行う。スイッチング回路2の検出手段18は、例えば出力側に抵抗を接続し、この抵抗に印加される電圧を検出する。
制御回路3は、スイッチング回路2のスイッチング素子S5又はS6に与える駆動信号のパルス制御によって、第1端子Ter1及び第2端子Ter2側からインダクタンス手段Lに蓄積させるエネルギー量を制御する。この場合は、組となるスイッチング回路1のスイッチング素子S1とS4同士又はスイッチング素子S2とS3同士がオン状態にある期間に、スイッチング回路2のスイッチング素子S5又はS6をオン状態にさせることで、トランス11の2次巻線11b側を短絡状態にする。これにより、第1端子Ter1及び第2端子Ter2側から入力されるエネルギーをインダクタンス手段Lに蓄積させる。次に、組となるスイッチング回路1のスイッチング素子S1とS4同士又はスイッチング素子S2とS3同士がオン状態を継続している期間に、スイッチング回路2のスイッチング素子S5又はS6をオフ状態とさせる。これにより、インダクタンス手段Lに蓄積させていたエネルギーが第3端子Ter3、第4端子Ter4側に供給される。
また、制御回路3は、第3端子Ter3及び第4端子Ter4側間に出力される電圧を上述のスイッチング回路2のスイッチング素子S5、S6をオンオフさせる動作で得られる出力電圧よりも低くさせる動作の場合に、スイッチング回路1のスイッチング素子をパルス制御し、かつスイッチング回路2のスイッチング素子S5、S6を順方向に導通しないように動作をさせる。具体的には、制御回路3は、組となるスイッチング回路1のスイッチング素子S1とS4同士又はスイッチング素子S2とS3同士がオン状態にある期間に、第1端子Ter1及び第2端子Ter2側から入力されるエネルギーをインダクタンス手段Lを介して、第3端子Ter3及び第4端子Ter4側に供給させるようにスイッチング回路1のスイッチング素子をパルス制御し、かつスイッチング回路2のスイッチング素子S5、S6を順方向に導通しないように動作をさせる。この動作では、制御回路3は、スイッチング回路2のスイッチング素子S5及びS6を順方向に導通させないため、スイッチング回路2のブリッジ接続回路は、逆並列ダイオードD5~D8が導通するフルブリッジの整流回路として機能する。
なお、駆動信号については、スイッチング回路1のスイッチング素子、スイッチング回路2のスイッチング素子をオンさせるための駆動信号をオン信号、オフさせるための駆動信号をオフ信号として下記の動作で説明する。駆動信号としては、電圧、電流などを用いる。また、オン信号、オフ信号等は、オン、オフの期間ずっと信号を与えるものであっても、トリガーとして短い時間の信号を与えるものであってもよく、特に限定されるものではない。
次に、本発明の第1の実施形態に係るコンバータ301の動作(ZVS制御とエネルギー遷移制御)の一例について説明する。まずは、図2から図6を用いてコンバータ301のスイッチング回路2のスイッチング素子S5、S6をオンオフさせる動作を行う場合について説明する。なお、実施形態1では、スイッチング回路2のスイッチング素子S7、S8は常にオフである。図2は、スイッチング回路1のスイッチング素子S1~S4及びスイッチング回路2のスイッチング素子S5、S6の駆動信号の一例を示す波形図である。図3は、スイッチング回路1のスイッチング素子S1~S4の電圧、電流及びトランス11の励磁電流の一例を示す波形図である。図4は、スイッチング回路2のスイッチング素子S5、S6の電圧、電流及び逆並列ダイオードD7、D8の電圧、電流の一例を示す波形図である。また、図5は、図3の波形図の一部の時間Tx部分を拡大した図である。図6は、各タイミングで形成される回路図である。なお、図3から図5に示す電流波形では、スイッチング回路1のスイッチング素子S1~S4、スイッチング回路2のスイッチング素子S5、S6を順方向に流れる電流をプラスとし、スイッチング回路1のスイッチング素子S1~S4、スイッチング回路2のスイッチング素子S5、S6を逆方向に流れる電流及び逆並列ダイオードD7、D8を順方向に流れる電流をマイナスとしている。
時刻t1で、組となるスイッチング回路1のスイッチング素子S1及びS4にオン信号を与えられたとする。スイッチング回路2のスイッチング素子S6のオン信号は、時刻t1以前にすでに与えられているとする。そうすると、スイッチ素子Q1、Q4及びスイッチ素子Q6は順方向に導通する。この状態では、図6(a)に示されるように、第1端子Ter1及び第2端子Ter2側から供給される入力電力によって、電流が、第1端子Ter1側からスイッチ素子Q1、インダクタンス手段L、1次巻線11a、スイッチ素子Q4、第2端子Ter2側に流れる。トランス11の2次巻線11b側では、2次巻線11b、スイッチ素子Q6、逆並列ダイオードD8を通じて電流が流れ、2次巻線11b側は短絡状態となる。このため、第1端子Ter1及び第2端子Ter2側から供給される入力電力によって、インダクタンス手段Lにエネルギーが蓄積される。また、コンデンサ17からは、第3端子Ter3、第4端子Ter4側へ電力が供給される。
時刻t2で、例えば、スイッチング回路2の検出手段18によって検出された第3端子Ter3、第4端子Ter4間の電圧検出値が目標値に近づくように制御回路3で決めたタイミングでスイッチング回路2のスイッチング素子S6にオフ信号が与えられたとすると、インダクタンス手段Lに蓄積されたエネルギーによるスイッチング回路2の出力側への供給が開始される。図6(b)に示すように、トランス11の1次巻線11a側は時刻t1から継続して同じ経路で電流が流れるが、2次巻線11b側ではスイッチ素子Q6がオフ状態となる。図4に示すように、この時刻t2では、スイッチング回路2のスイッチング素子S6に大きな電流が流れる状態でスイッチ素子Q6をオフさせるのでスイッチング損失が問題となる。このスイッチング損失を減らす手段として、スイッチング素子S6のオフ時のスイッチング素子S6の両端電圧を低くさせることが考えられる。
本発明では、スイッチ素子Q6に対して並列コンデンサC6と第4コンデンサCdとを並列に接続してコンデンサの容量を大きくしている。同様に、スイッチ素子Q5に対して並列コンデンサC5と第3コンデンサCcとを並列に接続してコンデンサの容量を大きくしている。時刻t2でスイッチ素子Q6がオフすると、図6(b)に示すように、2次巻線11b側では、オフしたスイッチ素子Q6に並列に接続された並列コンデンサC6及び第4コンデンサCdを充電する方向に、電流が2次巻線11bから並列コンデンサC6及び第4コンデンサCd、逆並列ダイオードD8を流れる。一方、並列コンデンサC5及び第4コンデンサCcからは、第3端子Ter3、第4端子Ter4側、逆並列ダイオードD8、2次巻線11bを介して放電電流が流れる。コンデンサ容量を大きくしたことによって、並列コンデンサC6及び第4コンデンサCd、並列コンデンサC5及び第3コンデンサCcの充放電動作によるスイッチング回路2のスイッチング素子S6の両端電圧の上昇を緩やかにすることができる。このため、スイッチング回路2のスイッチング素子S6のオフ時のスイッチング損失を低減させることができる。
時刻t3でスイッチング回路2の並列コンデンサC6及び第4コンデンサCdと並列コンデンサC5及び第3コンデンサCcとの充放電が終わると、図6(c)に示すように、逆並列ダイオードD5が導通する。2次巻線11b側の電流は、2次巻線11bから、逆並列ダイオードD5、第3端子Ter3、第4端子Ter4側、逆並列ダイオードD8を介して流れる。上述の時刻t1から時刻t2の間にインダクタンス手段Lに蓄積されたエネルギーがスイッチング回路2の出力側へ供給される。なお、上述のインダクタンス手段Lに蓄積されたエネルギーによるスイッチング回路2出力側へ供給では、第3端子Ter3、第4端子Ter4の先に接続される負荷への供給の他に、時刻t1から時刻t2の間に放電されたコンデンサ17を充電する。また、1次巻線11a側の電流は、時刻t1からスイッチ素子Q4がオフする時刻t4までの期間は同じ電流経路で流れ続ける。
時刻t4で、組となるスイッチング回路1のスイッチング素子S1、S4のうち、先にオフさせるスイッチング回路1のスイッチング素子S4に制御回路3からオフ信号が与えられる。このため、図3に示すように、電流値が比較的大きな状態でスイッチ素子Q4オフするため、スイッチング回路1のスイッチング素子S4のオフ時にスイッチング損失が生じる。このスイッチング損失を減らす手段として、スイッチング回路1のスイッチング素子S4のオフ時のスイッチング回路1のスイッチング素子S4の両端電圧を低くさせることが考えられる。
本発明では、スイッチ素子Q4に対して並列コンデンサC4の他に第2コンデンサCbも並列に接続してコンデンサの容量を大きくしている。同様に、スイッチ素子Q3に対して並列コンデンサC3の他に第1コンデンサCaも並列に接続してコンデンサの容量を大きくしている。このため、時刻t4でスイッチ素子Q4がオフすると、図6(d)に示すように、1次巻線11a側では、オフしたスイッチ素子Q4に並列に接続された並列コンデンサC4及び第2コンデンサCbを充電する方向に、電流がインダクタンス手段L、1次巻線11a、並列コンデンサC4及び第2コンデンサCb、第2端子Ter2、第1端子Ter1側からスイッチ素子Q1を通じて流れる。一方、並列コンデンサC3及び第1コンデンサCaからは、スイッチ素子Q1、インダクタンス手段L、1次巻線11aを通じて放電電流が流れる。コンデンサ容量を大きくしたことで、並列コンデンサC4及び第2コンデンサCb、並列コンデンサC3及び第1コンデンサCaの充放電動作によるスイッチング素子S4の両端電圧上昇を緩やかにさせることができる。よって、スイッチング回路1のスイッチング素子S4のオフ時のスイッチング損失を低減させることができる。
時刻t5で並列コンデンサC3及び第1コンデンサCaの放電、並列コンデンサC4及び第2コンデンサCbの充電が終わると、図6(e)に示すように、スイッチ素子Q3に並列に接続された逆並列ダイオードD3が導通する。1次巻線11a側では、インダクタンス手段Lに蓄積されたエネルギー及びトランス11の励磁電流によって、時刻t5の直前に1次巻線11a、インダクタンス手段Lに流れていた電流と同じ方向に、インダクタンス手段L、1次巻線11aから逆並列ダイオードD3、スイッチ素子Q1を通じて電流が流れる。なお、2次巻線11b側の電流は、時刻t3から継続して2次巻線11b、逆並列ダイオードD5、第3端子Ter3側、第4端子Ter4側、逆並列ダイオードD8を通じて流れている。この2次巻線11b側の電流経路に流れる期間は、逆並列ダイオードD5の導通時から後に逆並列ダイオードD5に流れる電流がほぼゼロになるまで続く。
時刻t6では、組となるスイッチング回路1のスイッチング素子S1、S4のうち、後にオフさせるスイッチング素子S1の駆動信号をオフ信号にする。スイッチ素子Q1がオフするため、時刻t6の直前に流れていたトランスの励磁電流によって、1次巻線11aから逆並列ダイオードD3、並列コンデンサC1、インダクタンス手段Lを通じて電流が流れ、並列コンデンサC1を充電する。一方、並列コンデンサC2からは、インダクタンス手段L、1次巻線11a、逆並列ダイオードD3、第1端子Ter1側、第2端子Ter2側を通じて放電電流が流れる。このとき、スイッチ素子Q1に電流がまだ流れている状態でオフさせることになるが、この電流を、非常に値の小さなトランス11の励磁電流にすることができる。よって、スイッチング素子S1は後からオフさせることでオフ時の電流値を小さくすることができるので、先にオフさせるスイッチ素子Q4のオフ時と比べて、スイッチング損失を小さくすることができる。
時刻t7で並列コンデンサC1、C2の充放電が終わると、図6(g)に示すように、逆並列ダイオードD2が導通する。1次巻線11a側ではトランス11の励磁電流によって、時刻t7の直前に1次巻線11aに流れていた電流と同じ方向に、1次巻線11aから、逆並列ダイオードD3、第1端子Ter1側、第2端子Ter2側、逆並列ダイオードD2、インダクタンス手段Lを通じて電流が流れる。なお、2次巻線11b側の電流は、時刻t3から継続して2次巻線11b、逆並列ダイオードD5、第3端子Ter3側、第4端子Ter4側、逆並列ダイオードD8を通じて流れている。この2次巻線11b側の電流経路に流れる期間は、逆並列ダイオードD5の導通時から後に逆並列ダイオードD5に流れる電流がほぼゼロになるまで続く。
時刻t8で他方の組となるスイッチング回路1のスイッチング素子S2、S3の駆動信号をオン信号にする。図6(h)に示すように、1次巻線11a側では、スイッチ素子Q2及びスイッチ素子Q3が順方向に導通し、第1端子Ter1側、スイッチ素子Q3、1次巻線11a、インダクタンス手段L、スイッチ素子Q2、第2端子Ter2側を通じて電流が流れる。2次巻線11b側では、時刻t8より以前にスイッチング回路2のスイッチング素子S5の駆動信号にオン信号が与えられており、時刻t8にはスイッチ素子Q5が順方向に導通できる状態となっている。このため、スイッチ素子Q5が順方向に導通すると、2次巻線11bから、逆並列ダイオードD7、スイッチ素子Q5を通じて電流が流れ、2次巻線11b側は短絡状態となる。よって、第1端子Ter1、第2端子Ter2間から入力された電力によってインダクタンス手段Lにエネルギーが蓄積される。
本発明では、時刻t8の直前に、スイッチ素子Q2,Q3にそれぞれ並列に接続される逆並列ダイオードD2,D3が導通しているため、図5に示されるように、スイッチング回路1のスイッチング素子S2,S3はオン時にゼロ電圧スイッチング(ZVS)を実現させることができる。
また、時刻t8の直前にスイッチ素子Q5に並列の逆並列ダイオードD5が導通しているため、スイッチ素子Q5はゼロ電圧でオンさせることができる。なお、スイッチ素子Q5のゼロ電圧スイッチング(ZVS)を実現させるためには、スイッチング回路2のスイッチング素子S5の駆動信号であるオン信号は、逆並列ダイオードD5が導通している期間である時刻t3から時刻8の期間に与えておけばよい。
時刻t8後の他方の組となるスイッチング回路1のスイッチング素子S2、S3の動作については、上述の組となるスイッチング素子S1、S4の時刻t1から時刻t8と同様に動作させる。すなわち、スイッチ素子Q2及びスイッチ素子Q3が導通している期間に、例えば、スイッチング回路2の出力側である第3端子Ter3、第4端子Ter4間の電圧検出値が所定値になるように制御回路3で決めたタイミングでスイッチング回路2のスイッチング素子S5にオフ信号を与える。これにより、インダクタンス手段Lに蓄積されたエネルギーを第3端子Ter3、第4端子Ter4側に供給する。その後、組となるスイッチング素子S2、S3のうち第1コンデンサCaが並列に接続されたスイッチ素子Q3を先にオフさせ、後にスイッチ素子Q2をオフさせる。
なお、本発明では、図1に示すように、後にオフさせるスイッチング回路1のスイッチング素子S1、S2が直列に接続されている。この後にオフさせるスイッチング素子S1、S2についてゼロ電圧スイッチングを実現させるために、例えば、スイッチング素子S1をオフさせる場合、これと同じ第1レグにある他方の下アームのスイッチング素子S2の両端電圧をゼロに下げてからスイッチ素子Q2にオン信号を与える。ここで、スイッチ素子Q1にオフ信号を与えてからスイッチ素子Q2にオン信号を与えるまで期間、すなわちスイッチング素子S1、S2を共にオフさせる期間をTdとする。
このスイッチング素子S2の両端電圧をゼロに下げる、つまりコンデンサC2電圧がゼロになるまで放電させる放電動作は上述の励磁電流が流れることによる。よって、後にオフさせるスイッチング素子S2のゼロ電圧スイッチングを実現させるためには、まず励磁電流をスイッチング素子S2の両端電圧をゼロまで下げることができる大きさにする必要がある。さらに、励磁電流によってスイッチング素子S2の両端電圧をゼロまで下げることができるようなスイッチング素子S1、S2を共にオフさせる期間Tdを設ける必要がある。後にオフさせるスイッチング回路1のスイッチング素子S1について、ゼロ電圧スイッチング(ZVS)を実現させる場合も同様である。スイッチング素子S1の両端電圧をゼロまで下げることができるような大きさの励磁電流とスイッチング素子S1、S2を共にオフさせる期間Tdを設ける必要がある。
なお、スイッチング回路1のスイッチング素子S1、S2を共にオフさせる期間Tdを大きな値に設定すると、スイッチング素子S1又はS2の両端電圧がゼロまで下がった後に再度電圧が上昇してしまう、つまりコンデンサC1又はC2がゼロまで放電された後に充電されてしまうことがある。このため、スイッチング素子S1、S2を共にオフさせる期間Tdは、スイッチング素子S1又はS2の両端電圧がゼロまで下がる期間程度とするのが好ましい。また、後にオフさせるスイッチ素子Q1,Q2に並列に接続されるコンデンサの容量の並列コンデンサC1,C2は、スイッチング素子S1、S2内蔵の寄生容量の場合など小さい容量値となり、部品によってはバラツキがある。このため、スイッチング素子S1、S2内蔵の寄生容量に別付けのコンデンサを並列に接続させ、これらの合成容量を上記並列コンデンサC1,C2としてもよい。
次に、図1のコンバータ301の回路図及び図7から図10を用いて、第3端子Ter3及び第4端子Ter4間側に出力される電圧を上述のスイッチング回路2のスイッチング素子S5、S6をオンオフさせる動作で得られる出力電圧よりも低くさせる場合に、スイッチング回路2をフルブリッジの整流回路として機能させる動作について説明する。図7は、この動作でのスイッチング回路1のスイッチング素子S1~S4及びスイッチング回路2のスイッチング素子S5、S6の駆動信号の一例を示す波形図である。図8は、この動作でのスイッチング回路1のスイッチング素子S1~S4の電圧、電流及びトランス11の励磁電流の一例を示す波形図である。図9は、この動作でのスイッチング回路2の逆並列ダイオードD5~D8の電圧、電流の一例を示す波形図である。また、図10は、本発明の第1の実施形態に係るコンバータ301のこの動作について各タイミングで形成される回路図である。なお、図8、図9に示す電流波形では、スイッチング回路1のスイッチング素子S1~S4を順方向に流れる電流をプラスとし、スイッチング回路1のスイッチング素子S1~S4を逆方向に流れる電流及び逆並列ダイオードD5~D8を順方向に流れる電流をマイナスとしている。
この動作の場合は、図1のコンバータ回路は、スイッチング回路2のブリッジ接続回路は逆並列ダイオードD5~D8が導通するフルブリッジの整流回路として機能する。このため、実施形態1のコンバータ301は少なくともスイッチング回路2は逆並列ダイオードD5~D8があればよいので、図7に示すように、スイッチング回路2のスイッチング素子S5及びS6の駆動信号にはオン信号は与えていない。
時刻t21は、組となるスイッチング回路1のスイッチング素子S1及びS4にオン信号にオン信号を与える時点である。このとき、スイッチング回路2のスイッチング素子S5及びS6にはオン信号は与えない。図10(a)に示すように、トランス11の1次巻線11a側では、電流が、第1端子Ter1側から、スイッチ素子Q1、インダクタンス手段L、1次巻線11a、スイッチ素子Q4、第2端子Ter2側に流れる。トランス11の2次巻線11b側では、2次巻線11bから、逆並列ダイオードD5、第3端子Ter3、第4端子Ter4側から、逆並列ダイオードD8を通じて電流が流れる。第1端子Ter1及び第2端子Ter2側から供給される入力電力は、インダクタンス手段Lを介して第3端子Ter3、第4端子Ter4側に供給される。
時刻t22で、例えば、スイッチング回路2の検出手段18で検出された第3端子Ter3、第4端子Ter4間の電圧検出値が目標値に近づくように、制御回路3は、組となるスイッチング回路1のスイッチング素子S1、S4のうち先にオフさせるスイッチング素子S4にオフ信号を与える。このため、図8に示すように、電流値が比較的大きな状態でスイッチ素子Q4がオフするため、スイッチング素子S4のオフ時にスイッチング損失が生じる。本発明では、上記のスイッチング回路2のスイッチング素子S5、S6をオンオフさせる動作で説明したように、スイッチ素子Q4に対して並列コンデンサC4の他に第2コンデンサCbも並列に接続してコンデンサの容量を大きくしている。同様に、スイッチ素子Q3に対して並列コンデンサC3の他に第1コンデンサCaも並列に接続してコンデンサの容量を大きくしている。
このため、時刻t22でスイッチ素子Q4がオフすると、図10(b)に示すように、1次巻線11a側では、オフしたスイッチ素子Q4に並列に接続された並列コンデンサC4及び第2コンデンサCbを充電する方向に、インダクタンス手段L、1次巻線11a、並列コンデンサC4及び第2コンデンサCb、第2端子Ter2、第1端子Ter1側からスイッチ素子Q1を通じて電流が流れる。一方、並列コンデンサC3及び第1コンデンサCaからは、スイッチ素子Q1、インダクタンス手段L、1次巻線11aを通じて放電電流が流れる。先にオフさせるスイッチング回路1のスイッチング素子S4、S3に並列に接続されるコンデンサの容量を大きくし、スイッチング素子S4の両端電圧の上昇を緩やかにさせることで、スイッチング回路1のスイッチング素子S4のオフ時のスイッチング損失を低減させている。
時刻t23で並列コンデンサC3及び第1コンデンサCaの放電、並列コンデンサC4及び第2コンデンサCbの充電が終わると、図10(c)に示すように、スイッチ素子Q3に並列に接続された逆並列ダイオードD3が導通する。1次巻線11a側ではインダクタンス手段Lに蓄積されたエネルギー及びトランス11の励磁電流によって、時刻t5の直前に1次巻線11a、インダクタンス手段Lに流れていた電流と同じ方向に、インダクタンス手段L、1次巻線11aから逆並列ダイオードD3、スイッチ素子Q1を通じて電流が流れる。なお、2次巻線11b側の電流は、時刻t21から継続して2次巻線11b、逆並列ダイオードD5、第3端子Ter3側、第4端子Ter4側、逆並列ダイオードD8を通じて流れている。
時刻t24では、組となるスイッチング回路1のスイッチング素子S1、S4のうち、後にオフさせるスイッチング素子S1の駆動信号をオフ信号にする。スイッチ素子Q1がオフするため、時刻t23の直前に流れていたトランスの励磁電流によって、図10(d)に示すように、1次巻線11aから逆並列ダイオードD3、並列コンデンサC1、インダクタンス手段Lを通じて電流が流れ、並列コンデンサC1を充電する。一方、並列コンデンサC2からは、インダクタンス手段L、1次巻線11a、逆並列ダイオードD3、第1端子Ter1、第2端子Ter2側を通じて放電電流が流れる。このとき、スイッチ素子Q1に電流がまだ流れている状態でオフさせることになるが、先にオフさせたスイッチ素子Q4のときよりも小さい値の電流にすることができる。よって、先にオフさせるスイッチ素子Q4のオフ時と比べて、後からオフさせるスイッチ素子Q1のスイッチング損失を小さくすることができる。
時刻t25で並列コンデンサC1、C2の充放電が終わると、図10(e)に示すように、逆並列ダイオードD2が導通する。1次巻線11a側ではトランス11の励磁電流によって、時刻t25の直前に1次巻線11aに流れていた電流と同じ方向に、1次巻線11aから、逆並列ダイオードD3、第1端子Ter1、第2端子Ter2側、逆並列ダイオードD2、インダクタンス手段Lを通じて電流が流れる。なお、2次巻線11b側の電流は、時刻t21から継続して2次巻線11b、逆並列ダイオードD5、第3端子Ter3側、第4端子Ter4側、逆並列ダイオードD8を通じて流れている。
時刻t26で他方の組となるスイッチング回路1のスイッチング素子S2、S3にオン信号を与える。図10(f)に示すように、1次巻線11a側では、スイッチ素子Q2及びスイッチ素子Q3が順方向に導通し、第1端子Ter1側、スイッチ素子Q3、1次巻線11a、インダクタンス手段L、スイッチ素子Q2、第2端子Ter2側を通じて電流が流れる。1次巻線11aに流れる電流が今までと逆向きになるので、2次巻線11b側では、逆並列ダイオードD6、逆並列ダイオードD7が順方向に導通し、2次巻線11bから、逆並列ダイオードD7、第3端子Ter3、第4端子Ter4側から逆並列ダイオードD6を通じて電流が流れる。図10(a)の場合と同様に、第1端子Ter1、第2端子Ter2間から入力された電力は、インダクタンス手段Lを介して第3端子Ter3、第4端子Ter4側に供給される。
上述のスイッチング回路2のスイッチング素子S5、S6をオンオフさせる動作の場合と同様に、スイッチング回路2のブリッジ接続回路をフルブリッジの整流回路として機能させる動作でも、時刻t26の直前に、スイッチ素子Q2,Q3にそれぞれ並列に接続される逆並列ダイオードD2,D3が導通しているため、図8に示されるように、スイッチング回路1のスイッチング素子S2,S3はオン時にゼロ電圧スイッチングを実現させることができる。
時刻t26後の他方の組となるスイッチング回路1のスイッチング素子S2、S3の動作ついては、上述の組となるスイッチング素子S1、S4の時刻t21から時刻t26と同様に動作させる。すなわち、例えば、第3端子Ter3、第4端子Ter4間の出力電圧が所望の値となるように、制御回路3は、組となるスイッチング素子S2、S3のうち第1コンデンサCaが並列に接続されたスイッチ素子Q3を先にオフさせ、後にスイッチ素子Q2をオフさせる。
上記の第1の実施形態に係るコンバータ301では、制御回路3は、上述のスイッチング回路2のブリッジ接続回路をフルブリッジの整流回路として機能させる動作を行っている場合において、スイッチング回路1のスイッチング素子のパルス幅や周波数を変調させても前記第3端子Ter3、第4端子Ter4間側から出力される電圧の検出値が目標値に近づかない場合は、スイッチング回路2のスイッチング素子S5、S6をオンオフさせる動作に切り替える。逆に、制御回路3は、上述のスイッチング回路2のスイッチング素子S5、S6をオンオフさせる動作を行っている場合において、スイッチング回路2のスイッチング素子S5、S6のパルス幅や周波数を変調させても第3端子Ter3、第4端子Ter4間側から出力される電圧の検出値が目標値に近づかない場合は、スイッチング回路2のブリッジ接続回路をフルブリッジの整流回路として機能させる動作に切り替える。2つの動作を切り替えることで、トランス11の巻数比などの回路定数や負荷条件にとらわれずに、広範囲な入出力電圧電流に対応させることができる。
なお、上述のスイッチング回路2のスイッチング素子S5、S6をオンオフさせる動作の場合と同様に、スイッチング回路2のブリッジ接続回路をフルブリッジの整流回路として機能させる動作でも、スイッチング回路1の組となるスイッチ素子のうち、先にオフさせるスイッチ素子に並列に接続されるコンデンサの容量が、後にオフさせるスイッチ素子に並列に接続されるコンデンサの容量よりも大きくなるようにする。また、後にオフさせるスイッチング回路1のスイッチング素子S1、S2についてゼロ電圧スイッチングを実現させるために、まず励磁電流をスイッチング素子S2又はS1の両端電圧をゼロまで下げることができる大きさにする必要がある。さらに、励磁電流によってスイッチング素子S2又はS1の両端電圧をゼロまで下げることができるようなスイッチング素子S1、S2を共にオフさせる期間Tdを設ける必要がある。
スイッチング回路1のスイッチング素子S1、S2を共にオフさせる期間Tdは、スイッチング素子S1又はS2の両端電圧がゼロまで下がる期間程度とするのが好ましい。また、後にオフさせるスイッチ素子Q1,Q2に並列に接続されるコンデンサの容量の並列コンデンサC1,C2は、第スイッチング素子S1、S2内蔵の寄生容量の場合など小さい容量値となり、部品によってはバラツキがある。このため、スイッチング素子S1、S2内蔵の寄生容量に別付けのコンデンサを並列に接続させ、これらの合成容量を上記並列コンデンサC1,C2としてもよい。
なお、図2、図7では、時刻t8、時刻t26に、スイッチング回路1のスイッチング素子S2、S3の駆動信号であるオン信号を同時に与えており、かつ、スイッチ素子Q2及びスイッチ素子Q3が順方向に導通し始めている動作の一例を示した。しかし、上記の実施形態の動作の一例に限定されることなく、スイッチング素子S2、S3のオン信号を与える時点は同時でなくてもよい。また、スイッチング素子S2、S3のオン信号を与える時点は、逆並列ダイオードD2、D3が導通している期間であってもよい。この場合は、スイッチング素子S2、S3のオン信号を与える時点とスイッチ素子Q2及びスイッチ素子Q3が順方向に導通し始め時点は一致せず、例えば、逆並列ダイオードD2、D3を導通する電流がゼロになってからスイッチ素子Q2及びスイッチ素子Q3を順方向に電流が流れ始める。また、逆方向に電流を流したときのスイッチ素子Q2、Q3の電圧降下が順方向電流を流したときの逆並列ダイオードD2、D3の電圧降下である順電圧よりも小さい場合には、スイッチング素子S2、S3のオン信号を与え、スイッチ素子Q2、Q3を逆方向に導通させてスイッチング素子S2、S3の導通損失を低減させることができる。もう一方の組となるスイッチング回路1のスイッチング素子S1、S4の場合についても同様である。
上記の第1の実施形態では、組となるスイッチング回路1のスイッチング素子S1及びS4、S2及びS3のうち第2レグ13の上下アームのスイッチング素子S4、S3を先にオフさせているが、第1レグ12の上下アームのスイッチング素子S1、S2を先にオフさせてもよい。この場合、第1コンデンサCa、第2コンデンサCbを、先にオフさせるスイッチング素子S1、S2にそれぞれ接続させる。また、先にオフさせるスイッチング回路1のスイッチング素子を、第1レグ12と第2レグ13との上アームのスイッチング素子S1、S3、又は、第1レグ12と第2レグ13との下アームのスイッチング素子S2、S4としてもよい。この場合、第1コンデンサCa、第2コンデンサCbを、先にオフさせるスイッチング素子S1、S3又はスイッチング素子S2、S4にそれぞれ並列に接続させる。
また、上記の第1の実施形態において、図1に示したスイッチング回路2のブリッジ接続回路内で、第3端子Ter3、第4端子Ter4間に接続されるスイッチング素子S5、S6の直列回路と逆並列ダイオードD7,D8の直列回路との位置が入れ替わってもよい。この場合も、第3コンデンサCc、第4コンデンサCdは、オンオフさせるスイッチング回路2のスイッチング素子S5、S6にそれぞれ並列に接続される。また、スイッチング回路2において逆並列ダイオードD7又はD8とスイッチング回路2のスイッチング素子S5又はS6との直列回路をそれぞれ第3端子Ter3、第4端子Ter4間に接続する混合ブリッジ接続の回路構成にしてもよい。この場合も、第3コンデンサCc、第4コンデンサCdは、オンオフさせるスイッチング回路2のスイッチング素子S5、S6にそれぞれ並列に接続させる。
上述のスイッチング回路2のブリッジ接続回路をフルブリッジの整流回路として機能させる動作の説明において、逆並列ダイオードD5、D6が導通する期間に、例えば、図1のスイッチング素子S5、S6にオン信号を与えて、スイッチ素子Q5、Q6を逆方向、すなわち逆並列ダイオードD5、D6の順方向に導通させてもよい。逆方向に電流を流したときのスイッチ素子Q5、Q6の電圧降下が順方向電流を流したときの逆並列ダイオードD5、D6の電圧降下である順電圧よりも小さい場合には、逆並列ダイオードD5、D6の導通損失よりも低減させることができる。同様に、逆並列ダイオードD7、D8を含むスイッチング素子S7、S8又は逆並列ダイオードD7、D8と並列に接続したスイッチング素子S7、S8を用いた場合も、スイッチ素子Q7、Q8を逆方向に導通させて逆並列ダイオードD7、D8の導通損失よりも低減させることができる。なお、上述のコンバータ301において第3端子Ter3及び第4端子Ter4側間に出力される電圧をスイッチング回路2のスイッチング素子S5、S6をオンオフさせる動作で得られる出力電圧よりも低くさせる動作のみに用いる場合は、スイッチング回路2は少なくともフルブリッジの整流回路として動作する逆並列ダイオードD5~D8又は逆並列ダイオードD5~D8の順方向と同じ方向に電流を流せるスイッチング素子を有すればよい。
本発明のコンバータ301は、トランスの1次巻線又は2次巻線側に接続されるインダクタンス手段を用い、スイッチング回路2のスイッチング素子をオンオフさせる動作とスイッチング回路2のブリッジ接続回路をフルブリッジの整流回路として機能させる動作とを実現させることで広範囲な入出力電圧電流に対応させることができる。また、電流が流れている状態でスイッチング素子をオフさせたときに発生するスイッチング損失を低減することができ、組となるスイッチング回路1のスイッチング素子のうちの一方を後からオフさせたときに発生するスイッチング損失を低減することができる。さらに、ゼロ電圧スイッチングを実現させることでスイッチング損失の低減を図ることができる。
(実施形態2)
図1で説明したコンバータ回路は、トランス11を挟み、スイッチング回路2とスイッチング回路1とがミラーに映したような回路構成であるので、双方向コンバータとしても機能する。つまり、制御回路3がスイッチング素子S1~S6を実施形態1で説明したように動作させれば入力側(第1端子Ter1、第2端子Ter2)から出力側(第3端子Ter3、第4端子Ter4)へ電力を移動でき、入力側が第3端子Ter3、第4端子Ter4、出力側が第1端子Ter1、第2端子Ter2となるように、スイッチング素子S3~S8を実施形態1で説明したように動作させれば入力側(第3端子Ter3、第4端子Ter4)から出力側(第1端子Ter1、第2端子Ter2)へ電力を移動できる。
図1で説明したコンバータ回路は、トランス11を挟み、スイッチング回路2とスイッチング回路1とがミラーに映したような回路構成であるので、双方向コンバータとしても機能する。つまり、制御回路3がスイッチング素子S1~S6を実施形態1で説明したように動作させれば入力側(第1端子Ter1、第2端子Ter2)から出力側(第3端子Ter3、第4端子Ter4)へ電力を移動でき、入力側が第3端子Ter3、第4端子Ter4、出力側が第1端子Ter1、第2端子Ter2となるように、スイッチング素子S3~S8を実施形態1で説明したように動作させれば入力側(第3端子Ter3、第4端子Ter4)から出力側(第1端子Ter1、第2端子Ter2)へ電力を移動できる。
本発明では、上述の説明において、励磁電流を適切な大きさにするためにトランス11の1次巻線又は2次巻線に並列に設けられるインダクタンス成分も上述のトランスの励磁インダクタンスに含まれる。また、上述の説明において、トランス11の励磁インダクタンスとこれに並列に設けられるインダクタンス成分とによる合成インダクタンスによって流れる電流も上述の励磁電流に含まれる。トランスの励磁インダクタンスは、トランスの構造において、例えば、コアのギャップ幅、巻線の巻数量、コアの材質などによって調整することができる。
上記の第1、第2の実施形態では、制御回路3は、スイッチング回路2の検出手段18、スイッチング回路1の検出手段19によって検出された電圧値が目標値に近づくようにしているが、用いる検出値は出力電流値や出力電力の他にこれらの組み合わせであってもよい。同様に入力側の電圧、電流又は電力の検出値が目標値に近づくようにしてもよい。なお、一般的に、電力の検出値としては、検出された電圧及び電流を乗算した演算値を用いる。上述の出力される電圧、電流もしくは電力の検出値又は入力される電圧、電流又は電力の検出値には、これらの値にある係数を乗除算したり、ある値を加減算等したりといった演算をして得られた値も含まれる。
本発明は、トランスの1次巻線又は2次巻線側に接続されるインダクタンス手段を用いて、出力側のスイッチング回路2又はスイッチング回路1のスイッチング素子をオンオフさせる動作と出力側のスイッチング回路2又はスイッチング回路1を整流回路として機能させる動作とを実現させることで広範囲な入出力電圧電流に対応させることができる。また、電流が流れている状態でスイッチング素子をオフさせたときに発生するスイッチング損失を低減することができ、組となるスイッチング回路1のスイッチング素子のうちの一方を後からオフさせたときに発生するスイッチング損失を低減することができる。さらに、ゼロ電圧スイッチングを実現させることでスイッチング損失の低減を図ることができる。
(実施形態3)
本実施形態では、図1の回路を持つコンバータ301(双方向コンバータ)における追加動作(低入力スイッチング制御)を説明する。なお、本説明は2つの端子(Ter1及びTer2)を入力側、2つの端子(Ter3及びTer4)を出力側として説明するが、トランス11に対して回路構成が対称なので入力と出力を逆にしても同様に動作する。
本実施形態では、図1の回路を持つコンバータ301(双方向コンバータ)における追加動作(低入力スイッチング制御)を説明する。なお、本説明は2つの端子(Ter1及びTer2)を入力側、2つの端子(Ter3及びTer4)を出力側として説明するが、トランス11に対して回路構成が対称なので入力と出力を逆にしても同様に動作する。
制御回路3は、一方の前記スイッチング回路(1)の前記2つの端子(Ter1&Ter2)間側から入力される電圧、電流又は電力の検出値が一定基準を下回った時に、一方の前記スイッチング回路(1)における前記第1レグ(12)の前記スイッチング素子(S1/S2)のオンと同時に他方の前記スイッチング回路(2)において前記第2レグ(24)の上アームもしくは下アームの前記スイッチング素子(S6/S5)と前記第1レグ(25)の下アームもしくは上アームの前記スイッチング素子(S7/S8)をオンさせ、且つ他方の前記スイッチング回路(2)において前記第2レグ(24)の前記スイッチング素子(S6/S5)をオフさせる前に、前記第1レグ(25)の前記スイッチング素子(S7/S8)をオフさせる低入力スイッチング制御を行う。
図11から図14は、制御回路3が行うスイッチング制御を説明する図である。図11は、2つの端子(Ter1及びTer2)に入力される入力電流などの検出値が所定値以上である定常時での各スイッチを駆動する波形図(図2と同じ)である。なお、スイッチング周波数は、スイッチング素子S1又はS2がオンした時刻からオフした後に再度オンとなる時刻までの1周期Ttの逆数であり、例えば、定常時のスイッチング周波数は50KHzである。
本コンバータ301は、制御回路3が定常時には図11のように各スイッチを駆動している。制御回路3は、スイッチング回路1の検出手段19が検出した2つの端子(Ter1及びTer2)への入力電圧を監視し、一方の前記スイッチング回路(1)の前記組となるスイッチング素子(S1&S4/S3&S2)と他方の前記スイッチング回路(2)の前記第2レグ(24)の前記スイッチング素子(S6/S5)がオン状態にあるエネルギー遷移期間(Tp)を調整する前記エネルギー遷移スイッチング制御を行う。
例えば、前記制御回路(3)は、
一方の前記スイッチング回路(1)の前記2つの端子(Ter1&Ter2)間側から入力される電圧が低下し、一方の前記スイッチング回路(1)が接続される側の前記トランス(11)の巻線(11a)に流れる電流値Itrが所定値を満たせない場合、前記エネルギー遷移スイッチング制御として、
前記エネルギー遷移期間(Tp)が長くなるように、他方の前記スイッチング回路(2)の前記第2レグ(13)の前記スイッチング素子(S6/S5)がオン/オフする周期の位相をずらす位相制御(図11から図12)、さらに他方の前記スイッチング回路(2)の前記第2レグ(13)の前記スイッチング素子(S6/S5)がオンする時間T2を調整する時間制御(図12から図13にかけて時間T2がT2’へ延ばす。)を行う。
一方の前記スイッチング回路(1)の前記2つの端子(Ter1&Ter2)間側から入力される電圧が低下し、一方の前記スイッチング回路(1)が接続される側の前記トランス(11)の巻線(11a)に流れる電流値Itrが所定値を満たせない場合、前記エネルギー遷移スイッチング制御として、
前記エネルギー遷移期間(Tp)が長くなるように、他方の前記スイッチング回路(2)の前記第2レグ(13)の前記スイッチング素子(S6/S5)がオン/オフする周期の位相をずらす位相制御(図11から図12)、さらに他方の前記スイッチング回路(2)の前記第2レグ(13)の前記スイッチング素子(S6/S5)がオンする時間T2を調整する時間制御(図12から図13にかけて時間T2がT2’へ延ばす。)を行う。
具体的には、制御回路3は、入力電流などの検出値の低下を検知すると、図11から図12のようにスイッチング素子(S5、S6)の位相を遅らせ(図面上右側へずらす)、スイッチング素子(S1、S4及びS6)が同時にオン、スイッチング素子(S2、S3及びS5)が同時にオンする時間Tpを長くするように位相制御を行う。つまり、入力電流が低下しても位相制御で時間Tpを長くすることでスイッチング回路1からスイッチング回路2へ遷移するエネルギーの減少を防ぐとともに、スイッチング素子(S1、S2)のZVSを実現するためのトランス11の一次側を流れる電流値Itrの低下を防ぐことができる(図6(a)又は(h)参照)。時刻t6において2つの端子(Ter1、Ter2)からの入力電流を利用して並列コンデンサ(C1、C2)の充放電を行いZVSを実現する。)。
ここで、スイッチング素子S5、S6の位相制御は、スイッチング素子(S2、S3又はS1、S4)がオンになる時刻(t1又はt8)まで遅らせることが可能である。スイッチング素子S5、S6の位相を最大限まで遅らせた後、それでもなお入力電流値などが目標値に不足していることを検知すると、制御回路3は、図12から図13のようにスイッチング素子(S5、S6)をオンする時間T2をT2’に延長し、時間Tpを長くするように制御を行う。つまり、入力電流がさらに低減しても時間Tpを長くすることでスイッチング回路1からスイッチング回路2へ遷移するエネルギーの減少を防ぐとともに、ZVSを実現するためのトランス11の一次側を流れる電流値Itrの低下を防ぐことができる。
このように、エネルギー遷移スイッチング制御では、スイッチング素子(S5、S6)を適切なタイミングと期間でオンし、トランス11の2次側を短絡させることで、インダクタンス手段Lに入力電圧を印加させて電流値Itrを増加させる。
ここで、スイッチング素子S5、S6の時間制御で時間Tpをスイッチング素子(S2、S3)がオンになる時間(図11から図13において時刻t1からt4までの時間)まで長くすることが可能である。時間T2’を延長することは可能であるが、スイッチング素子(S2、S3)がオンになる時間(t1-t4)が変わらないので、時間Tpをそれ以上に延ばすことはできない。なお、後述するように時間T2(T2’)には最適値が存在する。
このため、制御回路3は、上述のエネルギー遷移スイッチング制御を行っても前記電流値Itrが前記所定値を満たせない場合、前記低入力スイッチング制御(図14)を行う。
具体的には、制御回路3は、さらに入力電流の低下を検知すると、図14のように、スイッチング素子(S2、S3及びS5)が同時にオン、スイッチング素子(S1、S4及びS6)が同時にオンする時刻(t1又はt8)に、常時オフであったスイッチング素子(S8、S7)をオンする。スイッチング素子(S8、S7)をオンする時間T3については後述する。
図15は、低入力スイッチング制御を行わない場合の電流値Itrを説明する図である。横軸は時間、縦軸は電流値Itrである。前述のように、コンバータ301は、このトランス11の1次側の電流を利用し、時刻t6からt7の間でスイッチング素子(S1/S2)の並列コンデンサ(C1/C2)の電荷を減少させることで時刻t8のZVSを実現している。入力電圧が極端に低く(例えば0V)なると、インダクタンス手段Lに印加される電圧も低くなるため、図15のようにスイッチング素子(S5、S6)の位相制御及び時間制御を行って時間Tpを長く(点線)しても電流値Itrを増加させることは困難、すなわちZVSが困難となる。
そこで、本実施形態のように、例えば、トランス11の1次側のスイッチング素子(S2、S3)、及び2次側のスイッチング素子S5が同時にオンしている時間Tpにスイッチング素子S8をオンする低入力スイッチング制御を行う。具体的には、図6(g)と図6(h)との間でスイッチング素子S8をT3の時間だけオンとし、図21の回路状態を形成する。このように制御すると、2つの端子(Ter3、Ter4)に生じている出力電圧Voがトランス11の2次側に印加され、その出力電圧Voの1次側換算値と2つの端子(Ter1&Ter2)から入力される入力電圧Vinとの加算値(VL=Vin+Vo)がインダクタンス手段Lに印加される。このため、トランス11の電流値Itrの傾き(増加率)を図15に対して大きくすることができる。増加させることができる(図16、図21)。低入力スイッチング制御を行わない図15に対し、低入力スイッチング制御を行う図16は、時間T3の間で電流値Itrを大きく増加させることができる。このように、本実施形態では、スイッチング素子(S1、S2)の並列コンデンサ(C1、C2)の電荷を十分に減少させ、ZVSするために必要な電流値Itrの値xを確保することができる。
一方、時刻t2(時間T2)でスイッチング素子S5がオフすると、時間T3の間に電流値Itrの上昇した分が残電流となる。この残電流分は無効電流となり損失を大きくすることになる。残電流(無効電流)を減少し損失を小さくするという観点では、並列コンデンサC5及びコンデンサCcの放電時間を延ばすためスイッチング素子S5を早くオフ(時間T2を短く)することが望ましい。
すなわち、時間T2と時間T3には入力電流の増加と損失の発生というトレードオフの関係があり、所望の入力電流を得るための最適な時間T2が存在する。
ここで、図17から図19を用いて時間T2(T2’)の最適値について説明する。図17から図19は、スイッチング素子(S1、S2)を流れる電流波形(スイッチ素子(Q1、Q2)のそれぞれに並列する逆並列ダイオード(D1、D2)と並列コンデンサ(
C1、C2)を含む電流波形)を説明する図である。横軸は時間、縦軸はスイッチ素子(S1、S2)を流れる電流値Iswである。図17は時間T2(T2’)が最適である場合、図18は時間T2(T2’)が短い場合、図19は時間T2(T2’)が長すぎる場合の電流波形図である。
ここで、図17から図19を用いて時間T2(T2’)の最適値について説明する。図17から図19は、スイッチング素子(S1、S2)を流れる電流波形(スイッチ素子(Q1、Q2)のそれぞれに並列する逆並列ダイオード(D1、D2)と並列コンデンサ(
C1、C2)を含む電流波形)を説明する図である。横軸は時間、縦軸はスイッチ素子(S1、S2)を流れる電流値Iswである。図17は時間T2(T2’)が最適である場合、図18は時間T2(T2’)が短い場合、図19は時間T2(T2’)が長すぎる場合の電流波形図である。
最適な時間T2(T2’)は次のように計算される。
まず、スイッチング素子(S1、S2)をZVSするために必要な電流値Itrを電流値xとして設定する。電流値xはスイッチング素子(S1、S2)の種類やコンバータの仕様によって決定される。
まず、スイッチング素子(S1、S2)をZVSするために必要な電流値Itrを電流値xとして設定する。電流値xはスイッチング素子(S1、S2)の種類やコンバータの仕様によって決定される。
そして、前記制御回路3は、前記低入力スイッチング制御において、他方の前記スイッチング回路2の前記第2レグ24の前記スイッチング素子(S6/S5)をオンさせる期間T2を数1で設定する。
である。
また、
T1は一方の前記スイッチング回路1の前記第2レグ13のスイッチング素子(S3/S4)をオンさせる期間、
Ttは一方の前記スイッチング回路1におけるスイッチング周期、
T3は他方の前記スイッチング回路2の前記第1レグ12の前記スイッチング素子(S7/S8)をオンさせる期間、
Viは一方の前記スイッチング回路1の前記2つの端子(Ter1&Ter2)間側から入力される電圧、
Voは他方の前記スイッチング回路2の前記2つの端子(Ter3&Ter4)間側から出力される電圧、
n1及びn2はそれぞれ前記トランス11の前記1次巻線11a及び前記2次巻線11bの巻き数、
Lは前記インダクタンス手段Lのインダクタンス
である。
また、
T1は一方の前記スイッチング回路1の前記第2レグ13のスイッチング素子(S3/S4)をオンさせる期間、
Ttは一方の前記スイッチング回路1におけるスイッチング周期、
T3は他方の前記スイッチング回路2の前記第1レグ12の前記スイッチング素子(S7/S8)をオンさせる期間、
Viは一方の前記スイッチング回路1の前記2つの端子(Ter1&Ter2)間側から入力される電圧、
Voは他方の前記スイッチング回路2の前記2つの端子(Ter3&Ter4)間側から出力される電圧、
n1及びn2はそれぞれ前記トランス11の前記1次巻線11a及び前記2次巻線11bの巻き数、
Lは前記インダクタンス手段Lのインダクタンス
である。
時間T2が適切である場合、スイッチング素子(S1又はS2)には次のように電流が流れる(ここではスイッチング素子S1について説明する。)。時刻t6(横軸最左のt6)にてスイッチ素子Q2がオフとなると同時に並列コンデンサC1から放電(並列コンデンサC2は充電)が始まる(電流波形のスパイク部分A01)。並列コンデンサC1の容量が小さいため、並列コンデンサC1の放電が完了すると逆並列ダイオードD1に電流が流れ始める(同じく電流波形のスパイク部分A01)。なお、この時刻はt7(図6(g)のように電流が流れている時間)であるが、図17ではその記載を省略している。この電流がゼロになるまでにスイッチ素子Q1をオンする(時刻t1=t8;時間Td終了)。時刻t1にはスイッチ素子Q7もオンとなるため時間T3が始まる。時間T3の間は2つの端子(Ter3、Ter4)の電圧がトランス11の2次側に印加され、その出力電圧の1次側換算値と2つの端子(Ter1&Ter2)から入力される入力電圧との加算値がインダクタンス手段Lに印加されるため、電流値Itrを増加し、スイッチング素子S1を流れる電流Iswも増加する。時間T3の後はスイッチ素子Q7がオフとなり、時間T3の間は2つの端子(Ter3、Ter4)の電圧がトランス11の2次側に印加することが終了するため、スイッチング素子S1を流れる電流Iswの増加は小さくなる(場合によっては増加しないこともある。)。
時刻t4で先にオフするスイッチ素子Q4をオフし、その後、時刻t2でスイッチ素子Q6もオフする。時刻t2後はインダクタンス手段Lがエネルギーを放出していくので、電流値Itrが減少し、スイッチング素子S1を流れる電流Iswも減少する。そして、時刻t6でスイッチ素子Q1がオフすると同時に並列コンデンサC1に電流が流れ始めるが、並列コンデンサC1の容量が小さいためすぐに充電が完了し、スイッチング素子S1を流れる電流Iswはゼロとなる(電流波形のA02部分)。なお、この時刻はt7であるが、図17ではその記載を省略している。
時間T3が長く、数1のように計算される時間T2が短くなると、図18のようにスイッチ素子Q1/Q2の切り替え直前に電流Iswが逆方向に流れること(部分A1)になり、ZVSが実現できなくなる。一方、時間T3が短く、数1のように計算される時間T2が長くなると、図19のように電流がゼロになる前にスイッチ素子Q1/Q2がオフする(部分A2)ことになり、スイッチング損失が大きくなる。さらに、その電流が他方のスイッチ素子Q2/Q1のオンした後に逆向きの電流となって流れる(部分A3)ため、2つの端子(Ter1&Ter2)間側から入力される電流が減少することになる。
このように、数1で時間T2の値の最大値を算出することで、スイッチング素子(S1、S2)のオン時のZVSに必要な電流値xを確保しつつ、オフ時の電流値が大きくなり過ぎない最適な時間T2を設定できる。
具体的には、入力電流が低下した場合、制御回路3は、次のようにスイッチング素子を制御している。
制御回路3は、入力電流を増加させるためスイッチング素子(S5、S6)の制御として、まずは駆動信号のパルス幅固定で駆動信号の位相を進める(図11から図12)。そして、制御回路3は、スイッチング素子(S5、S6)をオンするタイミングがスイッチング素子(S1、S2)をオンするタイミングと同じぐらいになるところで位相を固定し、パルス幅を広げる(図13)。さらに、制御回路3は、パルス幅の時間T2が算出した値Tcaに達した場合、スイッチング素子(S7、S8)に駆動信号をあたえ、時間T3を作り、低入力スイッチング制御を開始する(図14)。ここで、値Tcaは数1の条件2(T3=0)で計算された時間T2である。
数1の条件2の下、時間T3が拡大すると時間T2も拡大する。ここで、拡大してきた時間T3が数1の条件1を満たすようになるとT3’=T3として時間T2を算出することになる。制御回路3は、図17の状態を維持できるように数1を計算し続け、状況によって時間T2とT3は短縮や拡大をする。
制御回路3は、入力電流を増加させるためスイッチング素子(S5、S6)の制御として、まずは駆動信号のパルス幅固定で駆動信号の位相を進める(図11から図12)。そして、制御回路3は、スイッチング素子(S5、S6)をオンするタイミングがスイッチング素子(S1、S2)をオンするタイミングと同じぐらいになるところで位相を固定し、パルス幅を広げる(図13)。さらに、制御回路3は、パルス幅の時間T2が算出した値Tcaに達した場合、スイッチング素子(S7、S8)に駆動信号をあたえ、時間T3を作り、低入力スイッチング制御を開始する(図14)。ここで、値Tcaは数1の条件2(T3=0)で計算された時間T2である。
数1の条件2の下、時間T3が拡大すると時間T2も拡大する。ここで、拡大してきた時間T3が数1の条件1を満たすようになるとT3’=T3として時間T2を算出することになる。制御回路3は、図17の状態を維持できるように数1を計算し続け、状況によって時間T2とT3は短縮や拡大をする。
(実施例)
実施形態1から3で説明したコンバータ301は、図20の回生機能付き電子負荷42の双方向DC-DCコンバータ43として利用できる。コンバータ301の出力側(例えば、2つの端子(Ter3&Ter4))に双方向インバータ44を接続する。この構成により、双方向DC-DCコンバータ43と双方向インバータ44の接続部の電圧Vlinkを被試験装置41の電圧にかかわらず、双方向インバータ44によって十分に高い電圧にすることができる。このため、電子負荷42として動作する際に被試験装置41の電圧が0Vであってもインダクタンス手段Lに十分に高い電圧であるVlinkを印加できるため、被試験装置41から所定の入力電流を電子負荷42に流すことが可能である。
実施形態1から3で説明したコンバータ301は、図20の回生機能付き電子負荷42の双方向DC-DCコンバータ43として利用できる。コンバータ301の出力側(例えば、2つの端子(Ter3&Ter4))に双方向インバータ44を接続する。この構成により、双方向DC-DCコンバータ43と双方向インバータ44の接続部の電圧Vlinkを被試験装置41の電圧にかかわらず、双方向インバータ44によって十分に高い電圧にすることができる。このため、電子負荷42として動作する際に被試験装置41の電圧が0Vであってもインダクタンス手段Lに十分に高い電圧であるVlinkを印加できるため、被試験装置41から所定の入力電流を電子負荷42に流すことが可能である。
(他の実施形態)
本発明の電気回路において、接続点とは電気的に接続されて同電位にある部位を言い、物理的に接続された点を言うものではない。また、本発明のコンバータ及び双方向コンバータにおける各部の構成、構造、数、配置、形状、材質などに関しては、上記具体例に限定されず、当業者が適宜選択的に採用したものも、本発明の要旨を包含する限り、本発明の範囲に包含される。
本発明の電気回路において、接続点とは電気的に接続されて同電位にある部位を言い、物理的に接続された点を言うものではない。また、本発明のコンバータ及び双方向コンバータにおける各部の構成、構造、数、配置、形状、材質などに関しては、上記具体例に限定されず、当業者が適宜選択的に採用したものも、本発明の要旨を包含する限り、本発明の範囲に包含される。
より具体的には、例えば、半導体素子として記号により例示したものなどは、これら特定の電気素子には限定されず、同様の機能または作用を有する単一の電気素子あるいは複数の電気素子を含む電気回路として構成することができ、これらすべての変形は、本発明の範囲に包含される。同様に、ダイオード、コンデンサ、スイッチング素子をはじめとする各回路素子の数や配置関係などについても、当業者が適宜設計変更したものは本発明の範囲に包含される。
Ter1:第1端子
Ter2:第2端子
Ter3:第3端子
Ter4:第4端子
1、2:スイッチング回路
3:制御回路
11:トランス
12:第1レグ(スイッチング回路1の第1レグ)
13:第2レグ(スイッチング回路1の第2レグ)
24:第3レグ(スイッチング回路2の第2レグ)
25:第4レグ(スイッチング回路2の第1レグ)
16、17:コンデンサ
18:スイッチング回路2の検出手段
19:スイッチング回路1の検出手段
41:被試験装置
42:回生機能付き電子負荷
43:双方向DC-DCコンバータ
44:双方向インバータ
S1~S4:スイッチング回路1のスイッチング素子
Q1~Q4:スイッチ素子
D1~D4:逆並列ダイオード
C1~C4:並列コンデンサ
D5~D8:逆並列ダイオード
S5~S8:スイッチング回路2のスイッチング素子
Q5~Q8:スイッチ素子
C5~C8:並列コンデンサ
Ca:スイッチング回路1の第1コンデンサ
Cb:スイッチング回路1の第2コンデンサ
Cc:スイッチング回路2の第1コンデンサ(「第3コンデンサ」と説明する場合もある。)
Cd:スイッチング回路2の第2コンデンサ(「第4コンデンサ」と説明する場合もある。)
L:インダクタンス手段
Ter2:第2端子
Ter3:第3端子
Ter4:第4端子
1、2:スイッチング回路
3:制御回路
11:トランス
12:第1レグ(スイッチング回路1の第1レグ)
13:第2レグ(スイッチング回路1の第2レグ)
24:第3レグ(スイッチング回路2の第2レグ)
25:第4レグ(スイッチング回路2の第1レグ)
16、17:コンデンサ
18:スイッチング回路2の検出手段
19:スイッチング回路1の検出手段
41:被試験装置
42:回生機能付き電子負荷
43:双方向DC-DCコンバータ
44:双方向インバータ
S1~S4:スイッチング回路1のスイッチング素子
Q1~Q4:スイッチ素子
D1~D4:逆並列ダイオード
C1~C4:並列コンデンサ
D5~D8:逆並列ダイオード
S5~S8:スイッチング回路2のスイッチング素子
Q5~Q8:スイッチ素子
C5~C8:並列コンデンサ
Ca:スイッチング回路1の第1コンデンサ
Cb:スイッチング回路1の第2コンデンサ
Cc:スイッチング回路2の第1コンデンサ(「第3コンデンサ」と説明する場合もある。)
Cd:スイッチング回路2の第2コンデンサ(「第4コンデンサ」と説明する場合もある。)
L:インダクタンス手段
Claims (4)
- 1次巻線と2次巻線とを有するトランスと、
逆並列ダイオードと並列コンデンサとがそれぞれ並列に接続されたスイッチ素子を有するスイッチング素子を上下アームとして2つの端子との間にそれぞれ並列に接続された第1レグと第2レグと、前記第1レグもしくは第2レグの上下アームの一方のスイッチング素子又は前記第1レグ及び第2レグの上アームもしくは下アームの一方のスイッチング素子に並列に接続される第1コンデンサと、前記第1レグもしくは第2レグの上下アームの他方のスイッチング素子又は前記第1レグ及び第2レグの上アームもしくは下アームの他方のスイッチング素子に並列に接続される第2コンデンサとを有し、それぞれ前記トランスの前記1次巻線側及び前記トランスの前記2次巻線側に接続される2つのスイッチング回路と、
前記トランスの前記1次巻線側又は前記2次巻線側で、前記第1レグの上下アームの接続点側と前記第2レグの上下アームの接続点側との間に前記1次巻線 又は前記2次巻線を介して接続されるインダクタンス手段と、
前記スイッチング回路のスイッチング制御を行う制御回路と
を備え、
前記制御回路の前記スイッチング制御には、
ゼロボルトスイッチング制御と、エネルギー遷移スイッチング制御と、前記エネルギー遷移スイッチング制御とともに行う低入力スイッチング制御とが含まれ、
前記ゼロボルトスイッチング制御は、
一方の前記スイッチング回路に対し、前記第1又は第2レグの上アームのスイッチング素子と前記第2又は第1レグの下アームのスイッチング素子とを組にして交互にオンオフさせて前記2つの端子側から入力される直流を交流に変換させて前記スイッチング回路から出力させ、前記組となるスイッチング素子を交互にオンオフ制御するにあたり、オン状態にある前記組となる前記第1又は第2レグの上アームのスイッチング素子と前記第2又は第1レグの下アームのスイッチング素子のうち、前記第1コンデンサ又は前記第2コンデンサが並列に接続された前記スイッチング素子を先にオフさせること、
前記エネルギー遷移スイッチング制御は、
他方の前記スイッチング回路の前記2つの端子間側から出力される電圧、電流もしくは電力の検出値又は一方の前記スイッチング回路 の前記2つの端子間側から入力される電圧、電流又は電力の検出値が目標値に近づくように、一方の前記スイッチング回路において前記組となるスイッチング素子がオン状態にある期間に前記2つの端子側から入力されるエネルギーを前記インダクタンス手段に蓄積させるように他方の前記スイッチング回路の前記第2レグの前記スイッチング素子を順方向に導通させ、前記先にオフさせる一方の前記スイッチング回路のスイッチング素子をオフする前に前記順方向に導通させていた他方の前記スイッチング回路 の前記第2レグのスイッチング素子をオフさせること、及び
前記低入力スイッチング制御は、
一方の前記スイッチング回路 の前記2つの端子間側から入力される電圧、電流又は電力の検出値が一定基準を下回った時に、一方の前記スイッチング回路における前記第1レグの前記スイッチング素子のオンと同時に他方の前記スイッチング回路において前記第2レグの上アームもしくは下アームの前記スイッチング素子と前記第1レグの下アームもしくは上アームの前記スイッチング素子をオンさせ、且つ他方の前記スイッチング回路において前記第2レグの前記スイッチング素子をオフさせる前に、前記第1レグの前記スイッチング素子をオフさせること、
を特徴とするコンバータ。
- 前記制御回路が行う前記エネルギー遷移スイッチング制御は、
一方の前記スイッチング回路の前記組となるスイッチング素子と他方の前記スイッチング回路の前記第2レグの前記スイッチング素子がオン状態にあるエネルギー遷移期間を調整する制御であることを特徴とする請求項1に記載のコンバータ。 - 前記制御回路は、
一方の前記スイッチング回路の前記2つの端子間側から入力される電圧、電流又は電力が低下し、一方の前記スイッチング回路が接続される側の前記トランスの巻線に流れる電流値Itrが所定値を満たせない場合、前記エネルギー遷移スイッチング制御として、
前記エネルギー遷移期間が長くなるように、他方の前記スイッチング回路の前記第2レグの前記スイッチング素子がオン/オフする周期の位相をずらす位相制御、さらに他方の前記スイッチング回路の前記第2レグの前記スイッチング素子がオンする時間を調整する時間制御を行い、
前記エネルギー遷移スイッチング制御を行っても前記電流値Itrが前記所定値を満たせない場合、前記低入力スイッチング制御を行うこと
を特徴とする請求項2に記載のコンバータ。 - 前記制御回路は、
前記低入力スイッチング制御において、他方の前記スイッチング回路の前記第2レグの前記スイッチング素子をオンさせる期間T2を数1で設定することを特徴とする請求項1から3のいずれかに記載のコンバータ。
また、
T1は一方の前記スイッチング回路の前記第2レグのスイッチング素子をオンさせる期間、
Ttは一方の前記スイッチング回路におけるスイッチング周期、
T3は他方の前記スイッチング回路の前記第1レグの前記スイッチング素子をオンさせる期間、
Viは一方の前記スイッチング回路の前記2つの端子間側から入力される電圧、
Voは他方の前記スイッチング回路の前記2つの端子間側から出力される電圧、
n1及びn2はそれぞれ前記トランスの前記1次巻線 及び前記2次巻線の巻き数、
Lは前記インダクタンス手段のインダクタンス
である。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014075944A (ja) | 2012-10-05 | 2014-04-24 | Origin Electric Co Ltd | 双方向コンバータ |
JP2014239579A (ja) | 2013-06-06 | 2014-12-18 | 三菱電機株式会社 | Dc/dcコンバータおよびバッテリ充放電装置 |
WO2016125374A1 (ja) | 2015-02-02 | 2016-08-11 | 三菱電機株式会社 | Dc/dcコンバータ |
JP2017127049A (ja) | 2016-01-12 | 2017-07-20 | ニチコン株式会社 | 双方向絶縁型dc/dcコンバータ |
JP2018061336A (ja) | 2016-10-05 | 2018-04-12 | ニチコン株式会社 | 双方向絶縁型dc/dcコンバータ |
JP2018157643A (ja) | 2017-03-16 | 2018-10-04 | オリジン電気株式会社 | 多入力コンバータ及び双方向コンバータ |
-
2023
- 2023-03-13 JP JP2023038538A patent/JP7506785B1/ja active Active
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