JP7441368B1 - Ｄｃ／ｄｃコンバータ - Google Patents

Abstract

【課題】回路の大型化とコストアップを生じることなく損失を低減できる同期整流制御を実現できるＤＡＢ方式のＤＣ／ＤＣコンバータを提供することを目的とする。【解決手段】本発明に係るコンバータの制御回路３は、ＤＡＢ方式のスイッチング動作時に、スイッチング回路２に対し、スイッチング回路１の第１又は第２コンデンサ（Ｃａ／Ｃｂ）が並列に接続されていない上アーム又は下アームのスイッチング素子（Ｓ１／Ｓ２）をオンするタイミングに基づいて、スイッチング回路２の第１又は第２コンデンサ（Ｃｃ／Ｃｄ）が並列に接続されていない下又は上アームのスイッチング素子（Ｓ８／Ｓ７）をオンし、スイッチング素子（Ｓ８／Ｓ７）のオフタイミングをスイッチング回路１の第１又は第２コンデンサ（Ｃａ／Ｃｂ）が並列に接続されていない上又は下アームのスイッチング素子（Ｓ１／Ｓ２）をオフするより先とする、同期整流制御を行う。【選択図】図１１

Description

本開示は、ＤＡＢ（Ｄｕａｌ Ａｃｔｉｖｅ Ｂｒｉｄｇｅ）方式のＤＣ／ＤＣコンバータに関する。

入力側と出力側をトランスで絶縁するＤＣ／ＤＣコンバータにおいて、２次側のスイッチ素子に同期整流制御を適用するとき、同期整流制御を適用するスイッチング素子のボディダイオードに流れる電流を検出し、その値がある閾値を上回った場合にゲート（スイッチ素子）をオン、下回った場合にゲート（スイッチ素子）をオフする方式が一般的である（例えば、特許文献１を参照。）。

特許第５８１８２３５号 特開２０１４－０７５９４４号公報

ＤＣ／ＤＣコンバータには、双方向に電力変換が可能なＤＡＢ方式のＤＣ／ＤＣコンバータが存在する（例えば、特許文献２を参照。）。このようなＤＡＢ方式のＤＣ／ＤＣコンバータに同期整流制御を適用することが考えられる。ここで、同期整流制御を行うために特許文献１のようにボディダイオードに流れる電流を検出するための専用回路をＤＡＢ方式のＤＣ／ＤＣコンバータに設けようとした場合、回路の大型化とコストアップが生じることになる。
さらに、電流検出方式の同期整流制御の場合、電流検出の閾値を低く設定したほうがスイッチング素子のボディダイオードに電流が流れる期間が短くなり損失を低減できるが、電流検出の遅延によりゲートのオフタイミングに遅れが発生する可能性もある。このため、電流検出遅延を考慮し、電流検出の閾値を低く設定することに限界があり、整流動作における損失をより低減することが困難という課題もある。

そこで、本発明は、上記課題を解決するために、回路の大型化とコストアップを生じることなく整流動作における損失を低減できる同期整流制御を実現できるＤＡＢ方式のＤＣ／ＤＣコンバータを提供することを目的とする。

上記目的を達成するために、本発明に係るＤＣ／ＤＣコンバータは、同期整流に使用するスイッチング素子のオンオフタイミングを他のスイッチング素子をオンオフさせる信号や入出力電圧の計測値を利用して決定することとした。

具体的には、本発明に係るＤＣ／ＤＣコンバータは、
１次巻線と２次巻線とを有するトランス（１１）と、
逆並列ダイオード（Ｄ１－Ｄ４）と並列コンデンサ（Ｃ１－Ｃ４）とがそれぞれ並列に接続されたスイッチ素子（Ｑ１－Ｑ４）を有するスイッチング素子（Ｓ１－Ｓ４）を上下アームとして２つの端子（Ｔｅｒ１＆Ｔｅｒ２）との間にそれぞれ並列に接続された第１レグ（１２）と第２レグ（１３）と、前記第１レグもしくは第２レグ（１２／１３）の上下アームの一方のスイッチング素子（Ｓ１／Ｓ２／Ｓ３／Ｓ４）又は前記第１レグ及び第２レグ（１２＆１３）の上アームもしくは下アームの一方のスイッチング素子（Ｓ１／Ｓ２／Ｓ３／Ｓ４）に並列に接続される第１コンデンサ（Ｃａ）と、前記第１レグもしくは第２レグ（１２／１３）の上下アームの他方のスイッチング素子（Ｓ１／Ｓ２／Ｓ３／Ｓ４）又は前記第１レグ及び第２レグ（１２＆１３）の上アームもしくは下アームの他方のスイッチング素子（Ｓ１／Ｓ２／Ｓ３／Ｓ４）に並列に接続される第２コンデンサ（Ｃｂ）とを有し、それぞれ前記トランスの前記１次巻線（１１ａ）側及び前記トランスの前記２次巻線（１１ｂ）側に接続される２つのスイッチング回路（１＆２）と、
前記トランスの前記１次巻線（１１ａ）側又は前記２次巻線（１１ｂ）側で、前記第１レグ（１２）の上下アームの接続点側と前記第２レグ（１３）の上下アームの接続点側との間に前記１次巻線（１１ａ） 又は前記２次巻線（１１ｂ）を介して接続されるインダクタンス手段（Ｌ）と、
前記スイッチング回路（１＆２）のスイッチング制御を行う制御回路（３）と、
前記制御回路は、
一方の前記スイッチング回路（１／２）に対し、前記第１又は第２レグ（１２／１３）の上アームのスイッチング素子（Ｓ１／Ｓ３）と前記第２又は第１レグ（１３／１２）の下アームのスイッチング素子（Ｓ４／Ｓ２）とを組にして交互にオンオフさせて前記２つの端子（Ｔｅｒ１＆Ｔｅｒ２）側から入力される直流を交流に変換させて前記スイッチング回路（１／２）から出力させ、前記組となるスイッチング素子（Ｓ１＆Ｓ４／Ｓ３＆Ｓ２）を交互にオンオフ制御するにあたり、オン状態にある前記組となる前記第１又は第２レグ（１２／１３）の上アームのスイッチング素子（Ｓ１／Ｓ３）と前記第２又は第１レグ（１３／１２）の下アームのスイッチング素子（Ｓ４／Ｓ２）のうち、前記第１コンデンサ又は前記第２コンデンサ（Ｃａ／Ｃｂ）が並列に接続された前記スイッチング素子（Ｓ３／Ｓ４）を先にオフする、ゼロボルトスイッチング制御と、
他方の前記スイッチング回路（２／１）に対し、一方の前記スイッチング回路（１／２）の前記第１コンデンサ又は前記第２コンデンサ（Ｃａ／Ｃｂ）が並列に接続されていない上アーム又は下アームの前記スイッチング素子（Ｓ１／Ｓ２）をオンするタイミングに基づいて、他方の前記スイッチング回路（２／１）の前記第１コンデンサ又は前記第２コンデンサ（Ｃａ／Ｃｂ［Ｃｃ／Ｃｄ］）が並列に接続されていない下アーム又は上アームの前記スイッチング素子（Ｓ２／Ｓ１［Ｓ８／Ｓ７］）をオンし、当該スイッチング素子（Ｓ２／Ｓ１［Ｓ８／Ｓ７］）のオフタイミングを一方の前記スイッチング回路（１／２）の前記第１コンデンサ又は前記第２コンデンサ（Ｃａ／Ｃｂ）が並列に接続されていない上アーム又は下アームの前記スイッチング素子（Ｓ１／Ｓ２）をオフするより先とする、同期整流制御と、
を行うことを特徴とする。

本ＤＣ／ＤＣコンバータは、スイッチング素子をオンオフさせる信号や入出力電圧の計測値を利用して同期整流制御に使用するスイッチング素子を動作させるので、スイッチング素子のボディダイオードを流れる電流の検出回路（すなわち、同期整流制御用の電流検出回路）が不要である。このため、本ＤＣ／ＤＣコンバータは、同期整流制御の導入に伴う回路の大型化とコストアップを回避することができる。

また、本ＤＣ／ＤＣコンバータは、スイッチング素子のボディダイオードを流れる電流の検出を同期整流制御に利用しないため検出遅延を考慮する必要がなく、同期整流に使用するスイッチング素子のゲートオン期間を長くすることができる。このため、本ＤＣ／ＤＣコンバータは、整流動作における損失を低減することができる。

従って、本発明は、回路の大型化とコストアップを生じることなく整流動作における損失を低減できる同期整流制御を実現できるＤＡＢ方式のＤＣ／ＤＣコンバータを提供することができる。

本発明は、回路の大型化とコストアップを生じることなく整流動作における損失を低減できる同期整流制御を実現できるＤＡＢ方式のＤＣ／ＤＣコンバータを提供すること ができる。

本発明に係るＤＣ／ＤＣコンバータ（双方向コンバータ）の構成図である。 本発明に係るＤＣ／ＤＣコンバータにおいてスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる場合のスイッチング回路１のスイッチング素子Ｓ１～Ｓ４及びスイッチング回路２のスイッチング素子Ｓ５、Ｓ６の駆動信号の一例を示す波形図である。 本発明に係るＤＣ／ＤＣコンバータにおいてスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる場合のスイッチング回路１のスイッチング素子Ｓ１～Ｓ４の電圧、電流及びトランス１１の励磁電流の一例を示す波形図である。 本発明に係るＤＣ／ＤＣコンバータにおいてスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる場合のスイッチング回路２のスイッチング素子Ｓ５、Ｓ６の電圧、電流及び逆並列ダイオードＤ７、Ｄ８の電圧、電流の一例を示す波形図である。 図３の波形図の一部を拡大した波形図である。 本発明に係るＤＣ／ＤＣコンバータにおいてスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる場合に各タイミングで形成される回路図である。 本発明に係るＤＣ／ＤＣコンバータにおいて、第３端子Ｔｅｒ３及び第４端子Ｔｅｒ４間側に出力される電圧をスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる動作で得られる出力電圧よりも低くさせる動作でのスイッチング回路１のスイッチング素子Ｓ１～Ｓ４及びスイッチング回路２のスイッチング素子Ｓ５～Ｓ８の駆動信号を示す波形図の一例である。 本発明に係るＤＣ／ＤＣコンバータにおいて、第３端子Ｔｅｒ３及び第４端子Ｔｅｒ４間側に出力される電圧をスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる動作で得られる出力電圧よりも低くさせる動作でのスイッチング回路１のスイッチング素子Ｓ１～Ｓ４の電圧、電流及びトランス１１の励磁電流の一例を示す波形図である。 本発明に係るＤＣ／ＤＣコンバータにおいて、第３端子Ｔｅｒ３及び第４端子Ｔｅｒ４間側に出力される電圧をスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる動作で得られる出力電圧よりも低くさせる動作でのスイッチング回路２の逆並列ダイオードＤ５～Ｄ８の電圧、電流の一例を示す波形図である。 本発明に係るＤＣ／ＤＣコンバータにおいて、第３端子Ｔｅｒ３及び第４端子Ｔｅｒ４間側に出力される電圧をスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる動作で得られる出力電圧よりも低くさせる動作について各タイミングで形成される回路図である。 本発明に係るＤＣ／ＤＣコンバータの制御回路が行う同期整流制御を説明する図である。 本発明に係るＤＣ／ＤＣコンバータの制御回路が行う同期整流制御を説明する図である。 本発明に係るＤＣ／ＤＣコンバータの制御回路が行う同期整流制御を説明する図である。

添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施例であり、本発明は、以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。

（回路構成）
図１は、本実施形態のＤＣ／ＤＣコンバータ３０１を説明する図である。
コンバータ３０１は、トランス１１と、トランス１１の１次巻線１１ａ側に接続されるスイッチング回路１と、トランス１１の２次巻線１１ｂ側に接続される第２回路２と、インダクタンス手段Ｌと、制御回路３とを備える。このコンバータは、第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側から入力される直流を交流に変換させてスイッチング回路１から出力し、トランス１１を介してスイッチング回路２で交流を直流に変換して出力側の第３端子Ｔｅｒ３、第４端子Ｔｅｒ４側へ電力を供給する。なお、本説明は２つの端子（Ｔｅｒ１及びＴｅｒ２）を入力側、２つの端子（Ｔｅｒ３及びＴｅｒ４）を出力側として説明するが、トランス１１に対して回路構成が対称なので入力と出力を逆にしても同様に動作する。

スイッチング回路１は、逆並列ダイオード（Ｄ１－Ｄ４）と並列コンデンサ（Ｃ１－Ｃ４）とがそれぞれ並列に接続されたスイッチ素子（Ｑ１－Ｑ４）を有するスイッチング素子（Ｓ１－Ｓ４）を上下アームとして２つの端子（Ｔｅｒ１＆Ｔｅｒ２）との間にそれぞれ並列に接続された第１レグ（１２）と第２レグ（１３）と、前記第１レグもしくは第２レグ（１２／１３）の上下アームの一方のスイッチング素子（Ｓ１／Ｓ２／Ｓ３／Ｓ４）又は前記第１レグ及び第２レグ（１２＆１３）の上アームもしくは下アームの一方のスイッチング素子（Ｓ１／Ｓ２／Ｓ３／Ｓ４）に並列に接続される第１コンデンサ（Ｃａ）と、前記第１レグもしくは第２レグ（１２／１３）の上下アームの他方のスイッチング素子（Ｓ１／Ｓ２／Ｓ３／Ｓ４）又は前記第１レグ及び第２レグ（１２＆１３）の上アームもしくは下アームの他方のスイッチング素子（Ｓ１／Ｓ２／Ｓ３／Ｓ４）に並列に接続される第２コンデンサ（Ｃｂ）とを有する。

第１レグ１２、第２レグ１３は、第１端子と第２端子との間にそれぞれ並列に接続される。第１レグ１２は、スイッチング素子Ｓ１、Ｓ２を上下アームとし、第２レグ１３は、スイッチング素子Ｓ３、Ｓ４を上下アームとする。図１では、スイッチ素子Ｑ１～Ｑ４に逆並列ダイオードＤ１～Ｄ４と並列コンデンサＣ１～Ｃ４とがそれぞれ並列に接続されたスイッチング素子Ｓ１～Ｓ４を用いている。つまり、逆並列ダイオードＤ１～Ｄ４はスイッチング素子Ｓ１～Ｓ４の内部ダイオードであり、並列コンデンサＣ１～Ｃ４はスイッチング素子Ｓ１～Ｓ４の寄生容量である。

なお、本発明においては、スイッチ素子Ｑ１～Ｑ４に並列に接続された逆並列ダイオードＤ１～Ｄ４は、図１に示したようにスイッチング素子Ｓ１～Ｓ４の内部ダイオードを用いてもよく、スイッチング素子Ｓ１～Ｓ４とは別に外付けされたダイオードを用いてもよく、またはこれらの組み合わせであってもよい。同様に、スイッチ素子Ｑ１～Ｑ４に並列に接続された並列コンデンサＣ１～Ｃ４は、図１に示したようにスイッチング素子Ｓ１～Ｓ４の寄生容量を用いてもよく、スイッチング素子Ｓ１～Ｓ４とは別に外付けされたコンデンサを用いてもよく、またはこれらの組み合わせであってもよい。

第１コンデンサＣａ、第２コンデンサＣｂは、組となるスイッチング回路１のスイッチング素子Ｓ１とＳ４又はＳ２とＳ３のうち先にオフさせるスイッチング素子にそれぞれ並列に接続される。図１では、第１コンデンサＣａ、第２コンデンサＣｂを、先にオフさせる第２レグ１３の上下アームのスイッチング素子Ｓ３、Ｓ４にそれぞれ並列に接続している。

第１端子Ｔｅｒ１、第２端子Ｔｅｒ２には外付けされる電源からの電力が入力される。第１端子Ｔｅｒ１、第２端子Ｔｅｒ２の間にはコンデンサ１６が接続され、直流電圧となる。さらに第１端子Ｔｅｒ１、第２端子Ｔｅｒ２間にはスイッチング回路１が接続され、スイッチング回路１は、上述の通り、第１レグ１２及び第２レグ１３の上下アームをスイッチング素子Ｓ１～Ｓ４で構成したフルブリッジの回路となっている。

また、検出手段１９は、第１端子Ｔｅｒ１、第２端子Ｔｅｒ２間の電圧、あるいは第１端子Ｔｅｒ１、第２端子Ｔｅｒ２を介してスイッチング回路１に入出力する電流又は電力を検出する。

スイッチング回路２は、トランス１１を挟み、スイッチング回路１をミラーに映したような回路構成である。ただし、説明容易のため、本実施形態では以下のように異なる符号で説明する。左欄がスイッチング回路１の符号、右欄がそれに対応するスイッチング回路２の符号である。
第１端子Ｔｅｒ１ 第３端子Ｔｅｒ３
第２端子Ｔｅｒ２ 第４端子Ｔｅｒ４
第１レグ１２ 第４レグ２５
第２レグ１３ 第３レグ２４
スイッチング素子Ｓ１ スイッチング素子Ｓ７
スイッチング素子Ｓ２ スイッチング素子Ｓ８
スイッチング素子Ｓ３ スイッチング素子Ｓ５
スイッチング素子Ｓ４ スイッチング素子Ｓ６
スイッチ素子Ｑ１ スイッチ素子Ｑ７
スイッチ素子Ｑ２ スイッチ素子Ｑ８
スイッチ素子Ｑ３ スイッチ素子Ｑ５
スイッチ素子Ｑ４ スイッチ素子Ｑ６
逆並列ダイオードＤ１ 逆並列ダイオードＤ７
逆並列ダイオードＤ２ 逆並列ダイオードＤ８
逆並列ダイオードＤ３ 逆並列ダイオードＤ５
逆並列ダイオードＤ４ 逆並列ダイオードＤ６
並列コンデンサＣ１ 並列コンデンサＣ７
並列コンデンサＣ２ 並列コンデンサＣ８
並列コンデンサＣ３ 並列コンデンサＣ５
並列コンデンサＣ４ 並列コンデンサＣ６
第１コンデンサＣa 第３コンデンサＣｃ
第２コンデンサＣb 第４コンデンサＣｄ

つまり、スイッチング回路２は、逆並列ダイオード（Ｄ５－Ｄ８）と並列コンデンサ（Ｃ５－Ｃ８）とがそれぞれ並列に接続されたスイッチ素子（Ｑ５－Ｑ８）を有するスイッチング素子（Ｓ５－Ｓ８）を上下アームとして２つの端子（Ｔｅｒ３＆Ｔｅｒ４）との間にそれぞれ並列に接続された第１レグ（２５）と第２レグ（２４）と、前記第１レグもしくは第２レグ（２５／２４）の上下アームの一方のスイッチング素子（Ｓ７／Ｓ８／Ｓ５／Ｓ６）又は前記第１レグ及び第２レグ（２５＆２４）の上アームもしくは下アームの一方のスイッチング素子（Ｓ７／Ｓ８／Ｓ５／Ｓ６）に並列に接続される第３コンデンサ（Ｃｃ）と、前記第１レグもしくは第２レグ（２５／２４）の上下アームの他方のスイッチング素子（Ｓ７／Ｓ８／Ｓ５／Ｓ６）又は前記第１レグ及び第２レグ（２５＆２４）の上アームもしくは下アームの他方のスイッチング素子（Ｓ７／Ｓ８／Ｓ５／Ｓ６）に並列に接続される第４コンデンサ（Ｃｄ）とを有する。

なお、スイッチング回路２もスイッチング回路１と同様に、スイッチ素子Ｑ５～Ｑ８に並列に接続された逆並列ダイオードＤ５～Ｄ８及び並列コンデンサＣ５～Ｃ８は、内部ダイオード、外付けされたダイオード、またはこれらの組み合わせ、及び寄生容量、外付けされたコンデンサ、またはこれらの組み合わせであってもよい。

第３コンデンサＣｃ、第４コンデンサＣｄは、第３端子Ｔｅｒ３、第４端子Ｔｅｒ４を入力側としたときに、組となるスイッチング回路２のスイッチング素子Ｓ７とＳ６又はＳ８とＳ５のうち先にオフさせるスイッチング素子にそれぞれ並列に接続される。図１では、第３コンデンサＣｃ、第４コンデンサＣｄを、先にオフさせる第２レグ２４の上下アームのスイッチング素子Ｓ５、Ｓ６にそれぞれ並列に接続している。

第３端子Ｔｅｒ３、第４端子Ｔｅｒ４の間にはコンデンサ１７が接続され、直流電圧となる。さらに第３端子Ｔｅｒ３、第４端子Ｔｅｒ４間にスイッチング回路２が接続され、スイッチング回路２は、上述のように、第１レグ２５及び第２レグ２４の上下アームをスイッチング素子Ｓ５～Ｓ８で構成したフルブリッジの回路となっている。

また、検出手段１８は、第３端子Ｔｅｒ３、第４端子Ｔｅｒ４間の電圧、あるいは第３端子Ｔｅｒ３、第４端子Ｔｅｒ４を介してスイッチング回路２に入出力する電流又は電力を検出する。
なお、以下の説明においては検出対象を電圧として説明しているが、本発明は電圧に限らず、電流や電力を検出しても同様に動作し、同様の効果を得られる。

インダクタンス手段Ｌは、第１レグ１２の上下アームの接続点側と第２レグ１３の上下アームの接続点側とにトランス１１の１次巻線１１ａを介して接続される。このインダクタンス手段Ｌは、スイッチング回路２のブリッジ接続回路内で逆並列ダイオードＤ５、Ｄ６が同じ極性で直列に接続される接続点側と逆並列ダイオードＤ７、Ｄ８が同じ極性で直列に接続される他方の接続点側とにトランス１１の２次巻線１１ｂを介して接続させてもよい。また、図１では、インダクタンス手段Ｌの一端が第１レグ１２の上下アームの接続点側に、他端がトランス１１の１次巻線１１ａ側に接続されるが、インダクタンス手段Ｌの一端を第２レグ１３の上下アームの接続点側に、他端をトランス１１の１次巻線１１ａ側に接続させてもよい。インダクタンス手段Ｌが２次巻線１１ｂを介して接続される場合も同様である。

制御回路３は、スイッチング回路１のスイッチング素子Ｓ１～Ｓ４、スイッチング回路２のスイッチング素子Ｓ５、Ｓ６にそれぞれ駆動信号を与えて、各スイッチング素子のオンオフ制御をする。

（基本動作）
まず、ゼロボルトスイッチング（ＺＶＳ）制御について説明する。
制御回路３は、
一方の前記スイッチング回路（１／２）に対し、前記第１又は第２レグ（１２／１３）の上アームのスイッチング素子（Ｓ１／Ｓ３）と前記第２又は第１レグ（１３／１２）の下アームのスイッチング素子（Ｓ４／Ｓ２）とを組にして交互にオンオフさせて前記２つの端子（Ｔｅｒ１＆Ｔｅｒ２）側から入力される直流を交流に変換させて前記スイッチング回路（１／２）から出力させ、前記組となるスイッチング素子（Ｓ１＆Ｓ４ ／ Ｓ３＆Ｓ２）を交互にオンオフ制御するにあたり、オン状態にある前記組となる前記第１又は第２レグ（１２／１３）の上アームのスイッチング素子（Ｓ１／Ｓ３）と前記第２又は第１レグ（１３／１２）の下アームのスイッチング素子（Ｓ４／Ｓ２）のうち、前記第１コンデンサ又は前記第２コンデンサ（Ｃａ／Ｃｂ）が並列に接続された前記スイッチング素子（Ｓ３／Ｓ４）を先にオフする。

図１のコンバータ３０１は、第１レグ１２又は第２レグ１３の上アームのスイッチング素子Ｓ１又はＳ３と第２レグ１３又は第１レグ１２の下アームのスイッチング素子Ｓ４又はＳ２とがそれぞれ一組となって交互にオンオフする。組となるスイッチング回路１のスイッチング素子Ｓ１、Ｓ４のうち、スイッチング素子Ｓ４又はＳ１を先にオフさせて、その後に、スイッチング素子Ｓ１又はＳ４を後からオフさせる。同様に、他方の組となるスイッチング回路１のスイッチング素子Ｓ２、Ｓ３のうち、スイッチング素子Ｓ３又はＳ２を先にオフさせて、その後に、スイッチング素子Ｓ２又はＳ３を後からオフさせる。

次に、エネルギー遷移スイッチング制御について説明する。図１に示したスイッチング回路２の検出手段１８は、第３端子Ｔｅｒ３及び第４端子Ｔｅｒ４間に出力されるスイッチング回路２の出力電圧を検出する。この出力電圧検出値は制御回路３に入力される。制御回路３は、出力電圧検出値にもとづいてスイッチング回路１のスイッチング素子Ｓ１～Ｓ４及びスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせて、スイッチング回路２の出力電圧を制御する。例えば、制御回路３は、出力電圧検出値を負荷条件に応じた目標電圧値に近づけるようにスイッチング回路１のスイッチング素子Ｓ１～Ｓ４及びスイッチング回路２のスイッチング素子Ｓ５、Ｓ６のパルス幅や位相等を変調させるパルス制御を行う。スイッチング回路２の検出手段１８は、例えば出力側に抵抗を接続し、この抵抗に印加される電圧を検出する。

制御回路３は、スイッチング回路２のスイッチング素子Ｓ５又はＳ６に与える駆動信号のパルス制御によって、第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側からインダクタンス手段Ｌに蓄積させるエネルギー量を制御する。この場合は、組となるスイッチング回路１のスイッチング素子Ｓ１とＳ４同士又はスイッチング素子Ｓ２とＳ３同士がオン状態にある期間に、スイッチング回路２のスイッチング素子Ｓ５又はＳ６をオン状態にさせることで、トランス１１の２次巻線１１ｂ側を短絡状態にする。これにより、第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側から入力されるエネルギーをインダクタンス手段Ｌに蓄積させる。次に、組となるスイッチング回路１のスイッチング素子Ｓ１とＳ４同士又はスイッチング素子Ｓ２とＳ３同士がオン状態を継続している期間に、スイッチング回路２のスイッチング素子Ｓ５又はＳ６をオフ状態とさせる。これにより、インダクタンス手段Ｌに蓄積させていたエネルギーが第３端子Ｔｅｒ３、第４端子Ｔｅｒ４側に供給される。

また、制御回路３は、第３端子Ｔｅｒ３及び第４端子Ｔｅｒ４側間に出力される電圧を上述のスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる動作で得られる出力電圧よりも低くさせる動作の場合に、スイッチング回路１のスイッチング素子をパルス制御し、かつスイッチング回路２のスイッチング素子Ｓ５、Ｓ６を順方向に導通しないように動作をさせる。具体的には、制御回路３は、組となるスイッチング回路１のスイッチング素子Ｓ１とＳ４同士又はスイッチング素子Ｓ２とＳ３同士がオン状態にある期間に、第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側から入力されるエネルギーをインダクタンス手段Ｌを介して、第３端子Ｔｅｒ３及び第４端子Ｔｅｒ４側に供給させるようにスイッチング回路１のスイッチング素子をパルス制御し、かつスイッチング回路２のスイッチング素子Ｓ５、Ｓ６を順方向に導通しないように動作をさせる。この動作では、制御回路３は、スイッチング回路２のスイッチング素子Ｓ５及びＳ６を順方向に導通させないため、スイッチング回路２のブリッジ接続回路は、逆並列ダイオードＤ５～Ｄ８が導通するフルブリッジの整流回路として機能する。

なお、駆動信号については、スイッチング回路１のスイッチング素子、スイッチング回路２のスイッチング素子をオンさせるための駆動信号をオン信号、オフさせるための駆動信号をオフ信号として下記の動作で説明する。駆動信号としては、電圧、電流などを用いる。また、オン信号、オフ信号等は、オン、オフの期間ずっと信号を与えるものであっても、トリガーとして短い時間の信号を与えるものであってもよく、特に限定されるものではない。

次に、本発明の第１の実施形態に係るコンバータ３０１の動作（ＺＶＳ制御とエネルギー遷移制御）の一例について説明する。まずは、図２から図６を用いてコンバータ３０１のスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる動作を行う場合について説明する。なお、実施形態１では、スイッチング回路２のスイッチング素子Ｓ７、Ｓ８は常にオフである。図２は、スイッチング回路１のスイッチング素子Ｓ１～Ｓ４及びスイッチング回路２のスイッチング素子Ｓ５、Ｓ６の駆動信号の一例を示す波形図である。図３は、スイッチング回路１のスイッチング素子Ｓ１～Ｓ４の電圧、電流及びトランス１１の励磁電流の一例を示す波形図である。図４は、スイッチング回路２のスイッチング素子Ｓ５、Ｓ６の電圧、電流及び逆並列ダイオードＤ７、Ｄ８の電圧、電流の一例を示す波形図である。また、図５は、図３の波形図の一部の時間Ｔｘ部分を拡大した図である。図６は、各タイミングで形成される回路図である。なお、図３から図５に示す電流波形では、スイッチング回路１のスイッチング素子Ｓ１～Ｓ４、スイッチング回路２のスイッチング素子Ｓ５、Ｓ６を順方向に流れる電流をプラスとし、スイッチング回路１のスイッチング素子Ｓ１～Ｓ４、スイッチング回路２のスイッチング素子Ｓ５、Ｓ６を逆方向に流れる電流及び逆並列ダイオードＤ７、Ｄ８を順方向に流れる電流をマイナスとしている。

時刻ｔ１で、組となるスイッチング回路１のスイッチング素子Ｓ１及びＳ４にオン信号を与えられたとする。スイッチング回路２のスイッチング素子Ｓ６のオン信号は、時刻ｔ１以前にすでに与えられているとする。そうすると、スイッチ素子Ｑ１、Ｑ４及びスイッチ素子Ｑ６は順方向に導通する。この状態では、図６（ａ）に示されるように、第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側から供給される入力電力によって、電流が、第１端子Ｔｅｒ１側からスイッチ素子Ｑ１、インダクタンス手段Ｌ、１次巻線１１ａ、スイッチ素子Ｑ４、第２端子Ｔｅｒ２側に流れる。トランス１１の２次巻線１１ｂ側では、２次巻線１１ｂ、スイッチ素子Ｑ６、逆並列ダイオードＤ８を通じて電流が流れ、２次巻線１１ｂ側は短絡状態となる。このため、第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側から供給される入力電力によって、インダクタンス手段Ｌにエネルギーが蓄積される。また、コンデンサ１７からは、第３端子Ｔｅｒ３、第４端子Ｔｅｒ４側へ電力が供給される。

時刻ｔ２で、例えば、スイッチング回路２の検出手段１８によって検出された第３端子Ｔｅｒ３、第４端子Ｔｅｒ４間の電圧検出値が目標値に近づくように制御回路３で決めたタイミングでスイッチング回路２のスイッチング素子Ｓ６にオフ信号が与えられたとすると、インダクタンス手段Ｌに蓄積されたエネルギーによるスイッチング回路２の出力側への供給が開始される。図６（ｂ）に示すように、トランス１１の１次巻線１１ａ側は時刻ｔ１から継続して同じ経路で電流が流れるが、２次巻線１１ｂ側ではスイッチ素子Ｑ６がオフ状態となる。図４に示すように、この時刻ｔ２では、スイッチング回路２のスイッチング素子Ｓ６に大きな電流が流れる状態でスイッチ素子Ｑ６をオフさせるのでスイッチング損失が問題となる。このスイッチング損失を減らす手段として、スイッチング素子Ｓ６のオフ時のスイッチング素子Ｓ６の両端電圧を低くさせることが考えられる。

本発明では、スイッチ素子Ｑ６に対して並列コンデンサＣ６と第４コンデンサＣｄとを並列に接続してコンデンサの容量を大きくしている。同様に、スイッチ素子Ｑ５に対して並列コンデンサＣ５と第３コンデンサＣｃとを並列に接続してコンデンサの容量を大きくしている。時刻ｔ２でスイッチ素子Ｑ６がオフすると、図６（ｂ）に示すように、２次巻線１１ｂ側では、オフしたスイッチ素子Ｑ６に並列に接続された並列コンデンサＣ６及び第４コンデンサＣｄを充電する方向に、電流が２次巻線１１ｂから並列コンデンサＣ６及び第４コンデンサＣｄ、逆並列ダイオードＤ８を流れる。一方、並列コンデンサＣ５及び第３コンデンサＣｃからは、第３端子Ｔｅｒ３、第４端子Ｔｅｒ４側、逆並列ダイオードＤ８、２次巻線１１ｂを介して放電電流が流れる。コンデンサ容量を大きくしたことによって、並列コンデンサＣ６及び第４コンデンサＣｄ、並列コンデンサＣ５及び第３コンデンサＣｃの充放電動作によるスイッチング回路２のスイッチング素子Ｓ６の両端電圧の上昇を緩やかにすることができる。このため、スイッチング回路２のスイッチング素子Ｓ６のオフ時のスイッチング損失を低減させることができる。

時刻ｔ３でスイッチング回路２の並列コンデンサＣ６及び第４コンデンサＣｄと並列コンデンサＣ５及び第３コンデンサＣｃとの充放電が終わると、図６（ｃ）に示すように、逆並列ダイオードＤ５が導通する。２次巻線１１ｂ側の電流は、２次巻線１１ｂから、逆並列ダイオードＤ５、第３端子Ｔｅｒ３、第４端子Ｔｅｒ４側、逆並列ダイオードＤ８を介して流れる。上述の時刻ｔ１から時刻ｔ２の間にインダクタンス手段Ｌに蓄積されたエネルギーがスイッチング回路２の出力側へ供給される。なお、上述のインダクタンス手段Ｌに蓄積されたエネルギーによるスイッチング回路２出力側へ供給では、第３端子Ｔｅｒ３、第４端子Ｔｅｒ４の先に接続される負荷への供給の他に、時刻ｔ１から時刻ｔ２の間に放電されたコンデンサ１７を充電する。また、１次巻線１１ａ側の電流は、時刻ｔ１からスイッチ素子Ｑ４がオフする時刻ｔ４までの期間は同じ電流経路で流れ続ける。

時刻ｔ４で、組となるスイッチング回路１のスイッチング素子Ｓ１、Ｓ４のうち、先にオフさせるスイッチング回路１のスイッチング素子Ｓ４に制御回路３からオフ信号が与えられる。このため、図３に示すように、電流値が比較的大きな状態でスイッチ素子Ｑ４オフするため、スイッチング回路１のスイッチング素子Ｓ４のオフ時にスイッチング損失が生じる。このスイッチング損失を減らす手段として、スイッチング回路１のスイッチング素子Ｓ４のオフ時のスイッチング回路１のスイッチング素子Ｓ４の両端電圧を低くさせることが考えられる。

本発明では、スイッチ素子Ｑ４に対して並列コンデンサＣ４の他に第２コンデンサＣｂも並列に接続してコンデンサの容量を大きくしている。同様に、スイッチ素子Ｑ３に対して並列コンデンサＣ３の他に第１コンデンサＣａも並列に接続してコンデンサの容量を大きくしている。このため、時刻ｔ４でスイッチ素子Ｑ４がオフすると、図６（ｄ）に示すように、１次巻線１１ａ側では、オフしたスイッチ素子Ｑ４に並列に接続された並列コンデンサＣ４及び第２コンデンサＣｂを充電する方向に、電流がインダクタンス手段Ｌ、１次巻線１１ａ、並列コンデンサＣ４及び第２コンデンサＣｂ、第２端子Ｔｅｒ２、第１端子Ｔｅｒ１側からスイッチ素子Ｑ１を通じて流れる。一方、並列コンデンサＣ３及び第１コンデンサＣａからは、スイッチ素子Ｑ１、インダクタンス手段Ｌ、１次巻線１１ａを通じて放電電流が流れる。コンデンサ容量を大きくしたことで、並列コンデンサＣ４及び第２コンデンサＣｂ、並列コンデンサＣ３及び第１コンデンサＣａの充放電動作によるスイッチング素子Ｓ４の両端電圧上昇を緩やかにさせることができる。よって、スイッチング回路１のスイッチング素子Ｓ４のオフ時のスイッチング損失を低減させることができる。

時刻ｔ５で並列コンデンサＣ３及び第１コンデンサＣａの放電、並列コンデンサＣ４及び第２コンデンサＣｂの充電が終わると、図６（ｅ）に示すように、スイッチ素子Ｑ３に並列に接続された逆並列ダイオードＤ３が導通する。１次巻線１１ａ側では、インダクタンス手段Ｌに蓄積されたエネルギー及びトランス１１の励磁電流によって、時刻ｔ５の直前に１次巻線１１ａ、インダクタンス手段Ｌに流れていた電流と同じ方向に、インダクタンス手段Ｌ、１次巻線１１ａから逆並列ダイオードＤ３、スイッチ素子Ｑ１を通じて電流が流れる。なお、２次巻線１１ｂ側の電流は、時刻ｔ３から継続して２次巻線１１ｂ、逆並列ダイオードＤ５、第３端子Ｔｅｒ３側、第４端子Ｔｅｒ４側、逆並列ダイオードＤ８を通じて流れている。この２次巻線１１ｂ側の電流経路に流れる期間は、逆並列ダイオードＤ５の導通時から後に逆並列ダイオードＤ５に流れる電流がほぼゼロになるまで続く。

時刻ｔ６では、組となるスイッチング回路１のスイッチング素子Ｓ１、Ｓ４のうち、後にオフさせるスイッチング素子Ｓ１の駆動信号をオフ信号にする。スイッチ素子Ｑ１がオフするため、時刻ｔ６の直前に流れていたトランスの励磁電流によって、１次巻線１１ａから逆並列ダイオードＤ３、並列コンデンサＣ１、インダクタンス手段Ｌを通じて電流が流れ、並列コンデンサＣ１を充電する。一方、並列コンデンサＣ２からは、インダクタンス手段Ｌ、１次巻線１１ａ、逆並列ダイオードＤ３、第１端子Ｔｅｒ１側、第２端子Ｔｅｒ２側を通じて放電電流が流れる。このとき、スイッチ素子Ｑ１に電流がまだ流れている状態でオフさせることになるが、この電流を、非常に値の小さなトランス１１の励磁電流にすることができる。よって、スイッチング素子Ｓ１は後からオフさせることでオフ時の電流値を小さくすることができるので、先にオフさせるスイッチ素子Ｑ４のオフ時と比べて、スイッチング損失を小さくすることができる。

時刻ｔ７で並列コンデンサＣ１、Ｃ２の充放電が終わると、図６（ｇ）に示すように、逆並列ダイオードＤ２が導通する。１次巻線１１ａ側ではトランス１１の励磁電流によって、時刻ｔ７の直前に１次巻線１１ａに流れていた電流と同じ方向に、１次巻線１１ａから、逆並列ダイオードＤ３、第１端子Ｔｅｒ１側、第２端子Ｔｅｒ２側、逆並列ダイオードＤ２、インダクタンス手段Ｌを通じて電流が流れる。なお、２次巻線１１ｂ側の電流は、時刻ｔ３から継続して２次巻線１１ｂ、逆並列ダイオードＤ５、第３端子Ｔｅｒ３側、第４端子Ｔｅｒ４側、逆並列ダイオードＤ８を通じて流れている。この２次巻線１１ｂ側の電流経路に流れる期間は、逆並列ダイオードＤ５の導通時から後に逆並列ダイオードＤ５に流れる電流がほぼゼロになるまで続く。

時刻ｔ８で他方の組となるスイッチング回路１のスイッチング素子Ｓ２、Ｓ３の駆動信号をオン信号にする。図６（ｈ）に示すように、１次巻線１１ａ側では、スイッチ素子Ｑ２及びスイッチ素子Ｑ３が順方向に導通し、第１端子Ｔｅｒ１側、スイッチ素子Ｑ３、１次巻線１１ａ、インダクタンス手段Ｌ、スイッチ素子Ｑ２、第２端子Ｔｅｒ２側を通じて電流が流れる。２次巻線１１ｂ側では、時刻ｔ８より以前にスイッチング回路２のスイッチング素子Ｓ５の駆動信号にオン信号が与えられており、時刻ｔ８にはスイッチ素子Ｑ５が順方向に導通できる状態となっている。このため、スイッチ素子Ｑ５が順方向に導通すると、２次巻線１１ｂから、逆並列ダイオードＤ７、スイッチ素子Ｑ５を通じて電流が流れ、２次巻線１１ｂ側は短絡状態となる。よって、第１端子Ｔｅｒ１、第２端子Ｔｅｒ２間から入力された電力によってインダクタンス手段Ｌにエネルギーが蓄積される。

本発明では、時刻ｔ８の直前に、スイッチ素子Ｑ２，Ｑ３にそれぞれ並列に接続される逆並列ダイオードＤ２，Ｄ３が導通しているため、図５に示されるように、スイッチング回路１のスイッチング素子Ｓ２，Ｓ３はオン時にゼロ電圧スイッチング（ＺＶＳ）を実現させることができる。

また、時刻ｔ８の直前にスイッチ素子Ｑ５に並列の逆並列ダイオードＤ５が導通しているため、スイッチ素子Ｑ５はゼロ電圧でオンさせることができる。なお、スイッチ素子Ｑ５のゼロ電圧スイッチング（ＺＶＳ）を実現させるためには、スイッチング回路２のスイッチング素子Ｓ５の駆動信号であるオン信号は、逆並列ダイオードＤ５が導通している期間である時刻ｔ３から時刻８の期間に与えておけばよい。

時刻ｔ８後の他方の組となるスイッチング回路１のスイッチング素子Ｓ２、Ｓ３の動作については、上述の組となるスイッチング素子Ｓ１、Ｓ４の時刻ｔ１から時刻ｔ８と同様に動作させる。すなわち、スイッチ素子Ｑ２及びスイッチ素子Ｑ３が導通している期間に、例えば、スイッチング回路２の出力側である第３端子Ｔｅｒ３、第４端子Ｔｅｒ４間の電圧検出値が所定値になるように制御回路３で決めたタイミングでスイッチング回路２のスイッチング素子Ｓ５にオフ信号を与える。これにより、インダクタンス手段Ｌに蓄積されたエネルギーを第３端子Ｔｅｒ３、第４端子Ｔｅｒ４側に供給する。その後、組となるスイッチング素子Ｓ２、Ｓ３のうち第１コンデンサＣａが並列に接続されたスイッチ素子Ｑ３を先にオフさせ、後にスイッチ素子Ｑ２をオフさせる。

なお、本発明では、図１に示すように、後にオフさせるスイッチング回路１のスイッチング素子Ｓ１、Ｓ２が直列に接続されている。この後にオフさせるスイッチング素子Ｓ１、Ｓ２についてゼロ電圧スイッチングを実現させるために、例えば、スイッチング素子Ｓ１をオフさせる場合、これと同じ第１レグにある他方の下アームのスイッチング素子Ｓ２の両端電圧をゼロに下げてからスイッチ素子Ｑ２にオン信号を与える。ここで、スイッチ素子Ｑ１にオフ信号を与えてからスイッチ素子Ｑ２にオン信号を与えるまで期間、すなわちスイッチング素子Ｓ１、Ｓ２を共にオフさせる期間をＴｄとする。

このスイッチング素子Ｓ２の両端電圧をゼロに下げる、つまりコンデンサＣ２電圧がゼロになるまで放電させる放電動作は上述の励磁電流が流れることによる。よって、後にオフさせるスイッチング素子Ｓ２のゼロ電圧スイッチングを実現させるためには、まず励磁電流をスイッチング素子Ｓ２の両端電圧をゼロまで下げることができる大きさにする必要がある。さらに、励磁電流によってスイッチング素子Ｓ２の両端電圧をゼロまで下げることができるようなスイッチング素子Ｓ１、Ｓ２を共にオフさせる期間Ｔｄを設ける必要がある。後にオフさせるスイッチング回路１のスイッチング素子Ｓ１について、ゼロ電圧スイッチング（ＺＶＳ）を実現させる場合も同様である。スイッチング素子Ｓ１の両端電圧をゼロまで下げることができるような大きさの励磁電流とスイッチング素子Ｓ１、Ｓ２を共にオフさせる期間Ｔｄを設ける必要がある。

なお、スイッチング回路１のスイッチング素子Ｓ１、Ｓ２を共にオフさせる期間Ｔｄを大きな値に設定すると、スイッチング素子Ｓ１又はＳ２の両端電圧がゼロまで下がった後に再度電圧が上昇してしまう、つまりコンデンサＣ１又はＣ２がゼロまで放電された後に充電されてしまうことがある。このため、スイッチング素子Ｓ１、Ｓ２を共にオフさせる期間Ｔｄは、スイッチング素子Ｓ１又はＳ２の両端電圧がゼロまで下がる期間程度とするのが好ましい。また、後にオフさせるスイッチ素子Ｑ１，Ｑ２に並列に接続されるコンデンサの容量の並列コンデンサＣ１，Ｃ２は、スイッチング素子Ｓ１、Ｓ２内蔵の寄生容量の場合など小さい容量値となり、部品によってはバラツキがある。このため、スイッチング素子Ｓ１、Ｓ２内蔵の寄生容量に別付けのコンデンサを並列に接続させ、これらの合成容量を上記並列コンデンサＣ１，Ｃ２としてもよい。

次に、図１のコンバータ３０１の回路図及び図７から図１０を用いて、第３端子Ｔｅｒ３及び第４端子Ｔｅｒ４間側に出力される電圧を上述のスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる動作で得られる出力電圧よりも低くさせる場合に、スイッチング回路２をフルブリッジの整流回路として機能させる動作について説明する。図７は、この動作でのスイッチング回路１のスイッチング素子Ｓ１～Ｓ４及びスイッチング回路２のスイッチング素子Ｓ５、Ｓ６の駆動信号の一例を示す波形図である。図８は、この動作でのスイッチング回路１のスイッチング素子Ｓ１～Ｓ４の電圧、電流及びトランス１１の励磁電流の一例を示す波形図である。図９は、この動作でのスイッチング回路２の逆並列ダイオードＤ５～Ｄ８の電圧、電流の一例を示す波形図である。また、図１０は、本発明の第１の実施形態に係るコンバータ３０１のこの動作について各タイミングで形成される回路図である。なお、図８、図９に示す電流波形では、スイッチング回路１のスイッチング素子Ｓ１～Ｓ４を順方向に流れる電流をプラスとし、スイッチング回路１のスイッチング素子Ｓ１～Ｓ４を逆方向に流れる電流及び逆並列ダイオードＤ５～Ｄ８を順方向に流れる電流をマイナスとしている。

この動作の場合は、図１のコンバータ回路は、スイッチング回路２のブリッジ接続回路は逆並列ダイオードＤ５～Ｄ８が導通するフルブリッジの整流回路として機能する。このため、実施形態１のコンバータ３０１は少なくともスイッチング回路２は逆並列ダイオードＤ５～Ｄ８があればよいので、図７に示すように、スイッチング回路２のスイッチング素子Ｓ５からＳ８の駆動信号にはオン信号は与えていない。

時刻ｔ２１は、組となるスイッチング回路１のスイッチング素子Ｓ１及びＳ４にオン信号にオン信号を与える時点である。このとき、スイッチング回路２のスイッチング素子Ｓ５及びＳ６にはオン信号は与えない。図１０（ａ）に示すように、トランス１１の１次巻線１１ａ側では、電流が、第１端子Ｔｅｒ１側から、スイッチ素子Ｑ１、インダクタンス手段Ｌ、１次巻線１１ａ、スイッチ素子Ｑ４、第２端子Ｔｅｒ２側に流れる。トランス１１の２次巻線１１ｂ側では、２次巻線１１ｂから、逆並列ダイオードＤ５、第３端子Ｔｅｒ３、第４端子Ｔｅｒ４側から、逆並列ダイオードＤ８を通じて電流が流れる。第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側から供給される入力電力は、インダクタンス手段Ｌを介して第３端子Ｔｅｒ３、第４端子Ｔｅｒ４側に供給される。

時刻ｔ２２で、例えば、スイッチング回路２の検出手段１８で検出された第３端子Ｔｅｒ３、第４端子Ｔｅｒ４間の電圧検出値が目標値に近づくように、制御回路３は、組となるスイッチング回路１のスイッチング素子Ｓ１、Ｓ４のうち先にオフさせるスイッチング素子Ｓ４にオフ信号を与える。このため、図８に示すように、電流値が比較的大きな状態でスイッチ素子Ｑ４がオフするため、スイッチング素子Ｓ４のオフ時にスイッチング損失が生じる。本発明では、上記のスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる動作で説明したように、スイッチ素子Ｑ４に対して並列コンデンサＣ４の他に第２コンデンサＣｂも並列に接続してコンデンサの容量を大きくしている。同様に、スイッチ素子Ｑ３に対して並列コンデンサＣ３の他に第１コンデンサＣａも並列に接続してコンデンサの容量を大きくしている。

このため、時刻ｔ２２でスイッチ素子Ｑ４がオフすると、図１０（ｂ）に示すように、１次巻線１１ａ側では、オフしたスイッチ素子Ｑ４に並列に接続された並列コンデンサＣ４及び第２コンデンサＣｂを充電する方向に、インダクタンス手段Ｌ、１次巻線１１ａ、並列コンデンサＣ４及び第２コンデンサＣｂ、第２端子Ｔｅｒ２、第１端子Ｔｅｒ１側からスイッチ素子Ｑ１を通じて電流が流れる。一方、並列コンデンサＣ３及び第１コンデンサＣａからは、スイッチ素子Ｑ１、インダクタンス手段Ｌ、１次巻線１１ａを通じて放電電流が流れる。先にオフさせるスイッチング回路１のスイッチング素子Ｓ４、Ｓ３に並列に接続されるコンデンサの容量を大きくし、スイッチング素子Ｓ４の両端電圧の上昇を緩やかにさせることで、スイッチング回路１のスイッチング素子Ｓ４のオフ時のスイッチング損失を低減させている。

時刻ｔ２３で並列コンデンサＣ３及び第１コンデンサＣａの放電、並列コンデンサＣ４及び第２コンデンサＣｂの充電が終わると、図１０（ｃ）に示すように、スイッチ素子Ｑ３に並列に接続された逆並列ダイオードＤ３が導通する。１次巻線１１ａ側ではインダクタンス手段Ｌに蓄積されたエネルギー及びトランス１１の励磁電流によって、時刻ｔ５の直前に１次巻線１１ａ、インダクタンス手段Ｌに流れていた電流と同じ方向に、インダクタンス手段Ｌ、１次巻線１１ａから逆並列ダイオードＤ３、スイッチ素子Ｑ１を通じて電流が流れる。なお、２次巻線１１ｂ側の電流は、時刻ｔ２１から継続して２次巻線１１ｂ、逆並列ダイオードＤ５、第３端子Ｔｅｒ３側、第４端子Ｔｅｒ４側、逆並列ダイオードＤ８を通じて流れている。

時刻ｔ２４では、組となるスイッチング回路１のスイッチング素子Ｓ１、Ｓ４のうち、後にオフさせるスイッチング素子Ｓ１の駆動信号をオフ信号にする。スイッチ素子Ｑ１がオフするため、時刻ｔ２３の直前に流れていたトランスの励磁電流によって、図１０（ｄ）に示すように、１次巻線１１ａから逆並列ダイオードＤ３、並列コンデンサＣ１、インダクタンス手段Ｌを通じて電流が流れ、並列コンデンサＣ１を充電する。一方、並列コンデンサＣ２からは、インダクタンス手段Ｌ、１次巻線１１ａ、逆並列ダイオードＤ３、第１端子Ｔｅｒ１、第２端子Ｔｅｒ２側を通じて放電電流が流れる。このとき、スイッチ素子Ｑ１に電流がまだ流れている状態でオフさせることになるが、先にオフさせたスイッチ素子Ｑ４のときよりも小さい値の電流にすることができる。よって、先にオフさせるスイッチ素子Ｑ４のオフ時と比べて、後からオフさせるスイッチ素子Ｑ１のスイッチング損失を小さくすることができる。

時刻ｔ２５で並列コンデンサＣ１、Ｃ２の充放電が終わると、図１０（ｅ）に示すように、逆並列ダイオードＤ２が導通する。１次巻線１１ａ側ではトランス１１の励磁電流によって、時刻ｔ２５の直前に１次巻線１１ａに流れていた電流と同じ方向に、１次巻線１１ａから、逆並列ダイオードＤ３、第１端子Ｔｅｒ１、第２端子Ｔｅｒ２側、逆並列ダイオードＤ２、インダクタンス手段Ｌを通じて電流が流れる。なお、２次巻線１１ｂ側の電流は、時刻ｔ２１から継続して２次巻線１１ｂ、逆並列ダイオードＤ５、第３端子Ｔｅｒ３側、第４端子Ｔｅｒ４側、逆並列ダイオードＤ８を通じて流れている。

時刻ｔ２６で他方の組となるスイッチング回路１のスイッチング素子Ｓ２、Ｓ３にオン信号を与える。図１０（ｆ）に示すように、１次巻線１１ａ側では、スイッチ素子Ｑ２及びスイッチ素子Ｑ３が順方向に導通し、第１端子Ｔｅｒ１側、スイッチ素子Ｑ３、１次巻線１１ａ、インダクタンス手段Ｌ、スイッチ素子Ｑ２、第２端子Ｔｅｒ２側を通じて電流が流れる。１次巻線１１ａに流れる電流が今までと逆向きになるので、２次巻線１１ｂ側では、逆並列ダイオードＤ６、逆並列ダイオードＤ７が順方向に導通し、２次巻線１１ｂから、逆並列ダイオードＤ７、第３端子Ｔｅｒ３、第４端子Ｔｅｒ４側から逆並列ダイオードＤ６を通じて電流が流れる。図１０（ａ）の場合と同様に、第１端子Ｔｅｒ１、第２端子Ｔｅｒ２間から入力された電力は、インダクタンス手段Ｌを介して第３端子Ｔｅｒ３、第４端子Ｔｅｒ４側に供給される。

上述のスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる動作の場合と同様に、スイッチング回路２のブリッジ接続回路をフルブリッジの整流回路として機能させる動作でも、時刻ｔ２６の直前に、スイッチ素子Ｑ２，Ｑ３にそれぞれ並列に接続される逆並列ダイオードＤ２，Ｄ３が導通しているため、図８に示されるように、スイッチング回路１のスイッチング素子Ｓ２，Ｓ３はオン時にゼロ電圧スイッチングを実現させることができる。

時刻ｔ２６後の他方の組となるスイッチング回路１のスイッチング素子Ｓ２、Ｓ３の動作ついては、上述の組となるスイッチング素子Ｓ１、Ｓ４の時刻ｔ２１から時刻ｔ２６と同様に動作させる。すなわち、例えば、第３端子Ｔｅｒ３、第４端子Ｔｅｒ４間の出力電圧が所望の値となるように、制御回路３は、組となるスイッチング素子Ｓ２、Ｓ３のうち第１コンデンサＣａが並列に接続されたスイッチ素子Ｑ３を先にオフさせ、後にスイッチ素子Ｑ２をオフさせる。

コンバータ３０１では、制御回路３は、上述のスイッチング回路２のブリッジ接続回路をフルブリッジの整流回路として機能させる動作を行っている場合において、スイッチング回路１のスイッチング素子のパルス幅や周波数を変調させても前記第３端子Ｔｅｒ３、第４端子Ｔｅｒ４間側から出力される電圧の検出値が目標値に近づかない場合は、スイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる動作に切り替える。逆に、制御回路３は、上述のスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる動作を行っている場合において、スイッチング回路２のスイッチング素子Ｓ５、Ｓ６のパルス幅や周波数を変調させても第３端子Ｔｅｒ３、第４端子Ｔｅｒ４間側から出力される電圧の検出値が目標値に近づかない場合は、スイッチング回路２のブリッジ接続回路をフルブリッジの整流回路として機能させる動作に切り替える。２つの動作を切り替えることで、トランス１１の巻数比などの回路定数や負荷条件にとらわれずに、広範囲な入出力電圧電流に対応させることができる。

なお、上述のスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる動作の場合と同様に、スイッチング回路２のブリッジ接続回路をフルブリッジの整流回路として機能させる動作でも、スイッチング回路１の組となるスイッチ素子のうち、先にオフさせるスイッチ素子に並列に接続されるコンデンサの容量が、後にオフさせるスイッチ素子に並列に接続されるコンデンサの容量よりも大きくなるようにする。また、後にオフさせるスイッチング回路１のスイッチング素子Ｓ１、Ｓ２についてゼロ電圧スイッチングを実現させるために、まず励磁電流をスイッチング素子Ｓ２又はＳ１の両端電圧をゼロまで下げることができる大きさにする必要がある。さらに、励磁電流によってスイッチング素子Ｓ２又はＳ１の両端電圧をゼロまで下げることができるようなスイッチング素子Ｓ１、Ｓ２を共にオフさせる期間Ｔｄを設ける必要がある。

スイッチング回路１のスイッチング素子Ｓ１、Ｓ２を共にオフさせる期間Ｔｄは、スイッチング素子Ｓ１又はＳ２の両端電圧がゼロまで下がる期間程度とするのが好ましい。また、後にオフさせるスイッチ素子Ｑ１，Ｑ２に並列に接続されるコンデンサの容量の並列コンデンサＣ１，Ｃ２は、第スイッチング素子Ｓ１、Ｓ２内蔵の寄生容量の場合など小さい容量値となり、部品によってはバラツキがある。このため、スイッチング素子Ｓ１、Ｓ２内蔵の寄生容量に別付けのコンデンサを並列に接続させ、これらの合成容量を上記並列コンデンサＣ１，Ｃ２としてもよい。

なお、図２、図７では、時刻ｔ８、時刻ｔ２６に、スイッチング回路１のスイッチング素子Ｓ２、Ｓ３の駆動信号であるオン信号を同時に与えており、かつ、スイッチ素子Ｑ２及びスイッチ素子Ｑ３が順方向に導通し始めている動作の一例を示した。しかし、上記の実施形態の動作の一例に限定されることなく、スイッチング素子Ｓ２、Ｓ３のオン信号を与える時点は同時でなくてもよい。また、スイッチング素子Ｓ２、Ｓ３のオン信号を与える時点は、逆並列ダイオードＤ２、Ｄ３が導通している期間であってもよい。この場合は、スイッチング素子Ｓ２、Ｓ３のオン信号を与える時点とスイッチ素子Ｑ２及びスイッチ素子Ｑ３が順方向に導通し始め時点は一致せず、例えば、逆並列ダイオードＤ２、Ｄ３を導通する電流がゼロになってからスイッチ素子Ｑ２及びスイッチ素子Ｑ３を順方向に電流が流れ始める。また、逆方向に電流を流したときのスイッチ素子Ｑ２、Ｑ３の電圧降下が順方向電流を流したときの逆並列ダイオードＤ２、Ｄ３の電圧降下である順電圧よりも小さい場合には、スイッチング素子Ｓ２、Ｓ３のオン信号を与え、スイッチ素子Ｑ２、Ｑ３を逆方向に導通させてスイッチング素子Ｓ２、Ｓ３の導通損失を低減させることができる。もう一方の組となるスイッチング回路１のスイッチング素子Ｓ１、Ｓ４の場合についても同様である。

上記の基本動作では、組となるスイッチング回路１のスイッチング素子Ｓ１及びＳ４、Ｓ２及びＳ３のうち第２レグ１３の上下アームのスイッチング素子Ｓ４、Ｓ３を先にオフさせているが、第１レグ１２の上下アームのスイッチング素子Ｓ１、Ｓ２を先にオフさせてもよい。この場合、第１コンデンサＣａ、第２コンデンサＣｂを、先にオフさせるスイッチング素子Ｓ１、Ｓ２にそれぞれ接続させる。また、先にオフさせるスイッチング回路１のスイッチング素子を、第１レグ１２と第２レグ１３との上アームのスイッチング素子Ｓ１、Ｓ３、又は、第１レグ１２と第２レグ１３との下アームのスイッチング素子Ｓ２、Ｓ４としてもよい。この場合、第１コンデンサＣａ、第２コンデンサＣｂを、先にオフさせるスイッチング素子Ｓ１、Ｓ３又はスイッチング素子Ｓ２、Ｓ４にそれぞれ並列に接続させる。

また、上記の基本動作において、図１に示したスイッチング回路２のブリッジ接続回路内で、第３端子Ｔｅｒ３、第４端子Ｔｅｒ４間に接続されるスイッチング素子Ｓ５、Ｓ６の直列回路とスイッチング素子Ｓ７，Ｓ８の直列回路との位置が入れ替わってもよい。この場合も、第３コンデンサＣｃ、第４コンデンサＣｄは、オンオフさせるスイッチング回路２のスイッチング素子にそれぞれ並列に接続される。

上述のスイッチング回路２のブリッジ接続回路をフルブリッジの整流回路として機能させる動作の説明において、逆並列ダイオードＤ５、Ｄ６が導通する期間に、例えば、図１のスイッチング素子Ｓ５、Ｓ６にオン信号を与えて、スイッチ素子Ｑ５、Ｑ６を逆方向、すなわち逆並列ダイオードＤ５、Ｄ６の順方向に導通させてもよい。逆方向に電流を流したときのスイッチ素子Ｑ５、Ｑ６の電圧降下が順方向電流を流したときの逆並列ダイオードＤ５、Ｄ６の電圧降下である順電圧よりも小さい場合には、逆並列ダイオードＤ５、Ｄ６の導通損失よりも低減させることができる。同様に、逆並列ダイオードＤ７、Ｄ８を含むスイッチング素子Ｓ７、Ｓ８又は逆並列ダイオードＤ７、Ｄ８と並列に接続したスイッチング素子Ｓ７、Ｓ８を用いた場合も、スイッチ素子Ｑ７、Ｑ８を逆方向に導通させて逆並列ダイオードＤ７、Ｄ８の導通損失よりも低減させることができる。

本発明のコンバータ３０１は、トランスの１次巻線又は２次巻線側に接続されるインダクタンス手段を用い、スイッチング回路２のスイッチング素子をオンオフさせる動作とスイッチング回路２のブリッジ接続回路をフルブリッジの整流回路として機能させる動作とを実現させることで広範囲な入出力電圧電流に対応させることができる。また、電流が流れている状態でスイッチング素子をオフさせたときに発生するスイッチング損失を低減することができ、組となるスイッチング回路１のスイッチング素子のうちの一方を後からオフさせたときに発生するスイッチング損失を低減することができる。さらに、ゼロ電圧スイッチングを実現させることでスイッチング損失の低減を図ることができる。

（実施形態１）
本実施形態では、昇圧動作時の同期整流制御（その１）について説明する。図１１は、昇圧動作時の同期整流制御（その１）を説明する、各スイッチング素子を駆動する駆動信号とトランス１１の２次巻線１１ｂを流れる電流について説明する図である。なお、昇圧動作とは、入力電圧より出力電圧を高くする動作である。

基本動作では、スイッチング回路２のスイッチング素子Ｓ７とＳ８を動作させておらず、２次側巻線電流がスイッチング素子Ｓ７とＳ８の逆並列ダイオード（Ｄ７とＤ８）を経由していた。ここで、２次側巻線電流が逆並列ダイオード（Ｄ７とＤ８）を通過するときにスイッチング素子Ｓ７とＳ８をオンすることで損失の低減を図ることができる。

制御回路３は、
他方の前記スイッチング回路（２／１）に対し、一方の前記スイッチング回路（１／２）の前記第１コンデンサ又は前記第２コンデンサ（Ｃａ／Ｃｂ）が並列に接続されていない上アーム又は下アームの前記スイッチング素子（Ｓ１／Ｓ２）をオンするタイミングに基づいて、他方の前記スイッチング回路（２／１）の前記第１コンデンサ又は前記第２コンデンサ（Ｃａ／Ｃｂ［Ｃｃ／Ｃｄ］）が並列に接続されていない下アーム又は上アームの前記スイッチング素子（Ｓ２／Ｓ１［Ｓ８／Ｓ７］）をオンし、当該スイッチング素子（Ｓ２／Ｓ１［Ｓ８／Ｓ７］）のオフタイミングを一方の前記スイッチング回路（１／２）の前記第１コンデンサ又は前記第２コンデンサ（Ｃａ／Ｃｂ）が並列に接続されていない上アーム又は下アームの前記スイッチング素子（Ｓ１／Ｓ２）をオフするより先とする、同期整流制御を行う。

そして、制御回路３は、
他方の前記スイッチング回路（２／１）の前記２つの端子（Ｔｅｒ３＆Ｔｅｒ４）間側から出力される電圧、電流もしくは電力の検出値又は一方の前記スイッチング回路（１／２） の前記２つの端子（Ｔｅｒ１＆Ｔｅｒ２）間側から入力される電圧、電流又は電力の検出値が目標値に近づくように、一方の前記スイッチング回路（１／２）において前記組となるスイッチング素子（Ｓ１＆Ｓ４ ／ Ｓ３＆Ｓ２）がオン状態にある期間に前記２つの端子（Ｔｅｒ１＆Ｔｅｒ２）側から入力されるエネルギーを前記インダクタンス手段（Ｌ）に蓄積させるように他方の前記スイッチング回路（２／１）の前記第１コンデンサ又は前記第２コンデンサ（Ｃａ／Ｃｂ［Ｃｃ／Ｃｄ］）が並列に接続されている前記スイッチング素子（Ｓ３／Ｓ４［Ｓ５／Ｓ６］）を順方向に導通させ、前記先にオフさせる一方の前記スイッチング回路（１／２）のスイッチング素子（Ｓ３／Ｓ４）をオフする前に前記順方向に導通させていた他方の前記スイッチング回路（２／１） の前記第１コンデンサ又は前記第２コンデンサ（Ｃａ／Ｃｂ［Ｃｃ／Ｃｄ］）が並列に接続されている前記スイッチング素子（Ｓ３／Ｓ４［Ｓ５／Ｓ６］）をオフさせる、昇圧動作制御を行う際に、
前記同期整流制御の前記オフタイミングを、前記先にオフさせる一方の前記スイッチング回路（１／２）のスイッチング素子（Ｓ３／Ｓ４）をオフするタイミングに基づいて決定する。

本実施形態では、同期整流制御として、同期制御に使用するスイッチング素子をオンする期間Ｔｏｎを、他のスイッチング素子の駆動信号に基づいて設定する。つまり、制御回路３は、スイッチング回路１における組となるスイッチング素子の後にオフするスイッチング素子がオンするタイミングから、先にオフするスイッチング素子がオフするタイミングまで、スイッチング回路２における第３コンデンサＣｃと第４コンデンサＣｄが並列しないスイッチング素子をオンする。

具体的には、制御回路３は、スイッチング素子Ｓ１がオン（時刻ｔ_１）してからスイッチング素子Ｓ４がオフ（時刻ｔ_４）するまでの期間をスイッチング素子Ｓ８をオンする期間Ｔｏｎとする。同様に、制御回路３は、スイッチング素子Ｓ２がオンしてからスイッチング素子Ｓ３がオフするまでの期間をスイッチング素子Ｓ７をオンする期間Ｔｏｎとする。
なお、期間Ｔｏｎの開始時点は、スイッチング素子（Ｓ１／Ｓ２）のオンと同時に限定されない。制御回路３は、あくまでスイッチング素子（Ｓ１／Ｓ２）のオンのタイミングに基づいてスイッチング素子（Ｓ８／Ｓ７）のオンのタイミングを決定するので、スイッチング素子（Ｓ１／Ｓ２）のオンする前（例えばＴｄ分の時間だけ前）にスイッチング素子（Ｓ８／Ｓ７）をオンしてもよいし、スイッチング素子（Ｓ１／Ｓ２）のオンした後（例えばＴｄ分の時間だけ後）にスイッチング素子（Ｓ８／Ｓ７）をオンしてもよい。
同様に、期間Ｔｏｎの終了時点は、スイッチング素子（Ｓ４／Ｓ３）のオフと同時に限定されない。制御回路３は、あくまでスイッチング素子（Ｓ４／Ｓ３）のオフのタイミングに基づいてスイッチング素子（Ｓ８／Ｓ７）のオフのタイミングを決定するので、スイッチング素子（Ｓ４／Ｓ３）をオフする前（例えばＴｄ分の時間だけ前）にスイッチング素子（Ｓ８／Ｓ７）をオフしてもよいし、スイッチング素子（Ｓ４／Ｓ３）をオフした後且つ、例えば２次巻線電流値が減少してゼロに達する前にスイッチング素子（Ｓ８／Ｓ７）をオフしてもよい。
本実施形態の同期整流制御は、二次側巻線電流が流れている期間全てをスイッチング素子Ｓ７又はＳ８をオンすることができ、損失低減の効果が大きい。

（実施形態２）
本実施形態では、昇圧動作時の同期整流制御（その２）について説明する。図１２は、昇圧動作時の同期整流制御（その２）を説明する、各スイッチング素子を駆動する駆動信号とトランス１１の２次巻線１１ｂを流れる電流について説明する図である。

制御回路３は、
他方の前記スイッチング回路（２／１）に対し、一方の前記スイッチング回路（１／２）の前記第１コンデンサ又は前記第２コンデンサ（Ｃａ／Ｃｂ）が並列に接続されていない上アーム又は下アームの前記スイッチング素子（Ｓ１／Ｓ２）のオンと同時に、他方の前記スイッチング回路（２／１）の前記第１コンデンサ又は前記第２コンデンサ（Ｃａ／Ｃｂ［Ｃｃ／Ｃｄ］）が並列に接続されていない下アーム又は上アームの前記スイッチング素子（Ｓ２／Ｓ１［Ｓ８／Ｓ７］）をオンし、当該スイッチング素子（Ｓ２／Ｓ１［Ｓ８／Ｓ７］）のオフタイミングを一方の前記スイッチング回路（１／２）の前記第１コンデンサ又は前記第２コンデンサ（Ｃａ／Ｃｂ）が並列に接続されていない上アーム又は下アームの前記スイッチング素子（Ｓ１／Ｓ２）をオフするより先とする、同期整流制御を行う。

そして、制御回路３は、
他方の前記スイッチング回路（２／１）の前記２つの端子（Ｔｅｒ３＆Ｔｅｒ４）間側から出力される電圧、電流もしくは電力の検出値又は一方の前記スイッチング回路（１／２） の前記２つの端子（Ｔｅｒ１＆Ｔｅｒ２）間側から入力される電圧、電流又は電力の検出値が目標値に近づくように、一方の前記スイッチング回路（１／２）において前記組となるスイッチング素子（Ｓ１＆Ｓ４／Ｓ３＆Ｓ２）がオン状態にある期間に前記２つの端子（Ｔｅｒ１＆Ｔｅｒ２）側から入力されるエネルギーを前記インダクタンス手段（Ｌ）に蓄積させるように他方の前記スイッチング回路（２／１）の前記第１コンデンサ又は前記第２コンデンサ（Ｃａ／Ｃｂ［Ｃｃ／Ｃｄ］）が並列に接続されている前記スイッチング素子（Ｓ３／Ｓ４［Ｓ５／Ｓ６］）を順方向に導通させ、前記先にオフさせる一方の前記スイッチング回路（１／２）のスイッチング素子（Ｓ３／Ｓ４）をオフする前に前記順方向に導通させていた他方の前記スイッチング回路（２／１） の前記第１コンデンサ又は前記第２コンデンサ（Ｃａ／Ｃｂ［Ｃｃ／Ｃｄ］）が並列に接続されている前記スイッチング素子（Ｓ３／Ｓ４［Ｓ５／Ｓ６］）をオフさせる、昇圧動作制御を行う際に、
前記同期整流制御の前記オフタイミングを、他方の前記スイッチング回路（２／１） の前記第１コンデンサ又は前記第２コンデンサ（Ｃａ／Ｃｂ［Ｃｃ／Ｃｄ］）が並列に接続されている前記スイッチング素子（Ｓ３／Ｓ４［Ｓ５／Ｓ６］）をオフするタイミングに基づいて決定する。

本実施形態でも、同期整流制御として、同期制御に使用するスイッチング素子をオンする期間Ｔｏｎを、他のスイッチング素子の駆動信号に基づいて設定する。つまり、制御回路３は、スイッチング回路１における組となるスイッチング素子の後にオフするスイッチング素子がオンするタイミングからスイッチング回路２における位相シフト制御に使用するスイッチング素子（第３コンデンサＣｃと第４コンデンサＣｄが並列するスイッチング素子）がオフするタイミングまで、スイッチング回路２における第３コンデンサＣｃと第４コンデンサＣｄが並列しないスイッチング素子をオンする。

具体的には、制御回路３は、スイッチング素子Ｓ１がオン（時刻ｔ_１）してから位相シフト用のスイッチング素子Ｓ６がオフ（時刻ｔ_２）するまでの期間をスイッチング素子Ｓ８をオンする期間Ｔｏｎとする。同様に、制御回路３は、スイッチング素子Ｓ２がオンしてから位相シフト用のスイッチング素子Ｓ５がオフするまでの期間をスイッチング素子Ｓ７をオンする期間Ｔｏｎとする。
なお、実施形態１で説明したように期間Ｔｏｎの開始時点は、スイッチング素子（Ｓ１／Ｓ２）のオンと同時に限定されない。
同様に、期間Ｔｏｎの終了時点は、スイッチング素子（Ｓ６／Ｓ５）のオフと同時に限定されない。制御回路３は、あくまでスイッチング素子（Ｓ６／Ｓ５）のオフのタイミングに基づいてスイッチング素子（Ｓ８／Ｓ７）のオフのタイミングを決定するので、スイッチング素子（Ｓ６／Ｓ５）をオフする前（例えばＴｄ分の時間だけ前）にスイッチング素子（Ｓ８／Ｓ７）をオフしてもよいし、スイッチング素子（Ｓ６／Ｓ５）をオフした後（例えばＴｄ分の時間だけ後）にスイッチング素子（Ｓ８／Ｓ７）をオフしてもよい。
本実施形態の同期整流制御は、位相シフト用のスイッチング素子の位相により期間Ｔｏｎが変化するので、負荷が変動したとしてもそれに追従することができる。

（実施形態３）
本実施形態では、降圧動作時の同期整流制御について説明する。図１３は、降圧動作時の同期整流制御を説明する、各スイッチング素子を駆動する駆動信号とトランス１１の２次巻線１１ｂを流れる電流について説明する図である。なお、降圧動作とは、入力電圧より出力電圧を低くする動作である。

基本動作では、スイッチング回路２の全てのスイッチング素子の動作を停止（オフ）とし、２次側巻線電流がそれらスイッチング素子の逆並列ダイオード（Ｄ５～Ｄ８）を経由していた。なお、前述したように、逆並列ダイオードＤ５、Ｄ６が導通する期間に、スイッチング素子Ｓ５、Ｓ６にオン信号を与えて、スイッチ素子Ｑ５、Ｑ６を逆方向、すなわち逆並列ダイオードＤ５、Ｄ６の順方向に導通させてもよい（図１３のスイッチ素子Ｑ５とＱ６を参照。）。

そして、逆並列ダイオードＤ７、Ｄ８が導通する期間に、スイッチング素子Ｓ７、Ｓ８にオン信号を与えて、スイッチ素子Ｑ７、Ｑ８を逆方向に導通させて逆並列ダイオードＤ７、Ｄ８の導通損失よりも低減させることができる。

制御回路３は、
他方の前記スイッチング回路（２／１）に対し、一方の前記スイッチング回路（１／２）の前記第１コンデンサ又は前記第２コンデンサ（Ｃａ／Ｃｂ）が並列に接続されていない上アーム又は下アームの前記スイッチング素子（Ｓ１／Ｓ２）のオンと同時に、他方の前記スイッチング回路（２／１）の前記第１コンデンサ又は前記第２コンデンサ（Ｃａ／Ｃｂ［Ｃｃ／Ｃｄ］）が並列に接続されていない下アーム又は上アームの前記スイッチング素子（Ｓ２／Ｓ１［Ｓ８／Ｓ７］）をオンし、当該スイッチング素子（Ｓ２／Ｓ１［Ｓ８／Ｓ７］）のオフタイミングを一方の前記スイッチング回路（１／２）の前記第１コンデンサ又は前記第２コンデンサ（Ｃａ／Ｃｂ）が並列に接続されていない上アーム又は下アームの前記スイッチング素子（Ｓ１／Ｓ２）をオフするより先とする、同期整流制御を行う。

そして、制御回路３は、
前記同期整流制御の前記オフタイミングを、前記先にオフさせる一方の前記スイッチング回路（１／２）のスイッチング素子（Ｓ３／Ｓ４）をオフするタイミングから、一方の前記スイッチング回路（１／２）の前記第１コンデンサ又は前記第２コンデンサ（Ｃａ／Ｃｂ）が並列に接続されていない上アーム又は下アームの前記スイッチング素子（Ｓ１／Ｓ２）をオフするタイミングまでの期間であって、他方の前記スイッチング回路（２／１）の前記２つの端子（Ｔｅｒ３＆Ｔｅｒ４）間側から出力される電圧を一方の前記スイッチング回路（１／２）の前記２つの端子（Ｔｅｒ１＆Ｔｅｒ２）間側から入力される電圧より低くする降圧比で定められるタイミングとする。

本実施形態では、同期整流制御として、同期制御に使用するスイッチング素子をオンする期間Ｔｏｎを、他のスイッチング素子の駆動信号と降圧比に基づいて設定する。つまり、制御回路３は、スイッチング回路１における組となるスイッチング素子の後にオフするスイッチング素子がオンするタイミングで、スイッチング回路２における第３コンデンサＣｃと第４コンデンサＣｄが並列しないスイッチング素子をオンする。一方、当該スイッチング素子をオフするタイミングｔ_２２（ｂ）は、降圧比（端子Ｔｅｒ３とＴｅｒ４から出力される電圧Ｖｏｕｔに対する端子Ｔｅｒ１とＴｅｒ２に入力された電圧Ｖｉｎの比率［Ｖｉｎ／Ｖｏｕｔ］）に基づき、スイッチング素子（Ｓ４／Ｓ３）をオフするタイミングｔ_２２（ａ）からスイッチング素子（Ｓ１／Ｓ２）をオフするタイミングｔ_２４の間に設定する。

具体的に説明する。降圧動作時は、実施形態１で説明したスイッチング素子（Ｓ４／Ｓ３）のオンの期間に基づくだけでは二次側巻線電流に対して十分な同期整流のオン時間が確保できない。そこで、制御回路３は、スイッチング素子（Ｓ１／Ｓ２）がオン（時刻ｔ_２１）してから、降圧比［Ｖｉｎ／Ｖｏｕｔ］に基づく時刻ｔ_２２（ｂ）までをスイッチング素子（Ｓ８／Ｓ７）のオンの期間Ｔｏｎとする。時刻ｔ_２２（ｂ）は次式で算出する。
ｔ_２２（ｂ）－ｔ_２１＝（Ｖｉｎ／Ｖｏｕｔ）×（Ｎｓ／Ｎｐ）×Ｔｍｉｎ
ただし、
Ｎｐはトランス１１の一次側（本実施形態の説明であれば１次巻線１１ａ）の巻数、
Ｎｓはトランス１１の二次側（本実施形態の説明であれば２次巻線１１ｂ）の巻数、
Ｔｍｉｎは時刻ｔ_２１からｔ_２２（ａ）までの時間
である。

（他の実施形態）
本発明の電気回路において、接続点とは電気的に接続されて同電位にある部位を言い、物理的に接続された点を言うものではない。また、本発明のコンバータ及び双方向コンバータにおける各部の構成、構造、数、配置、形状、材質などに関しては、上記具体例に限定されず、当業者が適宜選択的に採用したものも、本発明の要旨を包含する限り、本発明の範囲に包含される。

より具体的には、例えば、半導体素子として記号により例示したものなどは、これら特定の電気素子には限定されず、同様の機能または作用を有する単一の電気素子あるいは複数の電気素子を含む電気回路として構成することができ、これらすべての変形は、本発明の範囲に包含される。同様に、ダイオード、コンデンサ、スイッチング素子をはじめとする各回路素子の数や配置関係などについても、当業者が適宜設計変更したものは本発明の範囲に包含される。

Ｔｅｒ１：第１端子
Ｔｅｒ２：第２端子
Ｔｅｒ３：第３端子
Ｔｅｒ４：第４端子
１、２：スイッチング回路
３：制御回路
１１：トランス
１２：第１レグ（スイッチング回路１の第１レグ）
１３：第２レグ（スイッチング回路１の第２レグ）
２４：第３レグ（スイッチング回路２の第２レグ）
２５：第４レグ（スイッチング回路２の第１レグ）
１６、１７：コンデンサ
１８：スイッチング回路２の検出手段
１９：スイッチング回路１の検出手段
Ｓ１～Ｓ４：スイッチング回路１のスイッチング素子
Ｑ１～Ｑ４：スイッチ素子
Ｄ１～Ｄ４：逆並列ダイオード
Ｃ１～Ｃ４：並列コンデンサ
Ｓ５～Ｓ８：スイッチング回路２のスイッチング素子
Ｑ５～Ｑ８：スイッチ素子
Ｄ５～Ｄ８：逆並列ダイオード
Ｃ５～Ｃ８：並列コンデンサ
Ｃａ：スイッチング回路１の第１コンデンサ
Ｃｂ：スイッチング回路１の第２コンデンサ
Ｃｃ：スイッチング回路２の第１コンデンサ（「第３コンデンサ」と説明する場合もある。）
Ｃｄ：スイッチング回路２の第２コンデンサ（「第４コンデンサ」と説明する場合もある。）
Ｌ：インダクタンス手段

Claims (3)

1. １次巻線と２次巻線とを有するトランスと、
   逆並列ダイオードと並列コンデンサとがそれぞれ並列に接続されたスイッチ素子を有するスイッチング素子を上下アームとして２つの端子との間にそれぞれ並列に接続された第１レグと第２レグと、前記第１レグもしくは第２レグの上下アームの一方のスイッチング素子又は前記第１レグ及び第２レグの上アームもしくは下アームの一方のスイッチング素子に並列に接続される第１コンデンサと、前記第１レグもしくは第２レグの上下アームの他方のスイッチング素子又は前記第１レグ及び第２レグの上アームもしくは下アームの他方のスイッチング素子に並列に接続される第２コンデンサとを有し、それぞれ前記トランスの前記１次巻線側及び前記トランスの前記２次巻線側に接続される２つのスイッチング回路と、
   前記トランスの前記１次巻線側又は前記２次巻線側で、前記第１レグの上下アームの接続点側と前記第２レグの上下アームの接続点側との間に前記１次巻線 又は前記２次巻線を介して接続されるインダクタンス手段と、
   前記スイッチング回路のスイッチング制御を行う制御回路と、
   を備え、
   前記制御回路は、
   一方の前記スイッチング回路に対し、前記第１又は第２レグの上アームのスイッチング素子と前記第２又は第１レグの下アームのスイッチング素子とを組にして交互にオンオフさせて前記２つの端子側から入力される直流を交流に変換させて前記スイッチング回路から出力させ、前記組となるスイッチング素子を交互にオンオフ制御するにあたり、オン状態にある前記組となる前記第１又は第２レグの上アームのスイッチング素子と前記第２又は第１レグの下アームのスイッチング素子のうち、前記第１コンデンサ又は前記第２コンデンサが並列に接続された前記スイッチング素子を先にオフする、ゼロボルトスイッチング制御と、
   他方の前記スイッチング回路に対し、一方の前記スイッチング回路の前記第１コンデンサ又は前記第２コンデンサが並列に接続されていない上アーム又は下アームの前記スイッチング素子をオンするタイミングに基づいて、他方の前記スイッチング回路の前記第１コンデンサ又は前記第２コンデンサが並列に接続されていない下アーム又は上アームの前記スイッチング素子をオンし、当該スイッチング素子のオフタイミングを一方の前記スイッチング回路の前記第１コンデンサ又は前記第２コンデンサが並列に接続されていない上アーム又は下アームの前記スイッチング素子をオフするより先とする、同期整流制御と、
   を行うことを特徴とするＤＣ／ＤＣコンバータであって、
   さらに、前記制御回路は、
   他方の前記スイッチング回路の前記２つの端子間側から出力される電圧、電流もしくは電力の検出値又は一方の前記スイッチング回路の前記２つの端子間側から入力される電圧、電流又は電力の検出値が目標値に近づくように、一方の前記スイッチング回路において前記組となるスイッチング素子がオン状態にある期間に前記２つの端子側から入力されるエネルギーを前記インダクタンス手段に蓄積させるように他方の前記スイッチング回路の前記第１コンデンサ又は前記第２コンデンサが並列に接続されている前記スイッチング素子を順方向に導通させ、前記先にオフさせる一方の前記スイッチング回路のスイッチング素子をオフする前に前記順方向に導通させていた他方の前記スイッチング回路の前記第１コンデンサ又は前記第２コンデンサが並列に接続されている前記スイッチング素子をオフさせる、昇圧動作制御を行う際に、
   前記同期整流制御の前記オフタイミングを、前記先にオフさせる一方の前記スイッチング回路のスイッチング素子をオフするタイミングに基づいて決定する
   ことを特徴とするＤＣ／ＤＣコンバータ。
2. １次巻線と２次巻線とを有するトランスと、
   逆並列ダイオードと並列コンデンサとがそれぞれ並列に接続されたスイッチ素子を有するスイッチング素子を上下アームとして２つの端子との間にそれぞれ並列に接続された第１レグと第２レグと、前記第１レグもしくは第２レグの上下アームの一方のスイッチング素子又は前記第１レグ及び第２レグの上アームもしくは下アームの一方のスイッチング素子に並列に接続される第１コンデンサと、前記第１レグもしくは第２レグの上下アームの他方のスイッチング素子又は前記第１レグ及び第２レグの上アームもしくは下アームの他方のスイッチング素子に並列に接続される第２コンデンサとを有し、それぞれ前記トランスの前記１次巻線側及び前記トランスの前記２次巻線側に接続される２つのスイッチング回路と、
   前記トランスの前記１次巻線側又は前記２次巻線側で、前記第１レグの上下アームの接続点側と前記第２レグの上下アームの接続点側との間に前記１次巻線 又は前記２次巻線を介して接続されるインダクタンス手段と、
   前記スイッチング回路のスイッチング制御を行う制御回路と、
   を備え、
   前記制御回路は、
   一方の前記スイッチング回路に対し、前記第１又は第２レグの上アームのスイッチング素子と前記第２又は第１レグの下アームのスイッチング素子とを組にして交互にオンオフさせて前記２つの端子側から入力される直流を交流に変換させて前記スイッチング回路から出力させ、前記組となるスイッチング素子を交互にオンオフ制御するにあたり、オン状態にある前記組となる前記第１又は第２レグの上アームのスイッチング素子と前記第２又は第１レグの下アームのスイッチング素子のうち、前記第１コンデンサ又は前記第２コンデンサが並列に接続された前記スイッチング素子を先にオフする、ゼロボルトスイッチング制御と、
   他方の前記スイッチング回路に対し、一方の前記スイッチング回路の前記第１コンデンサ又は前記第２コンデンサが並列に接続されていない上アーム又は下アームの前記スイッチング素子をオンするタイミングに基づいて、他方の前記スイッチング回路の前記第１コンデンサ又は前記第２コンデンサが並列に接続されていない下アーム又は上アームの前記スイッチング素子をオンし、当該スイッチング素子のオフタイミングを一方の前記スイッチング回路の前記第１コンデンサ又は前記第２コンデンサが並列に接続されていない上アーム又は下アームの前記スイッチング素子をオフするより先とする、同期整流制御と、
   を行うことを特徴とするＤＣ／ＤＣコンバータであって、
   さらに、前記制御回路は、
   他方の前記スイッチング回路の前記２つの端子間側から出力される電圧、電流もしくは電力の検出値又は一方の前記スイッチング回路の前記２つの端子間側から入力される電圧、電流又は電力の検出値が目標値に近づくように、一方の前記スイッチング回路において前記組となるスイッチング素子がオン状態にある期間に前記２つの端子側から入力されるエネルギーを前記インダクタンス手段に蓄積させるように他方の前記スイッチング回路の前記第１コンデンサ又は前記第２コンデンサが並列に接続されている前記スイッチング素子を順方向に導通させ、前記先にオフさせる一方の前記スイッチング回路のスイッチング素子をオフする前に前記順方向に導通させていた他方の前記スイッチング回路の前記第１コンデンサ又は前記第２コンデンサが並列に接続されている前記スイッチング素子をオフさせる、昇圧動作制御を行う際に、
   前記同期整流制御の前記オフタイミングを、他方の前記スイッチング回路の前記第１コンデンサ又は前記第２コンデンサが並列に接続されている前記スイッチング素子をオフするタイミングに基づいて決定する
   ことを特徴とするＤＣ／ＤＣコンバータ。
3. １次巻線と２次巻線とを有するトランスと、
   逆並列ダイオードと並列コンデンサとがそれぞれ並列に接続されたスイッチ素子を有するスイッチング素子を上下アームとして２つの端子との間にそれぞれ並列に接続された第１レグと第２レグと、前記第１レグもしくは第２レグの上下アームの一方のスイッチング素子又は前記第１レグ及び第２レグの上アームもしくは下アームの一方のスイッチング素子に並列に接続される第１コンデンサと、前記第１レグもしくは第２レグの上下アームの他方のスイッチング素子又は前記第１レグ及び第２レグの上アームもしくは下アームの他方のスイッチング素子に並列に接続される第２コンデンサとを有し、それぞれ前記トランスの前記１次巻線側及び前記トランスの前記２次巻線側に接続される２つのスイッチング回路と、
   前記トランスの前記１次巻線側又は前記２次巻線側で、前記第１レグの上下アームの接続点側と前記第２レグの上下アームの接続点側との間に前記１次巻線 又は前記２次巻線を介して接続されるインダクタンス手段と、
   前記スイッチング回路のスイッチング制御を行う制御回路と、
   を備え、
   前記制御回路は、
   一方の前記スイッチング回路に対し、前記第１又は第２レグの上アームのスイッチング素子と前記第２又は第１レグの下アームのスイッチング素子とを組にして交互にオンオフさせて前記２つの端子側から入力される直流を交流に変換させて前記スイッチング回路から出力させ、前記組となるスイッチング素子を交互にオンオフ制御するにあたり、オン状態にある前記組となる前記第１又は第２レグの上アームのスイッチング素子と前記第２又は第１レグの下アームのスイッチング素子のうち、前記第１コンデンサ又は前記第２コンデンサが並列に接続された前記スイッチング素子を先にオフする、ゼロボルトスイッチング制御と、
   他方の前記スイッチング回路に対し、一方の前記スイッチング回路の前記第１コンデンサ又は前記第２コンデンサが並列に接続されていない上アーム又は下アームの前記スイッチング素子をオンするタイミングに基づいて、他方の前記スイッチング回路の前記第１コンデンサ又は前記第２コンデンサが並列に接続されていない下アーム又は上アームの前記スイッチング素子をオンし、当該スイッチング素子のオフタイミングを一方の前記スイッチング回路の前記第１コンデンサ又は前記第２コンデンサが並列に接続されていない上アーム又は下アームの前記スイッチング素子をオフするより先とする、同期整流制御と、
   を行うことを特徴とするＤＣ／ＤＣコンバータであって、
   さらに、前記制御回路は、前記同期整流制御の前記オフタイミングを、前記先にオフさせる一方の前記スイッチング回路のスイッチング素子をオフするタイミングから、一方の前記スイッチング回路の前記第１コンデンサ又は前記第２コンデンサが並列に接続されていない上アーム又は下アームの前記スイッチング素子をオフするタイミングまでの期間であって、他方の前記スイッチング回路の前記２つの端子間側から出力される電圧を一方の前記スイッチング回路の前記２つの端子間側から入力される電圧より低くする降圧比で定められるタイミングとする
   ことを特徴とするＤＣ／ＤＣコンバータ。

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