JP7454200B2 - 基板から受板へのレーザリフトオフを用いた(led)ダイスの製造方法 - Google Patents

基板から受板へのレーザリフトオフを用いた(led)ダイスの製造方法 Download PDF

Info

Publication number
JP7454200B2
JP7454200B2 JP2022513980A JP2022513980A JP7454200B2 JP 7454200 B2 JP7454200 B2 JP 7454200B2 JP 2022513980 A JP2022513980 A JP 2022513980A JP 2022513980 A JP2022513980 A JP 2022513980A JP 7454200 B2 JP7454200 B2 JP 7454200B2
Authority
JP
Japan
Prior art keywords
substrate
backing plate
elastomeric polymer
polymer layer
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022513980A
Other languages
English (en)
Other versions
JP2022545976A (ja
Inventor
チュ、チォンフ
チャン、シンカイ
スー、イフォン
チュング ドォアン、デビッド
トゥリ ドォアン、チュング
敬典 小川
滉平 大竹
和紀 近藤
敬司 大堀
太一 北川
展明 松本
利之 小材
修平 上田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SEMILEDS Corp
Original Assignee
SEMILEDS Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SEMILEDS Corp filed Critical SEMILEDS Corp
Publication of JP2022545976A publication Critical patent/JP2022545976A/ja
Application granted granted Critical
Publication of JP7454200B2 publication Critical patent/JP7454200B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0093Wafer bonding; Removal of the growth substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0062Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0095Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008Processes
    • H01L2933/0025Processes relating to coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008Processes
    • H01L2933/0033Processes relating to semiconductor body packages

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)
  • Dicing (AREA)
  • Led Device Packages (AREA)
  • Laser Beam Processing (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Description

関連出願の相互参照
本出願は、参照により本明細書に援用される2019年8月28日に出願された米国仮出願第62/892644からの優先権を主張する。
本開示は、半導体の製造に関し、特に半導体製造技術を用いた発光ダイオード(LED)ダイスの製造に関する。
発光ダイオード(LED)ダイスの製造では、サファイアなどの基板を用いてGaNエピタキシャルスタックを製造することができる。例えば、縦型発光ダイオード(VLED)ダイスは、共晶金属を用いて2次基板を接合するか、電気めっき技術を用いてエピタキシャルスタック上に2次基板を成膜することによって形成された連続2次基板とともに、サファイア基板上に製造される。
図1A~1Cは、基板12上の発光ダイオード(LED)ダイス10(図1C)の製造方法の先行技術を図示している。図1Aは、p-GaN層16、多重量子井戸(MQW)層18およびn-GaN層20からなる半導体構造14の形成を図示している。図1Bは、(LED)ダイス10を画定するための開口部22のエッチングを図示している。図1Cは、開口部22に絶縁層26を形成するステップ、および(LED)ダイス10上に連続接続2次基板24を形成するステップを図示している。また図1Cは、基板12のレーザリフトオフ(LLO)後の製造プロセスを図示し、(LED)ダイス10の粗化面28を図示している。
レーザリフトオフ(LLO)プロセスで発生する問題の一つに、基板12との界面(例えば、GaN/サファイア界面)におけるn-GaN層20(図1C)の熱分解がある。この熱分解は爆発的な力を発生させ、(LED)ダイス10にクラックやマイクロクラックを形成するおそれがある。また、これらのクラックやマイクロクラックは、予測できない方向に広がり、使用不可能な(LED)ダイス10を生成するおそれがある。さらに、レーザリフトオフ(LLO)中の運動量移動による損傷は、デバイスのリークと信頼性の問題を引き起こす。先行技術では、レーザリフトオフ(LLO)プロセスの前に、連続2次基板24(図1C)を半導体構造14上に接合、蒸着、または成長させ、(LED)ダイス10を定位置に保持することができる。しかし、2次基板24が除去されると、2次基板24が(LED)ダイス10をともに保持できなくなるために、爆発的な力はエピタキシャル層にもダメージをもたらすおそれがある。また、単一の(LED)ダイ10をピックする前に、隣接するダイスから各単一の(LED)ダイ10を分離するために、追加ステップとしてダイシングも必要である。ダイシングソーやレーザ切断を用いたダイシングプロセスは、設備コストや歩留まり損失のため、コストがかかる。
本開示は、2次基板を形成または接合する必要なく、かつ半導体構造に損傷を与えることなく、基板から半導体構造をレーザリフトオフ(LLO)する方法を対象とする。また、本方法は、ダイシングを行うことなくピックアップできるように半導体構造を受板上に配置する。
発光ダイオード(LED)ダイスの製造方法は、基板を用意する初期ステップ、および基板上に複数のダイサイズの半導体構造を形成するステップを含む。半導体構造の構成は、製造される(LED)ダイスのタイプに依存する。例えば、本方法は、縦型発光ダイス(VLED)またはフリップチップ発光ダイス(FCLED)を製造するために使用することができる。
また本方法は、接着特性を有するエラストマー性ポリマー層を有する受板を用意するステップ、およびエラストマー性ポリマー層によって加えられた接着力を用いて基板と受板を物理的に接触させて配置するステップを含む。例示的実施形態では、エラストマー性ポリマー層は、硬化型粘着剤を含む。
また本方法は、均一なレーザビームを、基板を通して半導体層に向かって、基板との界面に照射することにより、半導体構造をエラストマー性ポリマー層上にリフトオフするレーザリフトオフ(LLO)プロセスを行うステップも含む。レーザリフトオフ(LLO)プロセス中に、レーザビームを半導体構造の1つずつに順に集光し、全ての半導体構造、または基板上の選択された半導体構造のみを除去する。さらに、レーザビームは単一の半導体構造のフットプリントよりも大きな外形を有し、半導体構造の領域よりも大きなレーザリフトオフ(LLO)領域を形成する。さらに、リフトオフ(LLO)プロセス中は、受板上のエラストマー性ポリマー層がショックアブソーバとして機能し、運動量エネルギー移動によって半導体構造から運動エネルギーを吸収する。
また、本方法は、レーザリフトオフ(LLO)プロセス中に、レーザビームが基板を透過し、基板との界面で半導体層によって吸収され得るように、レーザの波長およびパワーを選択するステップも含むことができる。さらに、レーザの波長とパワーを選択するステップによって、レーザビームのエネルギー密度が基板の吸収閾値より十分に低くなり、レーザビームが基板を透過することが可能になる。これに対し、レーザのエネルギー密度を、基板との界面での半導体層の光誘起分解を引き起こすのに十分なように高くすることで、界面において半導体層を剥離させることが可能である。しかし、受板が運動量移動による半導体構造の任意の損傷を防ぎ、およびエラストマー性ポリマー材料が、ダイサイズの半導体構造を受板上の定位置に保持する。本方法は、2次基板が不要であるため、エピタキシャル層および金属層の厚さと同程度の薄さである所望の厚さを有する(LED)ダイスを製造することができる。この結果、厚さは50μm未満および10μm程度に薄くすることができる。本方法は、200μm未満の幅と長さを有するミニLEDダイスまたはマイクロLEDダイスに特に有用である。
レーザリフトオフ(LLO)ステップの後、本方法はまた、ダイサイズの半導体構造を受板から除去するステップも含むことができる。このステップは、半導体ダイス用のピックアンドプレース機構、または半導体ダイスを受板上の定位置に保持するエラストマー性ポリマー層よりも高い接着力を有するスタンプなどの従来の技術を用いて行うことができる。ダイサイズの半導体構造はLLO前に隣接する半導体構造から分離され、2次基板は不要である。そのため、レーザダイシングのダイソーを用いて各単一の半導体構造を隣接する構造から分離するステップが取り除かれ、より低いコストおよびより高い歩留りをもたらす。
図1A~1Cは、接続基板を用いて行われる先行技術のリフトオフ(LLO)プロセスを図示する拡大模式断面図である。
図2Aは、基板および基板上に形成された半導体構造の模式的な平面図である。
図2Bは、図2Aの区切り線2Bに沿って取り出した基板の拡大部分である。
図2Cは、図2Bと同等であるが、基板の反対側から見た下面図である。
図2Dは、本方法のレーザリフトオフ(LLO)ステップ中に半導体構造の1つに集光したレーザビームを図示する模式的な平面図である。
図2Eは、基板上の半導体構造を図示する拡大模式断面図である。
図3は、物理的に接触させて配置する前の受板および基板を図示する模式的な透視図である。
図4は、エラストマー性ポリマー層によって加えられる接着力を用いて基板および受板が物理的に接触している状態を図示する拡大模式断面図である。
図5は、基板および受板を物理的に接触させて配置するための例示的なシーケンスを図示する模式的なフロー図である。
図6は、基板および受板が物理的に接触している状態を図示する模式的な断面図である。
図7は、本方法のレーザリフトオフ(LLO)ステップを図示する模式的な断面図である。
図8は、スピンオンエラストマー性ポリマー層を有するレーザリフトオフ(LLO)用受板の例示的な特性を図示する模式的な断面図である。
図9Aは、半導体構造を受板から選択的にリフトオフすることができる方法のレーザリフトオフ(LLO)ステップの特性を図示する模式的な断面図である。
図9Bは、基板が非レーザリフトオフ(LLO)領域(ダイサイズの半導体構造が基板に取り付けられている)とレーザリフトオフ(LLO)領域(ダイサイズの半導体構造が受板のエラストマー層上にリフトされている)を含む方法のレーザリフトオフ(LLO)ステップ後の模式的な断面図である。
図10は、フリップチップ発光ダイオード(FCLED)ダイの形態で完成した半導体構造の模式的な断面図である。詳細な説明
図2A~2Eを参照すると、発光ダイオード(LED)ダイスの製造方法の第1のステップは、基板30(図2A)を用意するステップおよび基板30上に複数のダイサイズの半導体構造32(図2E)を形成するステップを含む。例示的実施形態では、基板30はサファイアウエハーを含み、半導体構造32は、ダイサイズを有し、基板30上に形成された化合物半導体材料の異なる層を含む。
ダイサイズの半導体構造32は、従来の半導体製造技術を用いて形成することができ、基板30の表面に十字の開口パターン38(図2B)をエッチングによって物理的に分離することができる。しかしながら、半導体構造32の正確な構造は、製造される(LED)ダイスのタイプに依存することになる。
当技術分野で既知である技術を用いて、GaN層34(図2E)を、基板30(図2E)上にヘテロエピタキシャル成長させることができる。エッチングプロセスの後、開口部38にはGaN材料がないことに留意されたい。GaN結晶成長を促進するために、初期GaN層を800℃未満の比較的低い温度で成膜することができるが、格子不整合が大きいために初期GaN層は様々な欠陥を高密度で含むようになる。転位、ナノパイプおよび反転ドメインなどの結晶欠陥は、表面エネルギーを上昇させ、これによりレーザビームをより高く吸収することになる。この後のレーザリフトオフ(LLO)ステップ中で、GaNはガリウム金属蒸気と窒素ガスに速やかに分解され、半導体構造32と基板30上に爆発的な力が作用することになる。ダイサイズの半導体構造32は、基板30と比較して、質量もサイズもはるかに小さいので、各半導体構造32に、大きな力が作用することになる。例示的実施形態では、半導体構造32はミクロン単位の寸法であり、基板30はミリメートル単位の寸法である。図2Eにも示すように、この後のレーザリフトオフ(LLO)ステップに用いられるレーザビーム40は、リフトオフ(LLO)されるダイサイズの半導体構造32のフットプリントよりも大きな外形を有する。さらに、図9A~9Bに示すように、レーザビーム40のサイズを変えることによって、一度に2つ以上のダイサイズの半導体構造をリフトオフすることができる。
図3を参照すると、発光ダイオード(LED)ダイスの製造方法はまた、エラストマー性ポリマー層44でコートされた受板42を用意するステップも含む。受板に好ましい材料は、石英を含む。エラストマー性ポリマー層44用の例示的な材料は、シリコーン、シロキサン、ゴム、または他のエラストマーベースの材料を含む。図3に示すように、受板42は、基板30のサイズおよび形状に対応するが、それよりもわずかに大きいサイズおよび形状を有することができる。例えば、基板30が円形ウエハーを備える場合、受板42は、円形ウエハーよりもわずかに大きい円形板を備えることができる。
図4を参照すると、発光ダイオード(LED)ダイスの製造方法はまた、エラストマー性ポリマー層44によって加えられる接着力を用いて基板30と受板42を物理的に接触させて配置するステップも含む。図4に示すように、半導体構造32は、パッド電極36が半導体構造32とエラストマー性ポリマー層44との間にZ1の間隔を設けるような縦型発光ダイオード(VLED)ダイスの構成を有することができる。さらに、エラストマー性ポリマー層44によって、パッド電極36に接着力Fが加えられている。ダイサイズの半導体構造32は、依然として基板30に物理的に接続されているが、隣接する半導体構造から物理的に分離されている。
例1:図5および図6を参照すると、例示的な接触させて配置するステップでは、4インチ径の円形基板30と、6インチ角の受板42Sを使用する。この例では、エラストマー性ポリマー層44は、接着力を加えるように構成された硬化型シリコーン粘着剤を含む。エラストマー性ポリマー層44用の他の適当な材料は、ソルボセイン(登録商標)およびネオプレン(登録商標)を含む。1つの適当な接着剤は、2020年2月3日に出願された、「付加硬化型シリコーン粘着剤組成物およびこの硬化物」と題する日本国特許出願番号2020-016200に開示されており、これは参照により組み込まれる。
図5に示すように、接触させて配置するステップは、基板30および受板42Sを物理的に接触させて配置する第1のステップと、重り48を加えて重り48を用いてエラストマー性ポリマー層44を硬化させる第2のステップと、重り48を除去する第3のステップとを含むことができる。例として、エラストマー性ポリマー層44は、接着力0.08MPa超、硬度<70(タイプA)、引張強さ>.01MPaを有することができる。
表1は、シリコーン製のスピンオンエラストマー性ポリマー層44のいくつかの特性を特定するものである。
図7および図8を参照すると、発光ダイオード(LED)ダイスの製造方法はまた、レーザリフトオフ(LLO)プロセスを行うステップも含む。レーザリフトオフプロセス中に、均一なレーザビーム40を、基板30を通して界面半導体層50に向かって、基板30との界面に照射し、ダイサイズの半導体構造32を受板42上にリフトオフする。レーザリフトオフ(LLO)ステップ中に、各半導体構造32は、界面半導体層50の分解により、受板42の方へ個別に押し出される。例えば、界面半導体層50がGaNからなる場合、分解は、ガス状のガリウム(G)および窒素(N2)になる。図7において、この爆発的な力は、爆発的な力の矢印52によって表されている。これは、半導体構造32を通過し、受板42上のエラストマー性ポリマー層44に吸収される。エラストマー性ポリマー層44は、ソフトクッションまたはショックアブソーバとして機能し、運動量エネルギー移動によって半導体構造32から運動エネルギーを吸収する。半導体構造32は、損傷することなくエラストマー性ポリマー層44に載ることになり、受板42上の所望の位置に留まる。
例2:例示的なレーザリフトオフ(LLO)プロセスは、波長λ=248nm、パルス幅25nsのKrFエキシマレーザなどの248nmのレーザビーム40を使用する。レーザ出力エネルギーは、10nJから50mJまで変化させることができる。レーザビームは、均一なビームプロファイル(好ましくはRMS10%未満)を形成するために、特殊な光学系を用いて再形成および均質化される。LLO処理ビームは投影システムを透過した後、0.9x0.9mmなどのスポットサイズでウエハー/サンプル上に集光する。他のサイズや形状のレーザビームを使用することも可能である。エキシマレーザは、KrF(248nm)に限定されない。例えば、エキシマレーザは、F2エキシマレーザ(155nm)からArFエキシマレーザ(198nm)であってよい。エキシマレーザは、通常、貴ガス(アルゴン、クリプトン、またはキセノン)と反応性ガス(フッ素、塩素)を組み合わせて使用する。受板42は、基板30よりも大きいことが好ましい。さらに、レーザリフトオフ(LLO)プロセス後の半導体構造32の反転、チルティング、回転およびクラックを防止するために、受板42はTTV(total thickness variation)が好ましくは<5μm、より好ましくは<2μmの、平板である。さらに、受板42は、基板30上に半導体構造32を位置合わせするための1つまたは複数のアライメントマークを含むことができる。また適切なアライメントは、レーザリフトオフ(LLO)プロセス後の、受板42上の半導体構造32の適切な配置(すなわち、受板42上の所望の座標)を保証する。さらに、受板42は、プレアライメントのための1つまたは複数のノッチまたはフラットを含むことができる。
例3:図9Aおよび9Bを参照すると、この例では、受板42は、硬化型シリコーン粘着剤組成物からなるスピンオンエラストマー性ポリマー層44を含んでいる。また、この例では、基板30は4インチ径のウエハーを備え、受板42は6インチ径の円形板を備える。さらに、受板42は、TTV(total thickness variation)が<5μmである。エラストマー性ポリマー層44を形成するために、スピンコータを用いて受板42の中心上にエラストマーを分配し、選択された厚さT(例えば、~20μm)を提供することができる。スピンオンプロセスの場合、エラストマー性ポリマー層44の厚さTは、スピン速度、スピンオン液体粘度および他の係数の関数となる。標準的に、厚さTは半径方向に依存する。最適な厚さを均一に提供するために、より大きな直径の受板42を使用することになる。スピンコートの代わりに、蒸着、ドクターブレード、またはスクリーン印刷によってエラストマー性ポリマー層44を塗布することもできる。
図9Aに示すように、レーザビーム40の適切な集光によってレーザリフトオフ領域54を選択的に設置し、選択された半導体構造32を受板42上にリフトすることができる。受板42を用いることで、先行技術の2次基板24(図1C)のように基板30全体にレーザリフトオフ(LLO)を行わずに、特定の半導体構造32を選択的に除去することができる。レーザリフトオフ(LLO)ステップの後、本方法はまた、受板42上の半導体構造32の表面を洗浄するステップ、またはエッチングするステップを含むこともできる。受板42上の半導体構造32をエッチングし、光抽出、出力、ハンドリングなどの性能を向上させる粗面を作製することができる。
ダイサイズの半導体構造32が受板42のエラストマー性ポリマー層44の表面に載っている状態で、本方法はまた、受板42から半導体構造32を除去するステップを含むこともできる。このステップは、半導体ダイス用のピックアンドプレース機構などの従来技術を使用して行うことができる。
図10を参照すると、受板42から分離され完成した半導体構造は、フリップチップ発光ダイオード(FCLED)ダイ32FCLEDを備える。フリップチップ発光ダイオード(LED)ダイ32FCLEDは、p型閉じ込め層(P層)64、n型閉じ込め層(N層)60、閉じ込め層間にある発光するように構成された活性層(多重量子井戸(MQW)層)62、p型閉じ込め層(P層)64に接触するP金属層66、反射層68、分離層72、およびn型閉じ込め層(N層)60に接触するN電極70からなるエピタキシャルスタック57を含む。
いくつかの例示的な態様および実施形態を上述してきたが、当業者は、これらの特定の修正、並び替え、追加およびサブコンビネーションを理解されよう。したがって、以下の添付の特許請求の範囲およびこの後導入される請求項は、この真の趣旨および範囲内であるような全ての修正、並び替え、追加およびサブコンビネーションを含むと解釈されると意図される。

Claims (16)

  1. 発光ダイオード(LED)ダイスの製造方法であって、
    基板上に半導体層を含む複数のダイサイズの半導体構造を用意するステップ、
    接着力を有するエラストマー性ポリマー層を有する受板を用意するステップ、
    前記基板上の前記半導体構造に接着力を加えるために、前記基板と前記受板を物理的に接触させて配置するステップ、そのうち、前記接触させて配置するステップは前記受板に重りを置くステップおよび前記エラストマー性ポリマー層を硬化させるステップを含み、
    均一なレーザビームを、前記基板を通して前記半導体層に向かって、前記基板との前記半導体構造の界面に照射することにより、前記半導体構造を前記エラストマー性ポリマー層上にリフトオフするレーザリフトオフ(LLO)プロセスを行うステップ、および
    前記半導体構造を前記受板から除去するステップを含む、方法。
  2. 前記レーザビームが、前記基板を透過し、前記基板との界面で前記半導体層によって吸収され得るように、レーザの波長およびパワーを選択するステップをさらに含む、請求項1に記載の方法。
  3. 前記レーザリフトオフ(LLO)プロセス中に、前記レーザビームを、前記複数の半導体構造の少なくとも1つずつに順に集光し、全ての前記半導体構造、または前記基板上の選択された半導体構造のみを除去する、請求項1に記載の方法。
  4. 発光ダイオード(LED)ダイスの製造方法であって、
    サファイア基板上に半導体層を含む複数のダイサイズの半導体構造を用意するステップ、
    接着力を有するエラストマー性ポリマー層を有する受板を用意するステップ、
    前記エラストマー性ポリマー層によって加えられる接着力を用いて前記基板と前記受板を物理的に接触させて配置するステップ、そのうち、前記接触させて配置するステップは前記受板に重りを置くステップおよび前記エラストマー性ポリマー層を硬化させるステップを含み、および
    均一なレーザビームを、前記基板を通して前記半導体層に向かって、前記基板との界面に照射することによって、前記エラストマー性ポリマー層上に前記半導体構造をリフトオフするレーザリフトオフ(LLO)プロセスを行うステップを含み、
    前記基板はウエハーを備え、
    前記受板が前記ウエハーの面積より大きな面積を有する板を備える、方法。
  5. 前記エラストマー性ポリマー層は、接着力0.08MPa超、硬度<70(タイプA)、引張強さ>.01MPaを有し、
    前記受板上の前記エラストマー性ポリマー層が硬化型シリコーン粘着剤を含む、請求項4に記載の方法。
  6. 前記受板を用意するステップが、前記受板に前記エラストマー性ポリマー層を塗布するステップを含む、請求項4に記載の方法。
  7. 前記レーザリフトオフ(LLO)プロセスにエキシマレーザを使用する、請求項4に記載の方法。
  8. 前記半導体構造が、縦型発光ダイオード(VLED)ダイスまたはフリップチップ発光ダイオードダイス(FCLED)を備える、請求項4に記載の方法。
  9. 発光ダイオード(LED)ダイスの製造方法であって、
    各半導体構造がGaN層からなる半導体層を含むエピタキシャルスタックを備え、基板上に複数のダイサイズの半導体構造を用意するステップ、
    硬化型シリコーン粘着剤を含み、接着力を有するエラストマー性ポリマー層を有する受板を用意するステップ、
    前記エラストマー性ポリマー層によって前記半導体構造に接着力が加わるように、前記基板と前記受板を物理的に接触させて配置するステップ、そのうち、前記接触させて配置するステップは前記受板に重りを置くステップおよび前記エラストマー性ポリマー層を硬化させるステップを含み、
    均一なレーザビームを、前記基板を通して前記半導体層に向かって、前記基板上の前記半導体構造のサファイア/GaN界面に照射することにより、前記半導体構造を前記エラストマー性ポリマー層上にリフトオフし、前記レーザリフトオフ(LLO)プロセスの後に前記エラストマー性ポリマー層が前記半導体構造を前記受板上の定位置に保持するレーザリフトオフ(LLO)プロセスを行うステップ、および
    前記半導体構造を前記受板から除去するステップを含む、方法。
  10. 発光ダイオード(LED)ダイスの製造方法であって、
    サファイアを含む基板を用意するステップ、
    各半導体構造がGaN層からなる半導体層を含むエピタキシャルスタックを備え、前記基板上に複数のダイサイズの半導体構造を形成するステップ、
    接着力を有する硬化型スピンオンポリマーを含むエラストマー性ポリマー層を有する受板を用意するステップ、
    前記エラストマー性ポリマー層によって加えられる接着力を用いて前記基板と前記受板を物理的に接触させて配置するステップ、そのうち、前記接触させて配置するステップは前記受板に重りを置くステップおよび前記エラストマー性ポリマー層を硬化させるステップを含み、および
    均一なレーザビームを、前記基板を通して前記半導体層に向かって、前記基板上のサファイア/GaN界面に照射することにより、前記半導体構造を前記エラストマー性ポリマー層上にリフトオフし、前記レーザリフトオフ(LLO)プロセスの後に前記エラストマー性ポリマー層が前記半導体構造を前記受板上の定位置に保持するレーザリフトオフ(LLO)プロセスを行うステップを含む、方法。
  11. 前記レーザリフトオフ(LLO)プロセス中に、前記レーザビームが前記基板を透過し、前記基板との界面で前記半導体層によって吸収され得るように、レーザの波長およびパワーを選択するステップをさらに含む、請求項10に記載の方法。
  12. 発光ダイオード(LED)ダイスの製造方法であって、
    サファイアを含む基板を用意するステップ、
    各半導体構造がGaN層からなる半導体層を含むエピタキシャルスタックを備え、前記基板上に複数のダイサイズの半導体構造を形成するステップ、
    硬化型シリコーン粘着剤を含み、接着力を有するエラストマー性ポリマー層を有する受板を用意するステップ、
    前記エラストマー性ポリマー層によって加えられる接着力を用いて前記基板と前記受板を物理的に接触させて配置するステップ、そのうち、前記接触させて配置するステップは前記受板に重りを置くステップおよび前記エラストマー性ポリマー層を硬化させるステップを含み、および
    均一なレーザビームを、前記基板を通して前記半導体層に向かって、前記基板上のサファイア/GaN界面に照射することにより、前記半導体構造を前記エラストマー性ポリマー層上にリフトオフし、前記レーザリフトオフ(LLO)プロセスの後に前記エラストマー性ポリマー層が前記半導体構造を前記受板上の定位置に保持するレーザリフトオフ(LLO)プロセスを行うステップを含み、
    前記半導体構造がフリップチップ発光ダイオード(FCLED)ダイスを備え、各(FCLED)ダイが、p型閉じ込め層、n型閉じ込め層、閉じ込め層間にある発光するように構成された活性層、p型閉じ込め層に接触するP金属層、およびn型閉じ込め層に接触するN電極を備える、方法。
  13. 発光ダイオード(LED)ダイスの製造方法であって、
    サファイアを含む基板を用意するステップ、
    各半導体構造がGaN層からなる半導体層を含むエピタキシャルスタックを備え、前記基板上に複数のダイサイズの半導体構造を形成するステップ、
    硬化型シリコーン粘着剤を含み、接着力を有するエラストマー性ポリマー層を有する受板を用意するステップ、
    前記受板に重りを置くステップおよび前記エラストマー性ポリマー層を硬化させるステップによって、前記エラストマー性ポリマー層によって加えられる接着力を用いて前記基板と前記受板を物理的に接触させて配置するステップ、ならびに
    均一なレーザビームを、前記基板を通して前記半導体層に向かって、前記基板上のサファイア/GaN界面に照射することにより、前記半導体構造を前記エラストマー性ポリマー層上にリフトオフし、前記レーザリフトオフ(LLO)プロセスの後に前記エラストマー性ポリマー層が前記半導体構造を前記受板上の定位置に保持するレーザリフトオフ(LLO)プロセスを行うステップを含む、方法。
  14. 発光ダイオード(LED)ダイスの製造方法であって、
    各半導体構造がGaN層からなる半導体層を含むエピタキシャルスタックを備え、基板上に複数のダイサイズの半導体構造を用意するステップ、
    硬化型シリコーン粘着剤を含み、接着力を有するエラストマー性ポリマー層を有する受板を用意するステップ、
    前記エラストマー性ポリマー層によって加えられる接着力を用いて前記基板と前記受板を物理的に接触させて配置するステップ、そのうち、前記接触させて配置するステップは前記受板に重りを置くステップおよび前記エラストマー性ポリマー層を硬化させるステップを含み、および
    レーザビームを、前記基板を通して前記半導体層に向かって、前記基板上のサファイア/GaN界面に照射することにより、前記半導体構造を前記エラストマー性ポリマー層上にリフトオフし、前記レーザリフトオフ(LLO)プロセスの後に前記エラストマー性ポリマー層が前記半導体構造を前記受板上の定位置に保持するレーザリフトオフ(LLO)プロセスを行うステップを含み、
    前記基板がウエハーを備え、前記受板が前記ウエハーの面積より大きな面積を有する円形板を備える、方法。
  15. 発光ダイオード(LED)ダイスの製造方法であって、
    各半導体構造がGaN層からなる半導体層を含むエピタキシャルスタックを備え、基板上に複数のダイサイズの半導体構造を用意するステップ、
    硬化型シリコーン粘着剤を含み、接着力を有するエラストマー性ポリマー層を有する受板を用意するステップ、
    前記エラストマー性ポリマー層によって加えられる接着力を用いて前記基板と前記受板を物理的に接触させて配置するステップ、そのうち、前記接触させて配置するステップは前記受板に重りを置くステップおよび前記エラストマー性ポリマー層を硬化させるステップを含み、および
    均一なレーザビームを、前記基板を通して前記半導体層に向かって、前記基板上のサファイア/GaN界面に照射することにより、前記半導体構造を前記エラストマー性ポリマー層上にリフトオフし、前記レーザリフトオフ(LLO)プロセスの後に前記エラストマー性ポリマー層が前記半導体構造を前記受板上の定位置に保持するレーザリフトオフ(LLO)プロセスを行うステップを含み、
    前記基板がウエハーを備え、前記受板が前記ウエハーの面積より大きな面積を有する正方形または長方形の板を備える、方法。
  16. 発光ダイオード(LED)ダイスの製造方法であって、
    化合物半導体材料のエピタキシャルスタックからなる基板上に半導体層を含む複数のダイサイズの半導体構造を用意するステップ、
    受板上に、スピンコートされた接着力を有する硬化型シリコーンエラストマー性ポリマー層を有する受板を用意するステップ、
    前記エラストマー性ポリマー層によって加えられる接着力を用いて前記基板と前記受板を物理的に接触させて配置するステップ、そのうち、前記接触させて配置するステップは前記受板に重りを置くステップおよび前記エラストマー性ポリマー層を硬化させるステップを含み、
    前記エラストマー性ポリマー層がショックアブソーバおよび前記半導体構造を保持するための接着面として機能する状態で、均一なレーザビームを、前記基板を通して前記半導体層に向かって、前記基板との界面に照射することによって、前記エラストマー性ポリマー層上に前記半導体構造をリフトオフするレーザリフトオフ(LLO)プロセスを行うステップ、ならびに
    前記レーザリフトオフ(LLO)プロセスの間、前記レーザビームが前記基板を透過し、前記基板との界面で前記半導体層に吸収され得るように、レーザの波長とパワーを選択するステップを含む、方法。
JP2022513980A 2019-08-28 2020-08-20 基板から受板へのレーザリフトオフを用いた(led)ダイスの製造方法 Active JP7454200B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201962892644P 2019-08-28 2019-08-28
US62/892,644 2019-08-28
US16/987,478 US11417799B2 (en) 2019-08-28 2020-08-07 Method for fabricating (LED) dice using laser lift-off from a substrate to a receiving plate
US16/987,478 2020-08-07
PCT/US2020/047137 WO2021041138A1 (en) 2019-08-28 2020-08-20 Method for fabricating (led) dice using laser lift-off from a substrate to a receiving plate

Publications (2)

Publication Number Publication Date
JP2022545976A JP2022545976A (ja) 2022-11-01
JP7454200B2 true JP7454200B2 (ja) 2024-03-22

Family

ID=74681348

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022513980A Active JP7454200B2 (ja) 2019-08-28 2020-08-20 基板から受板へのレーザリフトオフを用いた(led)ダイスの製造方法

Country Status (7)

Country Link
US (6) US20210066547A1 (ja)
JP (1) JP7454200B2 (ja)
KR (1) KR102654299B1 (ja)
CN (1) CN114616730A (ja)
DE (1) DE112020003652T5 (ja)
TW (2) TWI837710B (ja)
WO (1) WO2021041138A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210066547A1 (en) 2019-08-28 2021-03-04 Tslc Corporation Semiconductor Components And Semiconductor Structures And Methods Of Fabrication
CN212165233U (zh) * 2020-03-25 2020-12-18 德沃康科技集团有限公司 一种升降桌控制盒的安装结构
JP2021170596A (ja) * 2020-04-15 2021-10-28 国立大学法人東海国立大学機構 窒化ガリウム半導体装置の製造方法
JP7477835B2 (ja) * 2020-04-15 2024-05-02 株式会社デンソー 半導体チップの製造方法
KR20220085137A (ko) * 2020-12-15 2022-06-22 삼성전자주식회사 복수개의 반도체 칩을 포함하는 반도체 패키지 및 이의 제조 방법
US20220320366A1 (en) 2021-03-31 2022-10-06 Semileds Corporation Method To Remove An Isolation Layer On The Corner Between The Semiconductor Light Emitting Device To The Growth Substrate

Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002366054A (ja) 2001-06-12 2002-12-20 Sony Corp 素子実装基板及び不良素子の修復方法
JP2003077940A (ja) 2001-09-06 2003-03-14 Sony Corp 素子の転写方法及びこれを用いた素子の配列方法、画像表示装置の製造方法
JP2003218402A (ja) 2002-01-17 2003-07-31 Sony Corp 素子の配列方法及び画像表示装置の製造方法
JP2003332633A (ja) 2002-05-16 2003-11-21 Sony Corp 表示装置および表示装置の製造方法
JP2003347524A (ja) 2002-05-28 2003-12-05 Sony Corp 素子の転写方法、素子の配列方法及び画像表示装置の製造方法
JP2004273596A (ja) 2003-03-06 2004-09-30 Sony Corp 素子転写方法および表示装置
JP2004281630A (ja) 2003-03-14 2004-10-07 Sony Corp 素子転写方法、素子転写用基板および表示装置
JP2006128710A (ja) 2004-10-28 2006-05-18 Lumileds Lighting Us Llc パッケージ統合された薄膜led
JP2010161221A (ja) 2009-01-08 2010-07-22 Sony Corp 実装基板の製造方法、実装基板および発光装置
JP2010177390A (ja) 2009-01-29 2010-08-12 Sony Corp 素子の移載方法および表示装置の製造方法
US20150364639A1 (en) 2014-06-16 2015-12-17 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor light emitting device package
JP2017168548A (ja) 2016-03-15 2017-09-21 ソニー株式会社 ガラス配線基板及びその製造方法、部品実装ガラス配線基板及びその製造方法、並びに、表示装置用基板
JP2017533453A (ja) 2014-10-17 2017-11-09 インテル・コーポレーション 微小持ち上げ・接合組立法
JP2018060993A (ja) 2016-09-29 2018-04-12 東レエンジニアリング株式会社 転写方法、実装方法、転写装置、及び実装装置
JP2018531504A (ja) 2015-09-02 2018-10-25 オキュラス ブイアール,エルエルシー 半導体デバイスの組立
US20190035817A1 (en) 2017-07-25 2019-01-31 Lg Display Co., Ltd. Light emitting display device and method of manufacturing the same
JP2019067892A (ja) 2017-09-29 2019-04-25 東レエンジニアリング株式会社 転写基板、及び転写方法
US20190165231A1 (en) 2017-11-08 2019-05-30 SemiLEDs Optoelectronics Co., Ltd. Method For Making Light Emitting Device LED Arrays

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376580A (en) 1993-03-19 1994-12-27 Hewlett-Packard Company Wafer bonding of light emitting diode layers
US6071795A (en) 1998-01-23 2000-06-06 The Regents Of The University Of California Separation of thin films from transparent substrates by selective optical processing
EP1065734B1 (en) 1999-06-09 2009-05-13 Kabushiki Kaisha Toshiba Bonding type semiconductor substrate, semiconductor light emitting element, and preparation process thereof.
JP4628580B2 (ja) 2001-04-18 2011-02-09 信越半導体株式会社 貼り合せ基板の製造方法
US8294172B2 (en) 2002-04-09 2012-10-23 Lg Electronics Inc. Method of fabricating vertical devices using a metal support film
US6818532B2 (en) 2002-04-09 2004-11-16 Oriol, Inc. Method of etching substrates
US7456035B2 (en) 2003-07-29 2008-11-25 Lumination Llc Flip chip light emitting diode devices having thinned or removed substrates
JP4954712B2 (ja) 2003-12-24 2012-06-20 ジーイー ライティング ソリューションズ エルエルシー 窒化物フリップチップからのサファイヤのレーザ・リフトオフ
US7202141B2 (en) 2004-03-29 2007-04-10 J.P. Sercel Associates, Inc. Method of separating layers of material
US20060154393A1 (en) * 2005-01-11 2006-07-13 Doan Trung T Systems and methods for removing operating heat from a light emitting diode
US7736945B2 (en) 2005-06-09 2010-06-15 Philips Lumileds Lighting Company, Llc LED assembly having maximum metal support for laser lift-off of growth substrate
KR100714589B1 (ko) 2005-10-05 2007-05-07 삼성전기주식회사 수직구조 발광 다이오드의 제조 방법
FR2903808B1 (fr) 2006-07-11 2008-11-28 Soitec Silicon On Insulator Procede de collage direct de deux substrats utilises en electronique, optique ou opto-electronique
US8921204B2 (en) 2006-10-11 2014-12-30 SemiLEDs Optoelectronics Co., Ltd. Method for fabricating semiconductor dice by separating a substrate from semiconductor structures using multiple laser pulses
WO2010015878A2 (en) 2008-08-06 2010-02-11 S.O.I. Tec Silicon On Insulator Technologies Process for modifying a substrate
TWI422075B (zh) * 2009-03-13 2014-01-01 Advanced Optoelectronic Tech 覆晶式半導體光電元件之結構及其製造方法
KR101719623B1 (ko) * 2010-09-07 2017-03-24 엘지이노텍 주식회사 발광소자
US8809875B2 (en) 2011-11-18 2014-08-19 LuxVue Technology Corporation Micro light emitting diode
KR102162437B1 (ko) * 2014-05-15 2020-10-07 엘지이노텍 주식회사 발광 소자 및 이를 포함하는 발광 소자 패키지
US9850406B2 (en) * 2014-11-07 2017-12-26 International Business Machines Corporation Adhesive resins for wafer bonding
US9653435B2 (en) * 2015-07-14 2017-05-16 SemiLEDs Optoelectronics Co., Ltd. Light emitting diode (LED) package having short circuit (VLED) die, lens support dam and same side electrodes and method of fabrication
KR20180105782A (ko) * 2017-03-16 2018-10-01 주식회사 루멘스 엘이디 모듈 제조용 칩 온 캐리어 및 그 제작방법
CN107039298B (zh) * 2016-11-04 2019-12-24 厦门市三安光电科技有限公司 微元件的转移装置、转移方法、制造方法、装置和电子设备
JP2021506108A (ja) * 2017-12-04 2021-02-18 トンシュー グループ カンパニー リミテッドTunghsu Group Co., Ltd. マイクロledデバイス用上部基板、マイクロledデバイス及びマイクロled表示装置
US10984702B2 (en) * 2018-06-22 2021-04-20 Epistar Corporation Display apparatus with array of light emitting diodes and method of manufacturing the same
JP7225594B2 (ja) 2018-07-26 2023-02-21 マツダ株式会社 圧縮着火式エンジンの制御装置及び筒内温度判定方法
US20210066547A1 (en) 2019-08-28 2021-03-04 Tslc Corporation Semiconductor Components And Semiconductor Structures And Methods Of Fabrication
US20230018855A1 (en) 2019-08-28 2023-01-19 Semileds Corporation Method For Fabricating (LED) Dice Using Laser Lift-Off From A Substrate To A Receiving Plate

Patent Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002366054A (ja) 2001-06-12 2002-12-20 Sony Corp 素子実装基板及び不良素子の修復方法
JP2003077940A (ja) 2001-09-06 2003-03-14 Sony Corp 素子の転写方法及びこれを用いた素子の配列方法、画像表示装置の製造方法
JP2003218402A (ja) 2002-01-17 2003-07-31 Sony Corp 素子の配列方法及び画像表示装置の製造方法
JP2003332633A (ja) 2002-05-16 2003-11-21 Sony Corp 表示装置および表示装置の製造方法
JP2003347524A (ja) 2002-05-28 2003-12-05 Sony Corp 素子の転写方法、素子の配列方法及び画像表示装置の製造方法
JP2004273596A (ja) 2003-03-06 2004-09-30 Sony Corp 素子転写方法および表示装置
JP2004281630A (ja) 2003-03-14 2004-10-07 Sony Corp 素子転写方法、素子転写用基板および表示装置
JP2006128710A (ja) 2004-10-28 2006-05-18 Lumileds Lighting Us Llc パッケージ統合された薄膜led
JP2010161221A (ja) 2009-01-08 2010-07-22 Sony Corp 実装基板の製造方法、実装基板および発光装置
JP2010177390A (ja) 2009-01-29 2010-08-12 Sony Corp 素子の移載方法および表示装置の製造方法
US20150364639A1 (en) 2014-06-16 2015-12-17 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor light emitting device package
JP2017533453A (ja) 2014-10-17 2017-11-09 インテル・コーポレーション 微小持ち上げ・接合組立法
JP2018531504A (ja) 2015-09-02 2018-10-25 オキュラス ブイアール,エルエルシー 半導体デバイスの組立
JP2017168548A (ja) 2016-03-15 2017-09-21 ソニー株式会社 ガラス配線基板及びその製造方法、部品実装ガラス配線基板及びその製造方法、並びに、表示装置用基板
JP2018060993A (ja) 2016-09-29 2018-04-12 東レエンジニアリング株式会社 転写方法、実装方法、転写装置、及び実装装置
US20190035817A1 (en) 2017-07-25 2019-01-31 Lg Display Co., Ltd. Light emitting display device and method of manufacturing the same
JP2019067892A (ja) 2017-09-29 2019-04-25 東レエンジニアリング株式会社 転写基板、及び転写方法
US20190165231A1 (en) 2017-11-08 2019-05-30 SemiLEDs Optoelectronics Co., Ltd. Method For Making Light Emitting Device LED Arrays

Also Published As

Publication number Publication date
US20240072203A1 (en) 2024-02-29
WO2021041138A1 (en) 2021-03-04
TWI837710B (zh) 2024-04-01
CN114616730A (zh) 2022-06-10
DE112020003652T5 (de) 2022-04-21
TWI772864B (zh) 2022-08-01
US20210066547A1 (en) 2021-03-04
TW202112481A (zh) 2021-04-01
JP2022545976A (ja) 2022-11-01
US11862754B2 (en) 2024-01-02
KR102654299B1 (ko) 2024-04-02
US20240063339A1 (en) 2024-02-22
US20210066541A1 (en) 2021-03-04
TW202241625A (zh) 2022-11-01
KR20220027219A (ko) 2022-03-07
US11862755B2 (en) 2024-01-02
US11417799B2 (en) 2022-08-16
US20220271198A1 (en) 2022-08-25
US20220359785A1 (en) 2022-11-10

Similar Documents

Publication Publication Date Title
JP7454200B2 (ja) 基板から受板へのレーザリフトオフを用いた(led)ダイスの製造方法
US7465592B2 (en) Method of making vertical structure semiconductor devices including forming hard and soft copper layers
US7977133B2 (en) Method of fabricating vertical structure compound semiconductor devices
TWI764872B (zh) 工程基板上晶片尺寸封裝之固態裝置的剝離方法
KR100632004B1 (ko) 질화물 단결정 기판 제조방법 및 질화물 반도체 발광소자 제조방법
JP4854925B2 (ja) 分離可能な半導体組立体の調整方法、とくにエレクトロニクスおよびオプティクス用の基板を形成するための方法
TWI690090B (zh) 舉離方法
US8168459B2 (en) Method for manufacturing semiconductor light-emitting device
JP7333192B2 (ja) 移設方法
US9530930B2 (en) Method of fabricating semiconductor devices
KR20170079940A (ko) Led 구조체 및 이의 전사방법
US20230018855A1 (en) Method For Fabricating (LED) Dice Using Laser Lift-Off From A Substrate To A Receiving Plate
TWI446583B (zh) 半導體製程方法
JP7482339B1 (ja) 受け取り基板、レーザリフトオフ方法、リフト方法、保持方法、及び微小構造体の洗浄方法
JP5324821B2 (ja) 半導体装置の製造方法
WO2024085024A1 (ja) リフト方法及び受け取り基板
TW202422721A (zh) 接收基板、接收基板的製造方法、雷射誘導正向轉移方法、保持方法及微結構體的清洗方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220228

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220704

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230314

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20230613

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230721

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231031

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231116

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240301

R150 Certificate of patent or registration of utility model

Ref document number: 7454200

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150