JP7452778B2 - 表示基板及びその製造方法並びに表示装置 - Google Patents

Description

本開示は、表示技術分野に関し、特に、表示基板及びその製造方法並びに表示装置に関する。

アクティブマトリックス有機発光ダイオード（英語：Ａｃｔｉｖｅ―ｍａｔｒｉｘ ｏｒｇａｎｉｃ ｌｉｇｈｔ―ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、略称：ＡＭＯＬＥＤ）表示素子は、その低消費電力、柔軟性及び大型サイズ実現可能等の利点により、パネルディスプレイ発展の主流になりつつある。

前記表示素子は、表示領域と、表示領域の周辺に位置するエッジ領域とを含む。前記表示領域は、信号線と駆動チップとが設置されている。該信号線は、駆動チップによって提供される信号を表示領域に位置する導電性パターンに伝送するために用いられる。前記表示領域は、バリア壁構造が更に設置されている。薄膜封止技術を採用して表示素子を封止する場合、該バリア壁構造は、封止材料を効果的にブロックして、封止材料が表示素子のエッジから流出することを回避できる。

本開示の目的は、表示基板及びその製造方法並びに表示装置を提供することである。

本開示の第１の態様は、表示基板を提供する。前記表示基板は、ベース基板と、前記ベース基板上に設置されたアレイに配置された複数のサブピクセルと、積層して設置された第１導電性パターンと第２導電性パターンとを含む信号線であって、前記第１導電性パターンは、前記ベース基板と前記第２導電性パターンの間に位置する信号線と、前記アレイに配置された複数のサブピクセルを取り囲む第１バリア壁構造であって、前記第１バリア壁構造は、第１部分と、第２部分とを含み、前記第１部分の前記ベース基板上での正投影は、前記信号線の前記ベース基板上での正投影と重ならず、前記第２部分の前記ベース基板上での正投影は、前記第１導電性パターンの前記ベース基板上での正投影と少なくとも部分的に重なり、前記第２部分の前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルから遠く離れた境界は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と、前記第１導電性パターンの前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルから遠く離れた境界の間に位置し、前記第２部分の前記ベース基板上での正投影は、前記第２導電性パターンの前記ベース基板上での正投影と少なくとも部分的に重なり、前記第２導電性パターンの前記ベース基板上の正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と、前記第２部分の前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界の間に位置する第１バリア壁構造とを含む。

任意選択で、前記表示基板は、前記アレイに配置された複数のサブピクセルを取り囲む第２バリア壁構造を更に含み、前記第２バリア壁構造の前記ベース基板上での正投影は、前記第１バリア壁構造の前記ベース基板上の正投影と、前記アレイに配置された複数のサブピクセルの前記ベース基板上での正投影の間に位置し、前記第２バリア壁構造は、第３部分と、第４部分とを含み、前記第３部分の前記ベース基板上での正投影は、前記信号線の前記ベース基板上での正投影と重ならず、前記第４部分の前記ベース基板上での正投影は、前記第１導電性パターンの前記ベース基板上での正投影と少なくとも部分的に重なり、前記第４部分の前記ベース基板上での正投影は、前記第２導電性パターンの前記ベース基板上での正投影と少なくとも部分的に重なる。

任意選択で、前記第１導電性パターンの前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と、前記第４部分の前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界の間に位置し、及び/又は、
前記第２導電性パターンの前記ベース基板上の正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と、前記第４部分の前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界の間に位置する。

任意選択で、前記第２導電性パターンは、互いに結合される第２遷移部分と第２本体部分とを含み、前記第２遷移部分の前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルから遠く離れた境界は、前記第４部分の前記ベース基板上の正投影の内部に位置する。

任意選択で、前記第２導電性パターンは、互いに結合される第２遷移部分と第２本体部分とを含み、前記第２本体部分の前記ベース基板上の正投影のうち、前記アレイに配置された複数のサブピクセルから遠く離れた境界は、前記第２部分の前記ベース基板上での正投影の内部に位置する。

任意選択で、前記第２導電性パターンは、第１側辺を更に含み、前記第１側辺の前記ベース基板上の正投影は、前記第１バリア壁構造の前記ベース基板上の正投影と前記第２バリア壁構造の前記ベース基板上の正投影の間に位置する。

任意選択で、前記第１側辺は、前記表示基板のコーナー領域に位置する。

任意選択で、前記第１導電性パターンは、互いに結合される第１遷移部分と第１本体部分とを含み、前記第２導電性パターンは、互いに結合される第２遷移部分と第２本体部分とを含み、前記第２本体部分の前記ベース基板上の正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と、前記第１本体部分の前記ベース基板上の正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界の間に位置する。

任意選択で、前記第１導電性パターンは、互いに結合される第１遷移部分と第１本体部分とを含み、前記第２導電性パターンは、互いに結合される第２遷移部分と第２本体部分とを含み、前記第２遷移部分の前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界の一部は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と、前記第１遷移部分の前記ベース基板上の正投影における前記アレイに配置された複数のサブピクセルに近い境界の間に位置し、前記第２遷移部分の前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界の別の一部は、前記第１遷移部分の前記ベース基板上の正投影の内部に位置する。

任意選択で、前記表示基板は、ワイヤ入り領域を更に含み、前記第１導電性パターンの前記ベース基板上での正投影は、前記ワイヤ入り領域と少なくとも部分的に重なり、前記第２導電性パターンの前記ベース基板上の正投影は、前記ワイヤ入り領域と重ならない。

任意選択で、前記表示基板は、コーナー領域と直辺領域とを更に含み、前記第１導電性パターンの延在方向に垂直な方向に沿って、前記第１導電性パターンの前記コーナー領域における幅は、その前記直辺領域における幅よりも大きい。

任意選択で、前記コーナー領域から前記直辺領域への方向に沿って、前記第１導電性パターンの前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルから遠く離れた境界と、前記第２部分の前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルから遠く離れた境界の間の距離は徐々に減少する。

任意選択で、前記表示基板は、前記第１導電性パターンの前記ベース基板から遠く離れた側に位置する第１絶縁層を更に含み、前記第１絶縁層は、前記第１導電性パターンの第１エッジ部分の側面、及び前記第１エッジ部分の前記ベース基板に背向する表面を覆い、前記第１エッジ部分は、前記第１導電性パターンの前記アレイに配置された複数のサブピクセルから遠く離れたエッジ部分である。

任意選択で、前記表示基板は、複数のサブピクセル駆動回路であって、前記サブピクセル駆動回路の各々はいずれも複数の薄膜トランジスタを含む複数のサブピクセル駆動回路と、前記複数のサブピクセル駆動回路の前記ベース基板に背向する側に設置されたアノードパターンであって、前記アノードパターンは、前記サブピクセル駆動回路と１対１に対応するアノードパターンと、前記アノードパターンと前記サブピクセル駆動回路の間に設置された複数の導電性接続部であって、前記導電性接続部の各々は、それぞれ対応する前記アノードパターン及び対応する前記サブピクセル駆動回路に結合される複数の導電性接続部とを更に含み、前記第１導電性パターンは、前記第２導電性パターンと直接接触し、前記第１導電性パターンと前記薄膜トランジスタにおけるソース電極及びドレイン電極とは同じ材料を含み、前記第２導電性パターンと前記導電性接続部とは同じ材料を含む。

任意選択で、前記表示基板は、第２絶縁層と、第３絶縁層とを更に含み、前記第１導電性パターン、前記薄膜トランジスタにおけるソース電極及びドレイン電極は、いずれも前記第２絶縁層の前記ベース基板に背向する表面に位置し、前記第２導電性パターン及び前記導電性接続部は、いずれも前記第３絶縁層の前記ベース基板に背向する表面に位置する。

任意選択で、前記表示基板は、前記信号線の前記ベース基板に背向する側に位置し、且つ前記信号線に結合される補償導電性パターンを更に含む。

任意選択で、前記補償導電性パターンの前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルから遠く離れた境界は、前記第２部分の前記ベース基板上での正投影の内部に位置する。

任意選択で、前記第２バリア壁構造の第４部分の前記ベース基板上での正投影は、前記補償導電性パターンの前記ベース基板上での正投影の内部に位置する。

任意選択で、前記表示基板は、第４絶縁層を更に含み、前記補償導電性パターン及び前記アノードパターンは、いずれも前記第４絶縁層の前記ベース基板に背向する表面に位置する。

任意選択で、前記表示基板は、前記補償導電性パターンの前記ベース基板に背向する側に設置された共通電極層を更に含み、前記共通電極層は、前記表示基板の表示領域に位置する部分と、前記表示基板のエッジ領域に位置する部分とを含み、前記共通電極層における前記エッジ領域に位置する部分は、前記補償導電性パターンに結合される。

任意選択で、前記表示基板は、前記複数の薄膜トランジスタの前記ベース基板に背向する側に設置された第１パッシベーション層と、前記第１パッシベーション層の前記ベース基板に背向する側に設置された第１平坦化層と、前記第１平坦化層の前記ベース基板に背向する側に設置された第２平坦化層と、前記第２平坦化層の前記ベース基板に背向する側に設置されたピクセル定義層と、前記ピクセル定義層の前記ベース基板に背向する側に設置されたスペーサー層とを更に含み、前記第１バリア壁構造は、前記ベース基板から遠く離れた方向に沿って順次に積層して設置された第１バリア壁ブロックと、第２バリア壁ブロックと、第３バリア壁ブロックと、第４バリア壁ブロックとを含み、前記第１バリア壁ブロックは、前記第１平坦化層と同じ材料で設置され、前記第２バリア壁ブロックは、前記第２平坦化層と同じ材料で設置され、前記第３バリア壁ブロックは、前記ピクセル定義層と同じ材料で設置され、前記第４バリア壁ブロックは、前記スペーサー層と同じ材料で設置され、前記第２バリア壁構造は、前記ベース基板から遠く離れた方向に沿って順次に積層して設置された第５バリア壁ブロックと、第６バリア壁ブロックと、第７バリア壁ブロックとを含み、前記第５バリア壁ブロックは、前記第２平坦化層と同じ材料で設置され、前記第６バリア壁ブロックは、前記ピクセル定義層と同じ材料で設置され、前記第７バリア壁ブロックは、前記スペーサー層と同じ材料で設置される。

任意選択で、前記補償導電性パターンは、前記第２バリア壁ブロックと前記第３バリア壁ブロックの間に位置する部分と、前記第５バリア壁ブロックと前記第６バリア壁ブロックの間に位置する部分とを含む。

任意選択で、前記第２導電性パターンは、前記第１バリア壁ブロックと前記第２バリア壁ブロックの間に位置する部分を含む。

任意選択で、前記信号線は、正電源信号線及び／又は負電源信号線を含む。

任意選択で、前記信号線は、前記アレイに配置された複数のサブピクセルを取り囲む。

上記表示基板の技術方案に基づいて、本開示の第２の態様は、上記の表示基板を含む表示装置を提供する。

上記表示基板の技術方案に基づいて、本開示の第３の態様は、表示基板の製造方法を提供する。前記表示基板の製造方法は、ベース基板上にアレイに配置された複数のサブピクセルと、信号線と、第１バリア壁構造とを製作するステップを含み、前記信号線は、積層して設置された第１導電性パターンと第２導電性パターンとを含み、前記第１導電性パターンは、前記ベース基板と前記第２導電性パターンの間に位置され、前記第１バリア壁構造は、前記アレイに配置された複数のサブピクセルを取り囲み、前記第１バリア壁構造は、第１部分と、第２部分とを含み、前記第１部分の前記ベース基板上での正投影は、前記信号線の前記ベース基板上での正投影と重ならず、前記第２部分の前記ベース基板上での正投影は、前記第１導電性パターンの前記ベース基板上での正投影と少なくとも部分的に重なり、前記第２部分の前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルから遠く離れた境界は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と前記第１導電性パターンの前記ベース基板上での正投影における前記アレイに配置された複数のサブピクセルから遠く離れた境界の間に位置し、前記第２部分の前記ベース基板上での正投影は、前記第２導電性パターンの前記ベース基板上の正投影と少なくとも部分的に重なり、前記第２導電性パターンの前記ベース基板上の正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と、前記第２部分の前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界との間に位置する。

本明細書に記述される図面は、本開示に対するさらなる理解を提供するために使用され、本開示の一部を構成する。本開示の概略的な実施例及びその説明は、本開示を解釈するために使用され、本開示に対して不適切な限定を構成するものではない。図面は、以下の通りである。

本開示の実施例が提供した表示基板における信号線の第１構造概略図である。 本開示の実施例が提供した表示基板における信号線の第２構造概略図である。 本開示の実施例が提供した表示基板における信号線の第３構造概略図である。 本開示の実施例が提供した表示基板の上面概略図である。 図４におけるＣ１Ｃ２方向に沿った断面概略図である。 図４におけるＸ１部分の拡大概略図である。 図６の分解図である。 図４におけるＸ２部分の第１拡大概略図である。 図８におけるＧ１Ｇ２方向に沿った断面概略図である。 図４におけるＸ３部分の拡大概略図である。 図４におけるＸ４部分の拡大概略図である。 図４におけるＸ２部分の第２拡大概略図である。 本開示の実施例が提供した表示基板における駆動トランジスタ及び発光素子の断面概略図である。

本開示の実施例が提供した表示基板及びその製造方法並びに表示装置をさらに説明するために、以下では、明細書の添付の図面を併せて詳細に記述する。

現在、大型サイズの表示基板を実現する場合、表示基板上の信号線の長さが比較的長いため、信号線に比較的大きい抵抗を持たせ、ひいては信号線が信号を伝送する際に発生する電圧降下（ＩＲ Ｄｒｏｐ）が比較的大きくなって、表示基板の表示の均一性に影響を与える。

上記問題の存在に基づいて、図１及び図４に示すように、本開示は、表示基板を提供する。前記表示基板は、表示領域８０と、前記表示領域８０を取り囲むエッジ領域８１とを含む。前記エッジ領域８１は、信号線２０が設置されており、前記信号線２０は、第１導電性パターン２０１を含む。

該エッジ領域８１は、第１バリア壁構造５０と第２バリア壁構造４０とが更に設置されている。前記第２バリア壁構造４０は、前記第１バリア壁構造５０と前記表示領域８０との間に位置する。前記第１バリア壁構造５０は、第１部分５０１と、第２部分５０２とを含み、前記第１部分５０１と前記第２部分５０２とは、前記表示基板の表示領域８０を共同で囲む。前記第２バリア壁構造４０は、第３部分４０１と、第４部分４０２とを含み、前記第３部分４０１と前記第４部分４０２とは、前記表示基板の表示領域８０を共同で囲む。

前記第１部分５０１の前記ベース基板１０上の正投影は、前記信号線２０の前記ベース基板１０上の正投影と重ならず、前記第２部分５０２の前記ベース基板１０上の正投影は、前記第１導電性パターン２０１の前記ベース基板１０上の正投影内に位置する。前記第３部分４０１の前記ベース基板１０上の正投影は、前記信号線２０の前記ベース基板１０上の正投影と重ならず、前記第４部分４０２の前記ベース基板１０上の正投影は、前記第１導電性パターン２０１の前記ベース基板１０上の正投影内に位置する。

上記構造に係る表示基板において、前記第１バリア壁構造５０の第２部分５０２の前記ベース基板１０上の正投影の前記第１導電性パターン２０１の前記ベース基板１０上の正投影内に位置するように設置し、且つ前記第２バリア壁構造４０の第４部分４０２の前記ベース基板１０上の正投影の前記第１導電性パターン２０１の前記ベース基板１０上の正投影内に位置するように設置することで、前記信号線２０の延在方向に垂直な方向で、前記信号線２０の幅を増加させる。したがって、上記表示基板において、前記信号線２０による信号伝送中に全般的に発生するＩＲ Ｄｒｏｐを効果的に低減させ、表示基板の表示の均一性を向上させる。

さらに、図２及び図４に示すように、本開示は、表示基板を提供する。前記表示基板は、表示領域８０と、前記表示領域８０を取り囲むエッジ領域８１とを含む。前記エッジ領域８１は、信号線２０が設置されており、前記信号線２０は、積層して設置された第１導電性パターン２０１と、第２導電性パターン２０２とを含み、前記第１導電性パターン２０１は、前記第２導電性パターン２０２と表示基板的ベース基板１０との間に位置する。

該エッジ領域８１は、第１バリア壁構造５０と第２バリア壁構造４０とが更に設置されている。前記第２バリア壁構造４０は、前記第１バリア壁構造５０と前記表示領域８０との間に位置する。前記第１バリア壁構造５０は、第１部分５０１と、第２部分５０２とを含み、前記第１部分５０１と前記第２部分５０２とは、前記表示基板の表示領域８０を共同で囲む。前記第２バリア壁構造４０は、第３部分４０１と、第４部分４０２とを含み、前記第３部分４０１と前記第４部分４０２とは、前記表示基板の表示領域８０を共同で囲む。

前記第１部分５０１の前記ベース基板１０上の正投影は、前記信号線２０の前記ベース基板１０上の正投影と重ならず、前記第２部分５０２の前記ベース基板１０上の正投影は、前記第１導電性パターン２０１の前記ベース基板１０上の正投影と部分的に重なり、且つ前記第２部分５０２の前記ベース基板１０上の正投影は、前記第２導電性パターン２０２の前記ベース基板１０上の正投影と部分的に重なる。前記第３部分４０１の前記ベース基板１０上の正投影は、前記信号線２０の前記ベース基板１０上の正投影と重ならず、前記第４部分４０２の前記ベース基板１０上の正投影は、前記第１導電性パターン２０１の前記ベース基板１０上の正投影内に位置し、且つ前記第４部分４０２の前記ベース基板１０上の正投影は、前記第２導電性パターン２０２の前記ベース基板１０上の正投影内に位置する。

上記構造に係る表示基板において、前記信号線２０を、積層された第１導電性パターン２０１と第２導電性パターン２０２とを含むように設置し、前記信号線２０が前記ベース基板１０に垂直な方向での厚さを増加させると同時に、上記投影関係に従って前記第１導電性パターン２０１及び前記第２導電性パターン２０２を設置することで、前記信号線２０の延在方向に垂直な方向で、前記第１導電性パターン２０１及び前記第２導電性パターン２０２の幅を増加させる。したがって、上記表示基板において、前記信号線２０による信号伝送中に全般的に発生するＩＲ Ｄｒｏｐを効果的に低減させ、表示基板の表示の均一性を向上させる。

上記構造に係る表示基板は、信号線２０上のＩＲ Ｄｒｏｐを低減させ、表示基板の表示の均一性を向上させる面で一定の効果があるが、十分に明らかではない。これに基づいて、本開示は、以下のような技術方案を提供する。

図３、図４、図６及び図７を参照すると、本開示の実施例は、表示基板を提供する。前記表示基板は、ベース基板１０と、前記ベース基板１０上に設置されたアレイに配置された複数のサブピクセルと、信号線と、第１バリア壁構造とを含む。前記信号線２０は、積層して設置された第１導電性パターン２０１と、第２導電性パターン２０２とを含み、前記第１導電性パターン２０１は、前記ベース基板１０と前記第２導電性パターン２０２との間に位置する。前記第１バリア壁構造５０は、前記アレイに配置された複数のサブピクセルを取り囲み、前記第１バリア壁構造５０は、第１部分５０１と、第２部分５０２とを含む。前記第１部分５０１の前記ベース基板１０上の正投影は、前記信号線２０の前記ベース基板１０上の正投影と重ならず、前記第２部分５０２の前記ベース基板１０上の正投影は、前記第１導電性パターン２０１の前記ベース基板１０上の正投影と少なくとも部分的に重なり、前記第２部分５０２の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルから遠く離れた境界（図７に示すような符号３８）は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と前記第１導電性パターン２０１の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルから遠く離れた境界（図７に示すような符号３１）の間に位置する。前記第２部分５０２の前記ベース基板１０上の正投影は、前記第２導電性パターン２０２の前記ベース基板１０上の正投影と少なくとも部分的に重なり、前記第２導電性パターン２０２の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルに近い境界（図７に示すような符号３４）は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と前記第２部分５０２の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルに近い境界（図７に示すような符号３７）の間に位置する。

具体的には、前記表示基板は、表示領域８０と、前記表示領域８０を取り囲むエッジ領域８１とを含む。矩形の表示基板を例として、前記表示領域８０は、矩形であり、前記表示領域８０内にアレイに配置された複数のサブピクセルが設置されている。前記エッジ領域８１は、前記表示領域８０の四辺を取り囲み、前記エッジ領域８１にはチップがバインディングされているとともに、該チップと結合された信号線２０がさらに設置されている。該チップのバインディング位置及び信号線２０の設置方式は、いずれも実際の必要に応じて設定され得る。図４に示すように、例示的に、前記チップは、前記表示基板の一辺にバインディングされており、前記信号線２０は、前記表示基板の他の３つの辺に沿って延在し、信号線２０の両端は、いずれも該チップに結合され、該信号線２０の両端は、前記表示基板のワイヤ入り領域に位置する。

前記第１バリア壁構造５０の構造は様々である。例示的に、前記第１バリア壁構造５０は、前記アレイに配置された複数のサブピクセルを取り囲み、且つ該第１バリア壁構造５０は、第１部分５０１と第２部分５０２とに分けられ得る。前記第１部分５０１の前記ベース基板１０上の正投影は、前記信号線２０の前記ベース基板１０上の正投影と重ならず、前記第２部分５０２の前記ベース基板１０上の正投影は、前記第１導電性パターン２０１の前記ベース基板１０上の正投影と少なくとも部分的に重なり、且つ前記第２部分５０２の前記ベース基板１０上の正投影は、前記第２導電性パターン２０２の前記ベース基板１０上の正投影と少なくとも部分的に重なる。

同時に、さらに、前記第２部分５０２の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルから遠く離れた境界が、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と前記第１導電性パターン２０１の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルから遠く離れた境界の間に位置し、前記第２導電性パターン２０２の前記ベース基板１０上の正投影における前記サブピクセルに近い境界が、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と前記第２部分５０２の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルに近い境界の間に位置するように設置し得る。上記の構造に係る第１バリア壁構造５０及び信号線２０は、前記第１導電性パターン２０１がその自体の延在方向に垂直な方向で比較的広い幅を有するようにしながら、前記第２導電性パターン２０２がその自体の延在方向に垂直な方向で比較的広い幅を有するようにする。したがって、前記信号線２０のその自体の延在方向に垂直な方向での幅を広げ、前記信号線２０のＩＲ Ｄｒｏｐを低減させるのにより有利である。

前記表示基板の具体的な構造によれば、本開示の実施例が提供した表示基板において、前記信号線２０は、前記ベース基板１０に垂直な方向で比較的厚い厚さを有し、前記信号線２０は、その自体の延在方向に垂直な方向でより広い幅を有する。したがって、本開示の実施例が提供した表示基板は、前記信号線２０のＩＲ Ｄｒｏｐを低減させ、表示基板の表示の均一性を向上させるのにより有利である。

いくつかの実施例では、前記表示基板は、第２バリア壁構造４０を更に含んでもよく、前記第２バリア壁構造４０は、前記アレイに配置された複数のサブピクセルを取り囲み、前記第２バリア壁構造４０の前記ベース基板１０上の正投影は、前記第１バリア壁構造５０の前記ベース基板１０上の正投影と前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影の間に位置する。前記第２バリア壁構造４０は、第３部分４０１と、第４部分４０２とを含み、前記第３部分４０１の前記ベース基板１０上の正投影は、前記信号線２０の前記ベース基板１０上の正投影と重ならず、前記第４部分４０２の前記ベース基板１０上の正投影は、前記第１導電性パターン２０１の前記ベース基板１０上の正投影と少なくとも部分的に重なり、前記第４部分４０２の前記ベース基板１０上の正投影は、前記第２導電性パターン２０２の前記ベース基板１０上の正投影と少なくとも部分的に重なる。

具体的には、前記表示基板は、前記アレイに配置された複数のサブピクセルを囲むことができる第２バリア壁構造４０を更に含み、前記第２バリア壁構造４０は、前記第１バリア壁構造５０と前記アレイに配置された複数のサブピクセルとの間に位置して、前記第１バリア壁構造５０とネスティング設置を実現し得て、これにより封止材料に遮断能力を増強させる。

前記第２バリア壁構造４０の構造は様々である。例示的に、前記第２バリア壁構造４０は、第３部分４０１と第４部分４０２とに分けられて、前記第３部分４０１の前記ベース基板１０上の正投影は、前記信号線２０の前記ベース基板１０上の正投影と重ならず、前記第４部分４０２の前記ベース基板１０上の正投影は、前記第１導電性パターン２０１の前記ベース基板１０上の正投影と少なくとも部分的に重なり、前記第４部分４０２の前記ベース基板１０上の正投影は、前記第２導電性パターン２０２の前記ベース基板１０上の正投影と少なくとも部分的に重なる。上記の構造に係る第２バリア壁構造４０及び信号線２０は、前記第１導電性パターン２０１がその自体の延在方向に垂直な方向で比較的広い幅を有するようにしながら、前記第２導電性パターン２０２がその自体の延在方向に垂直な方向で比較的広い幅を有するようにする。したがって、前記信号線２０のその自体の延在方向に垂直な方向での幅を広げ、前記信号線２０のＩＲ Ｄｒｏｐを低減させるのにより有利である。

図６に示すように、いくつかの実施例では、前記第１導電性パターン２０１の前記ベース基板１０上での正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界（図７に示すような符号３２）は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と前記第４部分４０２の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルに近い境界（図７に示すような符号３９）との間に位置し、及び/又は、前記第２導電性パターン２０２の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルに近い境界（図７に示すような符号３４）は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と前記第４部分４０２の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルに近い境界（図７に示すような符号３９）との間に位置する。

具体的には、前記第１導電性パターン２０１が前記ベース基板１０上での正投影における前記アレイに配置された複数のサブピクセルに近い境界を、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と前記第４部分４０２の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルに近い境界との間に位置させることで、前記第２部分５０２の前記ベース基板上の正投影及び前記第４部分４０２の前記ベース基板上の正投影がいずれも前記第１導電性パターン２０１の前記ベース基板１０上の正投影の内部に位置するようにすることによって、前記第１導電性パターン２０１がその自体の延在方向に垂直な方向で比較的広い幅を有するようにする。

前記第２導電性パターン２０２の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルに近い境界を、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と前記第４部分４０２の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルに近い境界との間に位置させることで、前記第４部分４０２の前記ベース基板上の正投影が前記第２導電性パターン２０２の前記ベース基板１０上の正投影の内部に位置するようにすることによって、前記第２導電性パターン２０２がその自体の延在方向に垂直な方向で比較的広い幅を有するようにする。

図８に示すように、いくつかの実施例では、前記第２導電性パターン２０２は、互いに結合される第２遷移部分と、第２本体部分とを含む。前記第２遷移部分の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルから遠く離れた境界（図８に示すような符号３０２）は、前記第４部分４０２の前記ベース基板１０上の正投影の内部に位置する。

いくつかの実施例では、前記第２本体部分の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルから遠く離れた境界（図８に示すような符号３０１）は、前記第２部分５０２の前記ベース基板１０上の正投影の内部に位置する。

具体的には、前記第２遷移部分は、前記第２導電性パターン２０２におけるＤ１Ｄ２の右側に位置する部分であり、前記第２本体部分は、前記第２導電性パターン２０２におけるＤ１Ｄ２の左側に位置する部分である。前記第２遷移部分は、前記表示基板のコーナー領域に位置し、前記第２本体部分は、前記表示基板の直辺領域及び／又はコーナー領域に位置する。

上記設置において、前記第２導電性パターン２０２は、互いに結合される第２遷移部分と、第２本体部分とを含み、前記第２遷移部分の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルから遠く離れた境界は、前記第４部分４０２の前記ベース基板１０上の正投影の内部に位置する。これにより、前記第２遷移部分がその自体の延在方向に垂直な方向で比較的広い幅を有することを保証しながら、前記第２遷移部分と前記表示基板のコーナー領域に位置する境界との間に比較的広い距離が形成されるのを実現し、したがって前記信号線２０による信号伝送の安定性を向上させるのにより有利である。

上記設置によれば、前記第２本体部分の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルから遠く離れた境界は、前記第２部分５０２の前記ベース基板１０上の正投影の内部に位置し、前記第２遷移部分がその自体の延在方向に垂直な方向で比較的広い幅を有することを保証しながら、前記第２本体部分の前記アレイに配置された複数のサブピクセルから遠く離れたエッジ部分を保護する専用の保護層を設置する必要がなくなり、表示基板の製作工程フローを効果的に節約する。

図８及び図９に示すように、いくつかの実施例では、前記第２導電性パターン２０２は、第１側辺Ｘ５を更に含み、前記第１側辺Ｘ５の前記ベース基板上の正投影は、前記第１バリア壁構造（前記第１バリア壁構造に含まれるような第２部分５０２）の前記ベース基板上の正投影と前記第２バリア壁構造（前記第２バリア壁構造に含まれるような第４部分４０２）の前記ベース基板上の正投影との間に位置する。

具体的には、前記第２導電性パターン２０２の具体的な構造は様々である。例示的に、前記第２導電性パターン２０２は、前記第１バリア壁構造及び第２バリア壁構造によって覆われている部分と、接続部分とを含む。前記第１バリア壁構造と前記第２バリア壁構造とが離隔した設置される場合、前記接続部分は、前記第１バリア壁構造及び前記第２バリア壁構造によって覆われておらず、前記第２導電性パターン２０２における第１バリア壁構造によって覆われている部分と第２導電性パターン２０２における第２バリア壁構造によって覆われている部分との間を電気的に接続させる役割を果たし、前記接続部分は、前記第１側辺Ｘ５を有する。

いくつかの実施例では、前記第１側辺Ｘ５は、前記表示基板のコーナー領域に位置する。

具体的には、前記第１側辺Ｘ５は、前記第１バリア壁構造及び前記第２バリア壁構造によって覆われておらず、且つ前記第１側辺Ｘ５は一般的に金属材料で製作されるため、前記第１側辺Ｘ５の所に水蒸気侵入のリスクがあるが、上記の前記第１側辺Ｘ５は、前記表示基板のコーナー領域に設置されて、前記第１側辺Ｘ５を前記表示基板の表示領域から比較的遠ざけることができ、したがって水蒸気が前記第１側辺Ｘ５を通って前記表示領域に侵入することをより良好に防止させる。

さらに、図９に示すように、前記第１バリア壁構造及び第２バリア壁構造はいずれも第２平坦化層ＰＬＮ２の材料で形成されたパターンを含み得るため、前記第１バリア壁構造と第２バリア壁構造との間に第２平坦化層ＰＬＮ２によって接壌する領域を形成し、水蒸気が前記第１側辺Ｘ５から侵入することをより良好に防止させるよう、該接壌する領域に位置する第２平坦化層ＰＬＮ２によって前記第１側辺Ｘ５を覆う。

ここで、留意することは、別のいくつかの実施例では、設置される前記第１バリア壁構造と第２バリア壁構造とが独立しており、前記第１側辺Ｘ５が第２平坦化層ＰＬＮ２によって覆われていない。

図７に示すように、いくつかの実施例では、前記第１導電性パターン２０１は、互いに結合される第１遷移部分と、第１本体部分とを含み、前記第２導電性パターン２０２は、互いに結合される第２遷移部分と、第２本体部分とを含む。前記第２本体部分の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルに近い境界（図７に示すような符号３４）は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と前記第１本体部分の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルに近い境界（図７に示すような符号３２）との間に位置する。

具体的には、前記第２本体部分の前記ベース基板１０上の正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と、前記第１本体部分の前記ベース基板１０上の正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界との間に位置するように設置することで、前記第２本体部分の前記アレイに配置された複数のサブピクセルに近い境界が、前記第１本体部分の前記アレイに配置された複数のサブピクセルに近い境界よりも前記表示基板の表示領域８０にもっと近くようにし、前記第１導電性パターン２０１がその自体の延在方向に垂直な方向で比較的広い幅を有し、且つ前記第２導電性パターン２０２がその自体の延在方向に垂直な方向で比較的広い幅を有することを保証しながら、前記第１導電性パターン２０１と前記表示領域８０における導電性機能パターンとの間に短絡が発生する可能性をより良好に低減させ、したがって表示基板の作動安定性を効果的に改善させる。

図８に示すように、いくつかの実施例では、前記第１導電性パターン２０１は、互いに結合される第１遷移部分と、第１本体部分とを含み、前記第２導電性パターン２０２は、互いに結合される第２遷移部分と、第２本体部分とを含む。前記第２遷移部分の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルに近い境界の一部（図８に示すような符号３０３）は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と前記第１遷移部分の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルに近い境界（図８に示すような符号３０５）との間に位置する。前記第２遷移部分の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルに近い境界の別の一部（図８に示すような符号３０４）は、前記第１遷移部分の前記ベース基板１０上の正投影の内部に位置する。

なお、上記設置によれば、前記第２遷移部分の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルに近い境界的一部分は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と前記第１遷移部分の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルに近い境界との間に位置し、前記第２遷移部分の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルに近い境界の別の一部は、前記第１遷移部分の前記ベース基板１０上の正投影の内部に位置し、該別の一部は、該一部と前記表示基板のワイヤ入り領域の間に位置し、これにより、前記第２遷移部分の前記ワイヤ入り領域から遠く離れた部分のサイズを比較的大きくし、前記ワイヤ入り領域に近い部分を占めるレイアウトスペースが比較的小さく、前記信号線２０のＩＲ Ｄｒｏｐを低減させるのに有利でありながら、ワイヤ入り領域の近くのレイアウト可能なスペースがより効果的に利用され得ることを実現し、したがってワイヤ入り領域の近くの各導電性機能パターン間に短絡が発生することをより良好に回避させ、表示基板の作動安定性を保証する。

図６及び図７に示すように、いくつかの実施例では、前記第２本体部分の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルから遠く離れた境界（図７に示すような符号３３）が、前記第２部分５０２の前記ベース基板１０上の正投影の内部に位置し、前記第２本体部分の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルに近い境界（図７に示すような符号３４）が、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と前記第１本体部分の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルに近い境界との間（図７における符号３２）に位置するように設置し得る。

図６に示すように、このような設置方式は、第１導電性パターン２０１と前記第２導電性パターン２０２との間に比較的大きい第２重畳領域Ｂが存在するようにすることによって、前記信号線２０がその自体の延在方向に垂直な方向での幅を広げて、前記信号線２０のＩＲ Ｄｒｏｐを低減させることが有利になる。

いくつかの実施例では、前記表示基板は、ワイヤ入り領域を更に含み、前記第１導電性パターン２０１の前記ベース基板１０上の正投影は、前記ワイヤ入り領域と少なくとも部分的に重なり、前記第２導電性パターン２０２の前記ベース基板１０上の正投影は、前記ワイヤ入り領域と重ならない。

具体的には、図１０に示すように、Ｅ１Ｅ２の左側に位置する領域は表示基板のコーナー領域であり、Ｅ１Ｅ２の右側に位置する領域は表示基板のワイヤ入り領域である。前記ワイヤ入り領域の機能パターンは、前記表示基板における駆動チップと直接結合されて、前記駆動チップによって提供される駆動信号を受信する。

実際に前記第１導電性パターン２０１及び前記第２導電性パターン２０２を配置する場合、前記第１導電性パターン２０１の前記ベース基板１０上の正投影が前記ワイヤ入り領域と少なくとも部分的に重なり、前記第２導電性パターン２０２の前記ベース基板１０上の正投影が前記ワイヤ入り領域と重ならないように設置することによって、前記信号線２０が前記第１導電性パターン２０１のみを介して前記駆動チップによって提供される駆動信号を受信できる。このようなレイアウト方式は、ワイヤ入り領域に前記第２導電性パターン２０２を配置することを回避し、ワイヤ入り領域のレイアウト可能なスペースがより効果的に利用され得ることを実現し、したがってワイヤ入り領域における各導電性機能パターン間に短絡が発生することをより良好に回避させ、表示基板の作動安定性を保証する。

図１１に示すように、いくつかの実施例では、前記表示基板は、コーナー領域と、直辺領域とを更に含み、前記第１導電性パターンの延在方向に垂直な方向に沿って、前記第１導電性パターンの前記コーナー領域おける幅ｄ１は、その前記直辺領域における幅ｄ２よりも大きい。

具体的には、Ｆ１Ｆ２の上方に位置する領域は直辺領域であり、Ｆ１Ｆ２の下方に位置する領域はコーナー領域である。上記の方式に従って第１導電性パターンの幅を設定することで、信号線２０全体のその自体の延在方向に垂直な方向での幅が均一であることを保証することにより、信号線２０の伝送性能をより良好に向上させる。

ここで、説明しなければならないのは、矩形の表示基板を例として、前記表示基板は、４つのコーナー領域と、隣接するコーナー領域との間に位置して、隣接するコーナー領域を接続させるための直辺領域とを含む。前記表示基板は、ワイヤ入り領域を更に含み、ワイヤ入り領域は、１つの直辺領域に位置する。

いくつかの実施例では、前記コーナー領域から前記直辺領域への方向に沿って、前記第１導電性パターン２０１の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルから遠く離れた境界と、前記第２部分５０２の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルから遠く離れた境界との間の距離は、徐々に減少する。

具体的には、前記第１導電性パターン２０１を配置する場合、前記第１導電性パターン２０１の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルから遠く離れた境界と、前記第２部分５０２の前記ベース基板１０上の正投影における前記ベース基板１０から遠く離れた境界との間の距離が、徐々に減少するように設置し得る。このようにして、前記第２遷移部分の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルから遠く離れた境界は、前記第４部分４０２の前記ベース基板１０上の正投影の内部に位置する。前記第２本体部分の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルから遠く離れた境界が、前記第２部分５０２の前記ベース基板１０上の正投影の内部に位置する場合、信号線２０全体のその自体の延在方向での幅の均一性をさらに向上させることにより、信号線２０の伝送性能をより良好に向上させる。

いくつかの実施例では、前記第２本体部分の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルから遠く離れた境界が、前記第１本体部分の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルから遠く離れた境界と、前記第２部分の前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルから遠く離れた境界との間に、位置するように設置し得る。

具体的には、上記の設置方式は、前記第１本体部分の前記アレイに配置された複数のサブピクセルから遠く離れたエッジ部分と、前記第２本体部分の前記アレイに配置された複数のサブピクセルから遠く離れたエッジ部分とが階段構造として形成されるようにし、これにより、絶縁層を設置して該階段構造を覆う場合、絶縁層の製作難易度を低減させ、絶縁層の歩留まりを向上させるのにより有利である。

図５に示すように、さらに、前記表示基板は、前記第１導電性パターン２０１の前記ベース基板１０から遠く離れた側に位置する第１絶縁層７０を更に含む。前記第１絶縁層７０は、前記第１導電性パターン２０１の第１エッジ部分の側面及び前記第１エッジ部分の前記ベース基板１０に背向する表面を覆い、前記第１エッジ部分は、前記第１導電性パターン２０１の前記アレイに配置された複数のサブピクセルから遠く離れたエッジ部分である。

具体的には、前記第１バリア壁構造５０の第２部分５０２の前記ベース基板１０上の正投影が、前記第１導電性パターン２０１の前記ベース基板１０上の正投影内に位置し、且つ前記第２部分５０２の前記ベース基板１０上の正投影におけるサブピクセルから遠く離れた境界が、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と前記第１導電性パターン２０１の前記ベース基板１０上の正投影における前記サブピクセルから遠く離れた境界との間に位置する場合、前記表示領域８０から前記エッジ領域８１への方向に沿って、前記第１導電性パターン２０１の前記表示領域８０から遠く離れたエッジ部分、即ち、前記第１エッジ部分は前記第１バリア壁構造５０の第２部分５０２によって覆われておらず、したがって、前記第１エッジ部分の側面及び前記第１エッジ部分の前記ベース基板１０に背向する表面がいずれも露出されるようにし、前記信号線２０の伝送安定性に容易に影響を与える。

上記の実施例に係る表示基板において、前記第１導電性パターン２０１の前記ベース基板１０から遠く離れた側に第１絶縁層７０を設置し、該第１絶縁層７０が前記第１エッジ部分の側面及び前記第１エッジ部分の前記ベース基板１０に背向する表面を覆うようにすることで、前記第１エッジ部分を外界から断絶させ、実際に応用される際に、該第１エッジ部分が前記信号線２０の伝送安定性に影響を及ぼすことを回避する。

図１３に示すように、いくつかの実施例では、前記表示基板は、複数のサブピクセル駆動回路であって、前記サブピクセル駆動回路の各々はいずれも複数の薄膜トランジスタを含む複数のサブピクセル駆動回路と、
前記複数のサブピクセル駆動回路の前記ベース基板１０に背向する側に設置されたアノードパターン１０１であって、前記アノードパターン１０１は、前記サブピクセル駆動回路に１対１に対応するアノードパターン１０１と、
前記アノードパターン１０１と前記サブピクセル駆動回路との間に設置された複数の導電性接続部１０２であって、前記導電性接続部１０２の各々は、それぞれ対応する前記アノードパターン１０１及び対応する前記サブピクセル駆動回路に結合される複数の導電性接続部１０２とを更に含み、
前記第１導電性パターン２０１は、前記第２導電性パターン２０２と直接接触し、前記第１導電性パターン２０１と前記薄膜トランジスタにおけるソース電極及びドレイン電極とは、同じ材料を含み、前記第２導電性パターン２０２と前記導電性接続部１０２とは、同じ材料を含む。

いくつかの実施例では、前記表示基板は、第２絶縁層１０３と、第３絶縁層１０４とを更に含む。前記第１導電性パターン２０１、前記薄膜トランジスタにおけるソース電極及びドレイン電極は、いずれも前記第２絶縁層１０３の前記ベース基板１０に背向する表面に位置する。前記第２導電性パターン２０２及び前記導電性接続部１０２は、いずれも前記第３絶縁層１０４の前記ベース基板１０に背向する表面に位置する。このような設置方式は、前記第１導電性パターン２０１が前記薄膜トランジスタにおけるソース電極及びドレイン電極と同層に設置されるようにし、前記第２導電性パターン２０２が前記導電性接続部１０２と同層に設置されるようにする。

具体的には、図１３に示すように、前記サブピクセル駆動回路の各々は、いずれも複数の薄膜トランジスタを含み、該複数の薄膜トランジスタは、駆動機能を備える少なくとも１つの駆動トランジスタと、スイッチング機能を備える複数のスイッチングトランジスタとを含む。作動中、前記複数の薄膜トランジスタは連携して作動して、前記駆動トランジスタの出力端から駆動信号を出力する。

前記表示基板は、複数の発光素子を更に含み、前記複数の発光素子は、前記複数のサブピクセル駆動回路に１対１に対応する。前記発光素子の各々は、積層して設置された有機発光材料層１０５と、カソード１０６とを含んでもよく、前記有機発光材料層１０５は、対応する前記アノードパターン１０１と前記カソード１０６との間に位置する。

前記駆動回路層は、複数の導電性接続部１０２を更に含んでもよく、前記導電性接続部１０２は、前記アノードパターン１０１と１対１に対応する。前記導電性接続部１０２の各々は、いずれも対応する前記アノードパターン１０１と前記サブピクセル駆動回路との間に位置し、前記導電性接続部１０２の各々は、それぞれ対応する前記アノードパターン１０１及び対応する前記サブピクセル駆動回路に結合される。より具体的には、前記駆動トランジスタは、同層に同じ材料で設置されたソース電極と、ドレイン電極とを含み、該ソース電極及びドレイン電極の一方は、前記駆動トランジスタの入力電極として使用され、該ソース電極及びドレイン電極のもう一方は、前記駆動トランジスタの出力電極として使用され、前記導電性接続部１０２は、前記駆動トランジスタの出力電極に結合される。

ここで、説明しなければならないことは、図１３におけるトランジスタＴＦＴは、前記駆動トランジスタとして使用され、前記駆動トランジスタの出力電極と前記アノードパターン１０１との間に接続されたスイッチングトランジスタとしても使用され得る。

前記表示基板が作動する時、各サブピクセル駆動回路により生成される駆動信号は、対応する前記導電性接続部１０２を経て対応するアノードパターン１０１に伝送される。前記アノードパターン１０２と前記カソード１０６との共同制御下で、前記有機発光材料層１０５が発光するようにすることにより、前記表示基板の表示機能を実現する。

上記のように、前記第１導電性パターン２０１を前記薄膜トランジスタにおけるソース電極及びドレイン電極と同層に同じ材料で設置してもよく、前記第２導電性パターン２０２を前記導電性接続部１０２と同層に同じ材料設置する。このような設置方式は、前記第１導電性パターン２０１を前記第２導電性パターン２０２と直接結合できることを保証するだけではなく、前記第１導電性パターン２０１が前記ソース電極及び前記ドレイン電極と同一回のパターニング工程で形成されことを可能にし、前記第２導電性パターン２０２が前記導電性接続部１０２と同一回のパターニング工程で形成されることを可能にする。これにより、前記第１導電性パターン２０１及び前記第２導電性パターン２０２を製作するために、別途のパターニング工程を追加することを回避することにより、前記表示基板の製作工程フローを効果的に簡素化し、生産コストを削減させる。

図５、図６及び図７に示すように、いくつかの実施例では、前記表示基板は、補償導電性パターン６０を更に含む。前記補償導電性パターン６０は、前記信号線２０の前記ベース基板１０に背向する側に位置し、且つ前記信号線２０に結合される。

具体的には、前記駆動回路層は、補償導電性パターン６０を更に含んでもよい。前記補償導電性パターン６０を前記信号線２０の前記ベース基板１０に背向する側に設置し、且つ前記信号線２０と結合させることで、前記信号線２０が前記補償導電性パターン６０を介して他の導電性機能を備えるパターンに結合されることを可能にするだけではなく、前記ベース基板１０に垂直な方向で前記信号線２０の厚さを増加させることに該当し、したがって前記信号線２０的ＩＲ Ｄｒｏｐを低減させることをより有利にさせる。

図７に示すように、いくつかの実施例では、前記補償導電性パターン６０の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルから遠く離れた境界（図７に示すような符号３５）は、前記第２部分５０２の前記ベース基板１０上の正投影の内部に位置するように設置する。

図１２に示すように、いくつかの実施例では、補償導電性パターン６０のワイヤ入り領域の近くの側面と表示領域との間の距離が比較的遠いように、前記補償導電性パターン６０のワイヤ入り領域の近く（例えば、符号６０１の所）における側面を、一定の傾斜角を有する斜めの側面として設置してもよく、そうすると、水や酸素が該側面から表示領域に入るリスクを低減させる。

図１０に示すように、いくつかの実施例では、第２導電性パターン２０２のワイヤ入り領域の近くの側面と表示領域との間の距離が比較的遠いように、前記第２導電性パターン２０２のワイヤ入り領域の近く（例えば、符号３０４の箇所）の側面を、一定の傾斜角を有する斜めの側面として設置してもよく、そうすると、水や酸素が該側面から表示領域に入るリスクを低減させる。

なお、前記補償導電性パターン６０のワイヤ入り領域の近くの側面及び前記第２導電性パターン２０２のワイヤ入り領域の近くの側面は、いずれも有機層によって包み覆われてもよく、例示的に、第２平坦化層ＰＬＮ２及び／又はピクセル定義層ＰＤＬによって包み覆われてもよく、したがって水や酸素が該側面に沿って表示領域に入るリスクをさらに低減させる。

いくつかの実施例では、前記第２バリア壁構造４０の第４部分４０２の前記ベース基板１０上の正投影は、前記補償導電性パターン６０の前記ベース基板１０上の正投影の内部に位置する。

具体的には、前記補償導電性パターン６０の具体的な構造は様々である。例示的に、前記補償導電性パターン６０の延在方向は、前記信号線２０の延在方向と同じであり、しかも前記補償導電性パターン６０の前記ベース基板１０上の正投影における前記サブピクセルに近い境界は、前記第２導電性パターン２０２の前記ベース基板１０上の正投影における前記サブピクセルに近い境界と前記サブピクセルとの間に位置し、前記補償導電性パターン６０の前記ベース基板１０上の正投影における前記サブピクセルから遠く離れた境界は、前記第１導電性パターン２０１の前記ベース基板１０上の正投影における前記サブピクセルから遠く離れた境界と前記サブピクセルとの間に位置する。

上記の設置方式は、前記信号線２０の延在方向に垂直な方向で、前記補償導電性パターン６０が比較的広い幅を有するようにすることにより、前記信号線２０のＩＲ Ｄｒｏｐを低減させることをより有利にさせる。また、前記補償導電性パターン６０の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルから遠く離れた境界が前記第２部分５０２の前記ベース基板１０上の正投影の内部に位置するように設置することで、前記補償導電性パターン６０の前記サブピクセルから遠く離れたエッジ部分が前記第２部分５０２によって覆われ得るようにすることにより、専門的に該エッジ部分を覆うための絶縁層を製作することを回避させる。

いくつかの実施例では、前記表示基板が第４絶縁層（例えば、図１３における符号ＰＬＮ２）を更に含み、前記補償導電性パターン６０及び前記アノードパターン１０１がいずれも前記第４絶縁層の前記ベース基板１０に背向する表面に位置するように設置してもよい。

具体的には、前記補償導電性パターン６０を前記アノードパターンと同層に同じ材料で設置することで、前記補償導電性パターン６０が前記アノードパターンと同一回のパターニング工程で形成されることを可能にすることにより、前記補償導電性パターン６０を作製するために専門的に使用される別途のパターニング工程を追加することを回避させ、前記表示基板の製作工程を簡素化し、製作コストを削減する。

図６、図７及び図１２に示すように、いくつかの実施例では、前記表示基板は、前記補償導電性パターン６０の前記ベース基板１０に背向する側に設置された共通電極層９０を更に含む。前記共通電極層９０は、前記表示領域８０に位置する部分と、前記エッジ領域８１に位置する部分とを含み、前記共通電極層９０における前記エッジ領域８１に位置する部分は、前記補償導電性パターン６０に結合される。

具体的には、前記信号線２０の具体的な類型は様々である。例示的に、前記信号線２０は、負電源信号線及び／又は正電源信号線を含む。前記信号線２０が負電源信号線を含む場合、前記信号線２０が負電源信号を、前記補償導電性パターン６０及び前記共通電極層９０における前記エッジ領域８１に位置する部分を介して共通電極層９０の前記表示領域８０に位置する部分に伝送することを実現させるよう、前記信号線２０は、前記補償導電性パターン６０を介して前記共通電極層９０における前記エッジ領域８１に位置する部分に結合される。

ここで、注意すべくことは、前記共通電極層９０を、前記表示基板における前記有機発光材料層が前記ベース基板１０に背向する側に位置するカソードとすることができる。

より詳細には、図６に示すように、前記補償導電性パターン６０が前記ベース基板１０上での正投影と、前記共通電極層９０が前記ベース基板１０上での正投影は、第１重畳領域Ａを存在し、前記補償導電性パターン６０は、前記第１重畳領域Ａに形成されたビアホールを介して前記共通電極層９０に結合されることができる。

前記第１重畳領域Ａには、ゲート駆動回路が更に形成されている。該ゲート駆動回路は、複数のシフトレジスタユニットを含み、各シフトレジスタユニットは、いずれも複数の薄膜トランジスタを含み、前記複数の薄膜トランジスタは連携して作動してゲート駆動信号を生成し、前記ゲート駆動信号を前記表示領域８０に位置するゲートラインに出力する。

前記シフトレジスタユニットに含まれる導電性パターンの大部分は、前記第１導電性パターン２０１と同層で同じ材料で設置され、ごく一部が前記第２導電性パターン２０２と同層で同じ材料で設置されているため、前記第２導電性パターン２０２をより多く前記第１重畳領域Ａに延在させることができる。例示的に、前記第２本体部分の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルに近い境界が、前記第１本体部分の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルに近い境界と前記アレイに配置された複数のサブピクセルとの間に位置するように設置することにより、前記信号線２０のその自体の延在方向に垂直な方向での幅をより最大限に増加させ、前記信号線２０のＩＲ Ｄｒｏｐを低減させる。

いくつかの実施例では、前記表示基板は、
前記複数の薄膜トランジスタの前記ベース基板１０に背向する側に設置された第１パッシベーション層と、
前記第１パッシベーション層の前記ベース基板１０に背向する側に設置された第１平坦化層ＰＬＮ１と、
前記第１平坦化層の前記ベース基板１０に背向する側に設置された第２平坦化層ＰＬＮ２と、
前記第２平坦化層の前記ベース基板１０に背向する側に設置されたピクセル定義層ＰＤＬと、
前記ピクセル定義層の前記ベース基板１０に背向する側に設置されたスペーサー層とを更に含み、
前記第１バリア壁構造５０及び前記第２バリア壁構造４０はいずれも、積層して設置された複数のバリア壁ブロックを含み、前記バリア壁ブロックの各々は、いずれも前記第１パッシベーション層、前記第１平坦化層、前記第２平坦化層、前記ピクセル定義層及び前記スペーサー層のうちのいずれか1つと同層に同じ材料で設置されることが可能である。

具体的には、前記複数の薄膜トランジスタの前記ベース基板１０に背向する表面が外界から断絶されるよう、前記表示基板に含まれる前記第１パッシベーション層は、前記複数の薄膜トランジスタの前記ベース基板１０に背向する表面を覆い、それにより前記複数の薄膜トランジスタの作動安定性を保証させる。

前記第１パッシベーション層の前記ベース基板１０に背向する表面を平坦化させて、後続的に製作されるアノードパターンの平坦度を保証するよう、前記駆動回路層に含まれる前記第１平坦化層及び前記第２平坦化層は、前記第１パッシベーション層の前記ベース基板１０に背向する表面に形成される。

前記ピクセル定義層は、前記第２平坦化層の前記ベース基板１０に背向する側で複数のサブピクセル領域を限定するために用いられる。有機発光材料層を製作する時、有機発光材料をインクジェット印刷技術によって各サブピクセル領域に印刷し得る。

前記スペーサー層は、前記ピクセル定義層の前記ベース基板１０に背向する表面に形成され、後続的に前記表示基板上に覆われるカバープレートを支持するために用いられる。

留意すべきことは、前記第１パッシベーション層は、窒化ケイ素材料を採用してもよく、前記第１平坦化層、前記第２平坦化層、前記ピクセル定義層及び前記スペーサー層は、いずれも有機材料、ポリイミド、ポリフタルイミド、ポリフタルアミド、アクリル樹脂、ベンゾシクロブテン又はフェノール樹等の有機絶縁材料を採用してもよい。

前記第１バリア壁構造５０及び前記第２バリア壁構造４０の具体的な構造は様々である。例示的に、前記第１バリア壁構造５０及び前記第２バリア壁構造４０は、いずれも積層して設置された複数のバリア壁ブロックを含み、前記バリア壁ブロックの各々は、前記第１パッシベーション層、前記第１平坦化層、前記第２平坦化層、前記ピクセル定義層及び前記スペーサー層のうちのいずれか１つと同層で同じ材料で設置されることが可能である。前記第１バリア壁構造５０及び前記第２バリア壁構造４０に上記の構造が採用される場合、前記第１バリア壁構造５０及び前記第２バリア壁構造４０に含まれる各バリア壁ブロックは、いずれも他の膜層（例えば、前記第１パッシベーション層、前記第１平坦化層、前記第２平坦化層、前記ピクセル定義層及び前記スペーサー層）と同一回の製作工程で形成されることが可能であるので、前記第１バリア壁構造５０及び前記第２バリア壁構造４０を製作するために別途のパターニング工程を追加することを回避し、前記表示基板の製作工程フローを効果的に簡素化させ、生産コストを削減する。

ここで、説明しなければならないことは、上記の「同層」とは、同一のフィルム形成工程を採用して特定のパターンを形成するための膜層を製作してから、同一のマスクを利用して一回パターニング工程によって形成された層構造を指す。特定のパターンに応じて、一回のパターニング工程は、複数の露光、現像又はエッチング工程を含んでもよく、形成された層構造の特定のパターンは、連続的であってもよく、不連続的であってもよく、これらの特定のパターンは、異なる高さに位置してもよく、又は異なる厚さを有してもよい。

いくつかの実施例では、前記ベース基板１０に垂直な方向で、前記第１バリア壁構造５０の高さが前記第２バリア壁構造４０の高さよりも高くように設置されてもよい。

具体的には、前記第１バリア壁構造５０が前記第２バリア壁構造４０を囲んでいるので、前記表示基板を封止する時、封止材料が先ず前記第２バリア壁構造４０の所に流れ、該封止材料は、前記第２バリア壁構造４０によって遮断されてから、前記第１バリア壁構造５０の所に流れて、前記第１バリア壁構造５０によって遮断される。

上記設置は、前記ベース基板１０に垂直な方向で、前記第１バリア壁構造５０の高さが前記第２バリア壁構造４０の高さよりも高くように設置することで、前記封止材料が前記第２バリア壁構造４０を流れて、前記表示基板の前記第１バリア壁構造５０と前記第２バリア壁構造４０との間に位置する部分を覆うことを可能にするだけではなく、前記第１バリア壁構造５０が第１バリア壁構造５０と前記第２バリア壁構造４０の間に流れた封止材料を効果的に遮断することを可能することにより、前記表示基板の封止効果を保証する。

図５に示すように、いくつかの実施例では、前記第１バリア壁構造５０は、前記ベース基板１０から遠く離れた方向に沿って、順次に積層して設置された第１バリア壁ブロック５０２１と、第２バリア壁ブロック５０２２と、第３バリア壁ブロック５０２３と、第４バリア壁ブロック５０２４とを含む。前記第１バリア壁ブロック５０２１と前記第１平坦化層とは、同層で同じ材料で設置される。前記第２バリア壁ブロック５０２２と前記第２平坦化層とは、同層で同じ材料で設置される。前記第３バリア壁ブロック５０２３と前記ピクセル定義層とは、同層で同じ材料で設置される。前記第４バリア壁ブロック５０２４と前記スペーサー層とは、同層で同じ材料で設置される。

前記第１バリア壁構造５０に上記構造を採用することで、前記第１バリア壁ブロック５０２１が前記第１平坦化層と同一回のパターニング工程で形成されることを可能にし、前記第２バリア壁ブロック５０２２が前記第２平坦化層と同一回のパターニング工程で形成されることを可能にし、前記第３バリア壁ブロック５０２３が前記ピクセル定義層と同一回のパターニング工程で形成されることを可能にし、前記第４バリア壁ブロック５０２４が前記スペーサー層と同一回のパターニング工程で形成されることを可能にする。それにより、前記第１バリア壁構造５０を製作するために別途のパターニング工程を追加することを回避し、前記表示基板の製作フローを効果的に簡素化させ、生産コストを削減させる。

いくつかの実施例では、前記第２バリア壁構造４０は、前記ベース基板１０から遠く離れた方向に沿って順次に積層して設置された第５バリア壁ブロック４０２１と、第６バリア壁ブロック４０２２と、第７バリア壁ブロック４０２３とを含む。前記第５バリア壁ブロック４０２１は、前記第２平坦化層と同層で同じ材料で設置される。前記第６バリア壁ブロック４０２２は、前記ピクセル定義層と同層で同じ材料で設置される。前記第７バリア壁ブロック４０２３は、前記スペーサー層と同層で同じ材料で設置される。

前記第２バリア壁構造に上記構造を採用することで、前記第５バリア壁ブロック４０２１が前記第２平坦化層と同一回のパターニング工程で形成されることを可能にし、前記第６バリア壁ブロック４０２２が前記ピクセル定義層と同一回のパターニング工程で形成されることを可能にし、前記第７バリア壁ブロック４０２３が前記スペーサー層と同一回のパターニング工程で形成されることを可能にする。それにより、前記第２バリア壁構造４０を製作するために別途のパターニング工程を追加することを回避させ、前記表示基板の製作フローを効果的に簡素化させ、生産コストを削減する。

さらに、前記補償導電性パターン６０は、前記第２バリア壁ブロック５０２２と前記第３バリア壁ブロック５０２３との間に位置する部分と、前記第５バリア壁ブロック４０２１と前記第６バリア壁ブロック４０２２との間に位置する部分とを含む。

具体的には、前記第１バリア壁構造５０の第２部分５０２の前記ベース基板１０上の正投影が前記補償導電性パターン６０の前記ベース基板１０上の正投影と部分的に重なり、前記第２バリア壁構造４０の第４部分４０２の前記ベース基板１０上の正投影が前記補償導電性パターン６０の前記ベース基板１０上の正投影の内部に位置しる場合において、前記補償導電性パターン６０が前記アノードパターンと同層で同じ材料で設置され、前記第２バリア壁ブロック５０２２が前記第２平坦化層と同層で同じ材料で設置され、前記第３バリア壁ブロック５０２３が前記ピクセル定義層と同層に同じ材料で設置される場合、前記アノードパターンが前記第２平坦化層と前記ピクセル定義層の間に形成されているため、補償導電性パターン６０も、前記第２バリア壁ブロック５０２２と前記第３バリア壁ブロック５０２３との間に位置する部分と、前記第５バリア壁ブロック４０２１と前記第６バリア壁ブロック４０２２との間に位置する部分とを含む。

なお、前記補償導電性パターン６０は、前記第１バリア壁構造５０と前記第２バリア壁構造４０との間に位置する部分と、前記第２バリア壁構造４０と前記表示領域８０との間に位置する部分とを更に含む。前記補償導電性パターン６０は、その前記第１バリア壁構造５０と前記第２バリア壁構造４０の間に位置する部分及びその前記第２バリア壁構造４０と前記表示領域８０の間に位置する部分を介して、前記信号線２０における第２導電性パターン２０２に結合される。

いくつかの実施例では、前記第２導電性パターン２０２は、前記第１バリア壁ブロック５０２１と前記第２バリア壁ブロック５０２２の間に位置する部分を含む。

具体的には、前記第２部分５０２の前記ベース基板１０上の正投影が前記第２導電性パターン２０２の前記ベース基板１０上の正投影と少なくとも部分的に重なり、前記第２導電性パターン２０２の前記表示領域８０に近い境界の前記ベース基板１０上の正投影が前記第２部分５０２の前記表示領域８０に近い境界の前記ベース基板１０上の正投影と前記表示領域８０の間に位置する場合において、前記第２導電性パターン２０２が前記導電性接続部と同層で同じ材料で設置され、前記第１バリア壁ブロック５０２１が前記第１平坦化層と同層に同じ材料で設置され、前記第２バリア壁ブロック５０２２が前記第２平坦化層同層同じ材料で設置される場合、前記導電性接続部が前記第１平坦化層と前記第２平坦化層の間に形成されているため、前記第２導電性パターン２０２は、前記第１バリア壁ブロック５０２１と前記第２バリア壁ブロック５０２２との間に位置する部分を含む。

なお、前記第２導電性パターン２０２は、前記第２バリア壁構造４０の前記ベース基板１０に面する側の部分を更に含む。前記第２導電性パターン２０２における前記第２バリア壁構造４０の前記ベース基板１０に面する側に位置する部分は、前記第１導電性パターン２０１の表面に直接形成されて、前記第１導電性パターン２０１との間の電気的接続を実現させる。

いくつかの実施例では、前記第１導電性パターン２０１の前記ベース基板１０上の正投影は、前記第２導電性パターン２０２の前記ベース基板１０上の正投影と重なり、前記表示基板は、前記第２導電性パターン２０２の前記ベース基板１０から遠く離れた側に位置する第５絶縁層を更に含み、前記第５絶縁層は、前記第２導電性パターン２０２の第２エッジ部分の側面及び前記第２エッジ部分の前記ベース基板１０に背向する表面を覆い、前記第２エッジ部分は、前記サブピクセルから前記エッジ領域８１への方向に沿って、前記第２導電性パターン２０２の前記サブピクセルから遠く離れたエッジ部分である。

前記第５絶縁層は、前記第１導電性パターン２０１の第１エッジ部分の側面を更に覆い、前記第１エッジ部分は、前記サブピクセルから前記エッジ領域８１への方向に沿って、前記第１導電性パターン２０１の前記サブピクセルから遠く離れたエッジ部分である。

具体的には、前記第１バリア壁構造５０の第２部分５０２の前記ベース基板１０上の正投影が前記第２導電性パターン２０２の前記ベース基板１０上の正投影の内部に位置し、前記第２バリア壁構造４０の第４部分４０２の前記ベース基板１０上の正投影が前記第２導電性パターン２０２の前記ベース基板１０上の正投影の内部に位置し、前記第１導電性パターン２０１の前記ベース基板１０上の正投影が前記第２導電性パターン２０２の前記ベース基板１０上の正投影と重なる場合において、前記サブピクセルから前記エッジ領域８１への方向に沿って、前記第２導電性パターン２０２の前記サブピクセルから遠く離れたエッジ部分は、即ち、前記第２エッジ部分は、前記第１バリア壁構造５０の第２部分５０２によって覆われていないため、前記第２エッジ部分の側面及び前記第２エッジ部分の前記ベース基板１０に背向する表面がいずれも露出されるようにし、前記信号線２０の伝送安定性に容易に影響を与える。同様に、前記サブピクセルから前記エッジ領域８１への方向に沿って、前記第１導電性パターン２０１の前記サブピクセルから遠く離れたエッジ部分の側表面、即ち、前記第１エッジ部分の側表面は露出される。

上記の実施例に係る表示基板において、前記第１導電性パターン２０１の前記ベース基板１０から遠く離れた側に第１絶縁層７０を設置し、該第１絶縁層７０が前記第１エッジ部分の側面、前記第１エッジ部分の前記ベース基板１０に背向する表面及び前記第２エッジ部分の側面を覆うようにすることで、前記第１エッジ部分及び前記第２エッジ部分を両方とも外界から断絶させ、実際に応用される際に該第１エッジ部分及び前記第２エッジ部分が前記信号線２０の伝送安定性に影響を及ぼすことを回避する。

いくつかの実施例では、前記信号線２０は、前記アレイに配置された複数のサブピクセルを取り囲む。

具体的には、前記信号線２０の具体的なレイアウト方式は様々である。例示的に、前記信号線２０が前記アレイに配置された複数のサブピクセルを取り囲むように設置する。このような設置方式は、前記信号線２０が前記表示領域におけるサブピクセル駆動回路に結合されるのにより有利である。

本開示の実施例は、上記の実施例に係る表示基板を含む表示装置を更に提供する。

上記の実施例が提供した表示基板において、前記信号線２０が積層して設置された第１導電性パターン２０１と第２導電性パターン２０２とを含むように設置することで、前記信号線２０が前記ベース基板１０に垂直な方向で比較的厚い厚さを有するようにしながら、前記第２部分５０２の前記ベース基板１０上の正投影が前記第１導電性パターン２０１の前記ベース基板１０上の正投影内に位置し、前記第２部分５０２の前記ベース基板１０上の正投影が前記第２導電性パターン２０２の前記ベース基板１０上の正投影と少なくとも部分的に重なるように設置し、且つ前記第２部分５０２の前記表示領域８０から遠く離れた境界の前記ベース基板１０上の正投影が前記第１導電性パターン２０１の前記表示領域８０から遠く離れた境界の前記ベース基板１０上の正投影と前記表示領域８０の間に位置し、前記第２導電性パターン２０２の前記表示領域８０に近い境界の前記ベース基板１０上の正投影が前記第２部分５０２の前記表示領域８０に近い境界の前記ベース基板１０上の正投影と前記表示領域８０の間に位置するように設置することで、前記信号線２０がその自体の延在方向に垂直な方向でより広い幅を有するようにすることにより、前記信号線２０のＩＲ Ｄｒｏｐを低減させ、表示基板の表示の均一性を向上させるのにより有利である。したがって、本開示の実施例が提供した表示装置が、上記の実施例が提供した表示基板を含む場合、同じく有益な効果を有し、ここでは繰り返して記述しないことにする。

ここで、説明すべきことは、前記表示装置は、テレビ、ディスプレイ、デジタルフォトフレーム、携帯電話、タブレットコンピューター等の表示機能を備えた任意の製品又は部材であってもよい。

本開示の実施例は、上記の実施例が提供した表示基板を製作するための表示基板の製造方法を更に提供する。前記製造方法は、ベース基板１０上に、アレイに配置された複数のサブピクセルと、信号線２０と、第１バリア壁構造５０とを製作するステップを含み、前記信号線２０は、積層して設置された第１導電性パターン２０１と、第２導電性パターン２０２とを含み、前記第１導電性パターン２０１は、前記ベース基板１０と前記第２導電性パターン２０２との間に位置する。前記第１バリア壁構造５０は、前記アレイに配置された複数のサブピクセルを取り囲み、前記第１バリア壁構造５０は、第１部分５０１と、第２部分５０２とを含み、前記第１部分５０１の前記ベース基板１０上の正投影は、前記信号線２０の前記ベース基板１０上の正投影と重ならず、前記第２部分５０２の前記ベース基板１０上の正投影は、前記第１導電性パターン２０１の前記ベース基板１０上の正投影と少なくとも部分的に重なり、前記第２部分５０２の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルから遠く離れた境界は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と、前記第１導電性パターン２０１の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルから遠く離れた境界との間に位置する。前記第２部分５０２の前記ベース基板１０上の正投影は、前記第２導電性パターン２０２の前記ベース基板１０上の正投影と少なくとも部分的に重なり、前記第２導電性パターン２０２の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルに近い境界は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と、前記第２部分５０２の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルに近い境界との間に位置する。

具体的には、前記表示基板は、表示領域８０と、前記表示領域８０を取り囲むエッジ領域８１とを含む。矩形の表示基板を例として、前記表示領域８０は、矩形であり、前記表示領域８０内にアレイに配置された複数のサブピクセルが設置されており、前記エッジ領域８１は、前記表示領域８０の四辺を取り囲み、前記エッジ領域８１にチップがバインディングされているとともに、該チップと結合される信号線２０がさらに設置されている。該チップのバインディング位置及び信号線２０の設置方式は、いずれも実際の必要に応じて設定されてもよい。図４に示すように、例示的に、前記チップは、前記表示基板の一辺にバインディングされており、前記信号線２０は、前記表示基板の他の３つの辺に沿って延在し、信号線２０の両端は、いずれも該チップに結合され、該信号線２０の両端は、前記表示基板的ワイヤ入り領域に位置する。

第１バリア壁構造５０の構造は様々である。例示的に、前記第１バリア壁構造５０は、前記アレイに配置された複数のサブピクセルを取り囲み、該第１バリア壁構造５０は、第１部分５０１と、第２部分５０２とに分けられ、前記第１部分５０１の前記ベース基板１０上の正投影は、前記信号線２０の前記ベース基板１０上の正投影と重ならず、前記第２部分５０２の前記ベース基板１０上の正投影は、前記第１導電性パターン２０１の前記ベース基板１０上の正投影と少なくとも部分的に重なり、前記第２部分５０２の前記ベース基板１０上の正投影は、前記第２導電性パターン２０２の前記ベース基板１０上の正投影と少なくとも部分的に重なる。

一方、さらに、前記第２部分５０２の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルから遠く離れた境界が、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と前記第１導電性パターン２０１の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルから遠く離れた境界との間に位置し、前記第２導電性パターン２０２の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルに近い境界が前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と前記第２部分５０２の前記ベース基板１０上の正投影における前記アレイに配置された複数のサブピクセルに近い境界の間に位置するように設置してもよい。上記の構造に係る第１バリア壁構造５０及び信号線２０は、前記第１導電性パターン２０１がその自体の延在方向に垂直な方向で比較的広い幅を有するようにしながら、前記第２導電性パターン２０２がその自体の延在方向に垂直な方向で比較的広い幅を有するようにする。したがって、前記信号線２０のその自体の延在方向に垂直な方向での幅を広げ、前記信号線２０のＩＲ Ｄｒｏｐを低減させることをより有利にさせる。

本開示の実施例が提供した製造方法によって製作される表示基板において、前記信号線２０は、前記ベース基板１０に垂直な方向で比較的厚い厚さを有し、前記信号線２０は、その自体の延在方向に垂直な方向でより広い幅を有する。したがって、本開示の実施例が提供した表示基板は、前記信号線２０のＩＲ Ｄｒｏｐを低減させ、表示基板ディスプレイの均一性を向上させることをより有利にさせる。

ここで、説明すべきことは、本明細書の各々の実施例は、いずれも漸進的な方式で説明されており、各々の実施例間の同じ又は類似の部分は互いに参照すれば良く、各実施形態は、他の実施例との違いを重点的に説明している。特に、方法実施形例は、基本的に製品実施例と類似しているため、比較的簡単に説明されているが、関連箇所については、製品実施例の部分の説明を参照すれば良い。

別途の定義がない限り、本開示で使用される技術用語又は科学用語は、本開示が属する分野の当業者によって一般的に理解される通常の意味を有するべきである。本開示で使用される「第１」、「第２」及び類似した単語は、いかなる順序、数量又は重要性も示さず、単に異なる構成部分を区別するために用いられる。「含む」又は「含有する」等の類似した単語は、該単語の前に現れる素子又は物品が該単語の後に列挙される素子又は物品及びそれらの同等物を包含し、他の素子又は物品を除外しないことを意味する。「接続」、「連結」又は「結合」等の類似した単語は、物理的又は機械的接続に限定されず、直接又は間接を問わず、電気的接続を含み得る。なお、上記の実施例において、２つの構造が互いに「接続」、「連結」又は「結合」されている場合、該２つの構造は、実際の必要に応じて一体構造として形成され得るが、これに限定されない。「上」、「下」、「左」、「右」等は、相対位置関係を示すためにのみ使用され、記述される対象の絶対位置が変更されると、該相対位置関係もそれに応じて変更さえ得る。

例えば、層、膜、領域又は基板等の素子が別の素子の「上」又は「下」に位置すると言及される場合、該素子が「直接」該別の素子の「上」又は「下」に位置してもよく、或いは、中間要素が存在してもよいことは理解できる。

上記の実施形態の説明において、具体的な特徴、構造、材料又は特性は、任意の１つ又は複数の実施例又は例において適切な方式によって組み合わされ得てもよい。

上記は、単に本開示の具体的な実施形態であり、本開示の保護範囲はこれに限定されない。当業者であれば、本開示で開示される技術範囲内で変更又は置き換えを容易に想到でき、これらも本開示の保護範囲内に含まれるべきである。したがって、本開示の保護範囲は、特許請求の範囲の保護範囲に従うべきである。

Claims (25)

1. 表示基板であって、
   ベース基板と、
   前記ベース基板上に設置された、アレイに配置された複数のサブピクセルと、
   積層して設置された第１導電性パターンと第２導電性パターンとを含む信号線であって、前記第１導電性パターンは、前記ベース基板と前記第２導電性パターンとの間に位置する信号線と、
   前記アレイに配置された複数のサブピクセルを取り囲む第１バリア壁構造であって、前記第１バリア壁構造は、第１部分と、第２部分とを含み、前記第１部分の前記ベース基板上での正投影は、前記信号線の前記ベース基板上での正投影と重ならず、前記第２部分の前記ベース基板上での正投影は、前記第１導電性パターンの前記ベース基板上での正投影と少なくとも部分的に重なり、前記第２部分の前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルから遠く離れた境界は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と、前記第１導電性パターンの前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルから遠く離れた境界との間に位置し、前記第２部分の前記ベース基板上での正投影は、前記第２導電性パターンの前記ベース基板上の正投影と少なくとも部分的に重なり、前記第２導電性パターンの前記ベース基板上の正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と、前記第２部分の前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界との間に位置する第１バリア壁構造と、
   前記アレイに配置された複数のサブピクセルを取り囲む第２バリア壁構造であって、前記第２バリア壁構造の前記ベース基板上の正投影は、前記第１バリア壁構造の前記ベース基板上の正投影と、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影との間に位置し、前記第２バリア壁構造は、第３部分と、第４部分とを含み、前記第３部分の前記ベース基板上の正投影は、前記信号線の前記ベース基板上での正投影と重ならず、前記第４部分の前記ベース基板上の正投影は、前記第１導電性パターンの前記ベース基板上での正投影と少なくとも部分的に重なり、前記第４部分の前記ベース基板上の正投影は、前記第２導電性パターンの前記ベース基板上の正投影と少なくとも部分的に重なる第２バリア壁構造と、を含み、
   前記第２導電性パターンは、互いに結合される第２遷移部分と第２本体部分とを含み、前記第２遷移部分の前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルから遠く離れた境界は、前記第４部分の前記ベース基板上の正投影の内部に位置する、表示基板。
2. 前記第１導電性パターンの前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と、前記第４部分の前記ベース基板上の正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界との間に位置し、及び／又は、
   前記第２導電性パターンの前記ベース基板上の正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と、前記第４部分の前記ベース基板上の正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界との間に位置する請求項１に記載の表示基板。
3. 前記第２導電性パターンは、互いに結合される第２遷移部分と第２本体部分とを含み、前記第２本体部分の前記ベース基板上の正投影のうち、前記アレイに配置された複数のサブピクセルから遠く離れた境界は、前記第２部分の前記ベース基板上での正投影の内部に位置する請求項１に記載の表示基板。
4. 前記第２導電性パターンは、第１側辺を更に含み、前記第１側辺の前記ベース基板上の正投影は、前記第１バリア壁構造の前記ベース基板上の正投影と、前記第２バリア壁構造の前記ベース基板上の正投影との間に位置する請求項１に記載の表示基板。
5. 前記第１側辺は、前記表示基板のコーナー領域に位置する請求項４に記載の表示基板。
6. 前記第１導電性パターンは、互いに結合される第１遷移部分と第１本体部分とを含み、前記第２導電性パターンは、互いに結合される第２遷移部分と第２本体部分とを含み、
   前記第２本体部分の前記ベース基板上の正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と、前記第１本体部分の前記ベース基板上の正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界との間に位置する請求項１に記載の表示基板。
7. 前記第１導電性パターンは、互いに結合される第１遷移部分と第１本体部分とを含み、前記第２導電性パターンは、互いに結合される第２遷移部分と第２本体部分とを含み、
   前記第２遷移部分の前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界の一部は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と、前記第１遷移部分の前記ベース基板上の正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界との間に位置し、前記第２遷移部分の前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界の別の一部は、前記第１遷移部分の前記ベース基板上の正投影の内部に位置する請求項１に記載の表示基板。
8. 前記表示基板は、端子配線領域を更に含み、前記第１導電性パターンの前記ベース基板上での正投影は、前記端子配線領域と少なくとも部分的に重なり、前記第２導電性パターンの前記ベース基板上の正投影は、前記端子配線領域と重ならない請求項１に記載の表示基板。
9. 前記表示基板は、コーナー領域と直辺領域とを更に含み、前記第１導電性パターンの延在方向に垂直な方向に沿って、前記第１導電性パターンの前記コーナー領域における幅は、その前記直辺領域における幅よりも大きい請求項１に記載の表示基板。
10. 前記コーナー領域から前記直辺領域への方向に沿って、前記第１導電性パターンの前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルから遠く離れた境界と、前記第２部分の前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルから遠く離れた境界との間の距離は、徐々に減少する請求項９に記載の表示基板。
11. 前記表示基板は、前記第１導電性パターンの前記ベース基板から遠く離れた側に位置する第１絶縁層を更に含み、前記第１絶縁層は、前記第１導電性パターンの第１エッジ部分の側面、及び前記第１エッジ部分の前記ベース基板に背向する表面を覆い、前記第１エッジ部分は、前記第１導電性パターンの前記アレイに配置された複数のサブピクセルから遠く離れたエッジ部分である請求項１に記載の表示基板。
12. 前記表示基板は、
    複数のサブピクセル駆動回路であって、前記サブピクセル駆動回路の各々はいずれも複数の薄膜トランジスタを含む複数のサブピクセル駆動回路と、
    前記複数のサブピクセル駆動回路の前記ベース基板に背向する側に設置されたアノードパターンであって、前記アノードパターンは、前記サブピクセル駆動回路と１対１に対応するアノードパターンと、
    前記アノードパターンと前記サブピクセル駆動回路との間に設置された複数の導電性接続部であって、前記導電性接続部の各々は、それぞれ対応する前記アノードパターン及び対応する前記サブピクセル駆動回路に結合される複数の導電性接続部とを更に含み、
    前記第１導電性パターンは、前記第２導電性パターンと直接接触し、前記第１導電性パターンと前記薄膜トランジスタにおけるソース電極及びドレイン電極とは同じ材料を含み、前記第２導電性パターンと前記導電性接続部とは同じ材料を含む請求項１に記載の表示基板。
13. 前記表示基板は、第２絶縁層と、第３絶縁層とを更に含み、
    前記第１導電性パターン、前記薄膜トランジスタにおけるソース電極及びドレイン電極は、いずれも前記第２絶縁層の前記ベース基板に背向する表面に位置し、
    前記第２導電性パターン及び前記導電性接続部は、いずれも前記第３絶縁層の前記ベース基板に背向する表面に位置する請求項１２に記載の表示基板。
14. 前記表示基板は、
    前記信号線の前記ベース基板に背向する側に位置し、且つ前記信号線に結合される補償導電性パターンを更に含む請求項１２に記載の表示基板。
15. 前記補償導電性パターンの前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルから離れた境界は、前記第２部分の前記ベース基板上での正投影の内部に位置する請求項１４に記載の表示基板。
16. 前記第２バリア壁構造の第４部分の前記ベース基板上での正投影は、前記補償導電性パターンの前記ベース基板上での正投影の内部に位置する請求項１４に記載の表示基板。
17. 前記表示基板は、第４絶縁層を更に含み、前記補償導電性パターン及び前記アノードパターンは、いずれも前記第４絶縁層の前記ベース基板に背向する表面に位置する請求項１４に記載の表示基板。
18. 前記表示基板は、前記補償導電性パターンの前記ベース基板に背向する側に設置された共通電極層を更に含み、前記共通電極層は、前記表示基板の表示領域に位置する部分と、前記表示基板のエッジ領域に位置する部分とを含み、前記共通電極層における前記エッジ領域に位置する部分は、前記補償導電性パターンに結合される請求項１４に記載の表示基板。
19. 前記表示基板は、
    前記複数の薄膜トランジスタの前記ベース基板に背向する側に設置された第１パッシベーション層と、
    前記第１パッシベーション層の前記ベース基板に背向する側に設置された第１平坦化層と、
    前記第１平坦化層の前記ベース基板に背向する側に設置された第２平坦化層と、
    前記第２平坦化層の前記ベース基板に背向する側に設置されたピクセル定義層と、
    前記ピクセル定義層の前記ベース基板に背向する側に設置されたスペーサー層とを更に含み、
    前記第１バリア壁構造は、前記ベース基板から遠く離れる方向に沿って順次に積層して設置された第１バリア壁ブロックと、第２バリア壁ブロックと、第３バリア壁ブロックと、第４バリア壁ブロックとを含み、前記第１バリア壁ブロックは、前記第１平坦化層と同じ材料で設置され、前記第２バリア壁ブロックは、前記第２平坦化層と同じ材料で設置され、前記第３バリア壁ブロックは、前記ピクセル定義層と同じ材料で設置され、前記第４バリア壁ブロックは、前記スペーサー層と同じ材料で設置され、
    前記第２バリア壁構造は、前記ベース基板から遠く離れた方向に沿って順次に積層して設置された第５バリア壁ブロックと、第６バリア壁ブロックと、第７バリア壁ブロックとを含み、前記第５バリア壁ブロックは、前記第２平坦化層と同じ材料で設置され、前記第６バリア壁ブロックは、前記ピクセル定義層と同じ材料で設置され、前記第７バリア壁ブロックは、前記スペーサー層と同じ材料で設置される請求項１４に記載の表示基板。
20. 前記補償導電性パターンは、前記第２バリア壁ブロックと前記第３バリア壁ブロックとの間に位置する部分と、前記第５バリア壁ブロックと前記第６バリア壁ブロックとの間に位置する部分とを含む請求項１９に記載の表示基板。
21. 前記第２導電性パターンは、前記第１バリア壁ブロックと前記第２バリア壁ブロックとの間に位置する部分を含む請求項１９に記載の表示基板。
22. 前記信号線は、正電源信号線及び／又は負電源信号線を含む請求項１に記載の表示基板。
23. 前記信号線は、前記アレイに配置された複数のサブピクセルを取り囲む請求項１に記載の表示基板。
24. 請求項１から２３のいずれか一項に記載の表示基板を含む表示装置。
25. 表示基板の製造方法であって、
    ベース基板上にアレイに配置された複数のサブピクセルと、信号線と、第１バリア壁構造と、第２バリア壁構造とを製造するステップを含み、
    前記信号線は、積層して設置された第１導電性パターンと第２導電性パターンとを含み、前記第１導電性パターンは、前記ベース基板と前記第２導電性パターンとの間に位置し、前記第１バリア壁構造は、前記アレイに配置された複数のサブピクセルを取り囲み、前記第１バリア壁構造は、第１部分と、第２部分とを含み、前記第１部分の前記ベース基板上での正投影は、前記信号線の前記ベース基板上での正投影と重ならず、前記第２部分の前記ベース基板上での正投影は、前記第１導電性パターンの前記ベース基板上での正投影と少なくとも部分的に重なり、前記第２部分の前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルから遠く離れた境界は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と、前記第１導電性パターンの前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルから遠く離れた境界との間に位置し、前記第２部分の前記ベース基板上での正投影は、前記第２導電性パターンの前記ベース基板上の正投影と少なくとも部分的に重なり、前記第２導電性パターンの前記ベース基板上の正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界は、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影と、前記第２部分の前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルに近い境界との間に位置し、
    前記第２バリア壁構造は、前記アレイに配置された複数のサブピクセルを取り囲み、前記第２バリア壁構造の前記ベース基板上の正投影は、前記第１バリア壁構造の前記ベース基板上の正投影と、前記アレイに配置された複数のサブピクセルの前記ベース基板上の正投影との間に位置し、前記第２バリア壁構造は、第３部分と、第４部分とを含み、前記第３部分の前記ベース基板上の正投影は、前記信号線の前記ベース基板上での正投影と重ならず、前記第４部分の前記ベース基板上の正投影は、前記第１導電性パターンの前記ベース基板上での正投影と少なくとも部分的に重なり、前記第４部分の前記ベース基板上の正投影は、前記第２導電性パターンの前記ベース基板上の正投影と少なくとも部分的に重なり、
    前記第２導電性パターンは、互いに結合される第２遷移部分と第２本体部分とを含み、前記第２遷移部分の前記ベース基板上での正投影のうち、前記アレイに配置された複数のサブピクセルから遠く離れた境界は、前記第４部分の前記ベース基板上の正投影の内部に位置する、表示基板の製造方法。

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