JP2023528698A - 表示基板及びその製造方法、表示装置 - Google Patents

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Abstract

表示基板であって、シリコン基板（１０）を備え、シリコン基板（１０）は表示領域（１００）と、表示領域（１００）の片側に位置するボンディング領域（３００）と、表示領域（１００）とボンディング領域（３００）との間に位置する配線領域（４００）とを有し、配線領域（４００）のシリコン基板（１０）に配線保護構造（４０）が設置され、ボンディング領域（３００）のシリコン基板（１０）の内にパッドアセンブリ（３０１）が集積され、配線保護構造（４０）のシリコン基板（１０）での正投影の縁部とパッドアセンブリ（３０１）の開口のシリコン基板（１０）での正投影の縁部との最小距離は１つのサブ画素の最大サイズより小さい。

Description

本開示は表示技術分野に関するが、それに限らず、特に表示基板及びその製造方法、表示装置に関する。
マイクロ有機発光ダイオード（Ｍｉｃｒｏ－ＯＬＥＤ、Ｍｉｃｒｏ Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）は近年発展してきたマイクロディスプレイであり、シリコン系ＯＬＥＤはその中の１つである。シリコン系ＯＬＥＤは画素のアクティブアドレッシングを実現することができるだけではなく、シリコン基板においてタイミング制御（ＴＣＯＮ）回路、過電流保護（ＯＣＰ、Ｏｖｅｒ Ｃｕｒｒｅｎｔ Ｐｒｏｔｅｃｔｉｏｎ）回路等を含む複数の機能回路を製造することを実現することもでき、システムの体積を減少させて、軽量化を実現することに役立つ。シリコン系ＯＬＥＤは成熟した相補型金属酸化物半導体（ＣＭＯＳ、Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）集積回路プロセスを用いて製造され、体積が小さく、高解像度（ＰＰＩ）、高リフレッシュレート等の利点を有し、仮想現実（ＶＲ、Ｖｉｒｔｕａｌ Ｒｅａｌｉｔｙ）又は拡張現実（ＡＲ、Ａｕｇｍｅｎｔｅｄ Ｒｅａｌｉｔｙ）のニアアイディスプレイ分野に広く応用されている。
以下は本明細書に詳しく説明される主題の概要である。本概要は特許請求の範囲を制限するためのものではない。
本開示は表示基板及びその製造方法、表示装置を提供する。
一態様では、本開示は表示基板を提供し、シリコン基板を備え、前記シリコン基板は表示領域と、表示領域の片側に位置するボンディング領域と、表示領域とボンディング領域との間に位置する配線領域とを有し、前記配線領域のシリコン基板に配線保護構造が設置され、前記ボンディング領域のシリコン基板の内にパッドアセンブリが集積され、前記配線保護構造の前記シリコン基板での正投影の縁部と前記パッドアセンブリの開口の前記シリコン基板での正投影の縁部との最小距離は１つのサブ画素の最大サイズより小さい。
他の態様では、本開示は前記表示基板を備える表示装置を提供する。
他の態様では、本開示は表示基板の製造方法を提供し、表示領域のシリコン基板にアレイ構造層及び発光構造層を順次形成し、表示領域とボンディング領域との間の配線領域のシリコン基板に配線保護構造を形成することを含み、前記ボンディング領域は表示領域の片側に位置し、且つ前記ボンディング領域のシリコン基板の内にパッドアセンブリが集積され、前記配線保護構造の前記シリコン基板での正投影の縁部と前記パッドアセンブリの開口の前記シリコン基板での正投影の縁部との最小距離は１つのサブ画素の最大サイズより小さい。
図面及び詳細な説明を閲覧して理解した後、他の態様を分かることができる。
図面は本開示の技術案を理解するためのものであり、且つ明細書の一部となり、本開示の実施例とともに本開示の技術案を解釈することに用いられ、本開示の技術案を制限するものではない。
図１は本開示の少なくとも１つの実施例に係る表示基板の平面模式図である。 図２は本開示の少なくとも１つの実施例に係る表示基板の平面模式図である。 図３は図２に示される表示基板のＡＡ方向に沿う断面模式図である。 図４は本開示の少なくとも１つの実施例に係るシリコン基板の回路原理の模式図である。 図５は本開示の少なくとも１つの実施例に係る電圧制御回路及び画素駆動回路の回路実現の模式図である。 図６は本開示の少なくとも１つの実施例におけるシリコン基板を形成した後の模式図である。 図７は本開示の少なくとも１つの実施例における第１導電性ピラーを形成した後の模式図である。 図８は本開示の少なくとも１つの実施例における反射電極を形成した後の模式図である。 図９は本開示の少なくとも１つの実施例における第２導電性ピラーを形成した後の模式図である。 図１０は本開示の少なくとも１つの実施例における陽極を形成した後の模式図である。 図１１は本開示の少なくとも１つの実施例における陰極を形成した後の模式図である。 図１２は本開示の少なくとも１つの実施例におけるカバープレートを形成した後の模式図である。 図１３は本開示の少なくとも１つの実施例におけるレーザアブレーションを行う模式図である。 図１４は本開示の少なくとも１つの実施例に係る表示基板の模式図である。 図１５は本開示の少なくとも１つの実施例におけるレーザアブレーションを行う模式図である。 図１６は本開示の少なくとも１つの実施例に係る表示基板の模式図である。 図１７は本開示の少なくとも１つの実施例に係る表示基板の模式図である。 図１８は本開示の少なくとも１つの実施例に係る表示基板の模式図である。 図１９は本開示の少なくとも１つの実施例に係る表示基板の製造方法のフローチャートである。
本開示は複数の実施例を説明したが、該説明は例示的なものであって、制限的なものではなく、且つ当業者にとって明らかなことに、本開示に説明される実施例に含まれる範囲内にはより多くの実施例及び実現方法があってもよい。図面に複数の可能な特徴の組み合わせを示し、且つ実施形態において検討したが、開示される特徴の複数の他の組み合わせ方式も可能である。特に制限しない限り、いかなる実施例のいかなる特徴又は素子はいかなる他の実施例におけるいかなる他の特徴又は素子と組み合わせて使用されることができ、又はいかなる他の実施例におけるいかなる他の特徴又は素子を代替することができる。
本開示は当業者が知っている特徴及び素子との組み合わせを包含して想定する。本開示に開示される実施例、特徴及び素子はいかなる通常の特徴又は素子と組み合わせられてもよく、それにより特許請求の範囲により限定される独特のスキームを形成する。いかなる実施例のいかなる特徴又は素子は他のスキームからの特徴又は素子と組み合わせられてもよく、それにより特許請求の範囲により限定される他の独特のスキームを形成する。従って、理解されるように、本開示に表示又は検討するいかなる特徴は独立して実現されてもよく、又はいかなる適切な組み合わせにより実現されてもよい。従って、添付の特許請求の範囲及びその同等置換により制限される以外に、実施例は他の制限を受けない。また、添付の特許請求の範囲内に１種類又は複数種類の修正や変化を行うことができる。
また、代表的な実施例を説明するとき、明細書は方法又は過程を特定のステップシーケンスに呈する可能性がある。ところが、該方法又は過程が本明細書に記載のステップの特定順序に依存しない程度で、該方法又は過程は前記特定順序のステップに限定されるものではない。当業者であれば理解するように、他のステップ順序も可能である。従って、明細書に説明されるステップの特定順序は特許請求の範囲を制限するものと解釈されるべきではない。また、該方法又は過程に対する請求項は書き込まれた順序に応じてそれらのステップを実行するように限定されるものではなく、当業者であれば容易に理解できるように、これらの順序は変化してもよく、且つ依然として本開示の実施例の趣旨及び範囲内に属する。
図面において、明確のために、構成要素のサイズ、層の厚さ又は領域を拡大して示す場合がある。従って、本開示の一態様は必ずしも該サイズに限定されるとは限らず、図面における各部材の形状及びサイズは真の比率を反映しない。また、図面に理想的な例を模式的に示すが、本開示の一態様は図面に示される形状又は数値等に限定されるものではない。
特に定義しない限り、本開示に使用される技術用語又は科学用語は本開示の属する分野内で当業者が理解する通常の意味である。本開示に使用される「第１」、「第２」及び類似する言葉はいかなる順序、数又は重要性を示すものではなく、異なる構成部分を区別するためのものに過ぎない。本開示において、「複数」は２つ以上の数を示してもよい。「備える」又は「含む」等の類似する言葉は、該言葉の後に記載された素子又は部材が該言葉の前に列挙した素子又は部材及びそれらと同等のものをカバーし、他の素子又は部材を排除しないことを意味する。「接続」、「結合」又は「連結」等の類似する言葉は物理的又は機械的な接続に限定されるものではなく、直接的又は間接的接続にかかわらず、電気的接続も含む。「電気的接続」は構成要素が、ある電気的作用を有する素子により一体に接続される状況を含む。「ある電気的作用を有する素子」は接続される構成要素間の電気信号の授受を行うことができる限り、特に制限しない。「ある電気的作用を有する素子」の例は電極及び配線のほか、更にトランジスタ等のスイッチング素子、抵抗器、インダクタ、コンデンサ、１つ又は複数の機能を持つ他の素子等を含んでもよい。
本開示の実施例の下記説明が明確で簡潔であるように維持するために、本開示では一部の既知の機能及び既知の部材の詳細な説明は省略する。本開示の実施例の図面は本開示の実施例に関わる構造のみに関し、他の構造については通常設計を参照してもよい。
本開示の少なくとも１つの実施例は表示基板を提供し、シリコン基板を備え、シリコン基板は表示領域と、表示領域の片側に位置するボンディング領域と、表示領域とボンディング領域との間に位置する配線領域とを有し、配線領域のシリコン基板に配線保護構造が設置され、ボンディング領域のシリコン基板の内にパッドアセンブリが集積され、配線保護構造のシリコン基板での正投影の縁部とパッドアセンブリの開口のシリコン基板での正投影の縁部との最小距離は、１つのサブ画素の最大サイズより小さい。配線保護構造のシリコン基板での正投影とパッドアセンブリの開口のシリコン基板での正投影はオーバーラップしない。配線保護構造のシリコン基板での正投影の縁部とパッドアセンブリの開口のシリコン基板での正投影の縁部との最小距離は、配線保護構造のシリコン基板での正投影の表示領域から離れる側の縁部とパッドアセンブリの開口のシリコン基板での正投影の表示領域に近接する側の縁部との距離であってもよい。
いくつかの例では、１つのサブ画素は矩形又は角丸矩形であってもよく、そうすると、該サブ画素の最大サイズは矩形又は角丸矩形の長辺長さ、例えば１～２マイクロメートルであってもよい。いくつかの例では、１つのサブ画素は正方形又は角丸正方向であってもよく、そうすると、該サブ画素の最大サイズは正方形又は角丸正方形の辺長長さ、例えば１～２マイクロメートルであってもよい。ところが、本実施例はこれを制限しない。例えば、サブ画素は他の形状であってもよく、サブ画素の最大サイズは該サブ画素形状を示すパラメータのうちの最大値であってもよい。
本実施例に係る配線保護構造とパッドアセンブリは電気的に接続されず、表示基板の製造過程において配線保護構造のシリコン基板での正投影により被覆される信号線を保護することができる。
いくつかの例示的な実施形態では、パッドアセンブリは間隔を置いて設置される複数のストリップ状のボンディング電極を備え、配線保護構造は間隔を置いて設置される複数のストリップ状の金属保護ブロックを備え、金属保護ブロックはボンディング電極に１対１で対応し、各金属保護ブロックのシリコン基板での正投影の縁部と対応のボンディング電極の開口のシリコン基板での正投影の縁部との最小距離は１つのサブ画素の最大サイズより小さい。いくつかの例では、各金属保護ブロックのシリコン基板での正投影の表示領域から離れる側の縁部は、対応のボンディング電極の開口のシリコン基板での正投影の表示領域に近接する側の縁部と重複してもよく、即ち２つの縁部の間の距離は０であってもよく、又は、上記２つの縁部は重複せず、且つ２つの縁部の間の距離は１つのサブ画素の最大サイズ、例えば１～２マイクロメートルより小さくてもよい。この例示的な実施例の配線保護構造における金属保護ブロックとボンディング電極は絶縁して設置され、電気的に接続されず、金属保護ブロックは表示基板の製造過程においてそのシリコン基板での正投影により被覆される信号線を保護することができる。
いくつかの例示的な実施形態では、ボンディング領域から表示領域までの方向に沿って、金属保護ブロックの長さ範囲は１５０～２５０マイクロメートルである。いくつかの例では、複数の金属保護ブロックの長さはいずれも同じであり、例えば２００マイクロメートルである。
いくつかの例示的な実施形態では、表示領域のシリコン基板にアレイ構造層が設置され、表示領域のアレイ構造層は、シリコン基板に設置される第１絶縁層と、第１絶縁層に設置される反射電極と、反射電極を被覆する第２絶縁層とを備える。第１絶縁層にはシリコン基板の駆動トランジスタを露出させる第１ビアが設置され、第１ビアの内には第１導電性ピラーが設置され、反射電極は第１導電性ピラーによって駆動トランジスタに接続され、第２絶縁層には反射電極を露出させる第２ビアが設置され、第２ビアの内には前記反射電極に接続される第２導電性ピラーが設置される。
いくつかの例示的な実施形態では、表示領域のアレイ構造層に発光構造層が設置され、表示領域の発光構造層は第２絶縁層に設置される陽極と、陽極に接続される有機発光層と、有機発光層に接続される陰極とを備え、陽極は第２導電性ピラーによって反射電極に接続される。陽極のシリコン基板での正投影は有機発光層のシリコン基板での正投影と少なくとも部分的に重複する。陽極は有機発光層に直接接触してもよく、例えば、有機発光層は直接に陽極に形成される。陰極は面状構造であってもよく、直接に有機発光層を被覆する。この例示的な実施形態では、表示領域において、アレイ構造層により画素駆動回路と陽極との間の導電通路を実現することにより、画素駆動回路の提供する電気信号を陽極に提供する。
いくつかの例示的な実施形態では、ボンディング領域のシリコン基板の内に集積されたパッドアセンブリは、フレキシブル回路基板にボンディング接続するように構成される。配線保護構造は表示領域のアレイ構造層における反射電極と同一層に設置され、又は、配線保護構造は表示領域の発光構造層における陽極と同一層に設置される。配線保護構造はパッドアセンブリの上方に位置してもよく、且つ両者は電気的に接続されていない。配線保護構造は金属材料の反射電極と同一のパターニングプロセスにより形成されてもよく、又は、金属材料の陽極と同一のパターニングプロセスにより形成されてもよい。
いくつかの例示的な実施形態では、ボンディング領域のシリコン基板にアレイ構造層が設置され、ボンディング領域のアレイ構造層にはフレキシブル回路基板にボンディング接続される補助パッドアセンブリが設置される。ボンディング領域のアレイ構造層はシリコン基板に設置される第１絶縁層を備え、第１絶縁層にはシリコン基板のパッドアセンブリを露出させる第３ビアが設置され、第３ビアの内にはパッドアセンブリに接続される第３導電性ピラーが設置され、補助パッドアセンブリは第１絶縁層に設置され、第３導電性ピラーによってパッドアセンブリに接続される。配線保護構造は表示領域の発光構造層における陽極と同一層に設置される。いくつかの例では、配線保護構造のシリコン基板での正投影の縁部と補助パッドアセンブリの開口のシリコン基板での正投影の縁部との最小距離は、１つのサブ画素の最大サイズより小さくてもよい。いくつかの例では、補助パッドアセンブリが全体的に露出する場合、配線保護構造のシリコン基板での正投影の縁部と補助パッドアセンブリのシリコン基板での正投影の縁部との最小距離は、１つのサブ画素の最大サイズより小さくてもよい。この例示的な実施形態では、補助パッドアセンブリは表示領域のアレイ構造層の金属材料の反射電極と同一層に設置される。
いくつかの例示的な実施形態では、補助パッドアセンブリは間隔を置いて設置される複数のストリップ状の補助ボンディング電極を備え、１つの補助ボンディング電極は第３導電性ピラーによってパッドアセンブリにおける１つのストリップ状のボンディング電極に接続され、又は、補助パッドアセンブリはアレイ方式で配置される複数の補助ボンディング電極を備え、複数の補助ボンディング電極はそれぞれ複数の第３導電性ピラーによって１つのストリップ状のボンディング電極に接続される。
いくつかの例示的な実施形態では、配線保護構造にフォトレジスト層が設置される。
以下、図面を参照しながら本開示の実施例及びその例を詳しく説明する。
本開示の少なくとも１つの実施例は表示基板を提供し、例えば、該表示基板はシリコン系ＯＬＥＤ表示基板であり、仮想現実装置又は拡張表示装置に適用されてもよく、又は、他のタイプの表示基板であってもよく、本開示の実施例はこれを制限しない。
図１は本開示の少なくとも１つの実施例に係る表示基板の平面模式図である。図１に示すように、表示基板は、表示領域１００と、表示領域１００の周りに位置する外周領域２００と、外周領域２００の表示領域１００から離れる側に位置するボンディング領域３００とを備える。外周領域２００は表示領域１００とボンディング領域３００との間に位置する配線領域を備えてもよく、配線領域の内に配線保護構造４０が設置されてもよい。ボンディング領域３００にパッドアセンブリ３０１が設置される。図１に示すように、開口から露出するパッドアセンブリ３０１の表示領域１００に近接する側の縁部と配線保護構造４０のシリコン基板１０での正投影の表示領域１００から離れる側の縁部は接続されてもよく、即ち両方の縁部間の距離は０である。本実施例の配線保護構造は、表示基板の製造過程において、シリコン基板におけるパッドアセンブリの表示領域に近接する側の信号線を保護することができる。
図２は本開示の少なくとも１つの実施例に係る表示基板の平面模式図である。図３は図２に示される表示基板のＡ－Ａ方向に沿う断面図である。図２及び図３に示すように、表示基板は、表示領域１００と、表示領域１００の周りに位置する外周領域２００と、外周領域２００の表示領域１００から離れる側に位置するボンディング領域３００とを備え、外周領域２００は、表示領域１００とボンディング領域３００との間に位置する配線領域４００と、配線領域４００と表示領域１００との間に位置し且つ表示領域１００を取り囲む陰極リング領域５００とを備えてもよい。外周領域２００は、表示領域１００を取り囲む第１ダミー（Ｄｕｍｍｙ）領域と、陰極リング領域５００を取り囲む第２ダミー領域とを更に備えてもよい。表示領域１００は矩形領域であってもよく、第１ダミー領域、陰極リング領域５００及び第２ダミー領域は順に表示領域１００の周りを取り囲み、配線領域４００及びボンディング領域５００は表示領域１００の片側に位置する。図２に第１ダミー領域及び第２ダミー領域の構造を省略する。ところが、本実施例はこれを制限しない。表示領域１００は更に角丸矩形、円形、開口付きの矩形、又は他の形状であってもよい。
本実施例では、表示領域１００には規則的に配置される複数の表示ユニット（即ち、サブ画素）が設置され、外周領域２００には表示ユニットを駆動して発光させるための制御回路（図示せず）が設置され、ボンディング領域３００にはパッドアセンブリ３０１が設置され、配線領域４００には配線保護構造４０が設置される。図２に示すように、開口から露出するパッドアセンブリ３０１のシリコン基板１０での正投影の表示領域１００に近接する側の縁部と、配線保護構造４０のシリコン基板１０での正投影の表示領域１００から離れる側の縁部との間には距離Ｌが存在する。距離Ｌは、配線保護構造４０のシリコン基板１０での正投影の縁部とパッドアセンブリ３０１の開口のシリコン基板１０での正投影との最小距離である。前記距離Ｌは１つのサブ画素の最大サイズより小さくてもよい。
表示基板に垂直な平面において、表示基板はシリコン基板１０と、シリコン基板１０に設置されるアレイ構造層とを備える。表示領域１００のアレイ構造層には、発光構造層、第１パッケージ層３０、第１平坦層３１、カラーフィルム層３２、第２平坦層３３及び第２パッケージ層３４が設置される。ボンディング領域３００のアレイ構造層はパッドアセンブリ３０１を露出させる。配線領域４００のアレイ構造層には、配線保護構造４０、第１パッケージ層３０、第１平坦層３１、第２平坦層３３及び第２パッケージ層３４が設置される。陰極リング領域５００のアレイ構造層には、陰極リング、第１パッケージ層３０、第１平坦層３１、第２平坦層３３及び第２パッケージ層３４が設置される。
シリコン基板１０はＩＣウェハ（ＩＣ ｗａｆｅｒ）とも称され、駆動信号を生成するための画素駆動回路、ゲート駆動信号を生成するためのゲート駆動回路及びデータ信号を生成するためのデータ駆動回路が集積される。表示領域１００のシリコン基板１０の内に画素駆動回路が設置され、画素駆動回路は２Ｔ１Ｃ、３Ｔ１Ｃ、５Ｔ１Ｃ又は７Ｔ１Ｃ回路構造であってもよく、又は内部補償又は外部補償機能を有する回路構造であってもよい。画素駆動回路は少なくとも駆動トランジスタ１１を備える。
表示領域１００のアレイ構造層は、シリコン基板１０に設置される第１絶縁層１２と、第１絶縁層１２に設置される反射電極１４と、反射電極１４を被覆する第２絶縁層１５とを備える。第１絶縁層１２にはシリコン基板１０の駆動トランジスタ１１を露出させる第１ビアが設置され、第１ビアの内には第１導電性ピラー１３が設置される。反射電極１４は第１導電性ピラー１３によって駆動トランジスタ１１に接続される。第２絶縁層１５には反射電極１４を露出させる第２ビアが設置され、第２ビアの内には反射電極１４に接続される第２導電性ピラー１６が設置される。
表示領域１００の発光構造層は、アレイ構造層に設置される陽極２１、画素定義層２４、有機発光層２２及び陰極２３を備える。第１パッケージ層３０は陰極２３を被覆し、陽極２１は第２絶縁層１５に設置され、第２導電性ピラー１６によって反射電極１４に接続される。有機発光層２２の境界は第１ダミー領域に位置してもよく、陰極２３の境界は陰極リング領域５００に位置してもよい。
いくつかの例では、第１ダミー領域は、シリコン基板１０に積層設置されるアレイ構造層（積層設置される第１絶縁層及び第２絶縁層を備える）、発光構造層（第２絶縁層に設置される陽極、画素定義層、有機発光層及び陰極を備える）、第１パッケージ層、第１平坦層、カラーフィルム層、第２平坦層及び第２パッケージ層を備えてもよい。
ボンディング領域３００のシリコン基板１０にパッドアセンブリ３０１が露出する。パッドアセンブリ３０１は間隔を置いて設置される複数のストリップ状のボンディング電極３０２を備え、フレキシブル回路基板にボンディング接続するように構成されてもよい。
配線領域４００のシリコン基板１０の内に信号線４０１が集積され、信号線４０１はボンディング領域３００のボンディング電極３０２に接続されてもよい（図面では両者の接続位置を省略する）。信号線４０１はボンディング電極３０２により入力された信号を外周領域２００及び表示領域１００の回路に伝送することができる。例えば、信号線４０１は更に陰極リング領域５００の給電電極２０１に接続されてもよい。いくつかの例では、信号線４０１はボンディング電極３０２と同一層に設置されてもよい。いくつかの例では、配線領域４００のシリコン基板１０の内に集積された信号線４０１は、シリコン基板１０の表面から露出しなくてもよい。ところが、本実施例はこれを制限しない。
配線領域４００のアレイ構造層はシリコン基板１０に積層設置される第１絶縁層１２及び第２絶縁層１５を備える。配線領域４００の配線保護構造４０１は間隔を置いて設置される複数のストリップ状の金属保護ブロック４０２を備え、金属保護ブロック４０２はボンディング電極３０２に１対１で対応し、且つ各金属保護ブロック４０２のシリコン基板１０での正投影は、対応のボンディング電極３０２に近接する信号線を被覆することができる。金属保護ブロック４０２のシリコン基板１０での正投影の表示領域１００から離れる側の縁部と、ボンディング電極３０２の開口のシリコン基板１０での正投影の表示領域１００に近接する側の縁部との距離Ｌは、１つのサブ画素の最大サイズより小さくてもよい。いくつかの例では、複数の金属保護ブロック４０２のサイズは同じである。いくつかの例では、ボンディング領域３００から表示領域１００までの方向（即ち、第１方向）において、各金属保護ブロック４０２の長さ範囲は１５０～２５０マイクロメートルであってもよく、例えば２００マイクロメートルであり、第１方向と同一の平面に位置し且つ第１方向に垂直な第２方向において、各金属保護ブロック４０２の長さ範囲は８０～１００マイクロメートルであってもよく、例えば９０マイクロメートルであり、第２方向に沿って、隣接する２つの金属保護ブロック４０２の間の間隔は、４０マイクロメートルであってもよい。ところが、本実施例はこれを制限しない。
陰極リング領域５００のアレイ構造層は、シリコン基板１０に設置される第１絶縁層１２と、第１絶縁層１２に設置される第１接続電極２０２と、第１接続電極２０２を被覆する第２絶縁層１５とを備える。第１絶縁層１２にはシリコン基板１０の給電電極２０１を露出させる第１ビアが設置され、第１ビアの内には第１導電性ピラー１３が設置され、第１接続電極２０２は第１導電性ピラー１３によって給電電極２０１に接続される。第２絶縁層１５には第１接続電極２０２を露出させる第２ビアが設置され、第２ビアの内には第１接続電極２０２に接続される第２導電性ピラー１６が設置される。陰極リング領域５００のアレイ構造層に設置される陰極リングは、第２絶縁層１５に積層設置される第２接続電極２０３、画素定義層２４及び陰極２３を備え、画素定義層２４には第２接続電極２０３を露出させる陰極ビアが設置され、第２接続電極２０３は第２導電性ピラー１６によって第１接続電極２０１に接続され、陰極２３は陰極ビアによって第２接続電極２０３に接続される。
いくつかの例では、配線領域４００と陰極リング領域５００との間の第２ダミー領域は、シリコン基板１０に積層設置されるアレイ構造層（積層設置される第１絶縁層及び第２絶縁層を備える）、画素定義層、第１パッケージ層、第１平坦層、第２平坦層及び第２パッケージ層を備えてもよい。
本開示の例示的な実施例の表示基板は白色光＋カラーフィルムの方式を用いてフルカラー表示を実現する。表示領域１００に位置するカラーフィルム層（Ｃｏｌｏｒ Ｆｉｌｔｅｒ、ＣＦと略称）３１は第１平坦層３１に設置され、表示ユニットに対応する第１色ユニット、第２色ユニット及び第３色ユニットを備える。本開示の例示的な実施例は白色光＋カラーフィルムの方式を用いて２０００より大きな高解像度を実現することができ、ＶＲ／ＡＲニーズを満足することができる。
図４は本開示の少なくとも１つの実施例に係るシリコン基板の回路原理の模式図である。図４に示すように、シリコン基板１０は、表示領域１００に位置する複数の表示ユニットと、外周領域２００に位置する制御回路とを備え、表示領域１００における複数の表示ユニットは規則的に配置されて複数の表示行及び複数の表示列を形成し、各表示ユニットは画素駆動回路１０１と、画素駆動回路１０１に接続される発光デバイス１０２とを備え、画素駆動回路１０１は少なくとも駆動トランジスタを備える。制御回路は少なくとも複数の電圧制御回路１１０を備え、各電圧制御回路１１０は複数の画素駆動回路１０１に接続される。例えば、１つの電圧制御回路１１０は１つの表示行における画素駆動回路１０１に接続され、該表示行における画素駆動回路１０１の駆動トランジスタの第１極は共同で該電圧制御回路１１０に接続され、各駆動トランジスタの第２極はこの表示ユニットの発光デバイス１０２の陽極に接続され、発光デバイス１０２の陰極は第２電源信号ＶＳＳの入力端子に接続される。電圧制御回路１１０はそれぞれ第１電源信号ＶＤＤの入力端子、初期化信号Ｖｉｎｉｔの入力端子、リセット制御信号ＲＥの入力端子及び発光制御信号ＥＭの入力端子に接続され、電圧制御回路１１０は、リセット制御信号ＲＥに応答して、初期化信号Ｖｉｎｉｔを駆動トランジスタの第１極に出力し、対応の発光デバイス１０２をリセットするように制御するように構成される。電圧制御回路１１０は更に、発光制御信号ＥＭに応答して、第１電源信号ＶＤＤを駆動トランジスタの第１極に出力して、発光デバイス１０２を駆動して発光させるように構成される。１つの表示行における画素駆動回路１０１が共同で電圧制御回路１１０に接続されることにより、表示領域１００における各画素駆動回路１０１の構造を簡素化し、表示領域１００における画素駆動回路１０１の占有面積を低減することができ、これにより、より多くの画素駆動回路１０１及び発光デバイス１０２を表示領域１００に設置し、高ＰＰＩ表示を実現する。電圧制御回路１１０は、リセット制御信号ＲＥの制御によって初期化信号Ｖｉｎｉｔを駆動トランジスタの第１極に出力し、対応の発光デバイス１０２をリセットするように制御し、前のフレームが発光する際に発光デバイス１０２に印加した電圧の次のフレームによる発光への影響を回避することができ、残影現象を改善することができる。
例示的な実施形態では、３つの異なる色の表示ユニットにより１つの画素が構成され、３つの表示ユニットはそれぞれ赤色表示ユニット、緑色表示ユニット及び青色表示ユニットであってもよい。いくつかの可能な実現方式では、１つの画素は４つ、５つ以上の表示ユニットを備えてもよく、実際の応用環境に応じて設計して決定されてもよく、ここで制限しない。いくつかの可能な実現方式では、１つの電圧制御回路１１０は、同一の表示行における２つの隣接する表示ユニットの画素駆動回路１０１に接続されてもよく、又は同一の表示行における３つ以上の表示ユニットの画素駆動回路１０１に接続されてもよく、ここで制限しない。
図５は本開示の少なくとも１つの実施例に係る電圧制御回路及び画素駆動回路の回路実現の模式図である。図５に示すように、発光デバイスはＯＬＥＤを備えてもよく、ＯＬＥＤの陽極は駆動トランジスタＭ０の第２極Ｄに接続され、ＯＬＥＤの陰極は第２電源信号ＶＳＳの入力端子に接続され、第２電源信号ＶＳＳの電圧は一般的に負電圧又は接地電圧ＶＧＮＤ（一般的に０Ｖである）であり、初期化信号Ｖｉｎｉｔの電圧は接地電圧ＶＧＮＤとして設定されてもよい。例示的な実施形態では、ＯＬＥＤはマイクロＯＬＥＤ（Ｍｉｃｒｏ－ＯＬＥＤ）又はミニＯＬＥＤ（Ｍｉｎｉ－ＯＬＥＤ）であってもよく、高ＰＰＩ表示を実現することに役立つ。
例示的な実施形態では、電圧制御回路１１０は１つの表示行における２つの画素駆動回路１０１に接続され、画素駆動回路１０１は、駆動トランジスタＭ０、第３トランジスタＭ３、第４トランジスタＭ４及び蓄電コンデンサＣｓｔを備え、電圧制御回路１１０は第１トランジスタＭ１及び第２トランジスタＭ２を備える。駆動トランジスタＭ０、第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３、第４トランジスタＭ４は、いずれもシリコン基板において製造された金属酸化物半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、ＭＯＳと略称）である。
第１トランジスタＭ１の制御電極はリセット制御信号ＲＥの入力端子に接続され、リセット制御信号ＲＥを受信するように構成される。第１トランジスタＭ１の第１極は初期化信号Ｖｉｎｉｔの入力端子に接続され、初期化信号Ｖｉｎｉｔを受信するように構成される。第１トランジスタＭ１の第２極はそれぞれ対応の駆動トランジスタＭ０の第１極Ｓ及び第２トランジスタＭ２の第２極に接続される。第２トランジスタＭ２の制御電極は、発光制御信号ＥＭの入力端子に接続され、発光制御信号ＥＭを受信するように構成される。第２トランジスタＭ２の第１極は、第１電源信号ＶＤＤの入力端子に接続され、第１電源信号ＶＤＤを受信するように構成される。第２トランジスタＭ２の第２極はそれぞれ対応の駆動トランジスタＭ０の第１極Ｓ及び第１トランジスタＭ１の第２極に接続される。例示的な実施形態では、第１トランジスタＭ１及び第２トランジスタＭ２のタイプは異なってもよく、例えば、第１トランジスタＭ１はＮ型トランジスタであり、第２トランジスタＭ２はＰ型トランジスタであり、又は、第１トランジスタＭ１はＰ型トランジスタであり、第２トランジスタＭ２はＮ型トランジスタである。いくつかの可能な実現方式では、第１トランジスタＭ１及び第２トランジスタＭ２のタイプは同じであってもよく、実際の状況に応じて設計して決定されてもよく、ここで制限しない。
画素駆動回路１０１は、駆動トランジスタＭ０、第３トランジスタＭ３、第４トランジスタＭ４及び蓄電コンデンサＣｓｔを備える。駆動トランジスタＭ０の制御電極Ｇ、駆動トランジスタＭ０の第１極Ｓは第１トランジスタＭ１の第２極及び第２トランジスタＭ２の第２極に接続され、駆動トランジスタＭ０の第２極ＤはＯＬＥＤの陽極に接続される。第３トランジスタＭ３の制御電極は、第１制御電極走査信号Ｓ１の入力端子に接続され、第１制御電極走査信号Ｓ１を受信するように構成される。第３トランジスタＭ３の第１極は、データ信号ＤＡの入力端子に接続され、データ信号ＤＡを受信するように構成される。第３トランジスタＭ３の第２極は、駆動トランジスタＭ０の制御電極Ｇに接続される。第４トランジスタＭ４の制御電極は、第２制御電極走査信号Ｓ２の入力端子に接続され、第２制御電極走査信号Ｓ２を受信するように構成される。第４トランジスタＭ４の第１極は、データ信号ＤＡの入力端子に接続され、データ信号ＤＡを受信するように構成される。第４トランジスタＭ４の第２極は駆動トランジスタＭ０の制御電極Ｇに接続される。蓄電コンデンサＣｓｔの第１端子は駆動トランジスタＭ０の制御電極Ｇに接続され、蓄電コンデンサＣｓｔの第２端子は接地端子ＧＮＤに接続される。例示的な実施形態では、駆動トランジスタＭ０はＮ型トランジスタであってもよく、第３トランジスタＭ３及び第４トランジスタＭ４のタイプは異なってもよく、例えば、第３トランジスタＭ３はＮ型トランジスタであり、第４トランジスタＭ４はＰ型トランジスタである。データ信号ＤＡの電圧が高グレースケールに対応する電圧である場合、Ｐ型の第４トランジスタＭ４をオンにしてデータ信号ＤＡを駆動トランジスタＭ０の制御電極Ｇに伝送することにより、データ信号ＤＡの電圧が例えばＮ型の第３トランジスタＭ３の閾値電圧から影響を受けることを回避することができる。データ信号ＤＡの電圧が低グレースケールに対応する電圧である場合、Ｎ型の第３トランジスタＭ３をオンにしてデータ信号ＤＡを駆動トランジスタＭ０の制御電極Ｇに伝送することにより、データ信号ＤＡの電圧がＰ型の第４トランジスタＭ４の閾値電圧から影響を受けることを回避することができる。そうすると、駆動トランジスタＭ０の制御電極Ｇに入力された電圧範囲を広げることができる。いくつかの可能な実現方式では、第３トランジスタＭ３及び第４トランジスタＭ４のタイプについては、第３トランジスタＭ３がＰ型トランジスタであり、第４トランジスタＭ４がＮ型トランジスタであることであってもよい。いくつかの可能な実現方式では、画素駆動回路は３Ｔ１Ｃ、５Ｔ１Ｃ又は７Ｔ１Ｃ回路構造であってもよく、又は内部補償又は外部補償機能を有する回路構造であってもよく、本実施例はこれを制限しない。
以下、表示基板の製造過程の例によって本実施例の技術案を説明する。本実施例の所謂「パターニングプロセス」はフィルム層の堆積、フォトレジストのコーティング、マスクの露光、現像、エッチング及びフォトレジストの剥離等の処理を含み、既知の成熟した製造プロセスである。堆積はスパッタリング、蒸着、化学気相堆積等の既知のプロセスを用いてもよく、コーティングは既知のコーティングプロセスを用いてもよく、エッチングは既知の方法を用いてもよく、ここで制限しない。本実施例の説明において、理解されるように、「薄膜」とはある材料をベース基板において堆積又はコーティングプロセスにより製造した１層の薄膜を指す。製造過程全体において該「薄膜」がパターニングプロセス又はフォトリソグラフィプロセスを行う必要がない場合、該「薄膜」は更に「層」と称されてもよい。製造過程全体において該「薄膜」がパターニングプロセス又はフォトリソグラフィプロセスを行う必要がある場合、パターニングプロセスの前に「薄膜」と称され、パターニングプロセスの後で「層」と称される。パターニングプロセス又はフォトリソグラフィプロセスを経た後の「層」には少なくとも１つの「パターン」が含まれる。本開示で言われる「ＡとＢが同一層に設置される」とは、ＡとＢが同一のパターニングプロセスにより同時に形成されることを意味する。
（１）シリコン基板を製造し、シリコン基板は、表示領域１００と、表示領域１００の周りに位置する外周領域２００と、外周領域２００の表示領域１００から離れる側に位置するボンディング領域３００とを備え、外周領域２００は表示領域１００とボンディング領域３００との間に位置する配線領域４００及び陰極リング領域５００を備える。外周領域２００は、表示領域１００を取り囲む第１ダミー領域と、陰極リング領域５００を取り囲む第２ダミー領域（図示せず）を更に備えてもよい。
表示領域１００は複数の表示ユニットを備え、各表示ユニットのシリコン基板１０には画素駆動回路が集積され、外周領域２００のシリコン基板１０には表示ユニットを駆動して発光させるための制御回路が集積され、ボンディング領域３００のシリコン基板１０にはフレキシブル回路基板（ＦＰＣ）又は配線（Ｗｉｒｅ）にボンディング接続するためのパッドアセンブリが集積される。ボンディング領域３００のシリコン基板１０はパッドアセンブリを露出させ、パッドアセンブリは複数のボンディング電極を備える。配線領域４００のシリコン基板１０にはパッドアセンブリに接続される信号線４０１が集積され、配線領域４００の信号線４０１はパッドアセンブリと画素駆動回路及び制御回路とを接続することができる。陰極リング領域５００のシリコン基板１０の内に給電アセンブリが集積される。
例示的な説明として、図６では、表示領域１００は第１表示ユニット１００Ａ、第２表示ユニット１００Ｂ及び第３表示ユニット１００Ｃで示され、各表示ユニットにおけるシリコン基板１０の画素駆動回路は駆動トランジスタ１１で示され、陰極リング領域５００におけるシリコン基板１０の給電アセンブリは１つの給電電極２０１で示され、ボンディング領域３００におけるシリコン基板１０のパッドアセンブリは１つのボンディング電極３０２で示される。
例示的な実施形態では、表示領域１００の駆動トランジスタは、活性層、ゲート電極、ソース電極、ドレイン電極及びゲート接続電極を備え、ソース電極及びドレイン電極はそれぞれ導電性ピラーによって活性層のドープ領域に接続され、ゲート接続電極は導電性ピラーによってゲート電極に接続され、ボンディング領域３００のパッドアセンブリ、陰極リング領域５００の給電アセンブリはソース電極、ドレイン電極及びゲート接続電極と同一層に設置される。シリコン基板の製造は成熟したＣＭＯＳ集積回路プロセスを用いてもよく、本実施例はこれを制限しない。製造が完了した後、シリコン基板１０の表面に表示領域１００のソース電極、ドレイン電極及びゲート接続電極、ボンディング領域３００のパッドアセンブリのボンディングアセンブリ３０２及び陰極リング領域５００の給電アセンブリの給電電極２０１が露出する。
例示的な実施形態では、シリコン基板の材料はシリコン、ゲルマニウム及び化合物半導体のうちのいずれか１つ又は複数であってもよく、化合物半導体はシリコンゲルマニウム、炭化ケイ素、ヒ化ガリウム、リン化ガリウム、リン化インジウム、ヒ化インジウム及びアンチモン化インジウムのうちのいずれか１つ又は複数を含んでもよく、シリコン基板はドープしたものであってもよく、又はドープしないものであってもよい。
（２）シリコン基板１０に第１絶縁薄膜を堆積し、パターニングプロセスにより第１絶縁薄膜をパターニングして、シリコン基板１０を被覆する第１絶縁層１２のパターンを形成し、表示領域１００及び陰極リング領域５００の第１絶縁層１２に複数の第１ビアを形成し、表示領域１００の複数の第１ビアはそれぞれ各表示ユニットのドレイン電極を露出させ、陰極リング領域５００の各第１ビアは１つの給電電極２０１を露出させる。その後、図７に示すように、第１絶縁層１２における第１ビアの内に複数の第１導電性ピラー１３を形成し、表示領域１００の第１ビアにおける第１導電性ピラー１３はその位置する表示ユニットのドレイン電極に接続され、陰極リング領域５００の第１ビアにおける第１導電性ピラー１３は給電電極２０１に接続される。
例示的な実施形態では、第１導電性ピラー１３は金属材料により製造されたものであってもよく、充填処理により第１導電性ピラー１３を形成した後、更に研磨処理を行うことができ、研磨工程により第１絶縁層１２及び第１導電性ピラー１３の表面を腐食して摩擦して、第１絶縁層１２及び第１導電性ピラー１３の一部の厚さを除去し、第１絶縁層１２及び第１導電性ピラー１３に面一の表面を形成させる。いくつかの可能な実現方式では、第１導電性ピラー１３は金属タングステン（Ｗ）を用いてもよく、タングステン金属で充填されたビアはタングステンビア（Ｗ－ｖｉａ）と称される。第１絶縁層の厚さが比較的大きい場合、タングステンビアを用いて導電通路の安定性を確保することができる。タングステンビアの製造プロセスが成熟したため、得られた第１絶縁層１２の表面平坦度が高く、接触抵抗を低減することに役立つ。タングステンビアは、シリコン基板と反射電極との接続に適用されるだけではなく、反射電極と陽極との接続及び他の配線層間の接続にも適用される。
（３）図８に示すように、上記構造が形成されるシリコン基板１０に第１金属薄膜を堆積し、パターニングプロセスにより第１金属薄膜をパターニングし、表示領域１００において、第１絶縁層１２に反射電極１４のパターンを形成し、各表示ユニットにおいて、反射電極１４は第１導電性ピラー１３によってドレイン電極に接続され、陰極リング領域５００において、第１絶縁層１２に第１接続電極２０２を形成し、第１接続電極２０２は第１導電性ピラー１３によって給電電極２０１に接続される。
今回のパターニングプロセスにおいて、ボンディング領域３００及び配線領域４００のフィルム層構造は変化せず、ボンディング領域３００は、ボンディング電極３０２が設置されるシリコン基板１０と、シリコン基板１０を被覆する第１絶縁層１２とを備える。配線領域４００はシリコン基板１０と、シリコン基板１０を被覆する第１絶縁層１２とを備える。
（４）上記構造が形成されるシリコン基板１０に第２絶縁薄膜を堆積し、パターニングプロセスにより第２絶縁薄膜をパターニングして、シリコン基板１０を被覆する第２絶縁層１５のパターンを形成し、表示領域１００及び陰極リング領域５００の第２絶縁層１５に複数の第２ビアを形成し、複数の第２ビアはそれぞれ各表示ユニットの反射電極１４及び陰極リング領域５００の第１接続電極２０２を露出させ、ボンディング領域３００の第２絶縁層１２に複数の開口Ｋ１を形成し、開口Ｋ１における第１絶縁層１２及び第２絶縁層１５がエッチングされて、シリコン基板１０における複数のボンディング電極３０２が露出する。その後、図９に示すように、第２絶縁層１２における複数の第２ビアの内に複数の第２導電性ピラー１６を形成し、表示領域１００における第２ビアにおける第２導電性ピラー１６はその位置する表示ユニットの反射電極１４に接続され、陰極リング領域５００における第２ビアにおける第２導電性ピラー１６は第１接続電極２０２に接続される。いくつかの例では、開口Ｋ１はボンディング電極３０２の全部の表面を露出させてもよく、又は、開口Ｋ１はボンディング電極３０２の一部の表面のみを露出させてもよい。いくつかの例では、開口Ｋ１のシリコン基板１０での正投影は開口Ｋ１から露出するボンディング電極３０２と重複してもよく、又は、開口Ｋ１から露出するボンディング電極３０２は開口Ｋ１のシリコン基板１０での正投影の内に位置してもよい。
例示的な実施形態では、第２導電性ピラー１６は金属材料により製造されたものであってもよく、充填処理により第２導電性ピラー１６を形成した後、更に研磨処理を行うことができ、研磨工程により第２絶縁層１５及び第２導電性ピラー１６の表面を腐食して摩擦して、第２絶縁層１５及び第２導電性ピラー１６の一部の厚さを除去し、第２絶縁層１５及び第２導電性ピラー１６に面一の表面を形成させる。いくつかの可能な実現方式では、第２導電性ピラー１６は金属タングステン（Ｗ）を用いてもよい。
（５）図１０に示すように、上記構造が形成されるシリコン基板１０に第２金属薄膜を堆積し、一回のパターニングプロセスにより第２金属薄膜をパターニングして、表示領域１００の第２絶縁層１５に陽極２１のパターンを形成し、配線領域４００の第２絶縁層１５に配線保護構造のパターンを形成し、陰極リング領域５００の第２絶縁層１５に第２接続電極２０３のパターンを形成する。
表示領域１００の各表示ユニットにおいて、陽極２１は第２導電性ピラー１６によって反射電極１４に接続され、反射電極１４は第１導電性ピラー１３によって駆動薄膜トランジスタ１１のドレイン電極に接続され、そうすると、画素駆動回路の提供する電気信号は反射電極１４を介して陽極２１に伝送され、反射電極１４により画素駆動回路と陽極２１との間の導電チャネルが形成されることができる。
陰極リング領域５００における第２接続電極２０３は第２導電性ピラー１６によって第１接続電極２０１に接続され、第１接続電極２０２は第１導電性ピラー１３によって給電電極２０１に接続される。
配線領域４００における配線保護構造はボンディング電極３０２に１対１で対応する金属保護ブロック４０２を備え、各金属保護ブロック４０２のシリコン基板１０での正投影は対応のボンディング電極３０２に近接する側の信号線４０１を被覆することができ、金属保護ブロック４０２はボンディング電極３０２に近接する側の信号線４０１を保護するように構成される。いくつかの例では、金属保護ブロック４０２のシリコン基板１０での正投影の縁部と開口Ｋ１のシリコン基板１０での正投影の縁部との最小距離は、１つのサブ画素の最大サイズ、例えば１～２マイクロメートル（ｕｍ）より小さくてもよい。いくつかの例では、金属保護ブロック４０２のシリコン基板１０での正投影の表示領域１００から離れる側の縁部は、開口Ｋ１のシリコン基板１０での正投影の表示領域１００に近接する側の縁部と重複してもよく、即ち、２つの縁部の間の距離は０であってもよい。ところが、本実施例はこれを制限しない。
本開示の例示的な実施例の配線保護構造は、表示基板の製造過程においてシリコン基板１０の内に集積された信号線を保護するように構成され、配線保護構造と他の電極は電気的に接続されていない。
（６）図１１に示すように、上記構造が形成されるシリコン基板１０に画素定義薄膜をコーティングし、マスク、露光、現像プロセスにより表示領域１００及び外周領域２００に画素定義層（ＰＤＬ）２４のパターンを形成し、その後、ボンディング領域３００にフォトレジスト層３０５を形成する。各表示ユニットにおいて、画素定義層２４に画素開口が開設され、画素開口に陽極２１の表面が露出する。陰極リング領域５００の画素定義層２４に陰極ビアが開設され、陰極ビアに第２接続電極２０３が露出する。配線領域４００において、画素定義層２４は金属保護ブロック４０２を被覆する。例えば、配線領域４００の画素定義層２４の高さは、ボンディング領域３００のフォトレジスト層３０５の高さと同じであってもよい。
フォトレジスト層３０５により後続の蒸着プロセスにおける有機物又は金属がボンディング電極３０２に飛散することを防止することができ、且つパッケージの時にパッケージ層が直接にボンディング電極３０２に接触することを回避することができる。
（７）図１１に示すように、上記構造が形成されるシリコン基板１０に有機発光層２２及び陰極２３を順次形成する。有機発光層２２は表示領域１００の各表示ユニットの内に形成され、有機発光層２２は画素開口によってその位置する表示ユニットの陽極２１に接続され、有機発光層２２の境界は陰極リング領域５００と表示領域１００との間の第１ダミー領域に位置してもよい。面状の陰極２３は表示領域１００及び外周領域２００に形成され、陰極２３の境界は陰極リング領域５００に位置してもよい。表示領域１００の陰極２３は各表示ユニットの有機発光層２２に接続される。例示的な実施形態では、陰極２３は半透過半反射型電極であってもよい。今回のパターニングプロセスの後で、ボンディング領域３００及び配線領域４００のフィルム層構造は変化しない。
陰極リング領域５００において、陰極２３は画素画定層２４に設置される陰極ビアによって、陽極２１と同一層に製造される第２接続電極２０３に接続される。そうすると、第１接続電極２０２及び第２接続電極２０３により陰極２３と給電電極２０１との間の導電チャネルが形成され、給電電極２０１の提供する電圧信号は該導電チャネルを介して陰極２３に伝送され、陰極リング構造を実現する。エッチングの均一性を確保するために、陰極リング領域５００の陰極リングのパターン設計は表示領域１００のパターン設計に一致する。
例示的な実施形態では、有機発光層２２は単層又は複数層構造であってもよい。例えば、いくつかの例では、有機発光層２２は発光層と、正孔注入層、電子注入層、正孔輸送層、電子輸送層、電子遮断層、正孔遮断層のうちの１つ又は複数のフィルム層からなる複数層構造とを備えてもよい。例えば、有機発光層２２は有機材料により製造されたものであってもよく、陽極２１及び陰極２３の電圧駆動によって有機材料の発光特性を利用して必要なグレースケールに基づいて発光する。
例示的な実施形態では、発光デバイスはＯＬＥＤ発光デバイスであり、陽極、有機発光層及び陰極を備える。例えば、該発光デバイスは白色光を発する。該発光デバイスが白色光を発することは白色光を発する１つの発光デバイスにより行われてもよく、例えば、複数の有機発光層を備える有機発光層の組み合わせにより行われてもよい。該有機発光層の組み合わせはそれぞれ赤緑青色光を発する３つの有機発光層を備えてもよく、該３つの有機発光層はシリコン基板に対して順に積層され、それにより全体的に白色光を発する。又は、有機発光層の組み合わせはそれぞれ１つの色の光を発する有機発光層と、色の相補色の光を発する有機発光層とを備えてもよく、該２つの有機発光層はシリコン基板に対して順に積層され、それにより全体的に白色光を発し、該２つの有機発光層は例えば赤色光を発する有機発光層と、赤色の相補色の光を発する有機発光層とを備える。本開示の実施例はこれを制限せず、白色光を発することを実現できればよい。
（８）上記構造が形成されるシリコン基板１０に第１パッケージ層３０、第１平坦層３１のパターンを形成する。図１２に示すように、第１パッケージ層３０及び第１平坦層３１は表示領域１００、外周領域２００及びボンディング領域３００に形成される。
例示的な実施形態では、第１パッケージ層３０は複数のフィルム層、例えば無機材料の第１サブパッケージ層及び有機材料の第２サブパッケージ層、又は無機材料の第１サブパッケージ層、有機材料の第２サブパッケージ層及び無機材料の第３サブパッケージ層を備えてもよく、化学気相堆積（ＣＶＤ）、プラズマ加速化学気相堆積（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）又は分子層堆積（ＭＬＤ）装置を用いて形成される。第１平坦層３１の材料はポリシロキサン系材料、アクリル系材料又はポリイミド系材料等を含むが、それらに限らない。
今回のパターニングプロセスの後で、ボンディング領域３００は、ボンディング電極３０２が設置されるシリコン基板１０と、シリコン基板１０に設置される、ボンディング電極３０２を露出させる第１絶縁層１２及び第２絶縁層１５と、ボンディング電極３０２を被覆するフォトレジスト層３０５と、フォトレジスト層３０５を被覆する第１パッケージ層３０と、第１パッケージ層３０を被覆する第１平坦層３１とを備える。
（９）上記構造が形成されるシリコン基板１０にカラーフィルム層３２のパターンを形成する。図１２に示すように、カラーフィルム層３２は表示領域１００に形成され、表示領域１００のカラーフィルム層３２は表示ユニットに対応する第１色ユニット、第２色ユニット及び第３色ユニットを備える。
例示的な実施形態では、カラーフィルム層３２において、異なる色ユニットは互いにオーバーラップしてブラックマトリックスとされてもよく、又は異なる色ユニットの間にブラックマトリックスを設置する。例示的な実施形態では、第１色ユニットは緑色ユニットであってもよく、第２色ユニットは赤色ユニットであってもよく、第３色ユニットは青色ユニットであってもよい。いくつかの可能な実現方式では、カラーフィルム層３２の製造過程は、まず青色ユニットを形成し、次に赤色ユニットを形成し、それから緑色ユニットを形成することを含む。いくつかの可能な実現方式では、カラーフィルム層３２は他の色ユニット、例えば白色又は黄色等を備えてもよい。今回のパターニングプロセスにおいて、ボンディング領域３００及び外周領域２００のフィルム層構造は変化しない。
（１０）図１２に示すように、上記構造が形成されるシリコン基板１０に第２平坦層３３、第２パッケージ層３４を形成してカバープレート３５を載せる。第２平坦層３３及び第２パッケージ層３４は表示領域１００、外周領域２００及びボンディング領域３００に形成される。第２平坦層３２は表示領域１００、外周領域２００及びボンディング領域３００を平坦化処理することができ、第２平坦層３２の材料はポリシロキサン系材料、アクリル系材料又はポリイミド系材料等を含むが、それらに限らない。
例示的な実施形態では、第２パッケージ層３４は複数のフィルム層、例えば無機材料の第１サブパッケージ層及び有機材料の第２サブパッケージ層を備えてもよい。
密封プロセスによりカバープレート３５を形成し、カバープレート３５は表示領域１００及び外周領域２００の陰極リング領域５００に設置される。例えば、カバープレート３５はシーラントにより固定されてもよい。シリコン基板１０、カバープレート３５及びシーラントは共同で密閉された空間を形成し、水蒸気と酸素を阻隔するために保障を追加して提供し、シリコン系ＯＬＥＤ表示基板の耐用年数を大幅に延ばす。
（１１）レーザ（図１３における実線矢印に示される）でボンディング領域３００をアブレーションして、ボンディング電極３０２を露出させ、それにより後続のフレキシブル回路基板又は配線とのボンディング接続に役立つ。レーザで下向きにアブレーションする場合、配線領域４００の金属保護ブロック４０２はシリコン基板１０におけるボンディング電極３０２と制御回路とを接続する信号線４０１を保護することができ、レーザアブレーションによる断裂リスクを解消し、電気信号がボンディング電極３０２を介して制御回路に正常に入力されて表示信号を正常に提供するように確保する。
上記製造過程において、第１絶縁薄膜及び第２絶縁薄膜はシリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）、酸窒化ケイ素（ＳｉＯＮ）及び化合物半導体のうちのいずれか１つ又は複数を用いてもよく、単層構造であってもよく、又は多層複合構造であってもよい。第１金属薄膜及び第２金属薄膜は金属材料を用いてもよく、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）及びモリブデン（Ｍｏ）のうちのいずれか１つ又は複数を含み、又は金属からなる合金材料、例えばアルミニウムネオジム合金（ＡｌＮｄ）又はモリブデンニオブ合金（ＭｏＮｂ）等を用いてもよく、又は多層複合構造、例えばＭｏ／Ｃｕ／Ｍｏの複合構造であってもよい。画素定義層はポリイミド、アクリル又はポリエチレンテレフタレート等を用いてもよい。
本開示の例示的な実施例の表示基板の構造及びその製造過程から分かるように、配線領域に配線保護構造を設置し、且つ配線保護構造が発光構造層における金属陽極と同一層に設置されることにより、表示基板の製造過程においてシリコン基板における信号線を保護することができる。且つ、本開示の例示的な実施例の製造プロセスは成熟した製造装置を利用して実現されることができ、プロセスへの改良が比較的少なく、互換性が高く、プロセスフローが簡単であり、生産効率が高く、生産コストが低く、歩留まりが高く、高い利用可能性を有する。
本開示の例示的な実施例に示される構造及びその製造過程は例示的な説明に過ぎず、例示的な実施形態では、実際の必要に応じて対応構造を変更し及びパターニングプロセスを追加又は削除することができる。本実施形態に示される構造（又は方法）は他の実施形態に示される構造（又は方法）と適切に組み合わせられることができる。
図１４は本開示の少なくとも１つの実施例に係る表示基板の模式図である。図１４に示すように、表示基板の製造過程において、フォトレジスト層３０５はボンディング領域３００及び配線領域４００の配線保護構造を被覆し、レーザでフォトレジスト層３０５をアブレーションした後、配線保護構造に一部のフォトレジスト層３０５が残されることとなる。本実施例の表示基板の他の構造は図３に示される実施例の構造に類似してもよく、従って、ここで詳細な説明は省略する。
本実施例の表示基板の製造過程におけるステップ（６）において、ボンディング領域３００及び配線領域４００にフォトレジスト層３０５を形成し、フォトレジスト層３０５はボンディング領域３０５及び配線領域４００における金属保護ブロック４０２を被覆する。図１５は本実施例のステップ（１１）におけるレーザアブレーションを行う模式図である。本実施例では、図１４に示すように、カバープレート３５を載せた後、レーザでボンディング領域３００をアブレーションする過程において、フォトレジスト層３０５が金属保護ブロック４０２を被覆するため、金属保護ブロック４０２におけるフォトレジスト層３０５が残されることとなる。
本開示の例示的な実施例に示される構造及びその製造過程は例示的な説明に過ぎず、例示的な実施形態では、実際の必要に応じて対応構造を変更し及びパターニングプロセスを追加又は削除することができる。本実施形態に示される構造（又は方法）は他の実施形態に示される構造（又は方法）と適切に組み合わせられることができる。
図１６は本開示の少なくとも１つの実施例に係る表示基板の構造模式図である。図１６に示すように、本実施例では、配線領域４００の配線保護構造の金属保護ブロック４０２とアレイ構造層の反射電極１４は同一層に設置され、且つ同一のパターニングプロセスにより形成される。本実施例の表示基板の他の構造は図３に示される実施例の構造に類似してもよく、従って、ここで詳細な説明は省略する。
本実施例では、発光構造層の陽極２１は酸化インジウムスズ（ＩＴＯ）又は酸化インジウム亜鉛（ＩＺＯ）等の透明導電薄膜を用いてもよく、又は金属及び透明導電薄膜の複合構造、例えばＩＴＯ／Ａｇ／ＩＴＯを用いる。陽極２１は第２導電性ピラー１６によって反射電極１４に接続されるが、反射電極１４は第１導電性ピラー１３によって駆動トランジスタ１１の第１電極に接続され、そうすると、画素駆動回路の提供する電気信号は反射電極１４を介して陽極３１に伝送される。反射電極１４は画素駆動回路と陽極との間の導電チャネルを形成する一方、各表示ユニットの反射電極１４は陰極２３とともにマイクロキャビティ構造を構成することができ、反射電極１４の高反射効果を利用して、有機発光層２２から直接射出された光と反射電極１４により反射された光とを互いに干渉させ、射出光の色域を向上させ、射出光の輝度を強化する。この例示的な実施形態は画素駆動回路の発光デバイスに対する制御に役立つだけではなく、且つ表示基板の構造をよりコンパクトにし、シリコン系ＯＬＥＤ表示装置の小型化にも役立つ。
本開示の例示的な実施例に示される構造及びその製造過程は例示的な説明に過ぎず、例示的な実施形態では、実際の必要に応じて対応構造を変更し及びパターニングプロセスを追加又は削除することができる。本実施形態に示される構造（又は方法）は他の実施形態に示される構造（又は方法）と適切に組み合わせられることができる。
図１７は本開示の少なくとも１つの実施例に係る表示基板の構造模式図である。図１７に示すように、本実施例では、ボンディング領域３００において、表示基板は、シリコン基板１０に設置されるアレイ構造層と、アレイ構造層に設置される補助パッドアセンブリとを備え、配線領域４００において、配線保護構造と発光構造層の陽極は同一層に設置され、且つ同一のパターニングプロセスにより形成される。本実施例の表示基板の他の構造は図３に示される実施例の構造に類似してもよく、従って、ここで詳細な説明は省略する。
図１７に示すように、ボンディング領域３００のシリコン基板１０の内にボンディング電極３０２が設置され、ボンディング領域３００のアレイ構造層はシリコン基板１０に設置される第１絶縁層１２を備え、第１絶縁層１２に第３ビアが開設され、第３ビアの内にはボンディング電極３０２に接続される第３導電性ピラー３０３が設置され、補助パッドアセンブリは第１絶縁層１２に設置され、第３導電性ピラー３０３によってボンディング電極３０２に接続される。補助パッドアセンブリは間隔を置いて設置される複数のストリップ状の補助ボンディング電極３０４を備え、１つの補助ボンディング電極３０４は、１つの第３導電性ピラー３０３によって、パッドアセンブリにおける１つのストリップ状のボンディング電極３０２に接続される。
図１７に示すように、配線保護構造は間隔を置いて設置される複数のストリップ状の金属保護ブロック４０２を備え、金属保護ブロック４０２は補助ボンディング電極３０４に１対１で対応してもよい。いくつかの例では、補助ボンディング電極３０４のサイズはボンディング電極３０２のサイズと同じであってもよく、又は、補助ボンディング電極３０４のサイズはボンディング電極３０２のサイズより小さくてもよい。いくつかの例では、補助ボンディング電極３０４の表面は全体的に露出してもよく、金属保護ブロック４０２のシリコン基板１０での正投影と補助ボンディング電極３０４のシリコン基板１０での正投影はオーバーラップせず、例えば、金属保護ブロック４０２のシリコン基板１０での正投影の縁部と補助ボンディング電極３０４のシリコン基板１０での正投影の縁部との最小距離は、１つのサブ画素の最大サイズより小さくてもよい。いくつかの例では、補助ボンディング電極３０４の表面は部分的に露出してもよく、金属保護ブロック４０２のシリコン基板１０での正投影と補助ボンディング電極３０４を露出させる開口のシリコン基板１０での正投影はオーバーラップせず、且つ金属保護ブロック４０２のシリコン基板１０での正投影の表示領域１００から離れる側の縁部と、対応の補助ボンディング電極３０４の開口のシリコン基板１０での正投影の表示領域１００に近接する側の縁部との距離は、１つのサブ画素の最大サイズより小さくてもよい。
本実施例では、補助ボンディング電極３０４と表示領域１００のアレイ構造層の反射電極１４は同一層に設置され、且つ同一のパターニングプロセスにより形成され、金属保護ブロック４０２と発光構造層の金属材料の陽極２１は同一層に設置され、且つ同一のパターニングプロセスにより形成される。
本開示の例示的な実施例に示される構造及びその製造過程は例示的な説明に過ぎず、例示的な実施形態では、実際の必要に応じて対応構造を変更し及びパターニングプロセスを追加又は削除することができる。本実施形態に示される構造（又は方法）は他の実施形態に示される構造（又は方法）と適切に組み合わせられることができる。
図１８は本開示の少なくとも１つの実施例に係る表示基板の構造模式図である。図１８に示すように、ボンディング領域３００において、表示基板は、シリコン基板１０に設置されるアレイ構造層と、アレイ構造層に設置される補助パッドアセンブリとを備え、配線領域４００において、配線保護構造と発光構造層の陽極は同一層に設置され、且つ同一のパターニングプロセスにより形成される。補助パッドアセンブリはアレイ方式で配置される複数の補助ボンディング電極３０４を備え、複数の補助ボンディング電極３０４は、それぞれ複数の第３導電性ピラー３０３によって、１つのストリップ状のボンディング電極３０２に接続される。本実施例の表示基板の他の構造は図１７に示される実施例の構造に類似してもよく、従って、ここで詳細な説明は省略する。
図１８に示すように、ボンディング領域３００のシリコン基板１０の内にボンディング電極３０２が設置され、ボンディング領域３００のアレイ構造層はシリコン基板１０に設置される第１絶縁層１２を備える。第１絶縁層１２に第３ビアが開設され、第３ビアの内にはボンディング電極３０２に接続される第３導電性ピラー３０３が設置される。補助パッドアセンブリは第１絶縁層１２に設置され、補助パッドアセンブリはアレイ方式で配置される複数の補助ボンディング電極３０４を備え、例えば、３つの補助ボンディング電極３０４は、それぞれ３つの第３導電性ピラー３０３によって、１つのストリップ状のボンディング電極３０２に接続される。
本実施例では、補助ボンディング電極３０４と表示領域１００のアレイ構造層の反射電極１４は同一層に設置され、且つ同一のパターニングプロセスにより形成され、金属保護ブロック４０２と発光構造層の金属材料の陽極２１は同一層に設置され、且つ同一のパターニングプロセスにより形成される。
本開示の例示的な実施例に示される構造及びその製造過程は例示的な説明に過ぎず、例示的な実施形態では、実際の必要に応じて対応構造を変更し及びパターニングプロセスを追加又は削除することができる。本実施形態に示される構造（又は方法）は他の実施形態に示される構造（又は方法）と適切に組み合わせられることができる。
本開示の実施例は更に表示基板の製造方法を提供し、表示領域のシリコン基板にアレイ構造層及び発光構造層を順次形成し、表示領域とボンディング領域との間の配線領域のシリコン基板に配線保護構造を形成することを含み、ボンディング領域は表示領域の片側に位置し、且つボンディング領域のシリコン基板の内にパッドアセンブリが集積され、配線保護構造のシリコン基板での正投影の縁部とパッドアセンブリの開口のシリコン基板での正投影の縁部との最小距離は、１つのサブ画素の最大サイズより小さい。
図１９は本開示の少なくとも１つの実施例に係る表示基板の製造方法のフローチャートである。図１９に示すように、本開示の実施例に係る表示基板の製造方法は、
表示領域のシリコン基板にアレイ構造層を形成するステップ６０１と、
表示領域のアレイ構造層に発光構造層を形成し、表示領域とボンディング領域との間の配線領域に配線保護構造を形成し、ボンディング領域が表示領域の片側に位置し、且つボンディング領域のシリコン基板の内にパッドアセンブリが集積され、配線保護構造のシリコン基板での正投影の縁部とパッドアセンブリの開口のシリコン基板での正投影の縁部との最小距離が１つのサブ画素の最大サイズより小さいステップ６０２と、を含む。
いくつかの例示的な実施形態では、ボンディング領域のシリコン基板の内に集積されたパッドアセンブリは、フレキシブル回路基板にボンディング接続するように構成される。表示領域のシリコン基板にアレイ構造層を形成し、配線領域のシリコン基板に配線保護構造を形成することは、シリコン基板に第１絶縁層を形成し、表示領域の第１絶縁層にはシリコン基板の駆動トランジスタを露出させる第１ビアが形成されることと、第１ビアの内に第１導電性ピラーを形成することと、一回のパターニングプロセスにより第１絶縁層に反射電極及び配線保護構造を形成し、反射電極が表示領域に設置され、反射電極が前記第１導電性ピラーによって前記駆動トランジスタに接続され、前記配線保護構造が配線領域に設置されることと、第２絶縁層を形成し、表示領域の第２絶縁層には前記反射電極を露出させる第２ビアが形成されることと、第２ビアの内に第２導電性ピラーを形成し、前記第２導電性ピラーが反射電極に接続されることと、を含んでもよい。
いくつかの例示的な実施形態では、ボンディング領域のシリコン基板の内に集積されたパッドアセンブリは、フレキシブル回路基板にボンディング接続するように構成される。表示領域のアレイ構造層に発光構造層を形成し、及び配線領域のシリコン基板に配線保護構造を形成することは、同一のパターニングプロセスにより前記アレイ構造層に陽極及び配線保護構造を形成し、陽極が表示領域に設置され、アレイ構造層によってシリコン基板の駆動トランジスタに接続され、配線保護構造が配線領域に設置されることを含んでもよい。
いくつかの例示的な実施形態では、本実施例の製造方法は、ボンディング領域のシリコン基板にアレイ構造層を形成し、ボンディング領域のアレイ構造層に補助パッドアセンブリを形成し、補助パッド構造がフレキシブル回路基板にボンディング接続するように構成されることを更に含んでもよい。表示領域及びボンディング領域のシリコン基板にアレイ構造層を形成し、ボンディング領域のアレイ構造層に補助パッドアセンブリを形成することは、シリコン基板に第１絶縁層を形成し、表示領域の第１絶縁層にはシリコン基板の駆動トランジスタを露出させる第１ビアが形成され、ボンディング領域の第１絶縁層にはシリコン基板のパッドアセンブリを露出させる第３ビアが形成されることと、第１ビアの内に第１導電性ピラーを形成し、第３ビアの内に第３導電性ピラーを形成することと、第１絶縁層に反射電極及び補助パッドアセンブリを形成し、反射電極が表示領域に設置され、第１導電性ピラーによって前記駆動トランジスタに接続され、補助パッドアセンブリがボンディング領域に設置され、第３導電性ピラーによって前記パッドアセンブリに接続されることと、第２絶縁層を形成し、表示領域の第２絶縁層には反射電極を露出させる第２ビアが形成されることと、第２ビアの内に第２導電性ピラーを形成し、第２導電性ピラーが反射電極に接続されることと、を含む。
いくつかの例示的な実施形態では、補助パッド構造はフレキシブル回路基板にボンディング接続するように構成され、表示領域のアレイ構造層に発光構造層を形成し、配線領域のシリコン基板に配線保護構造を形成することは、同一のパターニングプロセスにより第２絶縁層に陽極及び配線保護構造を形成し、陽極が表示領域に設置され、反射電極によってシリコン基板の駆動トランジスタに接続され、配線保護構造が配線領域に設置されることを含む。
いくつかの例示的な実施形態では、本実施例の製造方法は、配線保護構造を形成した後、ボンディング領域又はボンディング領域及び配線保護構造にフォトレジスト層を形成することと、カバープレートをパッケージした後、レーザでボンディング領域のフォトレジスト層をアブレーションすることと、を更に含んでもよい。
表示基板の製造過程については、上記実施例において詳しく説明されたため、ここで詳細な説明は省略する。
本開示の実施例は上記表示基板を備える表示装置を更に提供する。表示装置はシリコン系ＯＬＥＤディスプレイ、携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、カーナビゲーション等のいかなる表示機能を有する製品又は部材であってもよく、本開示の実施例はこれらに限らない。
本開示の実施例の説明において、用語「中央部」、「上」、「下」、「前」、「後」、「鉛直」、「水平」、「頂」、「底」、「内」、「外」等で示される方位又は位置関係は図面に基づいて示す方位又は位置関係であって、本開示を説明しやすくし及び説明を簡素化するためのものに過ぎず、指す装置又は素子が必ず特定の方位を有し、特定の方位で構成及び操作しなければならないことを指示又は暗示するものではなく、従って、本開示を制限するものと理解されるべきではない。
以上は本開示に開示される実施形態であって、本開示を理解しやすくするために用いた実施形態に過ぎず、本開示を制限するためのものではない。当業者であれば、本開示に開示される趣旨や範囲を逸脱せずに、実施形態及び細部に対していかなる修正や変更を行うことができるが、本開示の特許保護範囲は依然として添付の特許請求の範囲に限定される範囲に準じるべきである。
１０ シリコン基板
４０ 配線保護構造
１００ 表示領域
３０１ パッドアセンブリ
３００ ボンディング領域
４００ 配線領域

Claims (16)

  1. 表示基板であって、シリコン基板を備え、
    前記シリコン基板は表示領域と、表示領域の片側に位置するボンディング領域と、表示領域とボンディング領域との間に位置する配線領域とを有し、
    前記配線領域のシリコン基板に配線保護構造が設置され、前記ボンディング領域のシリコン基板の内にパッドアセンブリが集積され、前記配線保護構造の前記シリコン基板での正投影の縁部と前記パッドアセンブリの開口の前記シリコン基板での正投影の縁部との最小距離は１つのサブ画素の最大サイズより小さい、表示基板。
  2. 前記パッドアセンブリは間隔を置いて設置される複数のストリップ状のボンディング電極を備え、前記配線保護構造は間隔を置いて設置される複数のストリップ状の金属保護ブロックを備え、前記金属保護ブロックは前記ボンディング電極に１対１で対応し、各金属保護ブロックのシリコン基板での正投影の縁部と前記ボンディング電極の開口のシリコン基板での正投影の縁部との最小距離は１つのサブ画素の最大サイズより小さい、請求項１に記載の表示基板。
  3. ボンディング領域から表示領域までの方向に沿って、前記金属保護ブロックの長さ範囲は１５０～２５０マイクロメートルである、請求項２に記載の表示基板。
  4. 前記表示領域のシリコン基板にアレイ構造層が設置され、前記表示領域のアレイ構造層は、前記シリコン基板に設置される第１絶縁層と、前記第１絶縁層に設置される反射電極と、前記反射電極を被覆する第２絶縁層とを備え、前記第１絶縁層には前記シリコン基板の駆動トランジスタを露出させる第１ビアが設置され、前記第１ビアの内には第１導電性ピラーが設置され、前記反射電極は前記第１導電性ピラーによって前記駆動トランジスタに接続され、前記第２絶縁層には前記反射電極を露出させる第２ビアが設置され、前記第２ビアの内には前記反射電極に接続される第２導電性ピラーが設置される、請求項１～３のいずれか１項に記載の表示基板。
  5. 前記表示領域のアレイ構造層に発光構造層が設置され、前記表示領域の発光構造層は前記第２絶縁層に設置される陽極と、前記陽極に接続される有機発光層と、前記有機発光層に接続される陰極とを備え、前記陽極は前記第２導電性ピラーによって前記反射電極に接続される、請求項４に記載の表示基板。
  6. 前記ボンディング領域のシリコン基板の内に集積されたパッドアセンブリはフレキシブル回路基板にボンディング接続するように構成され、前記配線保護構造は前記表示領域のアレイ構造層における反射電極と同一層に設置され、又は、前記配線保護構造は前記表示領域の発光構造層における陽極と同一層に設置される、請求項５に記載の表示基板。
  7. 前記ボンディング領域のシリコン基板にアレイ構造層が設置され、前記ボンディング領域のアレイ構造層にはフレキシブル回路基板にボンディング接続される補助パッドアセンブリが設置され、
    前記ボンディング領域のアレイ構造層は前記シリコン基板に設置される第１絶縁層を備え、前記第１絶縁層には前記シリコン基板のパッドアセンブリを露出させる第３ビアが設置され、前記第３ビアの内にはパッドアセンブリに接続される第３導電性ピラーが設置され、前記補助パッドアセンブリは前記第１絶縁層に設置され、前記第３導電性ピラーによって前記パッドアセンブリに接続され、
    前記配線保護構造は前記表示領域の発光構造層における陽極と同一層に設置される、請求項５に記載の表示基板。
  8. 前記補助パッドアセンブリは間隔を置いて設置される複数のストリップ状の補助ボンディング電極を備え、１つの補助ボンディング電極は前記第３導電性ピラーによってパッドアセンブリにおける１つのストリップ状のボンディング電極に接続され、又は、前記補助パッドアセンブリはアレイ方式で配置される複数の補助ボンディング電極を備え、複数の補助ボンディング電極はそれぞれ複数の第３導電性ピラーによって１つのストリップ状のボンディング電極に接続される、請求項７に記載の表示基板。
  9. 前記配線保護構造にフォトレジスト層が設置される、請求項１に記載の表示基板。
  10. 請求項１～９のいずれか１項に記載の表示基板を備える表示装置。
  11. 表示基板の製造方法であって、
    表示領域のシリコン基板にアレイ構造層及び発光構造層を順次形成し、表示領域とボンディング領域との間の配線領域のシリコン基板に配線保護構造を形成することを含み、
    前記ボンディング領域は表示領域の片側に位置し、且つ前記ボンディング領域のシリコン基板の内にパッドアセンブリが集積され、前記配線保護構造の前記シリコン基板での正投影の縁部と前記パッドアセンブリの開口の前記シリコン基板での正投影の縁部との最小距離は１つのサブ画素の最大サイズより小さい、表示基板の製造方法。
  12. 前記ボンディング領域のシリコン基板の内に集積されたパッドアセンブリはフレキシブル回路基板にボンディング接続するように構成され、表示領域のシリコン基板にアレイ構造層を形成し、配線領域のシリコン基板に配線保護構造を形成することは、
    前記シリコン基板に第１絶縁層を形成し、表示領域の第１絶縁層には前記シリコン基板の駆動トランジスタを露出させる第１ビアが形成されることと、
    前記第１ビアの内に第１導電性ピラーを形成することと、
    一回のパターニングプロセスにより第１絶縁層に反射電極及び配線保護構造を形成し、前記反射電極が表示領域に設置され、前記反射電極が前記第１導電性ピラーによって前記駆動トランジスタに接続され、前記配線保護構造が配線領域に設置されることと、
    第２絶縁層を形成し、表示領域の第２絶縁層には前記反射電極を露出させる第２ビアが形成されることと、
    前記第２ビアの内に第２導電性ピラーを形成し、前記第２導電性ピラーが反射電極に接続されることと、を含む、請求項１１に記載の製造方法。
  13. 前記ボンディング領域のシリコン基板の内に集積されたパッドアセンブリはフレキシブル回路基板にボンディング接続するように構成され、表示領域のアレイ構造層に発光構造層を形成し、及び配線領域のシリコン基板に配線保護構造を形成することは、
    同一のパターニングプロセスにより前記アレイ構造層に陽極及び配線保護構造を形成し、前記陽極が表示領域に設置され、前記アレイ構造層によってシリコン基板の駆動トランジスタに接続され、前記配線保護構造が配線領域に設置されることを含む、請求項１１に記載の製造方法。
  14. ボンディング領域のシリコン基板にアレイ構造層を形成し、ボンディング領域のアレイ構造層に補助パッドアセンブリを形成し、前記補助パッド構造がフレキシブル回路基板にボンディング接続するように構成されることを更に含み、
    表示領域及びボンディング領域のシリコン基板にアレイ構造層を形成し、ボンディング領域のアレイ構造層に補助パッドアセンブリを形成することは、
    前記シリコン基板に第１絶縁層を形成し、表示領域の第１絶縁層には前記シリコン基板の駆動トランジスタを露出させる第１ビアが形成され、ボンディング領域の第１絶縁層には前記シリコン基板のパッドアセンブリを露出させる第３ビアが形成されることと、
    前記第１ビアの内に第１導電性ピラーを形成し、第３ビアの内に第３導電性ピラーを形成することと、
    前記第１絶縁層に反射電極及び補助パッドアセンブリを形成し、前記反射電極が表示領域に設置され、前記第１導電性ピラーによって前記駆動トランジスタに接続され、前記補助パッドアセンブリがボンディング領域に設置され、前記第３導電性ピラーによって前記パッドアセンブリに接続されることと、
    第２絶縁層を形成し、表示領域の第２絶縁層には前記反射電極を露出させる第２ビアが形成されることと、
    前記第２ビアの内に第２導電性ピラーを形成し、前記第２導電性ピラーが反射電極に接続されることと、を含む、請求項１１に記載の製造方法。
  15. 表示領域のアレイ構造層に発光構造層を形成し、配線領域のシリコン基板に配線保護構造を形成することは、
    同一のパターニングプロセスにより前記第２絶縁層に陽極及び配線保護構造を形成し、前記陽極が表示領域に設置され、前記反射電極によってシリコン基板の駆動トランジスタに接続され、前記配線保護構造が配線領域に設置されることを含む、請求項１４に記載の製造方法。
  16. 配線保護構造を形成した後、ボンディング領域又はボンディング領域及び配線保護構造にフォトレジスト層を形成することと、カバープレートをパッケージした後、レーザでボンディング領域のフォトレジスト層をアブレーションすることと、を更に含む、請求項１１に記載の製造方法。
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