CN207269024U - 阵列绑定区结构 - Google Patents
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Abstract
本实用新型公开了一种阵列绑定区结构，包括基板、设置在所述基板上的金属叠层、设置在所述基板上并覆盖所述金属叠层边缘的绝缘叠层、设置在所述金属叠层上的像素电极层、设置在所述绝缘叠层上并覆盖所述像素电极层边缘的像素定义层、以及设置在所述像素电极层上的金属保护叠层。本实用新型的阵列绑定区结构，通过在金属叠层上增设像素电极层对其进行保护，并且在像素电极层上设置金属保护叠层对像素电极层进行保护，扩大金属叠层的材料选择范围，在对阵列绑定区保护的同时无需增加额外的制程。
Description
技术领域
本实用新型涉及有源发光显示技术领域，尤其涉及一种阵列绑定区结构。
背景技术
现有AMOLED(有源矩阵有机发光二极体)技术，较多采用Top emission(顶发光)结构。在Array制程中，bonding区(绑定区)一般为单层金属(M1或M2)，或者双层金属(M1和M2)。在双层金属中，M2通过过孔与M1搭接。
现有的具有双层金属的Array Bonding区中，M2直接裸露在表面，而长时间暴露在空气中使得M2容易被氧化。因此，为了避免M2氧化，一般采用Ti/Al/Ti三层结构，只能使用干法蚀刻形成。并且，M2裸露在外的设置使得其选择的材料非常有限，一般只能采用钛(Ti)作为外层材料。
实用新型内容
本实用新型要解决的技术问题在于，提供一种改进的阵列绑定区结构。
本实用新型解决其技术问题所采用的技术方案是：提供一种阵列绑定区结构，包括基板、设置在所述基板上的金属叠层、设置在所述基板上并覆盖所述金属叠层边缘的绝缘叠层、设置在所述金属叠层上的像素电极层、设置在所述绝缘叠层上并覆盖所述像素电极层边缘的像素定义层、以及设置在所述像素电极层上的金属保护叠层。
优选地，所述金属保护叠层包括设置在所述像素电极层上的第一金属保护层；所述第一金属保护层的边缘延伸至所述像素定义层上。
优选地，所述第一金属保护层为多层结构，包括导电金属层以及设置在所述导电金属层相对两侧的金属导电保护层；所述第一金属保护层以一侧的所述金属导电保护层设置在所述像素电极层上。
优选地，所述阵列绑定区结构还包括绝缘层；所述绝缘层设置在所述像素定义层上并覆盖所述第一金属保护层的边缘。
优选地，所述金属保护叠层还包括设置在所述第一金属保护层上的第二金属保护层；所述第二金属保护层的边缘延伸至所述绝缘层上，并与所述第一金属保护层搭接。
优选地，所述第二金属保护层为多层结构，包括导电金属层以及设置在所述导电金属层相对两侧的金属导电保护层；所述第二金属保护层以一侧的所述金属导电保护层设置在所述第一金属保护层上。
优选地，所述像素电极层的边缘延伸至所述绝缘叠层上。
优选地，所述像素电极层包括反射导电层、设置在所述反射导电层相对两侧上的第一透光导电层和第二透光导电层；所述第一透光导电层位于所述金属叠层和反射导电层之间，所述第二透光导电层位于所述反射导电层和金属保护叠层之间。
优选地，所述金属叠层包括设置在所述基板上的第一金属层；
所述绝缘叠层包括第一绝缘层，所述第一绝缘层设置在所述基板上并覆盖所述第一金属层的边缘。
优选地，所述金属叠层还包括设置在所述第一金属层上的第二金属层；所述第二金属层的边缘延伸至所述第一绝缘层上；
所述绝缘叠层还包括第二绝缘层；所述第二绝缘层设置在所述第一绝缘层上并覆盖所述第二金属层的边缘。
本实用新型的有益效果：通过在金属叠层上增设像素电极层对其进行保护，并且在像素电极层上设置金属保护叠层对像素电极层进行保护，扩大金属叠层的材料选择范围，在对阵列绑定区保护的同时无需增加额外的制程。
附图说明
下面将结合附图及实施例对本实用新型作进一步说明，附图中：
图1是本实用新型第一实施例的阵列绑定区结构的结构示意图；
图2是本实用新型第二实施例的阵列绑定区结构的结构示意图。
具体实施方式
为了对本实用新型的技术特征、目的和效果有更加清楚的理解，现对照附图详细说明本实用新型的具体实施方式。
如图1所示，本实用新型第一实施例的阵列绑定区结构，用于AMOLED显示器中，该阵列绑定区结构可包括基板10、设置在基板10上的金属叠层20、绝缘叠层30、像素电极层40、像素定义层50以及金属保护叠层60。绝缘叠层30在基板10上覆盖金属叠层20的边缘，像素电极层40设置在金属叠层20上，像素定义层50设置在绝缘叠层30上并覆盖像素电极层40的边缘，金属保护叠层60设置在像素电极层40上。
其中，金属叠层20包括设置在基板10上的第一金属层21。该第一金属层21可以采用Al、Mo、Cu、Ti、Mo合金、GZO、ZIO等金属、合金或导体金属氧化物制成。该第一金属层21可为现有技术中的M1或M2金属层。
本实施例中，对应第一金属层21，绝缘叠层30包括第一绝缘层31。第一绝缘层31设置在基板10上并覆盖第一金属层21的边缘，保护第一金属层21的边界。该第一绝缘层31可为氧化硅(SiOx)或氮化硅(SiNx)等制成的绝缘层。
像素电极层40设置在金属叠层20背向基板10的一侧上，对金属叠层20进行保护，可避免金属叠层20裸露在外而容易被氧化。由于有像素电极层40的覆盖保护，不需考虑到金属叠层20材料的氧化问题以及蚀刻像素电极层40时造成金属层的损坏问题，扩大了金属叠层20的材料选择范围，其可从Al、Mo、Cu、Ti、Mo合金、GZO、ZIO等金属、合金或导体金属氧化物等中选择，不受限于Ti。金属叠层20电极的蚀刻可以采用wet etch(湿法蚀刻)制程，也可以采用dry etch(干法蚀刻)制程。
像素电极层40的边缘延伸至绝缘叠层30上。本实施例中，像素电极层40设置在第一金属层21上，其边缘延伸至第一绝缘层31上。
由于Top emission AMOLED技术，像素电极层(PE)40一般采用三层结构，可包括反射导电层(未图示)、设置在反射导电层相对两侧上的第一透光导电层(未图示)和第二透光导电层(未图示)。其中，第一透光导电层位于金属叠层20和反射导电层之间，第二透光导电层位于反射导电层和金属保护叠层60之间。
作为选择，第一透光导电层和第二透光导电层可为ITO。除此之外，第一透光导电层和第二透光导电层还可采用高透过率、高导电率的金属氧化物材料代替，如IZO等。反射导电层采用高反射率、高导电率或耐腐蚀的金属或合金制成，例如Ag，与ITO形成的像素电极层40为ITO/Ag/ITO三层结构。
本实施例中，像素定义层50设置在第一绝缘层31上并覆盖像素电极层40的边缘，保护像素电极层40的边界，避免像素电极层40边缘裸露产生氧化和腐蚀问题。像素定义层50采用有机材料制成。
金属保护叠层60设置在像素电极层40背向金属叠层20的一侧上，对像素电极层40进行保护，避免像素电极层40裸露产生氧化腐蚀问题而导致bonding IC与bonding pad(绑定焊盘)接触阻抗变大，绑定失效。
金属保护叠层60包括设置在像素电极层40上的第一金属保护层61；第一金属保护层61的边缘延伸至像素定义层50上。
对应地，阵列绑定区结构还包括绝缘层70；绝缘层70设置在像素定义层50上并覆盖第一金属保护层61的边缘，保护第一金属保护层61的边界。
其中，第一金属保护层61为多层结构，包括导电金属层(未图示)以及设置在导电金属层相对两侧的金属导电保护层(未图示)；第一金属保护层61以一侧的金属导电保护层设置在像素电极层40上。金属导电保护层为耐氧化耐腐蚀的金属导电材料制成，例如Ti；导电金属层为高导电材料制成，例如Al；因此，第一金属保护层61可为Ti/Al/Ti三层结构。
此外，第一金属保护层61也可以采用Al、Mo、Cu、Ti、AlNd及其他合金材料或单层ITO、IZO等金属氧化物材料制成的单层结构。
绝缘层70可为氧化硅(SiOx)或氮化硅(SiNx)等制成的绝缘层。
进一步地，本实施例中，金属保护叠层60还包括设置在第一金属保护层61上的第二金属保护层62；第二金属保护层62的边缘延伸至绝缘层70上，并通过过孔与第一金属保护层61搭接。
第二金属保护层62为多层结构，包括导电金属层(未图示)以及设置在导电金属层相对两侧的金属导电保护层(未图示)；第二金属保护层62以一侧的金属导电保护层设置在第一金属保护层61上。第二金属保护层61的材料可参考第一金属保护层61的材料，可采用与第一金属保护层61同样材料制成。
第一金属保护层62也可以采用Al、Mo、Cu、Ti、AlNd及其他合金材料或单层ITO、IZO等金属氧化物材料制成的单层结构。
可以理解地，在其他实施例中，金属保护叠层60可以只包括一个金属保护层，如第一金属保护层61。
如图2所示，本实用新型第二实施例的阵列绑定区结构，包括基板10、设置在基板10上的金属叠层20、绝缘叠层30、像素电极层40、像素定义层50以及金属保护叠层60。绝缘叠层30在基板10上覆盖金属叠层20的边缘，像素电极层40设置在金属叠层20上，像素定义层50设置在绝缘叠层30上并覆盖像素电极层40的边缘，金属保护叠层60设置在像素电极层40上。
本实施例与上述第一实施例不同的是：金属叠层20包括设置在基板10上的第一金属层21以及设置在第一金属层21上的第二金属层22。第二金属层22的边缘延伸至绝缘叠层30的第一绝缘层31上，该第二金属层22通过过孔与第一金属层21搭接。
像素电极层40设置在第二金属层22上，其边缘延伸至第二金属层22上。
第一金属层21可以采用Al、Mo、Cu、Ti、Mo合金、GZO、ZIO等金属、合金或导体金属氧化物制成。第二金属层22也采用Al、Mo、Cu、Ti、Mo合金、GZO、ZIO等金属、合金或导体金属氧化物制成。
对应金属叠层20，绝缘叠层30还包括第二绝缘层32。第二绝缘层32设置在第一绝缘层31上并覆盖第二金属层22的边缘，保护第二金属层22的边界。
第二绝缘层32可为氧化硅(SiOx)或氮化硅(SiNx)等制成的绝缘层。
金属保护叠层60可包括依次设置的第一金属保护层61和第二金属保护层，也可只包括一个金属保护层，如第一金属保护层61。
本实施例中，像素电极层40、像素定义层50、金属保护叠层60以及保护第一金属保护层61边界的绝缘层70等结构均可参考上述第一实施例中相关所述，在此不再赘述。
本实用新型的阵列绑定区结构，金属叠层20、绝缘叠层30、像素电极层40以及像素定义层50在Array制程中制备，而像素电极层40上方的金属保护叠层60等结构不需要在Array制程中制备，而采用后续的TP制程(TP on TFE)进行，无需增加额外的制程，又能对Array bonding pad(阵列绑定焊盘)起到很好的保护作用。
以上所述仅为本实用新型的实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本实用新型的专利保护范围内。
Claims (10)
1.一种阵列绑定区结构，其特征在于，包括基板（10）、设置在所述基板（10）上的金属叠层（20）、设置在所述基板（10）上并覆盖所述金属叠层（20）边缘的绝缘叠层（30）、设置在所述金属叠层（20）上的像素电极层（40）、设置在所述绝缘叠层（30）上并覆盖所述像素电极层（40）边缘的像素定义层（50）、以及设置在所述像素电极层（40）上的金属保护叠层（60）。
2.根据权利要求1所述的阵列绑定区结构，其特征在于，所述金属保护叠层（60）包括设置在所述像素电极层（40）上的第一金属保护层（61）；所述第一金属保护层（61）的边缘延伸至所述像素定义层（50）上。
3.根据权利要求2所述的阵列绑定区结构，其特征在于，所述第一金属保护层（61）为多层结构，包括导电金属层以及设置在所述导电金属层相对两侧的金属导电保护层；所述第一金属保护层（61）以一侧的所述金属导电保护层设置在所述像素电极层（40）上。
4.根据权利要求2所述的阵列绑定区结构，其特征在于，所述阵列绑定区结构还包括绝缘层（70）；所述绝缘层（70）设置在所述像素定义层（50）上并覆盖所述第一金属保护层（61）的边缘。
5.根据权利要求4所述的阵列绑定区结构，其特征在于，所述金属保护叠层（60）还包括设置在所述第一金属保护层（61）上的第二金属保护层（62）；所述第二金属保护层（62）的边缘延伸至所述绝缘层（70）上，并与所述第一金属保护层（61）搭接。
6.根据权利要求5所述的阵列绑定区结构，其特征在于，所述第二金属保护层（62）为多层结构，包括导电金属层以及设置在所述导电金属层相对两侧的金属导电保护层；所述第二金属保护层（62）以一侧的所述金属导电保护层设置在所述第一金属保护层（61）上。
7.根据权利要求1所述的阵列绑定区结构，其特征在于，所述像素电极层（40）的边缘延伸至所述绝缘叠层（30）上。
8.根据权利要求1所述的阵列绑定区结构，其特征在于，所述像素电极层（40）包括反射导电层、设置在所述反射导电层相对两侧上的第一透光导电层和第二透光导电层；所述第一透光导电层位于所述金属叠层（20）和反射导电层之间，所述第二透光导电层位于所述反射导电层和金属保护叠层（60）之间。
9.根据权利要求1-8任一项所述的阵列绑定区结构，其特征在于，所述金属叠层（20）包括设置在所述基板（10）上的第一金属层（21）；
所述绝缘叠层（30）包括第一绝缘层（31），所述第一绝缘层（31）设置在所述基板（10）上并覆盖所述第一金属层（21）的边缘。
10.根据权利要求9所述的阵列绑定区结构，其特征在于，所述金属叠层（20）还包括设置在所述第一金属层（21）上的第二金属层（22）；所述第二金属层（22）的边缘延伸至所述第一绝缘层（31）上；
所述绝缘叠层（30）还包括第二绝缘层（32）；所述第二绝缘层（32）设置在所述第一绝缘层（31）上并覆盖所述第二金属层（22）的边缘。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
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| TR01 | Transfer of patent right | ||
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Effective date of registration: 20200327 Address after: 518000 Rouyu international flexible display base, No.18 dingshanhe Road, Pingdi street, Longgang District, Shenzhen City, Guangdong Province Patentee after: SHENZHEN ROYOLE DISPLAY TECHNOLOGY Co.,Ltd. Address before: 518000 43 Longgang Road, 8288 Longgang Avenue, Henggang District, Shenzhen, Guangdong, Longgang Patentee before: SHENZHEN ROYOLE TECHNOLOGIES Co.,Ltd. |
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| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of utility model: Array binding area structure Effective date of registration: 20201020 Granted publication date: 20180424 Pledgee: CITIC Bank Limited by Share Ltd. Shenzhen branch Pledgor: SHENZHEN ROYOLE DISPLAY TECHNOLOGY Co.,Ltd. Registration number: Y2020980006952 |
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| PP01 | Preservation of patent right | ||
| PP01 | Preservation of patent right |
Effective date of registration: 20240123 Granted publication date: 20180424 |