JP7428837B2 - パッケージ基板を製造するための載置板、パッケージ基板構造及びその製造方法 - Google Patents

パッケージ基板を製造するための載置板、パッケージ基板構造及びその製造方法 Download PDF

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Description

本発明は、半導体パッケージの分野に関し、具体的には、パッケージ基板を製造するための載置板、パッケージ基板構造及びその製造方法に関する。
従来技術でコア層の中実銅ピラーを製造する際に、メカニカルドリルを用いてブラインドドリル加工を行った後に、穴埋め電気めっきを行い、製造された機械的ブラインドビアの底部に残留突起（Ｓｔｕｂ）が存在して、銅ピラーの製造に影響を与え、それにより、層と層との間の接続導通が不良になる。
また、機械的ブラインドビアの穴径のアスペクト比が大きく、穴埋め電気めっきを行って得られる銅ピラーは、品質が劣る。
本発明の実施案は、パッケージ基板を製造するための載置板、パッケージ基板構造及びその製造方法を提供する。
本発明の第１態様は、パッケージ基板を製造するための載置板に関し、誘電体層と、前記誘電体層内にあるシード層と、前記シード層上にある銅ピラー層とを含み、前記シード層の底端は前記誘電体層の下面より高く、前記銅ピラー層の頂端は前記誘電体層の上面より低く、前記誘電体層の上面と下面に第１金属層及び第２金属層がそれぞれ設置されている。
一部の実施案において、前記誘電体層には、縦方向に沿って排列された第１誘電体層及び第２誘電体層が含まれ、前記第１誘電体層の上面と前記第２誘電体層の下面とは密着し、前記第２誘電体層内にシード層及び前記シード層上にある銅ピラー層が設置され、前記シード層の下面は前記第２誘電体層の下面と面一であり、前記銅ピラー層の頂端は前記第２誘電体層の上面より低く、前記第１誘電体層の下面に第１金属層が設置され、前記第２誘電体層の上面に第２金属層が設置されている。
一部の実施案において、前記第１誘電体層内に前記シード層を露出する第１ビアホールが設置され、前記第１ビアホールは前記第１金属層を貫通し、前記第２誘電体層内に前記銅ピラー層の頂端を露出する第２ビアホールが設置され、前記第２ビアホールは前記第２金属層を貫通する。
一部の実施案において、前記第１金属層及び前記第２金属層は、厚さが同じであるか、又は類似している。
本発明の第２態様は、パッケージ基板構造を提供し、縦方向に沿って排列された第１誘電体層及び第２誘電体層を含み、前記第１誘電体層の上面と前記第２誘電体層の下面とは密着し、前記第２誘電体層内には、シード層と、前記シード層上にある銅ピラー層と、前記銅ピラー層上にある第２ビアピラー層とが設置され、前記シード層の下面は前記第２誘電体層の下面と面一であり、前記第１誘電体層内に第１ビアピラー層が設置され、前記第１ビアピラー層は前記シード層と連通し、前記第１誘電体層の下面に第１配線層が設置され、前記第２誘電体層の上面に第２配線層が設置され、前記第１配線層と前記第２配線層とは、前記第１ビアピラー層、前記銅ピラー層及び前記第２ビアピラー層を介して導通接続される。
一部の実施案において、前記第１誘電体層と前記第２誘電体層とは、同じであるか、又は異なっている。
一部の実施案において、前記銅ピラー層には、少なくとも１つの銅ピラーが含まれる。
一部の実施案において、前記第１配線層上にある第３誘電体層及び前記第２配線層上にある第４誘電体層をさらに含み、前記第３誘電体層内に第３ビアピラー層が設置され、前記第３誘電体層の下面に第３配線層が設置され、前記第１配線層と前記第３配線層とは前記第３ビアピラー層を介して導通接続され、前記第４誘電体層内に第４ビアピラー層が設置され、前記第４誘電体層の上面に第４配線層が設置され、前記第２配線層と前記第４配線層とは前記第４ビアピラー層を介して導通接続される。
一部の実施案において、ビアピラー層には少なくとも１つのビアピラーが含まれる。
一部の実施案において、前記第３配線層外にある第１ソルダーレジスト層及び前記第４配線層外にある第２ソルダーレジスト層をさらに含み、前記第１ソルダーレジスト層及び前記第２ソルダーレジスト層内には、それぞれ第１ソルダーレジスト開口及び第２ソルダーレジスト開口が設置されている。
本発明の第３態様では、パッケージ基板構造の製造方法を提供し、
第１誘電体層を用意して、前記第１誘電体層の上面と下面にそれぞれ第１金属層を形成するステップ（ａ）と、
前記第１誘電体層の上面の第１金属層上に銅ピラー層を製造し、前記第１誘電体層の上面に露出している第１金属層をエッチングしてシード層を形成するステップ（ｂ）と、
前記銅ピラー層上に第２誘電体層を形成し、前記第２誘電体層の下面と前記第１誘電体層の上面とを密着させ、前記銅ピラー層の頂端が前記第２誘電体層の上面より低いステップ（ｃ）と、
前記第２誘電体層の上面に第２金属層を形成するステップ（ｄ）と、
前記シード層を露出する第１ビアホールを前記第１誘電体層内に形成し、かつ、前記第１ビアホールは前記第１金属層を貫通し、前記銅ピラー層の頂端を露出する第２ビアホールを前記第２誘電体層内に形成し、かつ、前記第２ビアホールは前記第２金属層を貫通し、前記シード層が前記銅ピラー層の底端を形成し、前記第２ビアホール及び前記第１ビアホールは、それぞれ前記銅ピラー層の頂端及び底端を露出するステップ（ｅ）と、を含む。
一部の実施案において、さらに、
ステップ（ｅ）の後、前記第１ビアホールを電気めっきして第１ビアピラー層を形成し、前記第２ビアホールを電気めっきして第２ビアピラー層を形成し、前記第１誘電体層の下面の第１金属層と前記第２金属層とは、前記第１ビアピラー層、前記銅ピラー層及び前記第２ビアピラー層を介して導通接続されるステップ（ｆ）を含む。
一部の実施案において、さらに、
ステップ（ｆ）の後、前記第１金属層を処理して第１配線層を形成し、前記第２金属層を処理して第２配線層を形成し、前記第１配線層と前記第２配線層とは、前記第１ビアピラー層、前記銅ピラー層及び前記第２ビアピラー層を介して導通接続されるステップ（ｇ）を含む。
一部の実施案において、さらに、
ステップ（ｇ）の後、前記第１配線層上に第３誘電体層を形成し、前記第２配線層上に第４誘電体層を形成するステップ（ｈ）と、
前記第３誘電体層上に第３金属層を形成し、前記第４誘電体層上に第４金属層を形成するステップ（ｉ）と、
前記第３誘電体層内に第３ビアピラー層を形成し、前記第４誘電体層内に第４ビアピラー層を形成し、前記第１配線層と前記第３金属層とは前記第３ビアピラー層を介して導通接続され、前記第２配線層と前記第４金属層とは前記第４ビアピラー層を介して導通接続されるステップ（ｊ）と、
前記第３金属層を処理して第３配線層を形成し、前記第４金属層を処理して第４配線層を形成し、前記第１配線層と前記第３配線層とは前記第３ビアピラー層を介して導通接続され、前記第２配線層と前記第４配線層とは前記第４ビアピラー層を介して導通接続されるステップ（ｋ）と、
前記第３配線層外に第１ソルダーレジスト層を形成し、前記第４配線層外に第２ソルダーレジスト層を形成し、前記第１ソルダーレジスト層及び前記第２ソルダーレジスト層内に第１ソルダーレジスト開口及び第２ソルダーレジスト開口をそれぞれ形成するステップ（ｌ）と、を含む。
上記から分かるように、本発明にて提供されるパッケージ基板を製造するための載置板、パッケージ基板構造及びその製造方法は、事前に誘電体層内に銅ピラー層を製造し、それぞれ銅ピラー層と連通する上ビアピラー及び下ビアピラーを製造し、ビアピラーの縦方向の高さを短くし、ビアピラーの穴径のアスペクト比を低下させ、穴埋め電気めっきを行った後に得られるビアピラーの品質を向上させ、それにより、製造されたビアピラー及び銅ピラーが良好な電気的性能及び優れた信頼性を有し、そして、当該パッケージ基板構造の製造方法は、厚いコア基板に適用でき、基板の反り不良率を低減し、配線と接触するビアホールをより小さくすることができ、ｃｏｒｅ層の微細な配線設計のニーズを実現し、歩留まりを向上させる。
以下、本発明の一層の理解、そして本発明の実施形態を示すために、例を挙げ図面を参照して説明する。
図面の参照にあたっては、特定の図は例示的なもので、本発明の好ましい実施形態を説明するためのものであり、本発明の原理と概念の説明に最も役立ち最も理解しやすいものとして提供されるということを知ってほしい。そのために、本発明の構造の詳細を本発明の初歩的な理解以上に詳しく示していない。図面を参照する説明から当業者は本発明のいくつかの態様が実際にどのようなものであるかを知ることができる。
従来技術のメカニカルドリルの概略構造図である。 本発明の一実施例のパッケージ基板を製造するための載置板１００の概略断面図である。 本発明の一実施例のパッケージ基板構造２００の概略断面図である。 図４(a)-(d)本発明の一実施案のパッケージ基板構造２００の製造方法の各ステップの中間構造の概略断面図を示す。 図４(e)-(h)本発明の一実施案のパッケージ基板構造２００の製造方法の各ステップの中間構造の概略断面図を示す。 図４(i)-(j)本発明の一実施案のパッケージ基板構造２００の製造方法の各ステップの中間構造の概略断面図を示す。
電子技術の発展と進歩につれて、電子製品の軽薄短小化が進み、それにより、電子製品のパッケージ構造も高集積化、小型化に進むように促進され、電子部品や回線基板の回線がますます集積化、小型化、多機能化になっている。部品キャリアとしての基板の層数の増加、及び、回線幅、回線間隔及びビアホール／ピラーの減少がさらに引き起こされ、また、高周波信号の伝送及び伝送信号の完全性に対する要求の、層間の導電性に対する要求もますます高くなり、層間に使用される中実の銅ピラーが良好な電気的性能及び優れた信頼性を有する。
従来技術でコア層の中実銅ピラーを製造する際に、メカニカルドリルを用いてブラインドドリル加工を行った後に、穴埋め電気めっきを行い、メカニカルドリルの構造は図１に示すように、メカニカルドリルのドリルビットに先端角があり、ブラインドドリル加工を行った後に形成される機械的ブラインドビアの底部にＳｔｕｂがあるため、銅ピラーの製造に影響を与え、それにより、層と層との間の接続導通が不良になる。かつ、Ｓｔｕｂの長さは、メカニカルドリル作業部分の長さから切削部分の長さを引いた長さである。また、機械的ブラインドビアの穴径のアスペクト比が大きいため、穴埋め電気めっきを行った後に得られる銅ピラーは、品質が劣る。
本発明は、当該問題を解決するために、パッケージ基板を製造するための載置板を提供し、誘電体層と、誘電体層内にあるシード層と、シード層上にある銅ピラー層とを含み、シード層の底端は誘電体層の下面より高く、銅ピラー層の頂端は誘電体層の上面より低く、誘電体層の下面に第１金属層が設置され、誘電体層の上面に第２金属層が設置されている。
本発明は、事前に誘電体層内に銅ピラー層を製造し、かつ、それぞれ銅ピラー層と連通する上ビアピラー及び下ビアピラーを製造することにより、ビアピラーの縦方向の高さを短くし、ビアピラーの穴径のアスペクト比を低減し、穴埋め電気めっきを行った後に得られるビアピラーの品質を向上させ、製造されたビアピラー及び銅ピラーが良好な電気的性能及び優れた信頼性を有するようにする。
図２を参照すると、パッケージ基板を製造するための載置板１００の概略断面図を示す。載置板１００は、縦方向に沿って排列された第１誘電体層１０１及び第２誘電体層１０２を含み、第１誘電体層１０１及び第２誘電体層１０２は共に載置板１００の誘電体層を構成する。
第１誘電体層１０１の上面と第２誘電体層１０２の下面とは密着し、第２誘電体層１０２内にシード層１０２１が設置され、シード層１０２１上に銅ピラー層１０２２が設置され、シード層１０２１の下面は第２誘電体層１０２の下面と面一であり、銅ピラー層１０２２の頂端は第２誘電体層１０２の上面より低く、第１誘電体層１０１の下面に第１金属層１０１１が設置され、第２誘電体層１０２の上面に第２金属層１０２３が設置されている。
通常、銅ピラー層１０２２には、断面の寸法が同じであっても異なってもよい銅ピラーが複数含まれ得る。好ましくは、銅ピラー層１０２２は、上下の寸法が均一であり、埋め込みパッケージ構造の放熱及び信号伝送の安定性がより優れている。
通常、第１誘電体層１０１内にシード層１０２１を露出する第１ビアホール１０１２が設置されてもよく、第１ビアホール１０１２は第１金属層１０１１を貫通する。第２誘電体層１０２内に銅ピラー層１０２２の頂端を露出する第２ビアホール１０２４が設置されてもよく、第２ビアホール１０２４は第２金属層１０２３を貫通する。
選択可能に、第１金属層１０１１及び第２金属層１０２３は、厚さが同じであっても、類似してもよい。
図３を参照すると、パッケージ基板構造２００の概略断面図を示す。パッケージ基板構造２００には、縦方向に沿って排列された第１誘電体層１０１及び第２誘電体層１０２が含まれ、第１誘電体層１０１の上面と第２誘電体層１０２の下面とは密着する。
第２誘電体層１０２内にシード層１０２１が設置され、シード層１０２１上に銅ピラー層１０２２が設置され、銅ピラー層１０２２上に第２ビアピラー層１０２５が設置されており、シード層１０２１の下面は第２誘電体層１０２の下面と面一である。
第１誘電体層１０１内に第１ビアピラー層１０１３が設置されており、第１ビアピラー層１０１３はシード層１０２１と連通し、第１誘電体層１０１の下面に第１配線層１０１４が設置され、第２誘電体層１０２の上面に第２配線層１０２６が設置され、第１配線層１０１４と第２配線層１０２６とは、第１ビアピラー層１０１３、銅ピラー層１０２２及び第２ビアピラー層１０２５を介して導通接続される。単一のビアピラーを用いて配線層を導通させる従来方法の代わりに、第１ビアピラー層１０１３、銅ピラー層１０２２及び第２ビアピラー層１０２５の協働で第１配線層１０１４と第２配線層１０２６とを導通接続し、ビアピラーの縦方向の高さを効果的に短くし、ビアピラーの穴径のアスペクト比を低減し、ビアピラーの品質を向上させることができる。
選択可能に、第１誘電体層１０１と第２誘電体層１０２とは、同じであっても異なってもよい。
通常、銅ピラー層１０２２には、少なくとも１つの銅ピラーが含まれ、好ましくは、銅ピラー層１０２２には、断面寸法が同じであっても異なってもよい銅ピラーが複数含まれる。銅ピラー層１０２２は、上下の寸法が均一であり、埋め込みパッケージ構造の放熱及び信号伝送の安定性がより優れている。
図３を参照すると、パッケージ基板構造２００は、さらに、第１配線層１０１４上にある第３誘電体層１０３を含み、第３誘電体層１０３内に第３ビアピラー層１０３１が設置され、第３誘電体層の下面に第３配線層１０３２が設置されており、第１配線層１０１４と第３配線層１０３２とは、第３ビアピラー層１０３１を介して導通接続される。
第２配線層１０２６上に第４誘電体層１０４がさらに設置され、第４誘電体層１０４内に第４ビアピラー層１０４１が設置され、第４誘電体層１０４の上面に第４配線層１０４２が設置され、第２配線層１０２６と第４配線層１０４２とは第４ビアピラー層１０４１を介して導通接続される。
通常、ビアピラー層には、少なくとも１つのビアピラーが含まれ得、好ましくは、ビアピラー層には、断面寸法が同じであっても異なってもよい導通銅ピラーが複数含まれる。
図３を参照すると、パッケージ基板構造２００は、第３配線層１０３２外にある第１ソルダーレジスト層１０５をさらに含み、第１ソルダーレジスト層１０５内に第１ソルダーレジスト開口１０５１が設置されている。第４配線層１０４２外に第２ソルダーレジスト層１０６が設置され、第２ソルダーレジスト層１０６内に第２ソルダーレジスト開口１０６１が設置されている。
図４（ａ）～４（ｊ）を参照すると、本発明の一実施案のパッケージ基板構造の製造方法の各ステップの中間構造の概略断面図を示す。
前記製造方法は次のステップ（ａ）～ステップ（ｊ）を含む。第１誘電体層１０１を用意し、第１誘電体層１０１の上面と下面に第１金属層１０１１をそれぞれ形成するステップ（ａ）であり、図４（ａ）に示すとおりである。
通常、誘電体材料を積層して誘電体層を形成することができ、誘電体層は、ＰＰ、ＡＢＦ又はＰＩＤから選ばれ得、ＰＰが好ましい。第１誘電体層１０１の上面と下面に銅箔をそれぞれ塗布する方式で第１金属層１０１１を形成することができ、具体的に限定しないが、好ましくは第１金属層１０１１に銅が含まれる。
次に、第１誘電体層１０１の上面の第１金属層１０１１に第１フォトレジスト層を塗布し、露光現像させて第１特徴パターンを形成し、第１特徴パターンに銅めっきして銅ピラー層１０２２を形成し、第１フォトレジスト層を除去し、第１誘電体層１０１の上面に露出している第１金属層１０１１をエッチングして、銅ピラー層１０２２の底端に相当するシード層１０２１を形成するステップ（ｂ）であり、図４（ｂ）に示すとおりである。
その後、銅ピラー層１０２２上に第２誘電体層１０２を形成し、第２誘電体層１０２の下面と第１誘電体層１０１の上面とは密着し、銅ピラー層１０２２の頂端は第２誘電体層１０２の上面より低く、第２誘電体層１０２の上面に第２金属層１０２３を形成するステップ（ｃ）であり、図４（ｃ）に示すとおりである。
銅ピラー層１０２２の頂端は、第２誘電体層１０２の上面より遥かに低く、誘電体層の積層による銅ピラーの損傷を低減することができる。
通常、銅箔を塗布する方式により第２金属層１０２３を形成することができ、具体的に限定しない。
次に、シード層１０２１を露出する第１ビアホール１０１２を第１誘電体層１０１内に形成し、第１ビアホール１０１２は第１金属層１０１１を貫通し、銅ピラー層１０２２の頂端を露出する第２ビアホール１０２４を第２誘電体層１０２内に形成し、第２ビアホール１０２４は第２金属層１０２３を貫通し、第２ビアホール１０２４及び第１ビアホール１０１２は銅ピラー層１０２２の頂端及び底端をそれぞれ露出するステップ（ｄ）であり、図４（ｄ）に示すとおりである。
通常、レーザー穴開けの方式によりビアホールを形成できる。
その後、第１ビアホール１０１２を電気めっきして第１ビアピラー層１０１３を形成し、第２ビアホール１０２４を電気めっきして第２ビアピラー層１０２５を形成し、かつ、第１誘電体層１０１の下面にある第１金属層１０１１と第２金属層１０２３とは、第１ビアピラー層１０１３、銅ピラー層１０２２及び第２ビアピラー層１０２５を介して導通接続されるステップ（ｅ）であり、図４（ｅ）に示すとおりである。
次に、第１金属層１０１１及び第２金属層１０２３上に第２フォトレジスト層及び第３フォトレジスト層をそれぞれ塗布し、それぞれ露光現像させて第２特徴パターン及び第３特徴パターンを形成し、第２特徴パターン及び第３特徴パターン中で露出している第１金属層１０１１及び第２金属層１０２３をそれぞれエッチングし、第１配線層１０１４及び第２配線層１０２６を形成し、第２フォトレジスト層及び第３フォトレジスト層を除去するステップ（ｆ）であり、図４（ｆ）に示すとおりである。
その後、第１配線層１０１４上に第３誘電体層１０３を形成し、第２配線層１０２６上に第４誘電体層１０４を形成し、第３誘電体層１０３上に第３金属層１０３３を形成し、第４誘電体層１０４上に第４金属層１０４３を形成するステップ（ｇ）であり、図４（ｇ）に示すとおりである。
次に、第１配線層１０１４を露出する第３ビアホール１０３４を第３誘電体層１０３内に形成し、第３ビアホール１０３４は第３金属層１０３３を貫通し、第２配線層１０２６を露出する第４ビアホール１０４４を第４配線層１０４内に形成し、第４ビアホール１０４４は第４金属層１０４３を貫通し、第３ビアホール１０３４及び第４ビアホール１０４４をそれぞれ電気めっきして、第３ビアピラー層１０３１及び第４ビアピラー層１０４１を形成し、第１配線層１０１４と第３金属層１０３３とは、第３ビアピラー層１０３１を介して導通接続され、第２配線層１０２６と第４金属層１０４３とは第４ビアピラー層１０４１を介して導通接続されるステップ（ｈ）であり、図４（ｈ）に示すとおりである。
その後、第３金属層１０３３及び第４金属層１０４３上に第４フォトレジスト層及び第５フォトレジスト層をそれぞれ塗布し、それぞれ露光現像させて第４特徴パターン及び第５特徴パターンを形成し、第４特徴パターン及び第５特徴パターン中で露出している第３金属層１０３３及び第４金属層１０４３をそれぞれエッチングして、第３配線層１０３２及び第４配線層１０４２を形成し、第４フォトレジスト層及び第５フォトレジスト層を除去し、かつ、第１配線層１０１４と第３配線層１０３２とは第３ビアピラー層１０３１を介して導通接続され、第２配線層１０２６と第４配線層１０４２とは第４ビアピラー層１０４１を介して導通接続されるステップ（ｉ）であり、図４（ｉ）に示すとおりである。
最後に、第１ソルダーレジスト層１０５を第３配線層１０３２外に形成し、第２ソルダーレジスト層１０６を第４配線層１０４２外に形成し、第１ソルダーレジスト開口１０５１及び第２ソルダーレジスト開口１０６１を第１ソルダーレジスト層１０５及び第２ソルダーレジスト層１０６内にそれぞれ形成し、パッケージ基板構造２００を形成するステップ（ｊ）であり、図４（ｊ）に示すとおりである。
当業者は、本発明が上記の各図面とその説明内容に限定されないことを理解できるだろう。また、本発明の範囲は特許請求の範囲から限定され、上述した各技術特徴の組み合わせとサブ組み合わせ及びその変化と改善を含み、当業者が上記の説明を読み終えるとこのような組み合わせ、変化と改善に思いつくことができるだろう。
特許請求の範囲において、用語「含む」、及び似たような用語、例えば「備える」、「有する」などは列挙された要素を含み、ただし他の要素を排除しないことを意味する。
100：パッケージ基板を製造するための載置板
101：第１誘電体層
1011：第１金属層
1012：第１ビアホール
1013：第１ビアピラー層
1014：第１配線層
102：第２誘電体層
1021：シード層
1022：銅ピラー層
1023：第２金属層
1024：第２ビアホール
1025：第２ビアピラー層
1026：第２配線層
103：第３誘電体層
1031：第３ビアピラー層
1032：第３配線層
1033：第３金属層
1034：第３ビアホール
104：第４誘電体層
1041：第４ビアピラー層
1042：第４配線層
1043：第４金属層
1044：第４ビアホール
105：第１ソルダーレジスト層
1051：第１ソルダーレジスト開口
106：第２ソルダーレジスト層
1061：第２ソルダーレジスト開口
200：パッケージ基板構造

Claims (14)

  1. 誘電体層と、前記誘電体層内にあるシード層と、前記シード層上にある銅ピラー層とを含み、前記シード層の底端は前記誘電体層の下面より高く、前記銅ピラー層の頂端は前記誘電体層の上面より低く、前記誘電体層の上面と下面に第１金属層及び第２金属層がそれぞれ設置されている、
    パッケージ基板を製造するための載置板。
  2. 前記誘電体層には、縦方向に沿って排列された第１誘電体層及び第２誘電体層が含まれ、前記第１誘電体層の上面と前記第２誘電体層の下面とは密着し、前記第２誘電体層内にシード層及び前記シード層上にある銅ピラー層が設置され、前記シード層の下面は前記第２誘電体層の下面と面一であり、前記銅ピラー層の頂端は前記第２誘電体層の上面より低く、前記第１誘電体層の下面に第１金属層が設置され、前記第２誘電体層の上面に第２金属層が設置されている、
    請求項１に記載のパッケージ基板を製造するための載置板。
  3. 前記第１誘電体層内に前記シード層を露出する第１ビアホールが設置され、前記第１ビアホールは前記第１金属層を貫通し、前記第２誘電体層内に前記銅ピラー層の頂端を露出する第２ビアホールが設置され、前記第２ビアホールは前記第２金属層を貫通する、
    請求項２に記載のパッケージ基板を製造するための載置板。
  4. 前記第１金属層及び前記第２金属層は、厚さが同じであるか、又は類似している、
    請求項２に記載のパッケージ基板を製造するための載置板。
  5. 縦方向に沿って排列された第１誘電体層及び第２誘電体層を含み、前記第１誘電体層の上面と前記第２誘電体層の下面とは密着し、前記第２誘電体層内には、シード層と、前記シード層上にある銅ピラー層と、前記銅ピラー層上にある第２ビアピラー層とが設置され、前記シード層の下面は前記第２誘電体層の下面と面一であり、前記第１誘電体層内に第１ビアピラー層が設置され、前記第１ビアピラー層は前記シード層と連通し、前記第１誘電体層の下面に第１配線層が設置され、前記第２誘電体層の上面に第２配線層が設置され、前記第１配線層と前記第２配線層とは、前記第１ビアピラー層、前記銅ピラー層及び前記第２ビアピラー層を介して導通接続される、
    パッケージ基板構造。
  6. 前記第１誘電体層と前記第２誘電体層とは、同じであるか、又は異なっている、
    請求項５に記載のパッケージ基板構造。
  7. 前記銅ピラー層には、少なくとも１つの銅ピラーが含まれる、
    請求項５に記載のパッケージ基板構造。
  8. 前記第１配線層上にある第３誘電体層及び前記第２配線層上にある第４誘電体層をさらに含み、前記第３誘電体層内に第３ビアピラー層が設置され、前記第３誘電体層の下面に第３配線層が設置され、前記第１配線層と前記第３配線層とは前記第３ビアピラー層を介して導通接続され、前記第４誘電体層内に第４ビアピラー層が設置され、前記第４誘電体層の上面に第４配線層が設置され、前記第２配線層と前記第４配線層とは前記第４ビアピラー層を介して導通接続される、
    請求項５に記載のパッケージ基板構造。
  9. ビアピラー層には少なくとも１つのビアピラーが含まれる、
    請求項５又は請求項８に記載のパッケージ基板構造。
  10. 前記第３配線層外にある第１ソルダーレジスト層及び前記第４配線層外にある第２ソルダーレジスト層をさらに含み、前記第１ソルダーレジスト層及び前記第２ソルダーレジスト層内には、それぞれ第１ソルダーレジスト開口及び第２ソルダーレジスト開口が設置されている、
    請求項８に記載のパッケージ基板構造。
  11. 第１誘電体層を用意して、前記第１誘電体層の上面と下面にそれぞれ第１金属層を形成するステップ（ａ）と、
    前記第１誘電体層の上面の第１金属層上に銅ピラー層を製造し、前記第１誘電体層の上面に露出している第１金属層をエッチングしてシード層を形成するステップ（ｂ）と、
    前記銅ピラー層上に第２誘電体層を形成し、前記第２誘電体層の下面と前記第１誘電体層の上面とを密着させ、前記銅ピラー層の頂端が前記第２誘電体層の上面より低いステップ（ｃ）と、
    前記第２誘電体層の上面に第２金属層を形成するステップ（ｄ）と、
    前記シード層を露出する第１ビアホールを前記第１誘電体層内に形成し、かつ、前記第１ビアホールは前記第１金属層を貫通し、前記銅ピラー層の頂端を露出する第２ビアホールを前記第２誘電体層内に形成し、かつ、前記第２ビアホールは前記第２金属層を貫通し、前記シード層が前記銅ピラー層の底端を形成し、前記第２ビアホール及び前記第１ビアホールは、それぞれ前記銅ピラー層の頂端及び底端を露出するステップ（ｅ）と、を含む、
    パッケージ基板構造の製造方法。
  12. ステップ（ｅ）の後、前記第１ビアホールを電気めっきして第１ビアピラー層を形成し、前記第２ビアホールを電気めっきして第２ビアピラー層を形成し、前記第１誘電体層の下面の第１金属層と前記第２金属層とは、前記第１ビアピラー層、前記銅ピラー層及び前記第２ビアピラー層を介して導通接続されるステップ（ｆ）をさらに含む、
    請求項１１に記載の製造方法。
  13. ステップ（ｆ）の後、前記第１金属層を処理して第１配線層を形成し、前記第２金属層を処理して第２配線層を形成し、前記第１配線層と前記第２配線層とは、前記第１ビアピラー層、前記銅ピラー層及び前記第２ビアピラー層を介して導通接続されるステップ（ｇ）をさらに含む、
    請求項１２に記載の製造方法。
  14. ステップ（ｇ）の後、前記第１配線層上に第３誘電体層を形成し、前記第２配線層上に第４誘電体層を形成するステップ（ｈ）と、
    前記第３誘電体層上に第３金属層を形成し、前記第４誘電体層上に第４金属層を形成するステップ（ｉ）と、
    前記第３誘電体層内に第３ビアピラー層を形成し、前記第４誘電体層内に第４ビアピラー層を形成し、前記第１配線層と前記第３金属層とは前記第３ビアピラー層を介して導通接続され、前記第２配線層と前記第４金属層とは前記第４ビアピラー層を介して導通接続されるステップ（ｊ）と、
    前記第３金属層を処理して第３配線層を形成し、前記第４金属層を処理して第４配線層を形成し、前記第１配線層と前記第３配線層とは前記第３ビアピラー層を介して導通接続され、前記第２配線層と前記第４配線層とは前記第４ビアピラー層を介して導通接続されるステップ（ｋ）と、
    前記第３配線層外に第１ソルダーレジスト層を形成し、前記第４配線層外に第２ソルダーレジスト層を形成し、前記第１ソルダーレジスト層及び前記第２ソルダーレジスト層内に第１ソルダーレジスト開口及び第２ソルダーレジスト開口をそれぞれ形成するステップ（ｌ）と、を含む、
    請求項１３に記載の製造方法。
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