JP7344499B2 - 光子検出装置 - Google Patents

Description

本開示は光子検出装置に関し、特に超伝導光子検出素子を複数備えた光子検出装置に関する。

超伝導ナノワイヤ単一光子検出素子（ＳＳＰＤ：Superconducting nanowire Single Photon Detector）、超伝導転移端型単一光子検出素子（ＴＥＳ：Transition Edge Sensor）等の超伝導光子検出素子が注目されている。このような超伝導光子検出素子は、例えば、アバランシェ・フォトダイオードなどの半導体光子検出素子に比べ、高い検出効率、高い時間分解能、低い暗計数率等の優れた性能を備えている。そのため、量子情報通信、衛生光通信、ＬＩＤＡＲ（Light Detection And Ranging）、蛍光イメージング等の様々な分野への利用が期待されている。

近年、複数の超伝導光子検出素子（例えばＳＳＰＤ素子）をマトリクス状に配置した光子検出装置が検討されている。ここで、超伝導光子検出素子は、数Ｋ程度の極低温で動作するため、冷凍機内に格納されている。超伝導光子検出素子の個数が増えると、各超伝導光子検出素子からの検出信号を伝送する伝送経路（信号線）の本数も増える。そして、冷凍機外に引き出す伝送経路の本数が増えると、熱伝導によって冷凍機内の温度が上昇してしまうという問題があった。
このような問題に対し、特許文献１では、ＳＦＱ（Single-Flux-Quantum）回路などの超伝導論理回路からなる信号処理回路を冷凍機内に設け、冷凍機外に引き出す伝送経路の本数を抑制している。

さらに、特許文献２では、ＳＳＰＤ素子が有する低ジッタ特性の劣化を防ぐため、信号処理回路を時間情報生成回路とアドレス情報生成回路とに分割している。具体的には、複数の超伝導光子検出素子のそれぞれに接続された伝送経路を２つに分岐させ、一方に時間情報生成回路を接続し、他方にアドレス情報生成回路を接続している。時間情報生成回路は、複数の超伝導光子検出素子へ光子が入射した時間を示す時間情報信号を生成し、アドレス情報生成回路は、光子を検出した超伝導光子検出素子を特定するアドレス情報信号を生成する。

特開２００９－２３２３１１号公報 特開２０１７－１４２１４６号公報

しかしながら、特許文献２では、上述の通り、超伝導光子検出素子に接続された伝送経路のそれぞれを２つに分岐させている。そのため、アドレス情報生成回路に入力される伝送経路と同じ本数の伝送経路が時間情報生成回路にも入力されている。その結果、時間情報生成回路の回路規模が大きく、消費電力も大きいという問題があった。

また、上述の通り、特許文献１、２に開示された光子検出装置は、超伝導論理回路からなる信号処理回路を備えている。そのため、回路規模が大きく、消費電力も大きいという問題があった。

本発明は、このような事情に鑑みなされたものであって、より回路規模が小さく、低消費電力な光子検出装置を提供するものである。

本発明の一態様に係る光子検出装置は、
複数の超伝導光子検出素子が配置された超伝導光子検出素子アレイと、
前記複数の超伝導光子検出素子のそれぞれに接続され、前記複数の超伝導光子検出素子のそれぞれから出力された検出電流を伝送する複数の第１伝送経路と、
前記複数の第１伝送経路に接続され、前記検出電流に基づいて、当該検出電流を出力した超伝導光子検出素子を特定するアドレス情報信号を生成するアドレス情報生成回路と、
前記複数の第１伝送経路の全てと磁気結合された第２伝送経路と、
前記第２伝送経路に接続され、前記検出電流に基づいて、前記複数の超伝導光子検出素子へ光子が入射した時間を示す時間情報信号を生成する時間情報生成回路と、を備える。

前記第２伝送経路は、複数の直流ＳＱＵＩＤ素子を備え、前記第２伝送経路は、前記複数の直流ＳＱＵＩＤ素子を介して、前記複数の第１伝送経路と磁気結合されていてもよい。ここで、前記複数の直流ＳＱＵＩＤ素子のそれぞれは、一対のジョセフソン接合の間にインダクタを有し、前記複数の第１伝送経路には、それぞれインダクタが設けられており、前記直流ＳＱＵＩＤ素子のインダクタと、前記第１伝送経路のインダクタとが磁気結合されていてもよい。

前記時間情報生成回路が備える論理回路が、直流電流駆動型の超伝導論理回路のみから構成されていてもよい。ここで、前記直流電流駆動型の超伝導論理回路が、ＲＳＦＱ回路であってもよい。

前記アドレス情報生成回路は、前記複数の第１伝送経路のそれぞれに接続された複数のアナログ／デジタル変換器を備え、前記アナログ／デジタル変換器が備える論理回路が、交流電流駆動型の超伝導論理回路のみから構成されていてもよい。ここで、前記交流電流駆動型の超伝導論理回路が、ＡＱＦＰ回路であってもよい。
また、前記超伝導光子検出素子が、ＳＳＰＤ素子であってもよい。

本発明の一態様に係る光子検出装置は、
複数の超伝導光子検出素子が配置された超伝導光子検出素子アレイと、
前記複数の超伝導光子検出素子のそれぞれに接続され、前記複数の超伝導光子検出素子のそれぞれから出力された検出電流を伝送する複数の第１伝送経路と、
前記複数の第１伝送経路の全てと磁気結合された第２伝送経路と、
前記第２伝送経路上において、隣接する前記第１伝送経路の間にそれぞれ設けられた複数の遅延回路と、を備え、
前記検出電流に応じて、前記第２伝送経路の一端から第１のパルス信号が出力されると共に、前記第２伝送経路の他端から第２のパルス信号が出力され、
前記第１及び第２のパルス信号の出力時刻の差に基づいて、前記検出電流を出力した超伝導光子検出素子が特定可能であると共に、前記第１及び第２のパルス信号の出力時刻の和に基づいて、前記検出電流の発生時刻が特定可能である。

本発明の一態様に係る光子検出装置は、
複数の超伝導光子検出素子が配置された超伝導光子検出素子アレイと、
前記複数の超伝導光子検出素子のそれぞれに接続され、前記複数の超伝導光子検出素子のそれぞれから出力された検出電流を伝送する複数の第１伝送経路と、
前記複数の第１伝送経路の全てと磁気結合された一対の第２伝送経路と、
前記一対の第２伝送経路のそれぞれにおいて、隣接する前記第１伝送経路の間にそれぞれ設けられた複数の遅延回路と、を備え、
前記検出電流に応じて、前記一対の第２伝送経路のそれぞれの一端から第１のパルス信号と第２のパルス信号とが出力され、
前記第１及び第２のパルス信号の出力時刻の差に基づいて、前記検出電流を出力した超伝導光子検出素子が特定可能であると共に、前記第１及び第２のパルス信号の出力時刻の和に基づいて、前記検出電流の発生時刻が特定可能である。

前記複数の第１伝送経路のそれぞれは、前記第２伝送経路に設けられた少なくとも１つの直流ＳＱＵＩＤ素子を介して、前記第２伝送経路と磁気結合されていてもよい。ここで、前記複数の第１伝送経路のそれぞれは、前記第２伝送経路に設けられた複数の直流ＳＱＵＩＤ素子を介して、前記第２伝送経路と磁気結合されていてもよい。ここで、前記複数の直流ＳＱＵＩＤ素子同士が、インダクタを介して直列に接続されていてもよい。

前記複数の直流ＳＱＵＩＤ素子のそれぞれは、一対のジョセフソン接合の間にインダクタを有し、前記複数の第１伝送経路には、それぞれインダクタが設けられており、前記直流ＳＱＵＩＤ素子のインダクタと、前記第１伝送経路のインダクタとが磁気結合されていてもよい。
また、前記超伝導光子検出素子が、ＳＳＰＤ素子であってもよい。

本発明により、より回路規模が小さく、低消費電力な光子検出装置を提供することができる。

第１の実施形態に係る光子検出装置の構成を示すブロック図である。 第１の実施形態に係る光子検出装置の詳細構成を示すブロック図である。 第１の実施形態に係る光子検出装置の動作を説明するためのタイミングチャートである。 第２の実施形態に係る光子検出装置の詳細構成を示すブロック図である。 ＣＭＰ１の構成を示す回路図である。 ＣＭＰ１の動作を示すタイミングチャートである。 バッファ回路ＢＵＦを構成する交流電流駆動型の超伝導論理回路の一例である。 バイナリエンコーダＢＥ、立ち上がりエッジ検出回路ＲＥＤの構成を示す回路図である。 バイナリエンコーダＢＥ、立ち上がりエッジ検出回路ＲＥＤの動作を示すタイミングチャートである。 パラレル／シリアル変換器ＰＳＣの構成を示す回路図である。 パラレル／シリアル変換器ＰＳＣの動作を示すタイミングチャートである。 電圧ドライバＶＤ１の構成を示す回路図である。 電圧ドライバＶＤ１の動作を示すタイミングチャートである。 ＤＣ／ＳＦＱ変換器ＤＳＣの構成を示す回路図である。 ＤＣ／ＳＦＱ変換器ＤＳＣの動作を示すタイミングチャートである。 第３の実施形態に係る光子検出装置の詳細構成を示すブロック図である。 第４の実施形態に係る光子検出装置の構成を示すブロック図である。 第４の実施形態に係る光子検出装置の詳細構成を示すブロック図である。 第５の実施形態に係る光子検出装置の詳細構成を示すブロック図である。 第５の実施形態に係る光子検出装置の動作を説明するためのタイミングチャートである。 第６の実施形態に係る光子検出装置の詳細構成を示すブロック図である。 第７の実施形態に係る光子検出装置の詳細構成を示すブロック図である。 第８の実施形態に係る光子検出装置の詳細構成を示すブロック図である。 第９の実施形態に係る光子検出装置の詳細構成を示すブロック図である。

以下、本発明を適用した具体的な実施形態について、図面を参照しながら詳細に説明する。但し、本発明が以下の実施形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。

（第１の実施形態）
＜光子検出装置の構成＞
まず、図１を参照して、第１の実施形態に係る光子検出装置の構成について説明する。図１は、第１の実施形態に係る光子検出装置の構成を示すブロック図である。図１に示すように、第１の実施形態に係る光子検出装置は、ＳＳＰＤアレイ１０、アドレス情報生成回路２０、時間情報生成回路３０、ｎ（ｎは２以上の自然数）本の第１伝送経路ＴＬ１１～ＴＬ１ｎ、１本の第２伝送経路ＴＬ２を備えている。また、図１に示すように、第１の実施形態に係る光子検出装置は冷凍機に格納されている。

ＳＳＰＤアレイ１０は、例えばマトリクス状に配置された複数のＳＳＰＤ素子を備えている。各ＳＳＰＤ素子は、メアンダ状の超伝導ナノワイヤを有している。超伝導ナノワイヤに１つの光子が入射すると、その部位が一時的に超伝導状態から常伝導状態に移行し、ＳＳＰＤ素子からパルス状の検出電流が出力される。
なお、ＳＳＰＤ素子に限らず、ＴＥＳ素子やその他の超伝導光子検出素子を用いてもよい。

図１の例では、複数のＳＳＰＤ素子は、それぞれ第１伝送経路ＴＬ１１～ＴＬ１ｎに接続されている。図１には、第１伝送経路ＴＬ１２が接続されたＳＳＰＤ素子からパルス状のアナログ検出電流Ｉａ２が出力された様子が示されている。光子検出装置がイメージセンサであれば、１つのＳＳＰＤ素子が１画素（ピクセル）に該当する。
なお、ＳＳＰＤアレイ１０を構成する複数のＳＳＰＤ素子は、それぞれ第１伝送経路に接続されているが、１対１で接続されている必要はない。

アドレス情報生成回路２０は、第１伝送経路ＴＬ１１～ＴＬ１ｎに接続されている。ここで、第１伝送経路ＴＬ１１～ＴＬ１ｎのそれぞれは、複数のＳＳＰＤ素子に接続されている。すなわち、アドレス情報生成回路２０は、ＳＳＰＤ素子から出力されたアナログ検出電流Ｉａ１～Ｉａｎに基づいて、光子が入射したＳＳＰＤ素子を特定するアドレス情報信号を生成する。

時間情報生成回路３０は、第２伝送経路ＴＬ２に接続されている。ここで、第２伝送経路ＴＬ２は、ｎ本の第１伝送経路ＴＬ１１～ＴＬ１ｎの全てと磁気結合素子ＭＣ１～ＭＣｎを介して磁気結合されている。すなわち、時間情報生成回路３０は、ＳＳＰＤ素子から出力されたアナログ検出電流Ｉａ１～Ｉａｎに基づいて、複数のＳＳＰＤ素子のいずれかに光子が入射した時間を示す時間情報信号を生成する。

例えば、図１に示すように、第１伝送経路ＴＬ１２が接続されたＳＳＰＤ素子からパルス状のアナログ検出電流Ｉａ２が出力されると、磁気結合素子ＭＣ２を介して、第２伝送経路ＴＬ２に一時的に電流が流れ、時間情報生成回路３０に入力される。

＜効果の説明＞
上述の通り、特許文献２では、超伝導光子検出素子に接続された伝送経路のそれぞれを２つに分岐させている。そのため、アドレス情報生成回路に入力される伝送経路と同じ本数の伝送経路が時間情報生成回路にも入力されている。その結果、時間情報生成回路の回路規模が大きく、消費電力も大きいという問題があった。

これに対し、本実施形態に係る光子検出装置では、１本の第２伝送経路ＴＬ２が、ｎ本の第１伝送経路ＴＬ１１～ＴＬ１ｎの全てと磁気結合素子ＭＣ１～ＭＣｎを介して磁気結合されている。すなわち、超伝導光子検出素子（ＳＳＰＤ素子）に接続された伝送経路を２つに分岐させていない。そのため、１本の第２伝送経路ＴＬ２のみが時間情報生成回路３０に入力される。その結果、特許文献２に比べ、時間情報生成回路３０の回路規模及び消費電力を大幅に削減することができる。
なお、第２伝送経路ＴＬ２の本数は、１本に限定されず、第１伝送経路ＴＬ１１～ＴＬ１ｎよりも少ない本数であればよい。

＜光子検出装置の詳細構成＞
次に、図２を参照して、第１の実施形態に係る光子検出装置の詳細構成について説明する。図２は、図１に示した第１の実施形態に係る光子検出装置の詳細構成を示すブロック図である。図２では、簡易な例として、ＳＳＰＤアレイ１０を構成するｎ個のＳＳＰＤ素子が１列に並べて設けられており、ｎ本の第１伝送経路ＴＬ１１～ＴＬ１ｎに１対１で接続されている。
以下に、アドレス情報生成回路２０、第２伝送経路ＴＬ２、時間情報生成回路３０の詳細について説明する。以下の説明ではｎ＝４の場合について説明する。

＜アドレス情報生成回路２０の構成＞
アドレス情報生成回路２０は、図２に示すように、ｎ個のアナログ／デジタル変換器ＡＤＣ１～ＡＤＣｎ、ＯＲゲートＯＲ、バイナリエンコーダＢＥ、パラレル／シリアル変換器ＰＳＣ、電圧ドライバＶＤ１を備えている。
なお、アナログ／デジタル変換器ＡＤＣ１～ＡＤＣｎ、バイナリエンコーダＢＥ、パラレル／シリアル変換器ＰＳＣ、電圧ドライバＶＤ１の詳細な回路構成については、第２の実施形態において説明する。

ｎ個のアナログ／デジタル変換器ＡＤＣ１～ＡＤＣｎのそれぞれは、ｎ本の第１伝送経路ＴＬ１１～ＴＬ１ｎに１対１で接続されている。アナログ／デジタル変換器ＡＤＣ１～ＡＤＣｎは、それぞれ第１伝送経路ＴＬ１１～ＴＬ１ｎを介して入力されたアナログ検出電流Ｉａ１～Ｉａｎをデジタル電流信号Ｉｄ１～Ｉｄｎに変換する。図２には、アナログ／デジタル変換器ＡＤＣ２によって、アナログ検出電流Ｉａ２がデジタル電流信号Ｉｄ２に変換出力された様子が示されている。
なお、アナログ／デジタル変換器ＡＤＣ１～ＡＤＣｎの出力信号は、デジタル電流信号に限定されず、デジタル電圧信号であってもよい。

バイナリエンコーダＢＥは、アナログ／デジタル変換器ＡＤＣ１～ＡＤＣｎから出力されたデジタル電流信号Ｉｄ１～Ｉｄｎをエンコードする。バイナリエンコーダＢＥの出力にはｍ本の伝送経路が設けられており、各伝送経路からデジタル電流信号Ｉｂｅ１～Ｉｂｅｍが出力される。ここで、ｍ＝ｌｏｇ_２ｎであって、ｎ＝４の場合、ｍ＝２である。
なお、バイナリエンコーダＢＥの出力信号もデジタル電流信号に限定されず、デジタル電圧信号であってもよい。

バイナリエンコーダＢＥを設けることによって、信号数が減るため、後段のパラレル／シリアル変換器ＰＳＣの回路規模を縮小することができる。また、後述するパラレル／シリアル変換器ＰＳＣによってシリアル信号に変換された後に最終的に出力されるアドレス情報信号Ｖａｄｄのビット列が短くなるため、高速化に有利である。さらに、例えばパラレル／シリアル変換器ＰＳＣを設けない場合に、冷凍機外に取り出すパラレル信号線の本数を少なくすることができる。

ＯＲゲートＯＲは、いずれかのＳＳＰＤ素子において光子が検出されたことを示すフラグ信号Ｉｆｌｇを生成する。そのため、ＯＲゲートＯＲには、アナログ／デジタル変換器ＡＤＣ１～ＡＤＣｎから出力された全てのデジタル電流信号Ｉｄ１～Ｉｄｎが入力される。フラグ信号Ｉｆｌｇもデジタル電流信号である。
なお、ＯＲゲートＯＲの出力信号もデジタル電流信号に限定されず、デジタル電圧信号であってもよい。

パラレル／シリアル変換器ＰＳＣは、入力されたｍ個のデジタル電流信号Ｉｂｅ１～Ｉｂｅｍとフラグ信号Ｉｆｌｇからなるパラレル信号をシリアル信号に変換する。そのため、パラレル／シリアル変換器ＰＳＣの出力には１本の伝送経路が設けられており、当該伝送経路からデジタル電圧信号Ｖｐｓｃが出力される。
なお、パラレル／シリアル変換器ＰＳＣの出力信号もデジタル電圧信号に限定されず、デジタル電流信号であってもよい。

電圧ドライバＶＤ１は、デジタル電圧信号Ｖｐｓｃを増幅し、アドレス情報信号Ｖａｄｄを出力する。アドレス情報信号Ｖａｄｄは、アドレス情報生成回路２０の出力信号であって、冷凍機外に取り出される。
なお、アドレス情報信号を電流信号としてもよい。また、電圧ドライバＶＤ１に代えて、電流ドライバを設けてもよい。

＜第２伝送経路ＴＬ２の構成＞
時間情報生成回路３０の詳細について説明する前に、第２伝送経路ＴＬ２の詳細について詳細に説明する。
図２に示すように、第２伝送経路ＴＬ２には、ｎ個の直流ＳＱＵＩＤ素子ＳＱ１～ＳＱｎが直列に接続されている。ＳＱＵＩＤ素子ＳＱ１～ＳＱｎは図１に示した磁気結合素子ＭＣ１～ＭＣｎの一態様である。ＳＱＵＩＤ素子ＳＱ１の一端は、電流源ＣＳと共に時間情報生成回路３０に接続されている。ＳＱＵＩＤ素子ＳＱ１の他端は、ＳＱＵＩＤ素子ＳＱ２の一端に接続されている。同様に、他のＳＱＵＩＤ素子も接続され、最後のＳＱＵＩＤ素子ＳＱｎの一端は接地されている。

図２に示すように、ＳＱＵＩＤ素子ＳＱ１～ＳＱｎのそれぞれには、一対のジョセフソン接合間にインダクタが設けられている。このＳＱＵＩＤ素子ＳＱ１～ＳＱｎのそれぞれに設けられたインダクタと、第１伝送経路ＴＬ１１～ＴＬ１ｎのそれぞれに設けられたインダクタとが、対向配置されて磁気結合している。すなわち、第２伝送経路ＴＬ２は、ｎ本の第１伝送経路ＴＬ１１～ＴＬ１ｎの全てとＳＱＵＩＤ素子ＳＱ１～ＳＱｎを介して磁気結合されている。

ここで、ＳＱＵＩＤ素子ＳＱ１～ＳＱｎには、電流源ＣＳからバイアス電流Ｉｂが供給されている。通常、ＳＱＵＩＤ素子ＳＱ１～ＳＱｎは超伝導状態であるため、電流源ＣＳから供給されたバイアス電流Ｉｂは、全量ＳＱＵＩＤ素子ＳＱ１～ＳＱｎを流れ、抵抗素子Ｒが設けられた時間情報生成回路３０には流れない。

他方、図２に示すように、第１伝送経路ＴＬ１２が接続されたＳＳＰＤ素子からパルス状のアナログ検出電流Ｉａ２が出力されると、第１伝送経路ＴＬ１２と磁気結合したＳＱＵＩＤ素子ＳＱ２に一時的に電位差が発生する。それに伴い、一時的に時間情報生成回路３０にバイアス電流Ｉｂが流れるため、アナログ電流信号Ｉｓｑが発生する。

このように、第２伝送経路ＴＬ２に直列接続されたｎ個のＳＱＵＩＤ素子ＳＱ１～ＳＱｎは、入力されたｎ個のアナログ検出電流Ｉａ１～Ｉａｎからなるパラレル信号をシリアル信号（アナログ電流信号Ｉｓｑ）に変換するパラレル／シリアル変換器としての機能も有している。

＜時間情報生成回路３０の構成＞
時間情報生成回路３０は、図２に示すように、抵抗素子Ｒ、アナログ／デジタル変換器ＡＤＣ、電圧ドライバＶＤ２を備えている。
なお、アナログ／デジタル変換器ＡＤＣ、電圧ドライバＶＤ２の詳細な回路構成については、第２の実施形態において説明する。

アナログ／デジタル変換器ＡＤＣは、アナログ電流信号Ｉｓｑをデジタル電圧信号Ｖｄに変換する。
なお、アナログ／デジタル変換器ＡＤＣの出力信号は、デジタル電圧信号に限定されず、デジタル電流信号であってもよい。

電圧ドライバＶＤ２は、電圧ドライバＶＤ１と同様に、デジタル電圧信号Ｖｄを増幅し、時間情報信号Ｖｔｍｐを出力する。時間情報信号Ｖｔｍｐは、時間情報生成回路３０の出力信号であって、冷凍機外に取り出される。
なお、時間情報信号を電流信号としてもよい。また、電圧ドライバＶＤ２に代えて、電流ドライバを設けてもよい。

＜光子検出装置の動作＞
次に、図３を参照して、第１の実施形態に係る光子検出装置の動作について説明する。図３は、第１の実施形態に係る光子検出装置の動作を説明するためのタイミングチャートである。上述の通り、ｎ＝４の場合について示している。

ここで、第１伝送経路ＴＬ１１に接続されたＳＳＰＤ素子にはアドレス「００」、第１伝送経路ＴＬ１２に接続されたＳＳＰＤ素子にはアドレス「０１」、第１伝送経路ＴＬ１３に接続されたＳＳＰＤ素子にはアドレス「１０」、第１伝送経路ＴＬ１４に接続されたＳＳＰＤ素子にはアドレス「１１」が割り当てられている。

図３の最上段に示すように、第１伝送経路ＴＬ１１に接続されたＳＳＰＤ素子からアナログ検出電流Ｉａ１が出力されると、図３の下から２段目及び最下段に示した時間情報信号Ｖｔｍｐ及びアドレス情報信号Ｖａｄｄが出力される。この場合、アドレス情報信号Ｖａｄｄとして、信号「１００」が出力される。ここで、先頭の「１」は上述のフラグ信号Ｉｆｌｇに基づくフラグビットであるため、アドレスは「００」であることを示している。

同様に、図３の上から２段目に示すように、第１伝送経路ＴＬ１２に接続されたＳＳＰＤ素子からアナログ検出電流Ｉａ２が出力されると、時間情報信号Ｖｔｍｐ及びアドレス情報信号Ｖａｄｄが出力される。この場合、アドレス情報信号Ｖａｄｄとして、アドレス「０１」であることを示す信号「１０１」が出力される。

同様に、図３の上から３段目に示すように、第１伝送経路ＴＬ１３に接続されたＳＳＰＤ素子からアナログ検出電流Ｉａ３が出力されると、時間情報信号Ｖｔｍｐ及びアドレス情報信号Ｖａｄｄが出力される。この場合、アドレス情報信号Ｖａｄｄとして、アドレス「１０」であることを示す信号「１１０」が出力される。

同様に、図３の上から４段目に示すように、第１伝送経路ＴＬ１４に接続されたＳＳＰＤ素子からアナログ検出電流Ｉａ４が出力されると、時間情報信号Ｖｔｍｐ及びアドレス情報信号Ｖａｄｄが出力される。この場合、アドレス情報信号Ｖａｄｄとして、アドレス「１１」であることを示す信号「１１１」が出力される。

＜効果の説明＞
上述の通り、特許文献２では、超伝導光子検出素子に接続された伝送経路のそれぞれを２つに分岐させている。そのため、アドレス情報生成回路に入力される伝送経路と同じ本数の伝送経路が時間情報生成回路にも入力されている。従って、時間情報生成回路の回路規模が大きく、消費電力も大きいという問題があった。

これに対し、本実施形態に係る光子検出装置では、１本の第２伝送経路ＴＬ２が、ｎ本の第１伝送経路ＴＬ１１～ＴＬ１ｎの全てと磁気結合素子ＭＣ１～ＭＣｎを介して磁気結合されている。すなわち、超伝導光子検出素子（ＳＳＰＤ素子）に接続された伝送経路を２つに分岐させていない。

そのため、１本の第２伝送経路ＴＬ２のみが時間情報生成回路３０に入力される。従って、時間情報生成回路３０が備えるアナログ／デジタル変換器も１個のアナログ／デジタル変換器ＡＤＣのみとなる。その結果、特許文献２に比べ、時間情報生成回路３０の回路規模及び消費電力を大幅に削減することができる。

（第２の実施形態）
＜光子検出装置の詳細構成＞
次に、図４を参照して、第２の実施形態に係る光子検出装置の構成について説明する。図４は、第２の実施形態に係る光子検出装置の詳細構成を示すブロック図である。図４に示すように、第２の実施形態に係る光子検出装置では、光子検出装置のアドレス情報生成回路２０が、図２に示したアナログ／デジタル変換器ＡＤＣ１～ＡＤＣｎに代えて、コンパレータＣＭＰ１～ＣＭＰｎ及び立ち上がりエッジ検出回路ＲＥＤを備えている。さらに、第２の実施形態に係る光子検出装置では、アドレス情報生成回路２０が、立ち下がりエッジ検出回路ＦＥＤを備えている。また、時間情報生成回路３０が、図２に示したアナログ／デジタル変換器ＡＤＣに代えて、ＤＣ／ＳＦＱ変換器ＤＳＣを備えている。

＜アドレス情報生成回路２０の詳細な構成＞
以下にアドレス情報生成回路２０が備えるコンパレータＣＭＰ１～ＣＭＰｎ、バイナリエンコーダＢＥ、立ち上がりエッジ検出回路ＲＥＤ、パラレル／シリアル変換器ＰＳＣ、及び電圧ドライバＶＤ１の詳細な構成について説明する。

ｎ個のコンパレータＣＭＰ１～ＣＭＰｎのそれぞれは、ｎ本の第１伝送経路ＴＬ１１～ＴＬ１ｎに１対１で接続されている。例えば、コンパレータＣＭＰ１は、第１伝送経路ＴＬ１１を介して入力されたアナログ検出電流Ｉａ１をデジタル電流信号Ｉｄ１に変換する。他のコンパレータＣＭＰ２～ＣＭＰｎについても同様である。図４には、コンパレータＣＭＰ２によって、アナログ検出電流Ｉａ２がデジタル電流信号Ｉｄ２に変換出力された様子が示されている。このように、コンパレータＣＭＰ１～ＣＭＰｎは、アナログ／デジタル変換器の一態様である。

ここで、図５、図６を参照して、コンパレータＣＭＰ１～ＣＭＰｎの詳細な構成及び動作について説明する。図５は、コンパレータＣＭＰ１の構成を示す回路図である。図６は、ＣＭＰ１の動作を示すタイミングチャートである。他のコンパレータＣＭＰ２～ＣＭＰｎの構成及び動作もコンパレータＣＭＰ１と同様である。

図５に示すように、コンパレータＣＭＰ１は、マッチング抵抗Ｒｍ、電流源ＣＳ１、バッファ回路ＢＵＦを備えている。
マッチング抵抗Ｒｍの一端からアナログ検出電流Ｉａ１が入力される。マッチング抵抗Ｒｍの他端はバッファ回路ＢＵＦの入力端に接続されている。バッファ回路ＢＵＦの出力端からデジタル電流信号Ｉｄ１が出力される。バッファ回路ＢＵＦの入力端には、直流の閾値電流Ｉｔｈを生成する電流源ＣＳ１が接続されている。

図６に示すように、バッファ回路ＢＵＦは、詳細には後述する図７に示した交流励起電流（バイアス電流）Ｉｘに同期して、アナログ検出電流Ｉａ１をサンプリングする。そのため、交流励起電流Ｉｘの周波数がサンプリング周波数ｆｓｍｐとなり、サンプリング周期はその逆数（１／ｆｓｍｐ）となる。図６に示すように、アナログ検出電流Ｉａ１が閾値電流Ｉｔｈより大きい場合、「１」が出力され、アナログ検出電流Ｉａ１が閾値電流Ｉｔｈより小さい場合、「０」が出力される。このように、バッファ回路ＢＵＦは、交流の閾値電流Ｉｔｈに同期して、ＲＺ方式のデジタル電流信号を出力する。

ここで、本実施形態に係るバッファ回路ＢＵＦは、交流電流駆動型の超伝導論理回路から構成される。交流電流駆動型の超伝導論理回路としては、断熱型ＱＦＰ（ＡＱＦＰ：Adiabatic Quantum-Flux-Parametron）回路に代表されるＱＦＰ回路やＲＱＬ（Reciprocal Quantum Logic）回路等を用いてもよい。交流電流駆動型の超伝導論理回路は、ＳＦＱ回路などの直流電流駆動型の超伝導論理回路よりも低消費電力である点で優れている。

ここで、図７は、バッファ回路ＢＵＦを構成する交流電流駆動型の超伝導論理回路の一例である。図７に示したＡＱＦＰ回路は、インダクタＬ１、Ｌ２、Ｌｑ、出力インダクタＬｏｕｔ、ジョセフソン接合Ｊ１、Ｊ２、励磁インダクタＬｘ１、Ｌｘ２を備えている。このＡＱＦＰ回路は、ジョセフソン接合Ｊ１、インダクタＬ１、Ｌｑから構成される超伝導ループと、ジョセフソン接合Ｊ２、インダクタＬ２、Ｌｑから構成される超伝導ループと、を備えている。励磁インダクタＬｘ１、Ｌｘ２に交流励起電流Ｉｘを流し、励磁インダクタＬｘ１、Ｌｘ２と磁気結合されたインダクタＬ１、Ｌ２を介して２つの超伝導ループに励起磁束を印加する。

例えば、ジョセフソン接合Ｊ２がスイッチした場合を「０」、ジョセフソン接合Ｊ１がスイッチした場合を「１」と定義する。論理「０」の場合、インダクタＬｑに負の電流が流れ、論理「１」の場合、インダクタＬｑに正の電流が流れる。そして、このインダクタＬｑに流れる電流に応じて、インダクタＬｑと磁気結合された出力インダクタＬｏｕｔにも出力電流Ｉｏｕｔが流れ、出力される。

次に、図８、図９を参照して、バイナリエンコーダＢＥ、立ち上がりエッジ検出回路ＲＥＤの構成及び動作について説明する。図８は、バイナリエンコーダＢＥ、立ち上がりエッジ検出回路ＲＥＤの構成を示す回路図である。図９は、バイナリエンコーダＢＥ、立ち上がりエッジ検出回路ＲＥＤの動作を示すタイミングチャートである。図８、図９はｎ＝４の場合であって、図８にはフラグ信号Ｉｆｌｇを生成するＯＲゲートＯＲも示されている。

バイナリエンコーダＢＥ、立ち上がりエッジ検出回路ＲＥＤ、ＯＲゲートＯＲは、いずれもコンパレータＣＭＰ１～ＣＭＰｎと同様に、ＡＱＦＰ回路などの交流電流駆動型の超伝導論理回路から構成される。このような構成によって、アドレス情報生成回路２０の消費電力を低減することができる。

バイナリエンコーダＢＥは、ｎ＝４であるため、２つのＯＲゲートＯＲ１、ＯＲ２からなる。ＯＲゲートＯＲ１には、デジタル電流信号Ｉｄ２、Ｉｄ４が入力され、デジタル電流信号Ｉｂｅ１が出力される。ＯＲゲートＯＲ２には、デジタル電流信号Ｉｄ３、Ｉｄ４が入力され、デジタル電流信号Ｉｂｅ２が出力される。

そのため、図９の下から３段目に示すデジタル電流信号Ｉｂｅ１の値は、図９の上から２、４段目に示すデジタル電流信号Ｉｄ２、Ｉｄ４の値が「１」であるタイミングにおいて「１」となる。また、図９の下から２段目に示すデジタル電流信号Ｉｂｅ２の値は、図９の上から３、４段目に示すデジタル電流信号Ｉｄ３、Ｉｄ４の値が「１」となるタイミングにおいて「１」となる。図９において、バイナリエンコーダＢＥから出力されたデジタル電流信号Ｉｂｅ１、Ｉｂｅ２の値は、一部破線で描かれている。

ＯＲゲートＯＲは、図２を参照して説明した通り、いずれかのＳＳＰＤ素子において光子が検出されたことを示すフラグ信号Ｉｆｌｇを生成する。そのため、図８に示すように、ＯＲゲートＯＲには、全てのデジタル電流信号Ｉｄ１～Ｉｄ４が入力され、フラグ信号Ｉｆｌｇが出力される。そのため、図９の最下段に示すフラグ信号Ｉｆｌｇの値は、図９の上から１～４段目に示す全てのデジタル電流信号Ｉｄ１～Ｉｄ４の値が「１」となるタイミングにおいて「１」となる。図９において、ＯＲゲートＯＲから出力されたフラグ信号Ｉｆｌｇの値は、一部破線で描かれている。

図８に示すように、デジタル電流信号Ｉｂｅ１、Ｉｂｅ２、フラグ信号Ｉｆｌｇは、それぞれ立ち上がりエッジ検出回路ＲＥＤを通過する。エッジ検出回路ＲＥＤの回路構成は同じである。立ち上がりエッジ検出回路ＲＥＤは、ＡＮＤゲートＡＮＤ、遅延回路ＤＣを備えている。遅延回路ＤＣは入力信号を１サイクルだけ遅延させる。ＡＮＤゲートＡＮＤには、入力信号と遅延回路ＤＣの出力信号の反転信号とが入力される。

図９には、立ち上がりエッジ検出回路ＲＥＤを通過したデジタル電流信号Ｉｂｅ１、Ｉｂｅ２、フラグ信号Ｉｆｌｇが実線で示されている。図９に矢印で示すように、立ち上がりエッジ検出回路ＲＥＤを通過すると、立ち上がりエッジに位置する１サイクルのみが「１」に維持され、２サイクル目以降の値は「１」から「０」に切り換わる。

ここで、図２に示した第１の実施形態に係るアナログ／デジタル変換器ＡＤＣ１～ＡＤＣｎは、例えば図５に示したコンパレータＣＭＰ１～ＣＭＰｎの後段にそれぞれ図８に示した立ち上がりエッジ検出回路ＲＥＤを接続した回路構成を有する。第２の実施形態に係る光子検出装置では、図４、図８に示したように、立ち上がりエッジ検出回路ＲＥＤがバイナリエンコーダＢＥの後段に配置されている。そのため、第１の実施形態に係る光子検出装置に比べ、立ち上がりエッジ検出回路ＲＥＤの個数を削減することができ、回路規模を縮小することができる。
なお、立ち上がりエッジ検出回路ＲＥＤは省略することもできる。

次に、図１０、図１１を参照して、パラレル／シリアル変換器ＰＳＣの構成及び動作について説明する。図１０は、パラレル／シリアル変換器ＰＳＣの構成を示す回路図である。図１１は、パラレル／シリアル変換器ＰＳＣの動作を示すタイミングチャートである。図１０、図１１は、ｎ＝４の場合である。図１０に示すように、パラレル／シリアル変換器ＰＳＣは、４つのＱＦＰ／ＳＦＱ変換器ＱＳＣ１～ＱＳＣ４、３つのＤフリップフロップＤＦＦ１～ＤＦＦ３、インバータＩＮＶを備えている。

ＱＦＰ／ＳＦＱ変換器ＱＳＣ１～ＱＳＣ３は、それぞれＱＦＰ回路によるデジタル電流信号Ｉｂｅ１、Ｉｂｅ２、フラグ信号ＩｆｌｇをＳＦＱパルス信号であるデジタル電圧信号に変換する。ＱＦＰ／ＳＦＱ変換器ＱＳＣ４は、インバータＩＮＶを介して入力されたフラグ信号Ｉｆｌｇの反転信号をＳＦＱパルス信号であるデジタル電圧信号に変換する。

ここで、インバータＩＮＶ及びＱＦＰ／ＳＦＱ変換器ＱＳＣ１～ＱＳＣ４の入力側は、交流電流駆動型の超伝導論理回路であるＱＦＰ回路から構成される。本実施形態では、ＡＱＦＰ回路から構成されている。一方、ＱＦＰ／ＳＦＱ変換器ＱＳＣ１～ＱＳＣ４の出力側は、直流電流駆動型の超伝導論理回路であるＳＦＱ回路から構成される。本実施形態では、ＲＳＦＱ回路から構成されている。

ＤフリップフロップＤＦＦ１～ＤＦＦ３は、パラレル／シリアル変換用のシフトレジスタを構成している。図１０に示すように、フラグ信号Ｉｆｌｇ、デジタル電流信号Ｉｂｅ１、Ｉｂｅ２は、それぞれＱＦＰ／ＳＦＱ変換器ＱＳＣ１～ＱＳＣ３によってデジタル電圧信号に変換され、ＤフリップフロップＤＦＦ１～ＤＦＦ３にデータとして入力される。フラグ信号Ｉｆｌｇの反転信号は、ＱＦＰ／ＳＦＱ変換器ＱＳＣ４によってデジタル電圧信号に変換され、ＤフリップフロップＤＦＦ１～ＤＦＦ３にクロックとして入力される。ＤフリップフロップＤＦＦ１～ＤＦＦ３は、直流電流駆動型の超伝導論理回路であるＳＦＱ回路から構成される。本実施形態では、ＲＳＦＱ回路から構成されている。

そして、ＤフリップフロップＤＦＦ１～ＤＦＦ３に入力されたデータは、その順にデジタル電圧信号Ｖｐｓｃとして出力される。そのため、図１１に示すように、例えばフラグ信号Ｉｆｌｇの値が「１」、デジタル電流信号Ｉｂｅ１の値が「０」、デジタル電流信号Ｉｂｅ２の値が「０」であれば、デジタル電圧信号Ｖｐｓｃとして「１００」が出力される。図１１に示すように、その他の場合も同様である。
なお、パラレル／シリアル変換器ＰＳＣをＱＦＰ回路のみから構成することもできる。その場合、ＱＦＰ／ＳＦＱ変換器ＱＳＣ１～ＱＳＣ４は不要となる。

次に、図１２、図１３を参照して、電圧ドライバＶＤ１の構成及び動作について説明する。図１２は、電圧ドライバＶＤ１の構成を示す回路図である。図１３は、電圧ドライバＶＤ１の動作を示すタイミングチャートである。図１２に示すように、電圧ドライバＶＤ１、ＶＤ２は同一の構成を有し、電圧ドライバＶＤ２の場合の入出力信号についても括弧内に示されている。しかしながら、ここでは電圧ドライバＶＤ１について説明する。

図１２に示すように、電圧ドライバＶＤ１は、ｋ（ｋは自然数）対の直流ＳＱＵＩＤ素子ＳＱ１１、ＳＱ２１～ＳＱ１ｋ、ＳＱ２ｋを備えている。すなわち、電圧ドライバＶＤ１、ＶＤ２は、直流電流駆動型の超伝導論理回路であるＳＦＱ回路から構成される。ＳＱＵＩＤ素子ＳＱ１１、ＳＱ２１は、いずれも一対のジョセフソン接合の間にインダクタを有しており、互いに磁気結合されている。他のＳＱＵＩＤ素子ＳＱ１２、ＳＱ２２等についても同様である。

図１２に示すように、ｋ個のＳＱＵＩＤ素子ＳＱ１１～ＳＱ１ｋは直列に接続されている。ＳＱＵＩＤ素子ＳＱ１１の一端からアドレス情報信号Ｖａｄｄが出力され、ＳＱＵＩＤ素子ＳＱ１１の他端はＳＱＵＩＤ素子ＳＱ１２の一端に接続されている。同様に、他のＳＱＵＩＤ素子も接続され、最後のＳＱＵＩＤ素子ＳＱ１ｋの一端は接地されている。

他方、ｋ個のＳＱＵＩＤ素子ＳＱ２１～ＳＱ２ｋの一端はいずれも接地されており、他端はそれぞれｋ個のＳＱＵＩＤ素子ＳＱ１１～ＳＱ１ｋと磁気結合されている。また、ＳＱＵＩＤ素子ＳＱ２１～ＳＱ２ｋでは、一方のジョセフソン接合とインダクタとの間のノードにデジタル電圧信号Ｖｐｓｃが入力され、他方のジョセフソン接合とインダクタとの間のノードにリセット信号Ｖｒｓｔ１が入力される。

デジタル電圧信号Ｖｐｓｃの値が一旦「１」になると、デジタル電圧信号Ｖｐｓｃの値が「０」に切り換わっても、ＳＱＵＩＤ素子ＳＱ２１に磁束が保持される。そのため、ＳＱＵＩＤ素子ＳＱ２１と磁気結合されたＳＱＵＩＤ素子ＳＱ１１によって電圧に変換されたアドレス情報信号Ｖａｄｄの値は「１」に保持される。ここで、リセット信号Ｖｒｓｔ１の値が「１」になると、逆方向の磁束によってＳＱＵＩＤ素子ＳＱ２１に保持されていた磁束が打ち消される。そのため、アドレス情報信号Ｖａｄｄの値は「０」に切り換わる。

他のＳＱＵＩＤ素子ＳＱ１２、ＳＱ２２やＳＱＵＩＤ素子ＳＱ１ｋ、ＳＱ２ｋ等についても同様である。ここで、ｋの値を大きくしてＳＱＵＩＤ素子対の数を増やす程、アドレス情報信号Ｖａｄｄを増幅することができる。

図１３には、電圧ドライバＶＤ１の入力信号であるデジタル電圧信号Ｖｐｓｃ、リセット信号Ｖｒｓｔ１、出力信号であるアドレス情報信号Ｖａｄｄが示されている。ここで、リセット信号Ｖｒｓｔ１は、デジタル電圧信号Ｖｐｓｃの反転信号などから生成することができる。なお、電圧ドライバＶＤ１もＱＦＰ回路のみから構成することもできる。また、当然のことながら、図１３に示した信号は一例であって、様々なパターンがあり得る。

＜時間情報生成回路３０の詳細な構成＞
以下に時間情報生成回路３０が備えるＤＣ／ＳＦＱ変換器ＤＳＣ及び電圧ドライバＶＤ２の詳細な回路構成について説明する。ここで、電圧ドライバＶＤ２は、上述の電圧ドライバＶＤ１と同一の構成を有する。

図４に示したＤＣ／ＳＦＱ変換器ＤＳＣは、図２に示したアナログ／デジタル変換器ＡＤＣの一態様である。ＤＣ／ＳＦＱ変換器ＤＳＣは、アナログ電流信号ＩｓｑをＳＦＱパルス信号であるデジタル電圧信号Ｖｓｆｑに変換するＳＦＱ回路である。
なお、ＳＦＱパルス信号であるデジタル電圧信号Ｖｓｆｑは連続したパルス信号となる場合もあるが、その場合、例えば先頭のパルス信号のみが使用されるため、図４では１つのパルス信号として模式的に描かれている。

本実施形態に係る時間情報生成回路３０すなわちＤＣ／ＳＦＱ変換器ＤＳＣ及び電圧ドライバＶＤ２は、直流電流駆動型の超伝導論理回路であるＳＦＱ回路から構成される。直流電流駆動型の超伝導論理回路は、ＱＦＰ回路などの交流電流駆動型の超伝導論理回路よりも時間分解能に優れており、時間情報生成回路３０に好適である。直流電流駆動型のＳＦＱ回路としては、通常の高速ＳＦＱ（ＲＳＦＱ：Rapid Single Flux Quantum）回路の他、より低消費電力であるEnergy-efficient ＲＳＦＱ回路などを用いてもよい。

まず、図１４、図１５を参照して、ＤＣ／ＳＦＱ変換器ＤＳＣの構成及び動作について説明する。図１４は、ＤＣ／ＳＦＱ変換器ＤＳＣの構成を示す回路図である。図１５は、ＤＣ／ＳＦＱ変換器ＤＳＣの動作を示すタイミングチャートである。

図１４に示すように、ＤＣ／ＳＦＱ変換器ＤＳＣは、６個のインダクタＬ１１～Ｌ１６、３個のジョセフソン接合Ｊ１１～Ｊ１３、電流源ＣＳ１１を備えたＲＳＦＱ回路である。
直列に接続されたインダクタＬ１１～Ｌ１４のインダクタＬ１１の一端からアナログ電流信号Ｉｓｑが入力される。インダクタＬ１１の他端とインダクタＬ１２の一端との接続ノードには、インダクタＬ１５を介して電流源ＣＳ１１からバイアス電流が供給されている。

インダクタＬ１２の他端とインダクタＬ１３の一端との接続ノードには、一端が接地されたジョセフソン接合Ｊ１１の他端が接続されている。同様に、インダクタＬ１３の他端とインダクタＬ１４の一端との接続ノードには、一端が接地されたジョセフソン接合Ｊ１２の他端が接続されている。すなわち、インダクタＬ１３とジョセフソン接合Ｊ１１、Ｊ１２とから超伝導ループが構成されている。

アナログ電流信号Ｉｓｑが入力されると、ジョセフソン接合Ｊ１１がスイッチし、上述の超伝導ループに磁束量子Φ０が保持される。それに伴い、図１４に破線矢印で示すように周回電流が発生する。周回電流が、臨界電流値を超えると、ジョセフソン接合Ｊ１２がスイッチし、図１４に示すように、磁束量子Φ０がジョセフソン接合Ｊ１２を介して図面右側に移動する。この際、ジョセフソン接合Ｊ１２の両端に、図１４に示すように、パルス状の電圧信号が発生し、インダクタＬ１４の他端からデジタル電圧信号Ｖｓｆｑとして出力される。

なお、インダクタＬ１５と電流源ＣＳ１１との間のノードには、インダクタＬ１６の一端が接続されている。インダクタＬ１６の他端には、一端が接地されたジョセフソン接合Ｊ１３の他端が接続されている。

図１５には、ＤＣ／ＳＦＱ変換器ＤＳＣの入力信号であるアナログ電流信号Ｉｓｑ、出力信号であるデジタル電圧信号Ｖｓｆｑが示されている。図１５に示すように、アナログ電流信号Ｉｓｑの立ち上がりと同時に、デジタル電圧信号Ｖｓｆｑとしてパルス電圧が発生する。

次に、上述の図１２を参照して、電圧ドライバＶＤ２の構成及び動作について説明する。図１２に示すように、電圧ドライバＶＤ１、ＶＤ２は同一の構成を有し、電圧ドライバＶＤ２の場合の入出力信号についても括弧内に示されている。ここでは電圧ドライバＶＤ２について説明する。

図１２に示すように、電圧ドライバＶＤ２の場合、ＳＱＵＩＤ素子ＳＱ２１～ＳＱ２ｋにおいて、一方のジョセフソン接合とインダクタとの間のノードにデジタル電圧信号Ｖｓｆｑが入力され、他方のジョセフソン接合とインダクタとの間のノードにリセット信号Ｖｒｓｔ２が入力される。そして、ＳＱＵＩＤ素子ＳＱ１１の一端から時間情報信号Ｖｔｍｐが出力される。

ここで、図４に示すように、リセット信号Ｖｒｓｔ２は、例えば、立ち下がりエッジ検出回路ＦＥＤを通過させたフラグ信号Ｉｆｌｇから生成する。
なお、立ち下がりエッジ検出回路ＦＥＤの出力信号はＱＦＰ回路によるデジタル電流信号である。そのため、電圧ドライバＶＤ２に入力するリセット信号Ｖｒｓｔ２を生成するにはＳＦＱパルス信号であるデジタル電圧信号に変換するＱＦＰ／ＳＦＱ変換器が必要だが、図４では省略されている。

（第３の実施形態）
＜光子検出装置の詳細構成＞
次に、図１６を参照して、第３の実施形態に係る光子検出装置の構成について説明する。図１６は、第３の実施形態に係る光子検出装置の詳細構成を示すブロック図である。図１６に示すように、第３の実施形態に係る光子検出装置では、ＳＳＰＤアレイ１０において、１６個のＳＳＰＤ素子ＳＳが４行×４列でマトリクス状に配置されている。なお、図１６では、図２に示した冷凍機は省略されている。

図１６に示すように、第３の実施形態に係る光子検出装置は、図２に示した第１の実施形態に係る光子検出装置に対し、第３伝送経路ＴＬ３１～ＴＬ３４がさらに設けられている。また、アドレス情報生成回路２０が、４個のアナログ／デジタル変換器ＡＤＣ３１～ＡＤＣ３４、バイナリエンコーダＢＥ３０をさらに備えている。

ここで、図１６ではＳＳＰＤアレイ１０の詳細が図示されている。ＳＳＰＤアレイ１０は、１６個のＳＳＰＤ素子ＳＳ及び抵抗素子Ｒｓ、４つの電流源ＣＳ３１～ＣＳ３４、４つのインダクタＬ３１～Ｌ３４を備えている。図１６に示すように、各ＳＳＰＤ素子ＳＳの一端は、第１伝送経路ＴＬ１１～ＴＬ１４のいずれかに接続されている。各ＳＳＰＤ素子ＳＳの他端は、抵抗素子Ｒｓを介して第３伝送経路ＴＬ３１～ＴＬ３４のいずれかに接続されている。

一端が接地された４つの電流源ＣＳ３１～ＣＳ３４の他端は、それぞれ第１伝送経路ＴＬ１１～ＴＬ１４に接続されている。例えば、第１伝送経路ＴＬ１１に接続された４つのＳＳＰＤ素子ＳＳに、電流源ＣＳ３１からバイアス電流が供給される。
一端が接地された４つのインダクタＬ３１～Ｌ３４の他端は、それぞれ第３伝送経路ＴＬ３１～ＴＬ３４に接続されている。

図１６では、４本の第１伝送経路ＴＬ１１～ＴＬ１４が、ＳＳＰＤ素子ＳＳの列に対応して設けられている。すなわち、第１伝送経路ＴＬ１１～ＴＬ１４は、それぞれ図面縦方向に並べられた４個のＳＳＰＤ素子ＳＳに共通に接続されている。例えば、第１伝送経路ＴＬ１２に接続された４個のＳＳＰＤ素子ＳＳのいずれかに光子が入射すると、アナログ検出電流Ｉａ２が出力される。

さらに、第３の実施形態に係る光子検出装置では、４本の第３伝送経路ＴＬ３１～ＴＬ３４がＳＳＰＤ素子の行に対応して設けられている。すなわち、第３伝送経路ＴＬ３１～ＴＬ３４は、それぞれ図面横方向に並べられた４個のＳＳＰＤ素子に共通に接続されている。例えば、第３伝送経路ＴＬ３２に接続された４個のＳＳＰＤ素子のいずれかに光子が入射すると、アナログ検出電流Ｉａ３２が出力される。

ここで、斜線を付したＳＳＰＤ素子ＳＳに着目する。
このＳＳＰＤ素子ＳＳは、第１伝送経路ＴＬ１２を介してアナログ／デジタル変換器ＡＤＣ２に接続されると共に、第３伝送経路ＴＬ３２を介してアナログ／デジタル変換器ＡＤＣ３２に接続されている。通常、電流源ＣＳ３２から供給されたバイアス電流は、図１６において破線矢印で示したように、第１伝送経路ＴＬ１２、ＳＳＰＤ素子ＳＳ、抵抗素子Ｒｓ、第３伝送経路ＴＬ３２を介して、インダクタＬ３２を流れる。ここで、アナログ／デジタル変換器ＡＤＣ２及びＡＤＣ３２は入力にマッチング抵抗（不図示）を有する。そのため、バイアス電流は、アナログ／デジタル変換器ＡＤＣ２にはほとんど流れない。また、バイアス電流は、アナログ／デジタル変換器ＡＤＣ３２には流れず、インダクタＬ３２に流れる。

他方、斜線を付したＳＳＰＤ素子ＳＳに光子が入射すると、ＳＳＰＤ素子ＳＳに一時的に抵抗が発生し、第１伝送経路ＴＬ１２を介してアナログ／デジタル変換器ＡＤＣ２にバイアス電流が流れるため、正のアナログ検出電流Ｉａ２が発生する。同時に、インダクタＬ３２に流れるバイアス電流が減るため、第３伝送経路ＴＬ３２を介してアナログ／デジタル変換器ＡＤＣ３２からインダクタＬ３２に電流が流れ込み、負のアナログ検出電流Ｉａ３２が発生する。

このように、あるＳＳＰＤ素子ＳＳに光子が入射すると、そのＳＳＰＤ素子ＳＳが接続された第１伝送経路に正のアナログ検出電流が発生すると共に第３伝送経路に負のアナログ検出電流が発生する。そのため、光子が入射したＳＳＰＤ素子ＳＳのアドレスを特定することができる。

４個のアナログ／デジタル変換器ＡＤＣ３１～ＡＤＣ３４のそれぞれは、４本の第３伝送経路ＴＬ３１～ＴＬ３４に１対１で接続されている。アナログ／デジタル変換器ＡＤＣ３１～ＡＤＣ３４は、それぞれ第３伝送経路ＴＬ３１～ＴＬ３４を介して入力されたアナログ検出電流Ｉａ３１～Ｉａ３４をデジタル電流信号Ｉｄ３１～Ｉｄ３４に変換する。図１６には、アナログ／デジタル変換器ＡＤＣ３２によって、アナログ検出電流Ｉａ３２がデジタル電流信号Ｉｄ３２に変換出力された様子が示されている。
なお、アナログ／デジタル変換器ＡＤＣ３１～ＡＤＣ３４の出力信号は、デジタル電流信号に限定されず、デジタル電圧信号であってもよい。

バイナリエンコーダＢＥ３０は、アナログ／デジタル変換器ＡＤＣ３１～ＡＤＣ３４から出力されたデジタル電流信号Ｉｄ３１～Ｉｄ３４をエンコードする。バイナリエンコーダＢＥ３０の出力には２本の伝送経路が設けられており、各伝送経路からデジタル電流信号Ｉｂｅ３１～Ｉｂｅ３２が出力される。
なお、バイナリエンコーダＢＥ３０の出力信号もデジタル電流信号に限定されず、デジタル電圧信号であってもよい。

パラレル／シリアル変換器ＰＳＣは、入力されたデジタル電流信号Ｉｂｅ１～Ｉｂｅ２、Ｉｂｅ３１～Ｉｂｅ３２、及びフラグ信号Ｉｆｌｇからなるパラレル信号をシリアル信号に変換する。そのため、パラレル／シリアル変換器ＰＳＣの出力には１本の伝送経路が設けられており、当該伝送経路からデジタル電圧信号Ｖｐｓｃが出力される。
なお、パラレル／シリアル変換器ＰＳＣの出力信号もデジタル電圧信号に限定されず、デジタル電流信号であってもよい。

第１の実施形態と同様に、電圧ドライバＶＤ１は、デジタル電圧信号Ｖｐｓｃを増幅し、アドレス情報信号Ｖａｄｄを出力する。アドレス情報信号Ｖａｄｄは、アドレス情報生成回路２０の出力信号であって、冷凍機外に取り出される。
なお、アドレス情報信号を電流信号としてもよい。また、電圧ドライバＶＤ１に代えて、電流ドライバを設けてもよい。
その他の構成は、第１の実施形態と同様であるため、説明を省略する。

（第４の実施形態）
＜光子検出装置の構成＞
まず、図１７を参照して、第４の実施形態に係る光子検出装置の構成について説明する。図１７は、第４の実施形態に係る光子検出装置の構成を示すブロック図である。図１７に示すように、第４の実施形態に係る光子検出装置は、いずれも超伝導材料から構成されたＳＳＰＤアレイ１０、ｎ（ｎは２以上の自然数）本の第１伝送経路ＴＬ１１～ＴＬ１ｎ、１本の第２伝送経路ＴＬ２、ｎ個の磁気結合素子ＭＣ１～ＭＣｎ、及びｎ個の遅延回路ＤＣ１～ＤＣｎを備えている。また、図１７に示すように、超伝導状態を維持するために冷凍機に格納されている。

ＳＳＰＤアレイ１０は、例えばマトリクス状に配置された複数のＳＳＰＤ素子を備えている。各ＳＳＰＤ素子は、メアンダ状の超伝導ナノワイヤを有している。超伝導ナノワイヤに１つの光子が入射すると、その部位が一時的に超伝導状態から常伝導状態に移行し、ＳＳＰＤ素子からパルス状の検出電流が出力される。
なお、ＳＳＰＤ素子に限らず、ＴＥＳ素子やその他の超伝導光子検出素子を用いてもよい。

図１７の例では、複数のＳＳＰＤ素子は、それぞれ第１伝送経路ＴＬ１１～ＴＬ１ｎに接続されている。図１７には、第１伝送経路ＴＬ１２が接続されたＳＳＰＤ素子からパルス状の検出電流Ｉ２が出力された様子が示されている。光子検出装置がイメージセンサであれば、１つのＳＳＰＤ素子が１画素（ピクセル）に該当する。
なお、ＳＳＰＤアレイ１０を構成する複数のＳＳＰＤ素子は、それぞれ第１伝送経路に接続されているが、１対１で接続されている必要はない。

図１７に示すように、ＳＳＰＤアレイ１０から延設された第１伝送経路ＴＬ１１～ＴＬ１ｎの先端は、それぞれ抵抗Ｒ１～Ｒｎを介して接地されている。第２伝送経路ＴＬ２は、ｎ本の第１伝送経路ＴＬ１１～ＴＬ１ｎの全てと磁気結合素子ＭＣ１～ＭＣｎを介して磁気結合されている。

ここで、第２伝送経路ＴＬ２の両端は、それぞれ冷凍機外まで延設されている。そして、第２伝送経路ＴＬ２には、冷凍機外に設けられた電流源ＣＳからバイアス電流Ｉｂが供給されている。第２伝送経路ＴＬ２の両端には、直流電流であるバイアス電流Ｉｂを遮断するためのコンデンサＣ１、Ｃ２が設けられている。

より詳細には、図１７に示すように、バイアス電流Ｉｂの上流側に設けられたコンデンサＣ１の一端は、電流源ＣＳに接続されている。そして、終端抵抗Ｒｔ１の一端に接続されたコンデンサＣ１の他端からパルス電圧（第１のパルス信号）Ｖｏｕｔｐが出力される。終端抵抗Ｒｔ１の他端は接地されている。

他方、図１７に示すように、バイアス電流Ｉｂの下流側に設けられたコンデンサＣ２の一端は、インダクタＬの一端に接続されている。そして、終端抵抗Ｒｔ２の一端に接続されたコンデンサＣ２の他端からパルス電圧（第２のパルス信号）Ｖｏｕｔｎが出力される。ここで、終端抵抗Ｒｔ２の他端は接地されている。インダクタＬの他端は接地されており、第２伝送経路ＴＬ２を介してバイアス電流ＩｂがインダクタＬを流れる。

図１７に示すように、第２伝送経路ＴＬ２上には遅延回路ＤＣ１～ＤＣｎが設けられている。そのうち遅延回路ＤＣ１～ＤＣ（ｎ－１）は、それぞれ隣接する第１伝送経路ＴＬ１１～ＴＬ１ｎの間に設けられている。例えば、遅延回路ＤＣ１は、第２伝送経路ＴＬ２上において、隣接する第１伝送経路ＴＬ１１、ＴＬ１２の間に設けられている。より詳細には、遅延回路ＤＣ１は、第１伝送経路ＴＬ１１と磁気結合された磁気結合素子ＭＣ１と、第１伝送経路ＴＬ１２と磁気結合された磁気結合素子ＭＣ２との間に設けられている。

同様に、遅延回路ＤＣ２は、第２伝送経路ＴＬ２上において、隣接する第１伝送経路ＴＬ１２、ＴＬ１３（不図示）の間に設けられている。より詳細には、遅延回路ＤＣ２は、第１伝送経路ＴＬ１２と磁気結合された磁気結合素子ＭＣ２と、第１伝送経路ＴＬ１３と磁気結合された磁気結合素子ＭＣ３（不図示）との間に設けられている。
図示しない遅延回路ＤＣ３～ＤＣ（ｎ－１）についても同様である。

なお、第２伝送経路ＴＬ２は、複数本であってもよい。例えば、ｎが大きい場合、第２伝送経路ＴＬ２を２本とし、一方の第２伝送経路ＴＬ２を第１伝送経路ＴＬ１１～ＴＬ１（ｋ－１）の全てと磁気結合し、他方の第２伝送経路ＴＬ２を第１伝送経路ＴＬ１ｋ～ＴＬ１ｎの全てと磁気結合してもよい（ここで、ｋは２＜ｋ＜ｎの自然数）。

他方、図１７に示すように、遅延回路ＤＣｎは、隣接する第１伝送経路の間には設けられていない。遅延回路ＤＣｎの一端は、磁気結合素子ＭＣｎの一端に接続され、遅延回路ＤＣｎの他端は、インダクタＬの一端及びコンデンサＣ２の一端に接続されている。

このように、第２伝送経路ＴＬ２上において、磁気結合素子ＭＣ１～ＭＣｎと遅延回路ＤＣ１～ＤＣｎとが交互に直列に接続されている。そして、バイアス電流Ｉｂは、磁気結合素子ＭＣ１～ＭＣｎ及び遅延回路ＤＣ１～ＤＣｎを流れる。

＜光子検出装置の動作＞
例えば、図１７に示すように、第１伝送経路ＴＬ１２が接続されたＳＳＰＤ素子からパルス状の検出電流Ｉ２が出力されると、磁気結合素子ＭＣ２の両端に一時的に電位差が生じる。その結果、第２伝送経路ＴＬ２の一端から正のパルス電圧Ｖｏｕｔｐが出力されると共に、第２伝送経路ＴＬ２の他端から負のパルス電圧Ｖｏｕｔｎが出力される。

検出電流Ｉ２の発生時刻をｔ０とすると、正のパルス電圧Ｖｏｕｔｐの出力時刻ｔｐは、時刻ｔ０から遅延回路ＤＣ１による遅延時間だけ遅れる。すなわち、正のパルス電圧Ｖｏｕｔｐの出力時刻ｔｐの時刻ｔ０からの遅延時間（ｔｐ－ｔ０）は、遅延回路ＤＣ１による遅延時間に等しくなる。他方、負のパルス電圧Ｖｏｕｔｎの出力時刻ｔｎは、時刻ｔ０から遅延回路ＤＣ２～ＤＣｎによる遅延時間だけ遅れる。すなわち、負のパルス電圧Ｖｏｕｔｎの出力時刻ｔｎの時刻ｔ０からの遅延時間（ｔｎ－ｔ０）は、遅延回路ＤＣ２～ＤＣｎによる遅延時間に等しくなる。

比較のために、時刻ｔ０に第１伝送経路ＴＬ１ｎにおいて検出電流Ｉｎが発生した場合を考える。この場合、正のパルス電圧Ｖｏｕｔｐの出力時刻ｔｐの時刻ｔ０からの遅延時間（ｔｐ－ｔ０）は、遅延回路ＤＣ１～ＤＣ（ｎ－１）による遅延時間に等しくなる。他方、負のパルス電圧Ｖｏｕｔｎの出力時刻ｔｎの時刻ｔ０からの遅延時間（ｔｎ－ｔ０）は、遅延回路ＤＣｎによる遅延時間に等しくなる。

このように、正のパルス電圧Ｖｏｕｔｐの遅延時間（ｔｐ－ｔ０）と、負のパルス電圧Ｖｏｕｔｎの遅延時間（ｔｎ－ｔ０）との差（ｔｐ－ｔ０）－（ｔｎ－ｔ０）は、第１伝送経路ＴＬ１１～ＴＬ１ｎのいずれにおいて検出電流が発生したのかによって異なる。この遅延時間の差（ｔｐ－ｔ０）－（ｔｎ－ｔ０）は、出力時刻ｔｐ、ｔｎの差（ｔｐ－ｔｎ）に等しい。従って、出力時刻ｔｐ、ｔｎの差（ｔｐ－ｔｎ）に基づいて、第１伝送経路ＴＬ１１～ＴＬ１ｎのいずれにおいて検出電流が発生したのかを知ることができる。その結果、検出電流を出力したＳＳＰＤ素子を特定できる。

他方、正のパルス電圧Ｖｏｕｔｐの遅延時間（ｔｐ－ｔ０）と、負のパルス電圧Ｖｏｕｔｎの遅延時間（ｔｎ－ｔ０）との和（ｔｐ＋ｔｎ－２×ｔ０）は、常に全ての遅延回路ＤＣ１～ＤＣｎによる遅延時間の合計に等しくなる。すなわち、この遅延時間の和（ｔｐ＋ｔｎ－２×ｔ０）は、第１伝送経路ＴＬ１１～ＴＬ１ｎのいずれにおいて検出電流が発生しても一定となる。従って、出力時刻ｔｐ、ｔｎの和（ｔｐ＋ｔｎ）に基づいて、検出電流の発生時刻ｔ０を特定できる。

＜効果の説明＞
本実施形態に係る光子検出装置では、１本の第２伝送経路ＴＬ２が、ｎ本の第１伝送経路ＴＬ１１～ＴＬ１ｎの全てと磁気結合素子ＭＣ１～ＭＣｎを介して磁気結合されている。そのため、第１伝送経路ＴＬ１１～ＴＬ１ｎでの検出電流の発生に伴い、第２伝送経路ＴＬ２の一端からパルス電圧Ｖｏｕｔｐが、第２伝送経路ＴＬ２の他端からパルス電圧Ｖｏｕｔｎが出力される。ここで、第２伝送経路上ＴＬ２における隣接する第１伝送経路の間に、それぞれ遅延回路が設けられている。

そのため、上述の通り、パルス電圧Ｖｏｕｔｐ、Ｖｏｕｔｎの出力時刻ｔｐ、ｔｎの差に基づいて、検出電流を出力したＳＳＰＤ素子を特定できる。また、パルス電圧Ｖｏｕｔｐ、Ｖｏｕｔｎの出力時刻ｔｐ、ｔｎの和に基づいて、検出電流の発生時刻ｔ０を特定できる。

このように、本実施形態に係る光子検出装置は、極めてシンプルな回路構成で、検出電流が発生した位置及び時刻を特定できる。その結果、従来の光子検出装置に比べ、回路規模及び消費電力を大幅に削減できる。

＜光子検出装置の詳細構成＞
次に、図１８を参照して、第４の実施形態に係る光子検出装置の詳細構成について説明する。図１８は、図１７に示した第４の実施形態に係る光子検出装置の詳細構成を示すブロック図である。図１８では、簡易な例として、ＳＳＰＤアレイ１０を構成するｎ個のＳＳＰＤ素子が１列に並べて設けられており、ｎ本の第１伝送経路ＴＬ１１～ＴＬ１ｎに１対１で接続されている。第４の実施形態に係る光子検出装置は、超伝導回路から構成されているため、バイアス電流を印加した状態での待機電力はゼロであり、低消費電力である。

図１８に示すように、第２伝送経路ＴＬ２は、ｎ本の第１伝送経路ＴＬ１１～ＴＬ１ｎの全てとＳＱＵＩＤ素子ＳＱ１～ＳＱｎを介して磁気結合されている。ＳＱＵＩＤ素子ＳＱ１～ＳＱｎは図１７に示した磁気結合素子ＭＣ１～ＭＣｎの一態様である。

ここで、第２伝送経路ＴＬ２の両端は、それぞれ冷凍機外まで延設されている。光子検出信号を伝送する伝送線路として、ｎ本の第１伝送経路ＴＬ１１～ＴＬ１ｎを冷凍機から延出するのではなく、第２伝送経路ＴＬ２の両端のみを冷凍機から延出しているため、冷凍機内の温度上昇を抑制できる。

そして、第２伝送経路ＴＬ２には、冷凍機外に設けられた電流源ＣＳからバイアス電流Ｉｂが供給されている。第２伝送経路ＴＬ２の両端には、直流電流であるバイアス電流Ｉｂを遮断するためのコンデンサＣ１、Ｃ２が設けられている。

より詳細には、図１８に示すように、バイアス電流Ｉｂの上流側に設けられたコンデンサＣ１の一端は、電流源ＣＳに接続されている。そして、終端抵抗Ｒｔ１の一端に接続されたコンデンサＣ１の他端からパルス電圧Ｖｏｕｔｐが出力される。ここで、終端抵抗Ｒｔ１の他端は接地されている。すなわち、パルス電圧Ｖｏｕｔｐは、終端抵抗Ｒｔ１の端子間電圧である。終端抵抗Ｒｔ１は、例えば測定器の内部インピーダンスである。

他方、図１８に示すように、バイアス電流Ｉｂの下流側に設けられたコンデンサＣ２の一端は、インダクタＬの一端に接続されている。そして、終端抵抗Ｒｔ２の一端に接続されたコンデンサＣ２の他端からパルス電圧Ｖｏｕｔｎが出力される。ここで、終端抵抗Ｒｔ２の他端は接地されている。すなわち、パルス電圧Ｖｏｕｔｎは、終端抵抗Ｒｔ２の端子間電圧である。終端抵抗Ｒｔ２は、例えば測定器の内部インピーダンスである。インダクタＬの他端は接地されており、第２伝送経路ＴＬ２を介してバイアス電流ＩｂがインダクタＬに流れる。
なお、図示されたパルス電圧Ｖｏｕｔｐ及びパルス電圧Ｖｏｕｔｎが出力される第２伝送経路ＴＬ２の両端部の回路構成はあくまでも一例であり、何ら限定されない。

冷凍機内の第２伝送経路ＴＬ２上には、ＳＱＵＩＤ素子ＳＱ１～ＳＱｎと遅延回路ＤＣ１～ＤＣｎとが交互に直列に接続されており、ＳＱＵＩＤ素子ＳＱ１～ＳＱｎ及び遅延回路ＤＣ１～ＤＣｎにバイアス電流Ｉｂが流れる。そのため、ｎの値によらずバイアス電流Ｉｂを一定にできる。

バイアス電流Ｉｂの最上流側に設けられたＳＱＵＩＤ素子ＳＱ１の一端は、電流源ＣＳに接続されると共にコンデンサＣ１の一端に接続されている。ＳＱＵＩＤ素子ＳＱ１の他端は、遅延回路ＤＣ１の一端に接続され、遅延回路ＤＣ１の他端は、ＳＱＵＩＤ素子ＳＱ２の一端に接続されている。同様に、ＳＱＵＩＤ素子ＳＱ２の他端は、遅延回路ＤＣ２の一端に接続され、遅延回路ＤＣ２の他端は、ＳＱＵＩＤ素子ＳＱ３（不図示）の一端に接続されている。
図示しないＳＱＵＩＤ素子ＳＱ３～ＳＱＵＩＤ素子ＳＱ（ｎ－１）についても同様である。

そして、バイアス電流Ｉｂの最下流側に設けられたＳＱＵＩＤ素子ＳＱｎの一端には、遅延回路ＤＣ（ｎ－１）（不図示）が接続され、ＳＱＵＩＤ素子ＳＱｎの他端には、遅延回路ＤＣｎの一端が接続されている。遅延回路ＤＣｎの他端は、インダクタＬの一端及びコンデンサＣ２の一端に接続されている。

図１８に示すように、ＳＱＵＩＤ素子ＳＱ１～ＳＱｎのそれぞれには、一対のジョセフソン接合間にインダクタが設けられている。このＳＱＵＩＤ素子ＳＱ１～ＳＱｎのそれぞれに設けられたインダクタと、第１伝送経路ＴＬ１１～ＴＬ１ｎのそれぞれに設けられたインダクタとが、対向配置されて磁気結合している。すなわち、第２伝送経路ＴＬ２は、ｎ本の第１伝送経路ＴＬ１１～ＴＬ１ｎの全てとＳＱＵＩＤ素子ＳＱ１～ＳＱｎを介して磁気結合されている。

ＳＱＵＩＤ素子ＳＱ１～ＳＱｎのそれぞれは、図１８に示した寄生容量Ｃｐ１～Ｃｐｎを有している。ここで、寄生容量Ｃｐ１～ＣｐｎのキャパシタンスはいずれもＣｐとする。
遅延回路ＤＣ１は、ＳＱＵＩＤ素子ＳＱ１の寄生容量Ｃｐ１、インダクタＬ１、及び遅延線路ＤＬ１から構成されている。一端がコンデンサＣ１に接続されたＳＱＵＩＤ素子ＳＱ１の他端は、インダクタＬ１の一端に接続されると共に寄生容量Ｃｐ１を介して接地されている。インダクタＬ１の他端は、遅延線路ＤＬ１の一端に接続され、遅延線路ＤＬ１の他端は、ＳＱＵＩＤ素子ＳＱ２の一端に接続されている。

ここで、寄生容量Ｃｐ１及びインダクタＬ１（インダクタンスＬｍ）によるインピーダンス√（Ｌｍ／Ｃｐ）が、終端抵抗Ｒｔ１、Ｒｔ２の抵抗値と等しくなるようにインダクタンスＬｍが設定されている。例えば、終端抵抗Ｒｔ１、Ｒｔ２の抵抗値は、５０Ωである。また、遅延線路ＤＬ１は、遅延時間を大きくするために、例えば配線長を大きくした配線などである。遅延線路ＤＬ１のインピーダンスも、終端抵抗Ｒｔ１、Ｒｔ２の抵抗値と等しくなるように設定されている。遅延回路ＤＣ１による遅延時間は、寄生容量Ｃｐ１及びインダクタＬ１による遅延時間√（Ｌｍ・Ｃｐ）と遅延線路ＤＬ１による遅延時間との合計であり、調整可能である。

なお、第２伝送経路ＴＬ２上にインピーダンス整合回路等を設けた場合には、寄生容量Ｃｐ１及びインダクタＬ１（インダクタンスＬｍ）によるインピーダンス√（Ｌｍ／Ｃｐ）、遅延線路ＤＬ１のインピーダンスを終端抵抗Ｒｔ１、Ｒｔ２の抵抗値と等しくしなくてもよい。

同様に、遅延回路ＤＣ２は、ＳＱＵＩＤ素子ＳＱ２の寄生容量Ｃｐ２、インダクタＬ２、及び遅延線路ＤＬ２から構成されている。一端が遅延線路ＤＬ１に接続されたＳＱＵＩＤ素子ＳＱ２の他端は、インダクタＬ２の一端に接続されると共に寄生容量Ｃｐ２を介して接地されている。インダクタＬ２の他端は、遅延線路ＤＬ２の一端に接続され、遅延線路ＤＬ２の他端は、ＳＱＵＩＤ素子ＳＱ３の一端に接続されている。

ここで、寄生容量Ｃｐ１及びインダクタＬ１と同様に、寄生容量Ｃｐ２及びインダクタＬ２（インダクタンスＬｍ）によるインピーダンス√（Ｌｍ／Ｃｐ）と、遅延線路ＤＬ２のインピーダンスとは、いずれも終端抵抗Ｒｔ１、Ｒｔ２の抵抗値と等しい。遅延回路ＤＣ２による遅延時間は、寄生容量Ｃｐ２及びインダクタＬ２による遅延時間√（Ｌｍ・Ｃｐ）と遅延線路ＤＬ２による遅延時間との合計であり、調整可能である。

なお、第２伝送経路ＴＬ２上にインピーダンス整合回路等を設けた場合には、寄生容量Ｃｐ２及びインダクタＬ２（インダクタンスＬｍ）によるインピーダンス√（Ｌｍ／Ｃｐ）、遅延線路ＤＬ２のインピーダンスを終端抵抗Ｒｔ１、Ｒｔ２の抵抗値と等しくしなくてもよい。
図示しない遅延回路ＤＣ３～ＤＣ（ｎ－１）についても同様である。

遅延回路ＤＣｎは、ＳＱＵＩＤ素子ＳＱｎの寄生容量Ｃｐｎ、インダクタＬｎから構成され、遅延線路は備えていない。インダクタＬｎの一端は、一端が遅延線路ＤＬ（ｎ－１）（不図示）に接続されたＳＱＵＩＤ素子ＳＱｎの他端に接続されている。このＳＱＵＩＤ素子ＳＱｎの他端は、寄生容量Ｃｐｎを介して接地されている。インダクタＬｎの他端は、インダクタＬの一端及びコンデンサＣ２の一端に接続されている。
なお、遅延回路ＤＣｎが遅延線路を備えていてもよい。

ここで、寄生容量Ｃｐ１及びインダクタＬ１と同様に、寄生容量Ｃｐｎ及びインダクタＬｎ（インダクタンスＬｍ）によるインピーダンス√（Ｌｍ／Ｃｐ）は、終端抵抗Ｒｔ１、Ｒｔ２の抵抗値と等しい。遅延回路ＤＣｎによる遅延時間は、寄生容量Ｃｐｎ及びインダクタＬｎによる遅延時間√（Ｌｍ・Ｃｐ）である。

なお、第２伝送経路ＴＬ２上にインピーダンス整合回路等を設けた場合には、寄生容量Ｃｐｎ及びインダクタＬｎ（インダクタンスＬｍ）によるインピーダンス√（Ｌｍ／Ｃｐ）を終端抵抗Ｒｔ１、Ｒｔ２の抵抗値と等しくしなくてもよい。

＜光子検出装置の動作＞
例えば、図１８に示すように、第１伝送経路ＴＬ１２が接続されたＳＳＰＤ素子からパルス状の検出電流Ｉ２が出力されると、ＳＱＵＩＤ素子ＳＱ２の両端に一時的に電位差が生じる。その結果、第２伝送経路ＴＬ２の一端から正のパルス電圧Ｖｏｕｔｐが出力されると共に、第２伝送経路ＴＬ２の他端から負のパルス電圧Ｖｏｕｔｎが出力される。

検出電流Ｉ２の発生時刻をｔ０とすると、正のパルス電圧Ｖｏｕｔｐの出力時刻ｔｐは、時刻ｔ０から遅延回路ＤＣ１による遅延時間だけ遅れる。すなわち、正のパルス電圧Ｖｏｕｔｐの出力時刻ｔｐの時刻ｔ０からの遅延時間（ｔｐ－ｔ０）は、遅延回路ＤＣ１による遅延時間に等しくなる。他方、負のパルス電圧Ｖｏｕｔｎの出力時刻ｔｎは、時刻ｔ０から遅延回路ＤＣ２～ＤＣｎによる遅延時間だけ遅れる。すなわち、負のパルス電圧Ｖｏｕｔｎの出力時刻ｔｎの時刻ｔ０からの遅延時間（ｔｎ－ｔ０）は、遅延回路ＤＣ２～ＤＣｎによる遅延時間に等しくなる。

比較のために、時刻ｔ０に第１伝送経路ＴＬ１ｎにおいて検出電流Ｉｎが発生した場合を考える。この場合、正のパルス電圧Ｖｏｕｔｐの出力時刻ｔｐの時刻ｔ０からの遅延時間（ｔｐ－ｔ０）は、遅延回路ＤＣ１～ＤＣ（ｎ－１）による遅延時間に等しくなる。他方、負のパルス電圧Ｖｏｕｔｎの出力時刻ｔｎの時刻ｔ０からの遅延時間（ｔｎ－ｔ０）は、遅延回路ＤＣｎによる遅延時間に等しくなる。

このように、正のパルス電圧Ｖｏｕｔｐの遅延時間（ｔｐ－ｔ０）と、負のパルス電圧Ｖｏｕｔｎの遅延時間（ｔｎ－ｔ０）との差（ｔｐ－ｔ０）－（ｔｎ－ｔ０）は、第１伝送経路ＴＬ１１～ＴＬ１ｎのいずれにおいて検出電流が発生したのかによって異なる。この遅延時間の差（ｔｐ－ｔ０）－（ｔｎ－ｔ０）は、出力時刻ｔｐ、ｔｎの差（ｔｐ－ｔｎ）に等しい。従って、出力時刻ｔｐ、ｔｎの差（ｔｐ－ｔｎ）に基づいて、第１伝送経路ＴＬ１１～ＴＬ１ｎのいずれにおいて検出電流が発生したのかを知ることができる。その結果、検出電流を出力したＳＳＰＤ素子を特定できる。

他方、正のパルス電圧Ｖｏｕｔｐの遅延時間（ｔｐ－ｔ０）と、負のパルス電圧Ｖｏｕｔｎの遅延時間（ｔｎ－ｔ０）との和（ｔｐ＋ｔｎ－２×ｔ０）は、常に全ての遅延回路ＤＣ１～ＤＣｎによる遅延時間の合計に等しくなる。すなわち、この遅延時間の和（ｔｐ＋ｔｎ－２×ｔ０）は、第１伝送経路ＴＬ１１～ＴＬ１ｎのいずれにおいて検出電流が発生しても一定となる。従って、出力時刻ｔｐ、ｔｎの和（ｔｐ＋ｔｎ）に基づいて、検出電流の発生時刻ｔ０を特定できる。

＜効果の説明＞
本実施形態に係る光子検出装置では、１本の第２伝送経路ＴＬ２が、ｎ本の第１伝送経路ＴＬ１１～ＴＬ１ｎの全てとＳＱＵＩＤ素子ＳＱ１～ＳＱ２を介して磁気結合されている。そのため、第１伝送経路ＴＬ１１～ＴＬ１ｎでの検出電流の発生に伴い、第２伝送経路ＴＬ２の一端からパルス電圧Ｖｏｕｔｐが、第２伝送経路ＴＬ２の他端からパルス電圧Ｖｏｕｔｎが出力される。ここで、第２伝送経路上ＴＬ２における隣接する第１伝送経路の間に、それぞれ遅延回路が設けられている。

そのため、上述の通り、パルス電圧Ｖｏｕｔｐ、Ｖｏｕｔｎの出力時刻ｔｐ、ｔｎの差に基づいて、検出電流を出力したＳＳＰＤ素子を特定できる。また、パルス電圧Ｖｏｕｔｐ、Ｖｏｕｔｎの出力時刻ｔｐ、ｔｎの和に基づいて、検出電流の発生時刻ｔ０を特定できる。

このように、本実施形態に係る光子検出装置は、極めてシンプルな回路構成で、検出電流が発生した位置及び時刻を特定できる。その結果、従来の光子検出装置に比べ、回路規模及び消費電力を大幅に削減できる。

（第５の実施形態）
＜光子検出装置の詳細構成＞
次に、図１９を参照して、第５の実施形態に係る光子検出装置の構成について説明する。図１９は、第５の実施形態に係る光子検出装置の詳細構成を示すブロック図である。ここで、図１８に示した第４の実施形態に係る光子検出装置では、第２伝送経路ＴＬ２が、ｎ本の第１伝送経路ＴＬ１１～ＴＬ１ｎの全てと、それぞれ１個のＳＱＵＩＤ素子ＳＱ１～ＳＱｎを介して磁気結合されている。

これに対し、図１９に示すように、第５の実施形態に係る光子検出装置では、第２伝送経路ＴＬ２が、ｎ本の第１伝送経路ＴＬ１１～ＴＬ１ｎの全てと、それぞれ３個ずつのＳＱＵＩＤ素子ＳＱ１１～ＳＱ１３、ＳＱ２１～ＳＱ２３、・・・、ＳＱｎ１～ＳＱｎ３を介して磁気結合されている。また、ＳＱＵＩＤ素子ＳＱ１１～ＳＱ１３、ＳＱ２１～ＳＱ２３、・・・、ＳＱｎ１～ＳＱｎ３のそれぞれは、寄生容量Ｃｐ１１～Ｃｐ１３、Ｃｐ２１～Ｃｐ２３、・・・、Ｃｐｎ１～Ｃｐｎ３（いずれもキャパシタンスＣｐとする）を有している。
なお、当然のことながら、各第１伝送経路と磁気結合されるＳＱＵＩＤ素子の個数は、複数であればよく、適宜決定される。

図１９に示すように、第１伝送経路ＴＬ１１に磁気結合されたＳＱＵＩＤ素子ＳＱ１１～ＳＱ１３は、インダクタＬ１１、Ｌ１２を介して直列接続されている。
より詳細には、一端が電流源ＣＳ及びコンデンサＣ１に接続されたＳＱＵＩＤ素子ＳＱ１１の他端は、インダクタＬ１１の一端に接続されると共に寄生容量Ｃｐ１１を介して接地されている。インダクタＬ１１の他端は、ＳＱＵＩＤ素子ＳＱ１２の一端に接続されている。ＳＱＵＩＤ素子ＳＱ１１の寄生容量Ｃｐ１１及びインダクタＬ１１（インダクタンスＬｍ）から遅延回路ＤＣ１１が構成されている。遅延回路ＤＣ１１のインピーダンス√（Ｌｍ／Ｃｐ）は、終端抵抗Ｒｔ１、Ｒｔ２の抵抗値と等しい。遅延回路ＤＣ１１による遅延時間は、√（Ｌｍ・Ｃｐ）である。

ＳＱＵＩＤ素子ＳＱ１２の他端は、インダクタＬ１２の一端に接続されると共に寄生容量Ｃｐ１２を介して接地されている。インダクタＬ１２の他端は、ＳＱＵＩＤ素子ＳＱ１３の一端に接続されている。ＳＱＵＩＤ素子ＳＱ１２の寄生容量Ｃｐ１２及びインダクタＬ１２（インダクタンスＬｍ）から遅延回路ＤＣ１２が構成されている。遅延回路ＤＣ１２のインピーダンス√（Ｌｍ／Ｃｐ）も、終端抵抗Ｒｔ１、Ｒｔ２の抵抗値と等しい。遅延回路ＤＣ１２による遅延時間も、√（Ｌｍ・Ｃｐ）である。

ＳＱＵＩＤ素子ＳＱ１３の他端は、インダクタＬ１３の一端に接続されると共に寄生容量Ｃｐ１３を介して接地されている。インダクタＬ１３の他端は、遅延線路ＤＬ１の一端に接続され、遅延線路ＤＬ１の他端は、ＳＱＵＩＤ素子ＳＱ２１の一端に接続されている。ＳＱＵＩＤ素子ＳＱ１３の寄生容量Ｃｐ１３、インダクタＬ１３（インダクタンスＬｍ）、及び遅延線路ＤＬ１から遅延回路ＤＣ１３が構成されている。寄生容量Ｃｐ１３及びインダクタＬ１３によるインピーダンス√（Ｌｍ／Ｃｐ）と、遅延線路ＤＬ２のインピーダンスとは、いずれも終端抵抗Ｒｔ１、Ｒｔ２の抵抗値と等しい。遅延回路ＤＣ１３による遅延時間は、寄生容量Ｃｐ１３及びインダクタＬ１３による遅延時間√（Ｌｍ・Ｃｐ）と遅延線路ＤＬ１による遅延時間との合計である。

なお、第４の実施形態と同様に、第２伝送経路ＴＬ２上にインピーダンス整合回路等を設けた場合には、寄生容量Ｃｐ１１～Ｃｐ１３及びインダクタＬ１１～Ｌ１３（インダクタンスＬｍ）によるインピーダンス√（Ｌｍ／Ｃｐ）、並びに遅延線路ＤＬ１のインピーダンスを終端抵抗Ｒｔ１、Ｒｔ２の抵抗値と等しくしなくてもよい。以下同様である。

同様に、図１９に示すように、第１伝送経路ＴＬ１２に磁気結合されたＳＱＵＩＤ素子ＳＱ２１～ＳＱ２３は、インダクタＬ２１、Ｌ２２を介して直列接続されている。
より詳細には、一端に遅延線路ＤＬ１に接続されたＳＱＵＩＤ素子ＳＱ２１の他端は、インダクタＬ２１の一端に接続されている。このＳＱＵＩＤ素子ＳＱ２１の他端は、寄生容量Ｃｐ２１を介して接地されている。インダクタＬ２１の他端は、ＳＱＵＩＤ素子ＳＱ２２の一端に接続されている。ＳＱＵＩＤ素子ＳＱ２１の寄生容量Ｃｐ２１及びインダクタＬ２１（インダクタンスＬｍ）から遅延回路ＤＣ２１が構成されている。遅延回路ＤＣ２１のインピーダンス√（Ｌｍ／Ｃｐ）も、終端抵抗Ｒｔ１、Ｒｔ２の抵抗値と等しい。遅延回路ＤＣ２１による遅延時間も、√（Ｌｍ・Ｃｐ）である。

ＳＱＵＩＤ素子ＳＱ２２の他端は、インダクタＬ２２の一端に接続されている。このＳＱＵＩＤ素子ＳＱ２２の他端は、寄生容量Ｃｐ２２を介して接地されている。インダクタＬ２２の他端は、ＳＱＵＩＤ素子ＳＱ２３の一端に接続されている。ＳＱＵＩＤ素子ＳＱ２２の寄生容量Ｃｐ２２及びインダクタＬ２２（インダクタンスＬｍ）から遅延回路ＤＣ２２が構成されている。遅延回路ＤＣ２２のインピーダンス√（Ｌｍ／Ｃｐ）も、終端抵抗Ｒｔ１、Ｒｔ２の抵抗値と等しい。遅延回路ＤＣ２２による遅延時間も、√（Ｌｍ・Ｃｐ）である。

ＳＱＵＩＤ素子ＳＱ２３の他端は、インダクタＬ２３の一端に接続されている。このＳＱＵＩＤ素子ＳＱ２３の他端は、寄生容量Ｃｐ２３を介して接地されている。インダクタＬ２３の他端は、遅延線路ＤＬ２の一端に接続され、遅延線路ＤＬ２の他端は、ＳＱＵＩＤ素子ＳＱ３１（不図示）の一端に接続されている。ＳＱＵＩＤ素子ＳＱ２３の寄生容量Ｃｐ２３、インダクタＬ２３（インダクタンスＬｍ）、及び遅延線路ＤＬ２から遅延回路ＤＣ２３が構成されている。寄生容量Ｃｐ２３及びインダクタＬ２３によるインピーダンス√（Ｌｍ／Ｃｐ）と、遅延線路ＤＬ２のインピーダンスとは、いずれも終端抵抗Ｒｔ１、Ｒｔ２の抵抗値と等しい。遅延回路ＤＣ２３による遅延時間は、寄生容量Ｃｐ２３及びインダクタＬ２３による遅延時間√（Ｌｍ・Ｃｐ）と遅延線路ＤＬ２による遅延時間との合計である。

同様に、図１９に示すように、第１伝送経路ＴＬ１ｎに磁気結合されたＳＱＵＩＤ素子ＳＱｎ１～ＳＱｎ３は、インダクタＬｎ１、Ｌｎ２を介して直列接続されている。
より詳細には、一端に遅延線路ＤＬ（ｎ－１）（不図示）に接続されたＳＱＵＩＤ素子ＳＱｎ１の他端は、インダクタＬｎ１の一端に接続されている。このＳＱＵＩＤ素子ＳＱｎ１の他端は、寄生容量Ｃｐｎ１を介して接地されている。インダクタＬｎ１の他端は、ＳＱＵＩＤ素子ＳＱｎ２の一端に接続されている。ＳＱＵＩＤ素子ＳＱｎ１の寄生容量Ｃｐｎ１及びインダクタＬｎ１（インダクタンスＬｍ）から遅延回路ＤＣｎ１が構成されている。遅延回路ＤＣｎ１のインピーダンス√（Ｌｍ／Ｃｐ）も、終端抵抗Ｒｔ１、Ｒｔ２の抵抗値と等しい。遅延回路ＤＣｎ１による遅延時間も、√（Ｌｍ・Ｃｐ）である。

ＳＱＵＩＤ素子ＳＱｎ２の他端は、インダクタＬｎ２の一端に接続されている。このＳＱＵＩＤ素子ＳＱｎ２の他端は、寄生容量Ｃｐｎ２を介して接地されている。インダクタＬｎ２の他端は、ＳＱＵＩＤ素子ＳＱｎ３の一端に接続されている。ＳＱＵＩＤ素子ＳＱｎ２の寄生容量Ｃｐｎ２及びインダクタＬｎ２（インダクタンスＬｍ）から遅延回路ＤＣｎ２が構成されている。遅延回路ＤＣｎ２のインピーダンス√（Ｌｍ／Ｃｐ）も、終端抵抗Ｒｔ１、Ｒｔ２の抵抗値と等しい。遅延回路ＤＣｎ２による遅延時間も、√（Ｌｍ・Ｃｐ）である。

ＳＱＵＩＤ素子ＳＱｎ３の他端は、インダクタＬｎ３の一端に接続されている。このＳＱＵＩＤ素子ＳＱｎ３の他端は、寄生容量Ｃｐｎ３を介して接地されている。インダクタＬｎ３の他端は、インダクタＬの一端及びコンデンサＣ２の一端に接続されている。ＳＱＵＩＤ素子ＳＱｎ３の寄生容量Ｃｐｎ３及びインダクタＬｎ３（インダクタンスＬｍ）から遅延回路ＤＣｎ３が構成されている。遅延回路ＤＣｎ３のインピーダンス√（Ｌｍ／Ｃｐ）も、終端抵抗Ｒｔ１、Ｒｔ２の抵抗値と等しい。遅延回路ＤＣｎ３による遅延時間も、√（Ｌｍ・Ｃｐ）である。
図示しないＳＱＵＩＤ素子ＳＱ３１～ＳＱ３３、・・・、ＳＱ（ｎ－１）１～ＳＱ（ｎ－１）３も同様である。

図１９に示すように、例えば、第１伝送経路ＴＬ１２が接続されたＳＳＰＤ素子から検出電流Ｉ２が出力されると、ＳＱＵＩＤ素子ＳＱ２１～ＳＱ２３の両端に一時的に電位差が生じる。その結果、第２伝送経路ＴＬ２の一端から正のパルス電圧Ｖｏｕｔｐが出力されると共に、第２伝送経路ＴＬ２の他端から負のパルス電圧Ｖｏｕｔｎが出力される。

第５の実施形態では、図１８に示した第４の実施形態に比べ、第１伝送経路ＴＬ１２に磁気結合されたＳＱＵＩＤ素子の個数が多いため、正のパルス電圧Ｖｏｕｔｐ及び負のパルス電圧Ｖｏｕｔｎの振幅を大きくできる。
その他の第１伝送経路についても同様である。

その他の構成は、第４の実施形態に係る光子検出装置と同様であるため、説明を省略する。第５の実施形態に係る光子検出装置も、第４の実施形態に係る光子検出装置と同様に、極めてシンプルな回路構成で、検出電流が発生した位置及び時刻を特定できる。その結果、従来の光子検出装置に比べ、回路規模及び消費電力を大幅に削減できる。

＜光子検出装置の動作＞
ここで、図２０は、第５の実施形態に係る光子検出装置の動作を説明するためのタイミングチャートである。図２０は、ｎ＝４の場合を示している。
図２０の例では、最初に、時刻ｔ０１に第１伝送経路ＴＬ１１において発生した検出電流Ｉ１に伴って、時刻ｔｐ１に正のパルス電圧Ｖｏｕｔｐが出力され、続いて、時刻ｔｎ１に負のパルス電圧Ｖｏｕｔｎが出力されている。
次に、時刻ｔ０２に第１伝送経路ＴＬ１２において発生した検出電流Ｉ２に伴って、正のパルス電圧Ｖｏｕｔｐが時刻ｔｐ２に出力され、続いて、負のパルス電圧Ｖｏｕｔｎが時刻ｔｎ２に出力されている。

次に、時刻ｔ０３に第１伝送経路ＴＬ１３において発生した検出電流Ｉ３に伴って、負のパルス電圧Ｖｏｕｔｎが時刻ｔｎ３に出力され、続いて、正のパルス電圧Ｖｏｕｔｐが時刻ｔｐ３に出力されている。
最後に、時刻ｔ０４に第１伝送経路ＴＬ１４において発生した検出電流Ｉ４に伴って、負のパルス電圧Ｖｏｕｔｎが時刻ｔｎ４に出力され、続いて、正のパルス電圧Ｖｏｕｔｐが時刻ｔｐ４に出力されている。

図２０に示した通り、正のパルス電圧Ｖｏｕｔｐと負のパルス電圧Ｖｏｕｔｎとの出力時刻の差（ｔｐ１－ｔｎ１）、（ｔｐ２－ｔｎ２）、（ｔｐ３－ｔｎ３）、（ｔｐ４－ｔｎ４）は、それぞれ異なる。そのため、第１伝送経路ＴＬ１１～ＴＬ１４のいずれにおいて検出電流が発生したのかを知ることができる。

他方、正のパルス電圧Ｖｏｕｔｐの遅延時間と負のパルス電圧Ｖｏｕｔｎの遅延時間との和（ｔｐ１－ｔ０１）＋（ｔｎ１－ｔ０１）、（ｔｐ２－ｔ０２）＋（ｔｎ２－ｔ０２）、（ｔｐ３－ｔ０３）＋（ｔｎ３－ｔ０３）、（ｔｐ４－ｔ０４）＋（ｔｎ４－ｔ０４）は、いずれも等しい。従って、出力時刻の和に基づいて、検出電流Ｉ１～Ｉ４の発生時刻ｔ０１、ｔ０２、ｔ０３、ｔ０４を特定できる。

（第６の実施形態）
＜光子検出装置の詳細構成＞
次に、図２１を参照して、第６の実施形態に係る光子検出装置の構成について説明する。図２１は、第６の実施形態に係る光子検出装置の詳細構成を示すブロック図である。図２１に示すように、第６の実施形態に係る光子検出装置では、ＳＳＰＤアレイ１０において、９個のＳＳＰＤ素子ＳＳが３行×３列でマトリクス状に配置されている。

図２１に示すように、第６の実施形態に係る光子検出装置は、図１８に示した第４の実施形態に係る光子検出装置（ｎ＝３の場合）に加え、第３伝送経路ＴＬ３１～ＴＬ３３、１本の第４伝送経路ＴＬ４、３個のＳＱＵＩＤ素子ＳＱ４１～ＳＱ４３、及び３個の遅延回路ＤＣ４１～ＤＣ４３を備えている。

ここで、図２１ではＳＳＰＤアレイ１０の詳細が図示されている。ＳＳＰＤアレイ１０は、９個のＳＳＰＤ素子ＳＳ及び抵抗Ｒｓ、３つの電流源ＣＳ３１～ＣＳ３３、３つのインダクタＬ３１～Ｌ３３を備えている。図２１に示すように、各ＳＳＰＤ素子ＳＳの一端は、第１伝送経路ＴＬ１１～ＴＬ１３のいずれかに接続されている。各ＳＳＰＤ素子ＳＳの他端は、抵抗Ｒｓを介して第３伝送経路ＴＬ３１～ＴＬ３３のいずれかに接続されている。

３つの電流源ＣＳ３１～ＣＳ３３からそれぞれ第１伝送経路ＴＬ１１～ＴＬ１３にバイアス電流が供給されている。例えば、第１伝送経路ＴＬ１２に接続された３つのＳＳＰＤ素子ＳＳに、電流源ＣＳ３２からバイアス電流が供給される。
一端が接地された３つのインダクタＬ３１～Ｌ３３の他端は、それぞれ第３伝送経路ＴＬ３１～ＴＬ３３に接続されている。

図２１では、３本の第１伝送経路ＴＬ１１～ＴＬ１３が、ＳＳＰＤ素子ＳＳの列に対応して設けられている。すなわち、第１伝送経路ＴＬ１１～ＴＬ１３は、それぞれ図面縦方向に並べられた３個のＳＳＰＤ素子ＳＳに共通に接続されている。例えば、第１伝送経路ＴＬ１２に接続された３個のＳＳＰＤ素子ＳＳのいずれかに光子が入射すると、検出電流Ｉ２が出力される。

さらに、第６の実施形態に係る光子検出装置では、３本の第３伝送経路ＴＬ３１～ＴＬ３３がＳＳＰＤ素子の行に対応して設けられている。すなわち、第３伝送経路ＴＬ３１～ＴＬ３３は、それぞれ図面横方向に並べられた３個のＳＳＰＤ素子に共通に接続されている。例えば、第３伝送経路ＴＬ３２に接続された３個のＳＳＰＤ素子のいずれかに光子が入射すると、検出電流Ｉ３２が出力される。ここで、ＳＳＰＤアレイ１０から延設された第３伝送経路ＴＬ３１～ＴＬ３３の先端は、それぞれ抵抗Ｒ３１～Ｒ３３を介して接地されている。

第４伝送経路ＴＬ４は、３本の第３伝送経路ＴＬ３１～ＴＬ３３の全てとＳＱＵＩＤ素子ＳＱ４１～ＳＱ４３を介して磁気結合されている。ここで、第４伝送経路ＴＬ４の両端は、第２伝送経路ＴＬ２の両端と同様に、それぞれ冷凍機外まで延設されている。光子検出信号を伝送する伝送線路として、第１伝送経路ＴＬ１１～ＴＬ１３及び第３伝送経路ＴＬ３１～ＴＬ３３を冷凍機から延出するのではなく、第２伝送経路ＴＬ２及び第４伝送経路ＴＬ４の両端のみを冷凍機から延出しているため、冷凍機内の温度上昇を抑制できる。
そして、第４伝送経路ＴＬ４には、冷凍機外に設けられた電流源ＣＳｙからバイアス電流Ｉｂｙが供給されている。第４伝送経路ＴＬ４の両端には、直流電流であるバイアス電流Ｉｂｙを遮断するためのコンデンサＣ３、Ｃ４が設けられている。

より詳細には、図２１に示すように、バイアス電流Ｉｂｙの上流側に設けられたコンデンサＣ３の一端は、電流源ＣＳｙに接続されている。そして、終端抵抗Ｒｔ３の一端に接続されたコンデンサＣ３の他端からパルス電圧Ｖｏｕｔｐｙが出力される。ここで、終端抵抗Ｒｔ３の他端は接地されている。

他方、図２１に示すように、バイアス電流Ｉｂｙの下流側に設けられたコンデンサＣ４の一端は、インダクタＬｙの一端に接続されている。そして、終端抵抗Ｒｔ４の一端に接続されたコンデンサＣ４の他端からパルス電圧Ｖｏｕｔｎｙが出力される。ここで、終端抵抗Ｒｔ４の他端は接地されている。インダクタＬｙの他端は接地されており、第４伝送経路ＴＬ４を介してバイアス電流ＩｂｙがインダクタＬｙに流れる。

冷凍機内の第４伝送経路ＴＬ４上には、ＳＱＵＩＤ素子ＳＱ４１～ＳＱ４３と遅延回路ＤＣ４１～ＤＣ４３とが交互に直列に接続されており、ＳＱＵＩＤ素子ＳＱ４１～ＳＱ４３及び遅延回路ＤＣ４１～ＤＣ４３にバイアス電流Ｉｂｙが流れる。

バイアス電流Ｉｂｙの最上流側に設けられたＳＱＵＩＤ素子ＳＱ４１の一端は、電流源ＣＳｙに接続されると共にコンデンサＣ３の一端に接続されている。ＳＱＵＩＤ素子ＳＱ４１の他端は、遅延回路ＤＣ４１の一端に接続され、遅延回路ＤＣ４１の他端は、ＳＱＵＩＤ素子ＳＱ４２の一端に接続されている。

同様に、ＳＱＵＩＤ素子ＳＱ４２の他端は、遅延回路ＤＣ４２の一端に接続され、遅延回路ＤＣ４２の他端は、バイアス電流Ｉｂの最下流側に設けられたＳＱＵＩＤ素子ＳＱ４３の一端に接続されている。
そして、ＳＱＵＩＤ素子ＳＱ４３の他端には、遅延回路ＤＣ４３の一端が接続されている。遅延回路ＤＣ４３の他端は、インダクタＬｙの一端及びコンデンサＣ４の一端に接続されている。
その他の構成は、第４の実施形態と同様であるため、説明を省略する。

＜光子検出装置の動作＞
ここで、斜線を付したＳＳＰＤ素子ＳＳに着目する。
このＳＳＰＤ素子ＳＳは、第１伝送経路ＴＬ１２及び第３伝送経路ＴＬ３２に接続されている。通常、電流源ＣＳ３２から供給されたバイアス電流は、図２１において破線矢印で示したように、第１伝送経路ＴＬ１２、ＳＳＰＤ素子ＳＳ、抵抗Ｒｓ、第３伝送経路ＴＬ３２を介して、インダクタＬ３２を流れる。ここで、第１伝送経路ＴＬ１２の先端には抵抗Ｒ２が設けられているため、電流源ＣＳ３２よりも抵抗Ｒ２側にはバイアス電流はほとんど流れない。また、第３伝送経路ＴＬ３２の先端には抵抗Ｒ３２が設けられているため、インダクタＬ３２よりも抵抗Ｒ３２側には電流が流れない。

他方、斜線を付したＳＳＰＤ素子ＳＳに光子が入射すると、ＳＳＰＤ素子ＳＳに一時的に抵抗が発生する。そのため、第１伝送経路ＴＬ１２における電流源ＣＳ３２よりも抵抗Ｒ２側にバイアス電流が流れ、正の検出電流Ｉ２が発生する。同時に、インダクタＬ３２に流れるバイアス電流が減るため、第３伝送経路ＴＬ３２における抵抗Ｒ３２側からインダクタＬ３２に電流が流れ込み、負の検出電流Ｉ３２が発生する。

時刻ｔ０に検出電流Ｉ２及びＩ３２が発生すると同時に、第１伝送経路ＴＬ１２に接続されたＳＱＵＩＤ素子ＳＱ２及び第３伝送経路ＴＬ３２に接続されたＳＱＵＩＤ素子ＳＱ４２の両端に一時的に電位差が生じる。その結果、時刻ｔｐに第２伝送経路ＴＬ２の一端から正のパルス電圧Ｖｏｕｔｐが出力されると共に、時刻ｔｎに第２伝送経路ＴＬ２の他端から負のパルス電圧Ｖｏｕｔｎが出力される。さらに、時刻ｔｐｙに第４伝送経路ＴＬ４の一端から正のパルス電圧Ｖｏｕｔｐｙが出力されると共に、時刻ｔｎｙに第４伝送経路ＴＬ４の他端から負のパルス電圧Ｖｏｕｔｎｙが出力される。

第４の実施形態において説明した通り、正のパルス電圧Ｖｏｕｔｐの遅延時間（ｔｐ－ｔ０）と、負のパルス電圧Ｖｏｕｔｎの遅延時間（ｔｎ－ｔ０）との差（ｔｐ－ｔ０）－（ｔｎ－ｔ０）は、第１伝送経路ＴＬ１１～ＴＬ１３のいずれにおいて検出電流が発生したのかによって異なる。この遅延時間の差（ｔｐ－ｔ０）－（ｔｎ－ｔ０）は、出力時刻ｔｐ、ｔｎの差（ｔｐ－ｔｎ）に等しい。従って、出力時刻ｔｐ、ｔｎの差（ｔｐ－ｔｎ）に基づいて、第１伝送経路ＴＬ１１～ＴＬ１３のいずれにおいて検出電流が発生したのかを知ることができる。

同様に、正のパルス電圧Ｖｏｕｔｐｙの遅延時間（ｔｐｙ－ｔ０）と、負のパルス電圧Ｖｏｕｔｎｙの遅延時間（ｔｎｙ－ｔ０）との差（ｔｐｙ－ｔ０）－（ｔｎｙ－ｔ０）は、第３伝送経路ＴＬ３１～ＴＬ３３のいずれにおいて検出電流が発生したのかによって異なる。この遅延時間の差（ｔｐｙ－ｔ０）－（ｔｎｙ－ｔ０）は、出力時刻ｔｐｙ、ｔｎｙの差（ｔｐｙ－ｔｎｙ）に等しい。従って、出力時刻ｔｐｙ、ｔｎｙの差（ｔｐｙ－ｔｎｙ）に基づいて、第３伝送経路ＴＬ３１～ＴＬ３３のいずれにおいて検出電流が発生したのかを知ることができる。

このように、第１伝送経路ＴＬ１１～ＴＬ１３及び第３伝送経路ＴＬ３１～ＴＬ３３のいずれにおいて検出電流が発生したのかを知ることができるため、検出電流を出力したＳＳＰＤ素子を特定できる。図２１の例では、第１伝送経路ＴＬ１２及び第３伝送経路ＴＬ３２に接続されたＳＳＰＤ素子から検出電流が出力されている。

他方、正のパルス電圧Ｖｏｕｔｐの遅延時間（ｔｐ－ｔ０）と、負のパルス電圧Ｖｏｕｔｎの遅延時間（ｔｎ－ｔ０）との和（ｔｐ＋ｔｎ－２×ｔ０）は、常に全ての遅延回路ＤＣ１～ＤＣ３による遅延時間の合計に等しくなる。すなわち、この遅延時間の和（ｔｐ＋ｔｎ－２×ｔ０）は、第１伝送経路ＴＬ１１～ＴＬ１３のいずれにおいて検出電流が発生しても一定となる。従って、出力時刻ｔｐ、ｔｎの和（ｔｐ＋ｔｎ）に基づいて、検出電流の発生時刻ｔ０を特定できる。

同様に、正のパルス電圧Ｖｏｕｔｐｙの遅延時間（ｔｐｙ－ｔ０）と、負のパルス電圧Ｖｏｕｔｎｙの遅延時間（ｔｎｙ－ｔ０）との和（ｔｐｙ＋ｔｎｙ－２×ｔ０）は、常に全ての遅延回路ＤＣ４１～ＤＣ４３による遅延時間の合計に等しくなる。すなわち、この遅延時間の和（ｔｐｙ＋ｔｎｙ－２×ｔ０）は、第３伝送経路ＴＬ３１～ＴＬ３３のいずれにおいて検出電流が発生しても一定となる。従って、出力時刻ｔｐｙ、ｔｎｙの和（ｔｐｙ＋ｔｎｙ）に基づいても、検出電流の発生時刻ｔ０を特定できる。

従って、出力時刻ｔｐ、ｔｎ又は出力時刻ｔｐｙ、ｔｎｙのいずれかの和に基づいて、発生時刻ｔ０を特定できる。なお、出力時刻ｔｐ、ｔｎの和から求めた発生時刻ｔ０と、出力時刻ｔｐｙ、ｔｎｙの和から求めた発生時刻ｔ０との平均値を採用してもよい。

以上に説明した通り、ＳＳＰＤ素子がマトリクス状に配置された光子検出装置でも、極めてシンプルな回路構成で、検出電流が発生した位置及び時刻を特定できる。その結果、従来の光子検出装置に比べ、回路規模及び消費電力を大幅に削減できる。

（第７の実施形態）
＜光子検出装置の詳細構成＞
次に、図２２を参照して、第７の実施形態に係る光子検出装置の構成について説明する。図２２は、第７の実施形態に係る光子検出装置の詳細構成を示すブロック図である。図２２に示すように、第７の実施形態に係る光子検出装置では、図１８に示した第４の実施形態に係る光子検出装置と比べ、冷凍機内に、時間情報生成回路３１、３２及びリセット回路ＲＳＴが設けられている。また、図１８では冷凍機外に設けられている電流源ＣＳが、図２２では冷凍機内に設けられている。

図２２に示すように、時間情報生成回路３１、３２は、第２伝送経路ＴＬ２の両端に設けられており、図２、図４に示した時間情報生成回路３０と同様の構成を有している。
具体的には、時間情報生成回路３１は、第２伝送経路ＴＬ２の一端に設けられており、抵抗素子Ｒ１１、アナログ／デジタル変換器ＡＤＣ１１、電圧ドライバＶＤ１１を備えている。時間情報生成回路３２は、第２伝送経路ＴＬ２の他端に設けられており、抵抗素子Ｒ１２、アナログ／デジタル変換器ＡＤＣ１２、電圧ドライバＶＤ１２を備えている。

なお、アナログ／デジタル変換器ＡＤＣ１１、ＡＤＣ１２は、図２に示したアナログ／デジタル変換器ＡＤＣ（すなわち図４に示したＤＣ／ＳＦＱ変換器ＤＳＣ）に対応し、詳細な回路構成も同様である。また、電圧ドライバＶＤ１１、ＶＤ１２は、図２、図４に示した電圧ドライバＶＤ２に対応し、詳細な回路構成も同様である。

例えば、図２２に示すように、第１伝送経路ＴＬ１２が接続されたＳＳＰＤ素子からパルス状の検出電流Ｉ２が出力されると、ＳＱＵＩＤ素子ＳＱ２の両端に一時的に電位差が生じる。その結果、第２伝送経路ＴＬ２の一端に接続されたアナログ／デジタル変換器ＡＤＣ１１には、抵抗Ｒ１１を介して、正のアナログパルス電圧Ｖａｐが入力される。アナログ／デジタル変換器ＡＤＣ１１は、アナログパルス電圧Ｖａｐをデジタル電圧信号Ｖｄｐに変換する。一方、第２伝送経路ＴＬ２の他端に接続されたアナログ／デジタル変換器ＡＤＣ１２には、抵抗Ｒ１２を介して、負のアナログパルス電圧Ｖａｎが入力される。アナログ／デジタル変換器ＡＤＣ１２は、アナログパルス電圧Ｖａｎを反転させて、デジタル電圧信号Ｖｄｎに変換する。

電圧ドライバＶＤ１１は、デジタル電圧信号Ｖｄｐを増幅し、時間情報信号Ｖｏｕｔｐを出力する。時間情報信号Ｖｏｕｔｐは、時間情報生成回路３１の出力信号であって、冷凍機外に取り出される。同様に、電圧ドライバＶＤ１２は、デジタル電圧信号Ｖｄｎを増幅し、時間情報信号Ｖｏｕｔｎを出力する。時間情報信号Ｖｏｕｔｎは、時間情報生成回路３２の出力信号であって、冷凍機外に取り出される。
なお、アナログパルス電圧Ｖａｎを反転させずに、デジタル電圧信号Ｖｄｎ及び時間情報信号Ｖｏｕｔｎを負の電圧信号としてもよい。

リセット回路ＲＳＴは、アナログ／デジタル変換器ＡＤＣ１１、ＡＤＣ１２から出力されたデジタル電圧信号Ｖｄｐ、Ｖｄｎに基づいて、リセット信号Ｖｒｓｔ１１、Ｖｒｓｔ１２を生成する。リセット回路ＲＳＴにデジタル電圧信号Ｖｄｐ、Ｖｄｎの両方が入力されると、リセット回路ＲＳＴがリセット信号Ｖｒｓｔ１１、Ｖｒｓｔ１２を出力する。

リセット信号Ｖｒｓｔ１１は、電圧ドライバＶＤ１１に入力され、リセット信号Ｖｒｓｔ１２は、電圧ドライバＶＤ１２に入力される。検出電流Ｉ２の発生に伴って「０」から「１」に切り換わっていた時間情報信号Ｖｏｕｔｐの値が、リセット信号Ｖｒｓｔ１１によって、「１」から「０」にリセットされる。同様に、検出電流Ｉ２の発生に伴って「０」から「１」に切り換わっていた時間情報信号Ｖｏｕｔｎの値が、リセット信号Ｖｒｓｔ１２によって、「１」から「０」にリセットされる。
なお、図２２に示した時間情報信号Ｖｏｕｔｐ、Ｖｏｕｔｎのリセット方法は、あくまでも一例であって、他にも様々な方法が考えられる。

第４の実施形態と同様に、検出電流の発生時刻をｔ０、時間情報信号Ｖｏｕｔｐの出力時刻（立ち上がり時刻）をｔｐ、時間情報信号Ｖｏｕｔｎの出力時刻（立ち上がり時刻）をｔｎとする。その場合、第４の実施形態と同様に、出力時刻ｔｐ、ｔｎの差（ｔｐ－ｔｎ）に基づいて、第１伝送経路ＴＬ１１～ＴＬ１ｎのいずれにおいて検出電流が発生したのかを知ることができる。また、出力時刻ｔｐ、ｔｎの和（ｔｐ＋ｔｎ）に基づいて、検出電流の発生時刻ｔ０を特定できる。

第５の実施形態では、第４の実施形態に比べ、第１伝送経路ＴＬ１１～ＴＬ１ｎに磁気結合されたＳＱＵＩＤ素子の個数を増やすことによって、正のパルス電圧Ｖｏｕｔｐ及び負のパルス電圧Ｖｏｕｔｎの振幅を大きくしていた。これに対し、本実施形態では、時間情報生成回路３１、３２を設けることによって、第１伝送経路ＴＬ１１～ＴＬ１ｎに磁気結合されたＳＱＵＩＤ素子の個数を増やさずに、出力信号（時間情報信号Ｖｏｕｔｐ、Ｖｏｕｔｎ）の振幅を大きくできる。

ここで、第１伝送経路に磁気結合されたＳＱＵＩＤ素子の個数を増やす第５の実施形態に比べ、時間情報生成回路３１、３２を設ける本実施形態の方が、回路スペースの増大を抑制できる。
その他の構成は、第４の実施形態に係る光子検出装置と同様であるため、説明を省略する。
なお、当然のことながら、図２１に示した第６の実施形態と本実施形態とを組み合わせてもよい。

（第８の実施形態）
＜光子検出装置の詳細構成＞
次に、図２３を参照して、第８の実施形態に係る光子検出装置の構成について説明する。図２３は、第８の実施形態に係る光子検出装置の詳細構成を示すブロック図である。
ここで、図１８に示した第４の実施形態に係る光子検出装置では、第２伝送経路ＴＬ２が、ｎ本の第１伝送経路ＴＬ１１～ＴＬ１ｎの全てと、それぞれ１個のＳＱＵＩＤ素子ＳＱ１～ＳＱｎを介して磁気結合されている。そして、第２伝送経路ＴＬ２の両端から出力される正のパルス電圧Ｖｏｕｔｐ及び負のパルス電圧Ｖｏｕｔｎを用いて、検出電流が発生した位置及び時刻を特定する。

これに対し、図２３に示すように、第８の実施形態に係る光子検出装置では、一対の第２伝送経路ＴＬ２ａ、ＴＬ２ｂが設けられている。そして、第２伝送経路ＴＬ２ａは、ｎ本の第１伝送経路ＴＬ１１～ＴＬ１ｎの全てと、それぞれ１個のＳＱＵＩＤ素子ＳＱ１ａ～ＳＱｎａを介して磁気結合されている。同様に、第２伝送経路ＴＬ２ｂは、ｎ本の第１伝送経路ＴＬ１１～ＴＬ１ｎの全てと、それぞれ１個のＳＱＵＩＤ素子ＳＱ１ｂ～ＳＱｎｂを介して磁気結合されている。そして、第２伝送経路ＴＬ２ａ、ＴＬ２ｂの一端のみが冷凍機外まで延設されており、それぞれの一端から出力される正のパルス電圧Ｖｏｕｔａ、Ｖｏｕｔｂを用いて、検出電流が発生した位置及び時刻を特定する。

詳細には、図２３に示すように、第２伝送経路ＴＬ２ａには、冷凍機外に設けられた電流源ＣＳａからバイアス電流Ｉｂａが供給されている。バイアス電流Ｉｂａの上流側に位置する第２伝送経路ＴＬ２ａの一端には、直流電流であるバイアス電流Ｉｂａを遮断するためのコンデンサＣａが設けられている。コンデンサＣａの一端は、電流源ＣＳａに接続されている。そして、終端抵抗Ｒｔａの一端に接続されたコンデンサＣａの他端からパルス電圧Ｖｏｕｔａが出力される。ここで、終端抵抗Ｒｔａの他端は接地されている。

他方、バイアス電流Ｉｂａの下流側に位置する第２伝送経路ＴＬ２ａの一端は、抵抗Ｒａを介して接地されている。一端が接地された抵抗Ｒａの他端は、一端が接地されたインダクタＬａの他端に接続されており、第２伝送経路ＴＬ２ａを介してバイアス電流ＩｂａがインダクタＬａに流れる。

第２伝送経路ＴＬ２ｂも第２伝送経路ＴＬ２ａと同様である。
詳細には、図２３に示すように、第２伝送経路ＴＬ２ｂには、冷凍機外に設けられた電流源ＣＳｂからバイアス電流Ｉｂｂが供給されている。バイアス電流Ｉｂｂの上流側に位置する第２伝送経路ＴＬ２ｂの一端には、直流電流であるバイアス電流Ｉｂｂを遮断するためのコンデンサＣｂが設けられている。コンデンサＣｂの一端は、電流源ＣＳｂに接続されている。そして、終端抵抗Ｒｔｂの一端に接続されたコンデンサＣｂの他端からパルス電圧Ｖｏｕｔｂが出力される。ここで、終端抵抗Ｒｔｂの他端は接地されている。

他方、図２３に示すように、バイアス電流Ｉｂｂの下流側に位置する第２伝送経路ＴＬ２ｂの一端は、抵抗Ｒｂを介して接地されている。一端が接地された抵抗Ｒｂの他端は、一端が接地されたインダクタＬｂの他端に接続されており、第２伝送経路ＴＬ２ｂを介してバイアス電流ＩｂｂがインダクタＬｂに流れる。
なお、インダクタＬａ、Ｌｂを設けずに、バイアス電流Ｉｂａ、Ｉｂｂが抵抗Ｒａ、Ｒｂに流れる構成でもよい。また、インダクタＬａ、Ｌｂ、及び抵抗Ｒａ、Ｒｂを、冷凍機外に設けてもよい。

図２３に示すように、第２伝送経路ＴＬ２ａ上には、ＳＱＵＩＤ素子ＳＱ１ａ～ＳＱｎａと遅延回路ＤＣ１ａ～ＤＣｎａとが交互に直列に接続されており、バイアス電流Ｉｂａが流れる。同様に、第２伝送経路ＴＬ２ｂ上には、ＳＱＵＩＤ素子ＳＱ１ｂ～ＳＱｎｂと遅延回路ＤＣ１ｂ～ＤＣｎｂとが交互に直列に接続されており、バイアス電流Ｉｂｂが流れる。そのため、ｎの値によらずバイアス電流Ｉｂａ、Ｉｂｂを一定にできる。

図２３に示すように、遅延回路ＤＣ１ａ～ＤＣｎａの構成は、図１８に示した遅延回路ＤＣ１～ＤＣｎの構成と同様である。例えば、遅延回路ＤＣ１ａは、遅延回路ＤＣ１と同様に、ＳＱＵＩＤ素子ＳＱ１ａの寄生容量Ｃｐ１、インダクタＬ１、及び遅延線路ＤＬ１から構成されている。

また、遅延回路ＤＣ１ｂ～ＤＣ（ｎ－１）ｂは、遅延回路ＤＣ１ａ～ＤＣ（ｎ－１）ａにおける遅延線路ＤＬ１～ＤＬ（ｎ－１）に代えて、遅延時間の異なる遅延線路ＤＬ１ｂ～ＤＬ（ｎ－１）ｂを備えている。例えば、遅延回路ＤＣ１ｂは、ＳＱＵＩＤ素子ＳＱ１ｂの寄生容量Ｃｐ１、インダクタＬ１、及び遅延線路ＤＬ１ｂから構成されている。

なお、遅延回路ＤＣｎａ、ＤＣｎｂは、いずれも図１８に示した遅延回路ＤＣｎと同様、寄生容量Ｃｐｎ及びインダクタＬｎから構成され、遅延線路を備えていない。また、図２３に示すように、ＳＱＵＩＤ素子ＳＱ１ａ～ＳＱｎａ、ＳＱ１ｂ～ＳＱｎｂの寄生容量は、それぞれ図１８に示したＳＱＵＩＤ素子ＳＱ１～ＳＱｎの寄生容量Ｃｐ１～Ｃｐｎに等しいものとする。
また、遅延回路ＤＣ１ｂ～ＤＣｎｂにおけるＳＱＵＩＤ素子ＳＱ１ｂ～ＳＱｎｂの寄生容量及びインダクタは、遅延回路ＤＣ１ａ～ＤＣｎａにおけるＳＱＵＩＤ素子ＳＱ１ａ～ＳＱｎａの寄生容量及びインダクタと異なってもよい。

＜光子検出装置の動作＞
例えば、図２３に示すように、第１伝送経路ＴＬ１２が接続されたＳＳＰＤ素子からパルス状の検出電流Ｉ２が出力されると、ＳＱＵＩＤ素子ＳＱ２ａ、ＳＱ２ｂの両端に一時的に電位差が生じる。その結果、第２伝送経路ＴＬ２ａ、第２伝送経路ＴＬ２ｂの一端からそれぞれパルス電圧Ｖｏｕｔａ、Ｖｏｕｔｂが出力される。

検出電流Ｉ２の発生時刻をｔ０とすると、パルス電圧Ｖｏｕｔａの出力時刻ｔａは、時刻ｔ０から遅延回路ＤＣ１ａによる遅延時間だけ遅れる。すなわち、パルス電圧Ｖｏｕｔａの出力時刻ｔａの時刻ｔ０からの遅延時間（ｔａ－ｔ０）は、遅延回路ＤＣ１ａによる遅延時間Ｔａに等しくなる。ここで、遅延回路ＤＣ１ａ～ＤＣ（ｎ－１）ａの遅延時間は、等しくＴａであるものとする。

同様に、パルス電圧Ｖｏｕｔｂの出力時刻ｔｂは、時刻ｔ０から遅延回路ＤＣ１ｂによる遅延時間Ｔｂだけ遅れる。すなわち、パルス電圧Ｖｏｕｔｂの出力時刻ｔｂの時刻ｔ０からの遅延時間（ｔｂ－ｔ０）は、遅延回路ＤＣ１ｂによる遅延時間に等しくなる。ここで、遅延回路ＤＣ１ｂ～ＤＣ（ｎ－１）ｂの遅延時間は、等しくＴｂ（≠Ｔａ）であるものとする。

この場合、パルス電圧Ｖｏｕｔａの遅延時間（ｔａ－ｔ０）と、パルス電圧Ｖｏｕｔｂの遅延時間（ｔｂ－ｔ０）との差（ｔａ－ｔ０）－（ｔｂ－ｔ０）は、Ｔａ－Ｔｂとなる。
一方、パルス電圧Ｖｏｕｔａの遅延時間（ｔａ－ｔ０）と、パルス電圧Ｖｏｕｔｂの遅延時間（ｔｂ－ｔ０）との和（ｔａ－ｔ０）＋（ｔｂ－ｔ０）は、Ｔａ＋Ｔｂとなる。

比較のために、時刻ｔ０に第１伝送経路ＴＬ１ｎにおいて検出電流Ｉｎが発生した場合を考える。この場合、パルス電圧Ｖｏｕｔａの出力時刻ｔａの時刻ｔ０からの遅延時間（ｔａ－ｔ０）は、遅延回路ＤＣ１ａ～ＤＣ（ｎ－１）ａによる遅延時間（ｎ－１）Ｔａに等しくなる。他方、パルス電圧Ｖｏｕｔｂの出力時刻ｔｂの時刻ｔ０からの遅延時間（ｔｂ－ｔ０）は、遅延回路ＤＣ１ｂ～ＤＣ（ｎ－１）ｂによる遅延時間（ｎ－１）Ｔｂに等しくなる。

従って、パルス電圧Ｖｏｕｔａの遅延時間（ｔａ－ｔ０）と、パルス電圧Ｖｏｕｔｂの遅延時間（ｔｂ－ｔ０）との差（ｔａ－ｔ０）－（ｔｂ－ｔ０）は、（ｎ－１）（Ｔａ－Ｔｂ）となる。
一方、パルス電圧Ｖｏｕｔａの遅延時間（ｔａ－ｔ０）と、パルス電圧Ｖｏｕｔｂの遅延時間（ｔｂ－ｔ０）との和（ｔａ－ｔ０）＋（ｔｂ－ｔ０）は、（ｎ－１）（Ｔａ＋Ｔｂ）となる。

一般化すると、ｋ（１≦ｋ≦ｎ）番目の第１伝送経路ＴＬ１ｋにおけるパルス電圧Ｖｏｕｔａの遅延時間（ｔａ－ｔ０）と、パルス電圧Ｖｏｕｔｂの遅延時間（ｔｂ－ｔ０）との差（ｔａ－ｔ０）－（ｔｂ－ｔ０）は、（ｋ－１）（Ｔａ－Ｔｂ）となる。この遅延時間の差（ｔａ－ｔ０）－（ｔｂ－ｔ０）は、出力時刻ｔａ、ｔｂの差（ｔａ－ｔｂ）に等しい。

すなわち、ｔａ－ｔｂ＝（ｋ－１）（Ｔａ－Ｔｂ）が成立する。
従って、ｋ＝（ｔａ－ｔｂ）／（Ｔａ－Ｔｂ）＋１が成立し、Ｔｂ≠Ｔａであるため、出力時刻ｔａ、ｔｂの差（ｔａ－ｔｂ）に基づいて、ｋの値が得られる。すなわち、第１伝送経路ＴＬ１１～ＴＬ１ｎのいずれにおいて検出電流が発生したのかを知ることができる。その結果、検出電流を出力したＳＳＰＤ素子を特定できる。

他方、ｋ番目の第１伝送経路ＴＬ１ｋにおけるパルス電圧Ｖｏｕｔａの遅延時間（ｔａ－ｔ０）と、パルス電圧Ｖｏｕｔｂの遅延時間（ｔｂ－ｔ０）との和（ｔａ＋ｔｂ－２×ｔ０）は、（ｋ－１）（Ｔａ＋Ｔｂ）となる。
すなわち、ｔａ＋ｔｂ－２×ｔ０＝（ｋ－１）（Ｔａ＋Ｔｂ）が成立する。
従って、ｔ０＝｛ｔａ＋ｔｂ－（ｋ－１）（Ｔａ＋Ｔｂ）｝／２が成立し、得られたｋの値を代入すれば、出力時刻ｔａ、ｔｂの和（ｔａ＋ｔｂ）に基づいて、検出電流の発生時刻ｔ０も特定できる。

図１８に示した第４の実施形態等のように、両端から出力される正のパルス電圧Ｖｏｕｔｐ及び負のパルス電圧Ｖｏｕｔｎを用いる場合、ほぼ同時に複数の検出電流が発生した場合に、その位置及び時刻を正確に特定できない虞があった。一例として、図１８において、１番目の第１伝送経路ＴＬ１１に検出電流が発生した直後に、ｎ番目の第１伝送経路ＴＬ１ｎに検出電流が発生した場合について考える。この場合、２組のパルス電圧Ｖｏｕｔｐ、Ｖｏｕｔｎが発生する。

ここで、第１伝送経路ＴＬ１１において先に発生した検出電流による正のパルス電圧Ｖｏｕｔｐは、第１伝送経路ＴＬ１ｎにおいて後から発生した検出電流による正のパルス電圧Ｖｏｕｔｐよりも先に観測される。つまり、第１伝送経路ＴＬ１１の方が、第１伝送経路ＴＬ１ｎよりも正のパルス電圧Ｖｏｕｔｐの出力に近いため、正のパルス電圧Ｖｏｕｔｐは検出電流が発生した順番に観測される。

しかしながら、第１伝送経路ＴＬ１１において先に発生した検出電流による負のパルス電圧Ｖｏｕｔｎは、第１伝送経路ＴＬ１ｎにおいて後から発生した検出電流による負のパルス電圧Ｖｏｕｔｎよりも後に観測される虞がある。つまり、第１伝送経路ＴＬ１１の方が、第１伝送経路ＴＬ１ｎよりも負のパルス電圧Ｖｏｕｔｎの出力から遠いため、負のパルス電圧Ｖｏｕｔｎは、検出電流が発生した順番と逆順に観測される虞がある。
このように、検出電流が発生する順番とパルス電圧が観測される順番とが逆転すると、観測された正のパルス電圧Ｖｏｕｔｐと負のパルス電圧Ｖｏｕｔｎとを１対１で対応付けられず、検出電流が発生した位置及び時刻を正確に特定できない。

これに対し、本実施形態では、正のパルス電圧Ｖｏｕｔｐ及び負のパルス電圧Ｖｏｕｔｎを用いずに、正のパルス電圧Ｖｏｕｔａ、Ｖｏｕｔｂのみを用いる。そのため、検出電流が発生する順番とパルス電圧Ｖｏｕｔａ、Ｖｏｕｔｂが観測される順番とが必ず一致する。従って、ほぼ同時に複数の検出電流が発生しても、パルス電圧Ｖｏｕｔａ、Ｖｏｕｔｂを１対１で対応付けられ、検出電流が発生した位置及び時刻を正確に特定できる。

その他の構成は、第４の実施形態に係る光子検出装置と同様であるため、説明を省略する。
なお、本実施形態と第５の実施形態とを組み合わせてもよい。すなわち、第２伝送経路ＴＬ２ａ、ＴＬ２ｂのそれぞれにおいて、第１伝送経路ＴＬ１１～ＴＬ１ｎに磁気結合されたＳＱＵＩＤ素子の個数を増やすことによって、パルス電圧Ｖｏｕｔａ、Ｖｏｕｔｂの振幅を大きくしてもよい。
また、第２伝送経路ＴＬ２ａ、ＴＬ２ｂの各一端から出力される正のパルス電圧Ｖｏｕｔａ、Ｖｏｕｔｂに代えて、各他端から出力される負のパルス電圧を用いて、検出電流が発生した位置及び時刻を特定してもよい。

（第９の実施形態）
次に、図２４を参照して、第９の実施形態に係る光子検出装置の構成について説明する。図２４は、第９の実施形態に係る光子検出装置の詳細構成を示すブロック図である。図２４に示すように、第９の実施形態に係る光子検出装置は、図２３に示した第８の実施形態と図２２に示した第７の実施形態とを組み合わせた構成を有している。

図２４に示すように、第９の実施形態に係る光子検出装置では、図２３に示した光子検出装置と比べ、冷凍機内に、時間情報生成回路３１ａ、３１ｂ及びリセット回路ＲＳＴが設けられている。また、図２３では冷凍機外に設けられている電流源ＣＳａ、ＣＳｂが、図２４では冷凍機内に設けられている。

図２４に示すように、時間情報生成回路３１ａ、３１ｂは、それぞれ第２伝送経路ＴＬ２ａ、ＴＬ２ｂの一端に設けられており、図２２に示した時間情報生成回路３１と同様の回路構成を有している。具体的には、時間情報生成回路３１ａは、抵抗素子Ｒ１１ａ、アナログ／デジタル変換器ＡＤＣ１１ａ、電圧ドライバＶＤ１１ａを備えている。時間情報生成回路３１ｂは、抵抗素子Ｒ１１ｂ、アナログ／デジタル変換器ＡＤＣ１１ｂ、電圧ドライバＶＤ１１ｂを備えている。

例えば、図２４に示すように、第１伝送経路ＴＬ１２が接続されたＳＳＰＤ素子からパルス状の検出電流Ｉ２が出力されると、ＳＱＵＩＤ素子ＳＱ２ａ、ＳＱ２ｂの両端に一時的に電位差が生じる。その結果、第２伝送経路ＴＬ２ａの一端に接続されたアナログ／デジタル変換器ＡＤＣ１１ａには、抵抗Ｒ１１ａを介して、正のアナログパルス電圧Ｖａａが入力される。アナログ／デジタル変換器ＡＤＣ１１ａは、アナログパルス電圧Ｖａａをデジタル電圧信号Ｖｄａに変換する。一方、第２伝送経路ＴＬ２ｂの一端に接続されたアナログ／デジタル変換器ＡＤＣ１１ｂには、抵抗Ｒ１１ｂを介して、正のアナログパルス電圧Ｖａｂが入力される。アナログ／デジタル変換器ＡＤＣ１１ｂは、アナログパルス電圧Ｖａｂをデジタル電圧信号Ｖｄｂに変換する。

電圧ドライバＶＤ１１ａは、デジタル電圧信号Ｖｄａを増幅し、時間情報信号Ｖｏｕｔａを出力する。時間情報信号Ｖｏｕｔａは、時間情報生成回路３１ａの出力信号であって、冷凍機外に取り出される。同様に、電圧ドライバＶＤ１１ｂは、デジタル電圧信号Ｖｄｂを増幅し、時間情報信号Ｖｏｕｔｂを出力する。時間情報信号Ｖｏｕｔｂは、時間情報生成回路３１ｂの出力信号であって、冷凍機外に取り出される。

リセット回路ＲＳＴは、アナログ／デジタル変換器ＡＤＣ１１ａ、ＡＤＣ１１ｂから出力されたデジタル電圧信号Ｖｄａ、Ｖｄｂに基づいて、リセット信号Ｖｒｓｔａ、Ｖｒｓｔｂを生成する。リセット回路ＲＳＴにデジタル電圧信号Ｖｄａ、Ｖｄｂの両方が入力されると、リセット回路ＲＳＴがリセット信号Ｖｒｓｔａ、Ｖｒｓｔｂを出力する。

リセット信号Ｖｒｓｔａは、電圧ドライバＶＤ１１ａに入力され、リセット信号Ｖｒｓｔｂは、電圧ドライバＶＤ１１ｂに入力される。検出電流Ｉ２の発生に伴って「０」から「１」に切り換わっていた時間情報信号Ｖｏｕｔａの値が、リセット信号Ｖｒｓｔａによって、「１」から「０」にリセットされる。同様に、検出電流Ｉ２の発生に伴って「０」から「１」に切り換わっていた時間情報信号Ｖｏｕｔｂの値が、リセット信号Ｖｒｓｔｂによって、「１」から「０」にリセットされる。

第８の実施形態と同様に、検出電流の発生時刻をｔ０、時間情報信号Ｖｏｕｔａの出力時刻（立ち上がり時刻）をｔａ、時間情報信号Ｖｏｕｔｂの出力時刻（立ち上がり時刻）をｔｂとする。その場合、第８の実施形態と同様に、出力時刻ｔａ、ｔｂの差（ｔａ－ｔｂ）に基づいて、第１伝送経路ＴＬ１１～ＴＬ１ｎのいずれにおいて検出電流が発生したのかを知ることができる。また、出力時刻ｔａ、ｔｂの和（ｔａ＋ｔｂ）に基づいて、検出電流の発生時刻ｔ０を特定できる。

本実施形態では、時間情報生成回路３１ａ、３１ｂを設けることによって、第１伝送経路ＴＬ１１～ＴＬ１ｎに磁気結合されたＳＱＵＩＤ素子の個数を増やさずに、出力信号（時間情報信号Ｖｏｕｔａ、Ｖｏｕｔｂ）の振幅を大きくできる。すなわち、回路スペースの増大を抑制しつつ、出力信号の振幅を大きくできる。

この出願は、２０１９年３月１日に出願された日本出願特願２０１９－０３７６５０及び２０１９年５月１３日に出願された日本出願特願２０１９－０９０３６５を基礎とする優先権を主張し、その開示の全てをここに取り込む。

１０ ＳＳＰＤアレイ
２０ アドレス情報生成回路
３０、３１、３１ａ、３１ｂ、３２ 時間情報生成回路
ＡＤＣ、ＡＤＣ１～ＡＤＣｎ、ＡＤＣ３１～ＡＤＣ３４ アナログ／デジタル変換器
ＡＤＣ１１、ＡＤＣ１１ａ、ＡＤＣ１１ｂ、ＡＤＣ１２ アナログ／デジタル変換器
ＡＮＤ ＡＮＤゲート
ＢＥ、ＢＥ３０ バイナリエンコーダ
ＢＵＦ バッファ回路
ＣＭＰ１～ＣＭＰｎ コンパレータ
Ｃ１～Ｃ４、Ｃａ、Ｃｂ コンデンサ
ＣＳ、ＣＳ１、ＣＳ１１、ＣＳ３１～ＣＳ３４、ＣＳａ、ＣＳｂ、ＣＳｙ 電流源
ＤＦＦ１～ＤＦＦ３ Ｄフリップフロップ
Ｃｐ１～Ｃｐｎ 寄生容量
Ｃｐ１１～Ｃｐ１３、・・・、Ｃｐｎ１～Ｃｐｎ３ 寄生容量
ＤＣ、ＤＣ１１～ＤＣ１３、・・・、ＤＣ４１～ＤＣ４３ 遅延回路
ＤＣ１～ＤＣｎ、ＤＣ１ａ～ＤＣｎａ、ＤＣ１ｂ～ＤＣｎｂ 遅延回路
ＤＬ１～ＤＬ（ｎ－１）、ＤＬ１ｂ～ＤＬ（ｎ－１）ｂ 遅延線路
ＤＳＣ ＤＣ／ＳＦＱ変換器
ＦＥＤ 立ち下がりエッジ検出回路
ＩＮＶ インバータ
Ｊ１、Ｊ２、Ｊ１１～Ｊ１３ ジョセフソン接合
Ｌ１、Ｌ２、Ｌ１１～Ｌ１６、Ｌ３１～Ｌ３４、Ｌｑ インダクタ
Ｌ１１～Ｌ１３、Ｌ２１～Ｌ２３、・・・、Ｌｎ１～Ｌｎ３ インダクタ
Ｌ、Ｌａ、Ｌｂ、Ｌｙ、Ｌ１～Ｌｎ インダクタ
Ｌｏｕｔ 出力インダクタ
Ｌｘ１、Ｌｘ２ 励磁インダクタ
ＭＣ１～ＭＣｎ 磁気結合素子
ＯＲ、ＯＲ１、ＯＲ２ ＯＲゲート
ＰＳＣ パラレル／シリアル変換器
ＱＳＣ１～ＱＳＣ４ ＱＦＰ／ＳＦＱ変換器
Ｒ、Ｒａ、Ｒｂ、Ｒｓ、Ｒ１～Ｒｎ、Ｒ３１～Ｒ３３ 抵抗素子
Ｒ１１、Ｒ１１ａ、Ｒ１１ｂ、Ｒ１２ 抵抗素子
Ｒｔ１～Ｒｔ４、Ｒｔａ、Ｒｔｂ 終端抵抗
ＲＥＤ 立ち上がりエッジ検出回路
Ｒｍ マッチング抵抗
ＲＳＴ リセット回路
ＳＱ１～ＳＱｎ、ＳＱ１１～ＳＱ１ｋ、ＳＱ２１～ＳＱ２ｋ ＳＱＵＩＤ素子
ＳＱ１１～ＳＱ１３、・・・、ＳＱｎ１～ＳＱｎ３ ＳＱＵＩＤ素子
ＳＱ１ａ～ＳＱｎａ、ＳＱ１ｂ～ＳＱｎｂ ＳＱＵＩＤ素子
ＳＳ ＳＳＰＤ素子
ＴＬ１１～ＴＬ１ｎ 第１伝送経路
ＴＬ２、ＴＬ２ａ、ＴＬ２ｂ 第２伝送経路
ＴＬ３１～ＴＬ３３ 第３伝送経路
ＴＬ４ 第４伝送経路
ＶＤ１、ＶＤ１１、ＶＤ１１ａ、ＶＤ１１ｂ、ＶＤ１２、ＶＤ２ 電圧ドライバ

Claims (15)

1. 複数の超伝導光子検出素子が配置された超伝導光子検出素子アレイと、
   前記複数の超伝導光子検出素子のそれぞれに接続され、前記複数の超伝導光子検出素子のそれぞれから出力された検出電流を伝送する複数の第１伝送経路と、
   前記複数の第１伝送経路に接続され、前記検出電流に基づいて、当該検出電流を出力した超伝導光子検出素子を特定するアドレス情報信号を生成するアドレス情報生成回路と、
   前記複数の第１伝送経路の全てと磁気結合された第２伝送経路と、
   前記第２伝送経路に接続され、前記検出電流に基づいて、前記複数の超伝導光子検出素子へ光子が入射した時間を示す時間情報信号を生成する時間情報生成回路と、を備えた、
   光子検出装置。
2. 前記第２伝送経路は、複数の直流ＳＱＵＩＤ素子を備え、
   前記第２伝送経路は、前記複数の直流ＳＱＵＩＤ素子を介して、前記複数の第１伝送経路と磁気結合されている、
   請求項１に記載の光子検出装置。
3. 前記複数の直流ＳＱＵＩＤ素子のそれぞれは、一対のジョセフソン接合の間にインダクタを有し、
   前記複数の第１伝送経路には、それぞれインダクタが設けられており、
   前記直流ＳＱＵＩＤ素子のインダクタと、前記第１伝送経路のインダクタとが磁気結合されている、
   請求項２に記載の光子検出装置。
4. 前記アドレス情報生成回路は、前記複数の第１伝送経路のそれぞれに接続された複数のアナログ／デジタル変換器を備え、
   前記アナログ／デジタル変換器が備える論理回路が、交流電流駆動型の超伝導論理回路のみから構成されている、
   請求項１～３のいずれか一項に記載の光子検出装置。
5. 前記交流電流駆動型の超伝導論理回路が、ＡＱＦＰ回路である、
   請求項４に記載の光子検出装置。
6. 前記時間情報生成回路が備える論理回路が、直流電流駆動型の超伝導論理回路のみから構成されている、
   請求項１～５のいずれか一項に記載の光子検出装置。
7. 前記直流電流駆動型の超伝導論理回路が、ＲＳＦＱ回路である、
   請求項６に記載の光子検出装置。
8. 前記超伝導光子検出素子が、ＳＳＰＤ素子である、
   請求項１～７のいずれか一項に記載の光子検出装置。
9. 複数の超伝導光子検出素子が配置された超伝導光子検出素子アレイと、
   前記複数の超伝導光子検出素子のそれぞれに接続され、前記複数の超伝導光子検出素子のそれぞれから出力された検出電流を伝送する複数の第１伝送経路と、
   前記複数の第１伝送経路の全てと磁気結合された第２伝送経路と、
   前記第２伝送経路上において、隣接する前記第１伝送経路の間にそれぞれ設けられた複数の遅延回路と、を備え、
   前記検出電流に応じて、前記第２伝送経路の一端から第１のパルス信号が出力されると共に、前記第２伝送経路の他端から第２のパルス信号が出力され、
   前記第１及び第２のパルス信号の出力時刻の差に基づいて、前記検出電流を出力した超伝導光子検出素子が特定可能であると共に、前記第１及び第２のパルス信号の出力時刻の和に基づいて、前記検出電流の発生時刻が特定可能である、
   光子検出装置。
10. 複数の超伝導光子検出素子が配置された超伝導光子検出素子アレイと、
    前記複数の超伝導光子検出素子のそれぞれに接続され、前記複数の超伝導光子検出素子のそれぞれから出力された検出電流を伝送する複数の第１伝送経路と、
    前記複数の第１伝送経路の全てと磁気結合された一対の第２伝送経路と、
    前記一対の第２伝送経路のそれぞれにおいて、隣接する前記第１伝送経路の間にそれぞれ設けられた複数の遅延回路と、を備え、
    前記検出電流に応じて、前記一対の第２伝送経路のそれぞれの一端から第１のパルス信号と第２のパルス信号とが出力され、
    前記第１及び第２のパルス信号の出力時刻の差に基づいて、前記検出電流を出力した超伝導光子検出素子が特定可能であると共に、前記第１及び第２のパルス信号の出力時刻の和に基づいて、前記検出電流の発生時刻が特定可能である、
    光子検出装置。
11. 前記複数の第１伝送経路のそれぞれは、前記第２伝送経路に設けられた少なくとも１つの直流ＳＱＵＩＤ素子を介して、前記第２伝送経路と磁気結合されている、
    請求項９又は１０に記載の光子検出装置。
12. 前記複数の第１伝送経路のそれぞれは、前記第２伝送経路に設けられた複数の直流ＳＱＵＩＤ素子を介して、前記第２伝送経路と磁気結合されている、
    請求項９又は１０に記載の光子検出装置。
13. 前記複数の直流ＳＱＵＩＤ素子同士が、インダクタを介して直列に接続されている、
    請求項１２に記載の光子検出装置。
14. 前記直流ＳＱＵＩＤ素子は、一対のジョセフソン接合の間にインダクタを有し、
    前記複数の第１伝送経路のそれぞれには、インダクタが設けられており、
    前記直流ＳＱＵＩＤ素子のインダクタと、前記第１伝送経路のインダクタとが磁気結合されている、
    請求項１１～１３のいずれか一項に記載の光子検出装置。
15. 前記超伝導光子検出素子が、ＳＳＰＤ素子である、
    請求項９～１４のいずれか一項に記載の光子検出装置。

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