JP2002162484A

JP2002162484A - 時間長をディジタル量に変換する装置

Info

Publication number: JP2002162484A
Application number: JP2001252061A
Authority: JP
Inventors: Burnell E West; イー．ウェストバーネル
Original assignee: Schlumberger Technologies Inc
Current assignee: Schlumberger Technologies Inc
Priority date: 2000-08-22
Filing date: 2001-08-22
Publication date: 2002-06-07
Also published as: US6501706B1; TW584793B; KR20020015671A; DE10141070A1; FR2869172A1; FR2813407B1; FR2813407A1

Abstract

(57)【要約】（修正有）【課題】基準クロック信号の繰返し周期以下の細かさ
で、その繰返し周期以上の間隔の逐次入来信号の到達時
点を測定するシステムおよび方法をを提供する。【解決方法】基準クロック信号の繰返し周期よりも長
い間隔で逐次的に入来する信号の到達時点を、それら信
号の伝搬路を形成する（第１の粗遅延経路の中の複数の
粗遅延段の互いに異なる一つに各々が接続されている）
複数の精遅延経路内のノードの数を記録する。複数のレ
ジスタ１８に精遅延経路１９の各々の中のノードの電圧
を蓄積し、それら蓄積した電圧を複数の優先順位エンコ
ーダ２１に供給して、信号のノードへの到達の時間優先
順位をエンコードする。遅延エンコーダ２２が逐次的信
号のノードを通じた伝搬の限界を算定し、それら信号の
到達時点を表すＴＩＭＥ＿ＳＴＡＭＰを発生する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は概括的には電子回路
における時間長の測定に関し、より詳しくいうと基準ク
ロック信号を基準とした信号の到達時点を測定する装置
に関する。

【０００２】

【発明が解決しようとする課題】時間長−ディジタル量
変換器（ＴＤＣ）は多数の電子回路において特定の事象
の発生の時点（例えば特定の信号の到達した時点）の測
定に用いられる。周知のＴＤＣの一例を挙げると、二つ
の互いに異なる繰返し周期でコンデンサを充放電させる
方式のものがある。到達時点を測定すべき信号が到達す
ると、制御スイッチが閉じて電流源をコンデンサに接続
し充電する。クロック信号（クロック）サイクルの所定
数の経過ののち制御スイッチが開いて充電ずみのコンデ
ンサを第２の電流源により放電させる。信号の到達時点
はそれら二つの電流源の生ずる電流の比、および制御ス
イッチの開閉の間のクロック周期の数に比例する。二つ
の電流源の比が大きいほど到達時点測定の精度が高ま
る。

【０００３】既知のＴＤＣは信号の到達時点を高精度で
測定でいるが、動作速度は低い。上述の第１および第２
の電流源が例えば１０maおよび１.６μaをそれぞれ生
じ、したがって両者間の電流比６０００を仮定する。ま
た、基準クロックの周波数が４００MHｚ（すなわち、ク
ロックパルスの繰返し周期は５０nsec）とし、制御スイ
ッチは閉成のあと１クロック周期期間開くとする。この
条件の下では、ＴＤＣが信号の到達時点を測定するのに
３００μsec（６０００×５０nsec）を要する。到達時
点測定の所要時間としては、これは長すぎて受入れ困難
であり、相互間の間隔３００μsec以下の二つの信号の
到達時点の測定は不可能である。

【０００４】したがって、基準クロック信号１周期分以
上互いにずれて逐次的に到達する複数の信号の到達時点
を基準クロック信号繰返し周期よりも高い分解能で測定
できるシステムおよび方法が必要とされている。

【０００５】

【課題を解決するための手段】この発明によると、基準
クロック信号繰返し周期よりも長い間隔で互いに分離さ
れた逐次的信号の到達時点を時間長−ディジタル量変換
器（ＴＤＣ）で記録する。この時間長−ディジタル量変
換器は、互いに直列接続したＮ個の粗遅延回路（この明
細書では粗遅延段とも呼ぶ）を含む第１の粗遅延経路
と、M個のノードを形成するように互いに直接に接続し
た（Ｍ−１）個の精遅延回路（精遅延段とも呼ぶ）を各
々が含むＮ個の精遅延経路とを含む。

【０００６】第１の粗遅延経路の中のＮ個の粗遅延段の
各々の出力信号をＮ個の精遅延経路の中の互いに別の経
路の入力端子に加える。

【０００７】この時間長−ディジタル量変換器は、逐次
的信号の基準クロックを基準とした到達時点の記録を、
精遅延経路の数および信号の通過した精遅延経路の各々
の中の精遅延段の数の計数によって行う。上記Ｎ個の精
遅延経路の各々による遅延時間は上記粗遅延段の各々に
よる遅延時間に等しい。

【０００８】Ｎ個のＭビットレジスタの互いに別の一つ
を上記精遅延経路の各々のＭ個のノードの各々に接続す
る。各レジスタビットは、測定対象の信号がそのレジス
タビット・接続先のノードを通過するか否かに応じて１
または０を蓄積する。

【０００９】この時間長−ディジタル量変換器は、Ｎ個
の登録ずみ優先順位エンコーダの各々に接続され、粗遅
延経路および精遅延経路の中の信号の通過の限界を判定
し、信号の到達時点対応の時間刻印を発生する。

【００１０】信号の到達そのものも到達時間とは別に記
録してフラッグ信号に表される。

【００１１】互いに直列に接続したＮ個の粗遅延段を含
む第２の粗遅延経路は基準クロック信号を受けてそのク
ロック信号の遅延出力を生ずる。クロック信号とその遅
延出力とを、第２の粗遅延経路の中のＮ個の粗遅延段の
各々による遅延の制御により位相検波器で同相に維持す
る。クロック信号の位相がその遅延出力の位相よりもク
ロック信号のちょうど１周期分だけ進んでいる。

【００１２】上記位相検波器は第１および第２の粗遅延
経路の中の粗遅延段の各々による遅延を互いに等しい値
に保ち、第２の粗遅延経路による信号遅延をクロック信
号周期に等しくする。

【００１３】第１の粗遅延経路の中のＮ個の粗遅延段の
各々とその粗遅延段の関連の精遅延経路との間に配置し
たＮ個の精遅延バッファの互いに別の一つによって、別
の精遅延経路の同様に配置したノードによる信号遅延を
確実に実質同じにする精遅延経路の各々による遅延は粗
遅延段による遅延と実質的に同じである。

【００１４】この時間長−ディジタル量変換器には、各
々が信号を受けて第１および第２の粗遅延経路の各々の
中の粗遅延段の別の一つおよびＮ個の精遅延バッファの
各々に供給する２Ｎ個の従バイアス回路をオプションと
して備えることもできる。

【００１５】第１および第２の粗遅延経路、精遅延経
路、Ｍビットレジスタおよび登録ずみ優先順位エンコー
ダの各々で差動的にハイおよびロウの信号を用いて時間
長−ディジタル量変換器を差動的に動作させる実施例も
ある。上記Ｎが３２に等しく、Ｍが８に等しく、８００
MHｚクロックを用いて分解能５psecで信号到達時間を記
録する時間長−ディジタル量変換器もある。

【００１６】

【発明の実施の形態】図１はこの発明の一つの実施例に
よる時間長−ディジタル量変換器（ＴＤＣ）１０のブロ
ック図を示す。ＴＤＣ１０はクロック信号ＣＬＫの繰返
し周期期間内に生ずる信号ＥＤＧＥの遷移の到達時点を
算定する。

【００１７】この明細書において各参照数字の下付き符
号はその参照数字が表す構成要素の索引番号を示す。例
えば、参照数字１２_２は索引番号３を有する構成要素１
２を指す。

【００１８】ＴＤＣ１０は、３２個の粗遅延回路（粗遅
延段ともいう）と、各々が７個の精遅延段を含む３２個
の精遅延経路と、６４個の従バイアス回路と、３２個の
精遅延バッファと、３２個の８ビットレジスタと、ＡＮ
Ｄゲートと、３２個の優先順位エンコーダと、遅延エン
コーダとを各々が後述のとおり含む二つの粗遅延経路を
含む。

【００１９】図１を参照すると、参照数字１２_１、１２
_２、・・・、１２_３２で示した３２個の粗遅延段１２を互
いに直列に接続してＴＤＣ１０内で粗遅延経路１３（経
路１３）を形成している。図１は粗遅延経路１３の中の
三つの上記粗遅延段１２_１、１２_２および１２_３だけを
示している。これら粗遅延段１２の各々は入力端子Ｉお
よびＣ並びに出力端子Ｏを備える。

【００２０】クロック信号ＣＬＫを遅延経路１３の中の
粗遅延段１２_１の入力端子Ｉに加える。周知の位相検波
器１４の入力端子Ｉ_１に接続した出力端子Ｏに信号ＣＬ
Ｋ＿ｄｅｌａｙを生ずる粗遅延段を除き、経路１３内の
各粗遅延段１２_１の出力端子Ｏは粗遅延段１２_ｉ＋１の
入力端子Ｉに接続してある。例えば、粗遅延段１２_１の
出力端子Ｏは粗遅延段の入力端子Ｉに接続し、粗遅延段
１２_２の出力端子Ｏは粗遅延段１２_３（図示してない）
の入力端子に接続し、以下同様とする。図１を参照する
と、参照数字１５_１、１５_２、・・・、１５_３２で示した
３２個の互いに同一の従バイアス回路１５は位相検波器
１４の出力端子Ｏに生じた信号Ｖ _Ｒを受ける。これら従
バイアス回路１５_ｉ（ｉは１乃至３２の整数）の各々は
出力信号を遅延経路１３の中の粗遅延段１２_ｉに供給す
る。それら従バイアス回路のうちの三つ１５_１、１５_２
および１５_３が図１に示してある。例えば、従バイアス
回路１５_２の出力端子Ｏの信号を粗遅延段１２_２の入力
端子Ｃに加え、以下同様とする。信号ＣＬＫは位相検波
器１４の入力端子Ｉ_０にも加える。位相検波器１４の出
力端子Ｏに生じた信号ＶＱを上記３２個の従バイアス回
路１５の入力端子Ｉに加える。

【００２１】参照数字１２_１、１２_２、・・・、１２_３２
で示した３２個の互いに同一の粗遅延段１２を互いに直
列に接続して粗遅延経路１６（経路１６）を形成する。
図１は経路１６の中の三つのそれら粗遅延段１２_１、１
２_２および１２_３を示す。なお、粗遅延段１２_３３は遅
延経路１６の一部ではなく、遅延経路１６中の粗遅延段
１２_３２の出力端子Ｏで見た負荷を遅延経路１３の中の
粗遅延段１２_３２で見た負荷に整合させる目的で設けた
ものである。この負荷整合により、経路１３および１６
の粗遅延段１２_３２の遅延を実質的に等しくする。

【００２２】信号ＣＬＫを基準としてＴＤＣ１０で到達
時点を記録する対象の信号ＥＤＧＥを遅延経路１６の中
の粗遅延段１２_１の入力端子Ｉに加える。遅延経路１６
の中の各粗遅延段１２_ｉの出力端子Ｏを粗遅延経路１６
の中の粗遅延段１２_ｉ＋１の入力端子Ｉに接続する。例
えば、粗遅延段１２_１の出力端子Ｏを粗遅延段１２_２の
入力端子Ｉに接続し、粗遅延第１２_３１の出力端子Ｏを
粗遅延段１２_３２（図１に示していない）の入力端子Ｉ
に接続する。

【００２３】図１を参照すると、遅延経路１６の中の各
粗遅延段１２_ｉの入力端子Ｃには上述の従バイアス回路
１５_ｉ（ｉは１乃至３２）の出力端子Ｏを接続してあ
る。例えば、遅延経路１６の中の粗遅延段１２_１の入力
端子Ｃには従バイアス回路１５ _１の出力端子Ｏが接続し
てあり、遅延経路１６の中の粗遅延段１２_３２の入力端
子Ｃには従バイアス回路１５_３２の出力端子Ｏが接続し
てある。

【００２４】ＴＤＣ１０は参照数字１７_１、１７_２、・・
・、１７_３２に示した３２個の精遅延バッファ１２をさ
らに備え、それら三つのバッファ１７_１、１７_２および
１７ _３を図１に示す。これら３２個の精遅延バッファ１
７の各々は二つの入力端子ＩおよびＣ並びに出力端子Ｏ
を備える。各遅延バッファ１７_ｉの入力端子Ｉには遅延
経路１６の中の粗遅延段１２_ｉ（ｉは１乃至３２）の出
力端子Ｏを接続する。例えば、精遅延バッファ１７_１の
入力端子Ｉは遅延経路１６の中の粗遅延段１２_１の出力
端子Ｏを接続し、精遅延バッファ１７_２の入力端子Ｉに
は遅延経路１６の中の粗遅延段１２_２の出力端子Ｏを接
続する。

【００２５】ＴＤＣ１０は参照数字１５_１、１５_２、・・
・、１５_３２で示した３２個の互いに同一の従バイアス
回路１５をさらに備える。各従バイアス回路１５
_ｉ＋３２は精遅延バッファ１７_ｉ（ｉは１乃至３２）の
入力端子Ｉに接続した出力端子Ｏを有する。三つのそれ
ら従バイアス回路１５_３３、１５_３４および１５_６４を
図１に示す。図１に見られるとおり、従バイアス回路１
５_３３の出力端子Ｏを精遅延バッファ１７_１の入力端子
Ｃに接続し、従バイアス回路３４の出力端子Ｏを精遅延
バッファ１７_２の入力端子Ｃに接続し、以下同様とす
る。各従バイアス回路１５の入力端子Ｉは位相検波器１
４の出力端子Ｏに生じた信号ＶＱを受ける。

【００２６】ＴＤＣ１０は参照数字１８_１、１８_２、・・
・、１８_３２で示した３２個の８ビットレジスタをさら
に備え、三つのそれらレジスタ１８_１、１８_２および１
８_３を図１には示してある。信号ＣＬＫをレジスタ１８
の各々のクロック入力端子Ｃに加える。

【００２７】ＴＤＣ１０は参照数字１９_１、１９_２、・・
・、１９_３２で示した３２個の精遅延経路をさらに備
え、三つのそれら精遅延経路１９_１、１９_２および１９
_３を図１には示してある。各精遅延経路１９_ｉは８ビッ
トレジスタ１８_ｉに接続すると共に、精遅延バッファ１
７_ｉに接続する。図示の単純化のために、図１では各精
遅延経路１９ｉが七つの精遅延段２０と、各々をレジス
タ１８_ｉの入力ビット０−７の別の一つの接続した八つ
のノード２７とを備えるものとして示してある。各遅延
経路１９の概略図は図７に示し後述する。図１に示すと
おり、例えば精遅延経路１９_１の八つのノード２７の各
々をレジスタ１８_１の入力ビット０−７の互いに別の一
つに接続し、精遅延経路１９_３２の八つのノード２７の
各々をレジスタ１８_３２の入力ビット０−７の互いに別
の一つに接続する。

【００２８】各精遅延経路１９_ｉの入力端子Ｉには精遅
延バッファ１７_ｉの出力端子Ｏを接続する。例えば、精
遅延経路１９_１の入力端子Ｉには精遅延バッファ１７_１
の出力端子Ｏを接続し、精遅延経路１９_３２の入力端子
Ｉには精遅延バッファ１７_３ _２の出力端子Ｏを接続す
る。

【００２９】ＴＤＣ１０は参照数字２１_１、２１_２、・・
・、２１_３２で示した３２個の登録ずみ優先順位エンコ
ーダをさらに備え、三つのそれらエンコーダ２１_１、２
１_２および２１_３２を図１には示してある。各登録済み
優先順位エンコーダ２１_ｉはレジスタ１８_ｉに接続して
あり、そのレジスタ１８_ｉから８ビット信号を受ける。
例えば、登録ずみ優先順位エンコーダ２１_１はレジスタ
１８_１に接続された８ビット信号を受け、登録ずみ優先
順位エンコーダ２１_３２はレジスタ１８_３２に接続され
て８ビット信号を受ける。各登録ずみ優先順位エンコー
ダ２１はその出力端子Ｏ_０、Ｏ_１およびＯ_２に３ビット
信号を生ずる。

【００３０】ＴＤＣ１０は二入力ＡＮＤゲート２３をさ
らに備え、その非反転入力端子Ｉ_０には信号ＥＤＧＥを
加え、反転入力端子Ｉ_１は精遅延バッファ１７_３２の出
力端子Ｏに接続する。

【００３１】ＴＤＣ１０は９７個の入力端子Ｉ_０乃至Ｉ
_９６と９個の出力端子Ｏ_０乃至Ｏ_８とを有する遅延エン
コーダ２２をさらに備える。遅延デコーダ２２はＡＮＤ
ゲート２３からの出力信号を受けてその出力端子Ｏ_８に
信号ＥＤＧＥ＿ＦＬＡＧを生ずる。この信号ＥＤＧＥ＿
ＦＬＡＧは信号ＥＤＧＥの遷移が検出されたときセット
状態になる。遅延エンコーダ２２は３２個の登録ずみ優
先順位エンコーダ２１の各々から３ビット信号を併せて
受け、それに応答してその出力端子Ｏ_０乃至Ｏ _７に信号
ＴＩＭＥ＿ＳＴＡＭＰを生ずる。この信号ＴＩＭＥ＿Ｓ
ＴＡＭＰが、信号ＣＬＫを基準とした信号ＥＤＧＥの遷
移の到達時点を表示する。

【００３２】上記信号ＥＤＧＥおよびＣＬＫは両方とも
差動的ハイの信号とロウの信号とからそれぞれ構成され
る（図１には示してない）。したがって、遅延経路１３
および１６の中の粗遅延段１２、精遅延経路１９、精遅
延バッファ１７およびレジスタ１８の各々が受けて発生
する信号も差動型である。この発明の上記以外の実施例
ではこの差動型信号を用いる場合もあり用いない場合も
ある。ＴＤＣ１０の動作を次に述べる。

【００３３】遅延経路１３による遅延を信号ＣＬＫの１
繰返し周期に等しくなるように選ぶ。したがって、信号
ＣＬＫ＿ｄｅｌａｙは信号ＣＬＫよりもその信号ＣＬＫ
の１繰返し周期だけ遅れる。これら信号ＣＬＫおよびＣ
ＬＫ＿ｄｅｌａｙを慣用の位相検波器１４により同相に
保つ。

【００３４】これら信号ＣＬＫおよびＣＬＫ＿ｄｅｌａ
ｙが同相である場合は、電圧信号ＶＱはその中心値（す
なわち、信号ＣＬＫおよびＣＬＫ＿ｄｅｌａｙが同相の
場合の信号ＶＱの電圧値）を維持する。位相検波器１４
はこれら信号ＣＬＫおよびＣＬＫ＿ｄｅｌａｙの位相の
不一致を検出すると信号ＶＱの電圧レベルを変動させ
る。従バイアス回路１５の各々は信号ＶＱの電圧レベル
の変動に応答してその出力信号ＶＲの電圧レベルを変動
させ、遅延経路１３の中の関連の粗遅延段１２を通過す
ることによる遅延をそれによって変動させ、信号ＣＬＫ
およびＣＬＫ＿ｄｅｌａｙの位相を一致に引き込む。

【００３５】各従バイアス回路１５は信号ＶＱを受ける
と共に信号ＶＲを生じて、信号ＶＱによる駆動対象の容
量性負荷の大きさを減らす。また、各従バイアス回路１
５は接続先の精遅延バッファを位相検波器１４から分離
し、それによって信号ＶＱへの混入雑音の量を最小にす
る。

【００３６】信号ＣＬＫの位相が信号ＣＬＫ＿ｄｅｌａ
ｙｙよりも進んだ場合は、信号ＶＱの電圧レベル、した
がって信号ＶＲの電圧レベルが中心値よりも高くなって
遅延経路１３を通じた遅延を減らし、それによって両信
号の位相を一致させる。信号ＣＬＫの位相が信号ＣＬＫ
＿ｄｅｌａｙよりも遅れた場合は、信号ＶＱの電圧レベ
ル、したがって信号ＶＲの電圧レベルが中心値よりも低
くなって遅延経路１３による遅延を大きくし、それによ
って両信号の位相を一致させる。

【００３７】遅延経路１６を通じた遅延は次の理由によ
り信号ＣＬＫの１繰返し周期に等しい。第１に、遅延経
路１３および１６の各々は互いに直列接続した３２個の
互いに同一の粗遅延段１２から成る。第２に、各粗遅延
段１２を通じた遅延は、各々が電圧信号ＶＱを受けて電
圧信号ＶＲを発生する互いに同一の従バイアス回路１５
で制御される。すなわち、遅延経路１３および１６の両
方の中の各粗遅延段１２を通じた遅延をこれら従バイア
ス回路１５が協動して実質的に等しい値に引き込む。第
３に、遅延経路１３の中の各粗遅延段１２の物理的配置
（図示してない）は遅延経路１６の中のそれと同一であ
る。さらに、図１から理解されるとおり、粗遅延段１２
_３３は粗遅延段１２_３２の出力端子Ｏに接続してあり、
遅延経路１６の中の粗遅延段１２_３２から見た負荷の
量、したがって粗遅延段１２_３２を通じた遅延の量が遅
延経路１３の中の粗遅延段１２_３２から見たそれと一致
するのである。

【００３８】信号ＥＤＧＥの遷移が遅延経路１６の中の
各粗遅延段１２を伝搬する際に各精遅延バッファ１７お
よび各精遅延経路１９を伝搬し、８ビットレジスタ１８
の入力端子（すなわち入力ビット）に到達する。粗遅延
経路１６および精遅延経路１９を通じた信号ＥＤＧＥの
遷移の伝搬の限界は、信号ＣＬＫに生ずる後続の遷移を
基準とした信号ＥＤＧＥの遷移の到達時点で定まる。こ
れら信号ＥＤＧＥおよびＣＬＫの遷移の間の時間長が大
きいほど、粗遅延経路１６および粗遅延経路１９を通じ
た信号ＥＤＧＥの遷移の伝搬の限界が大きくなる。

【００３９】図１から理解されるとおり、信号ＥＤＧＥ
の遷移は、例えば遅延経路１６の中の粗遅延段１２_１を
通じ精遅延バッファ１７_１を通じて伝搬したのち、レジ
スタ１８_１の入力ビット０乃至７にそれぞれ現れる。各
精遅延経路１９はそこを通過することによる遅延が単一
粗遅延段１２による遅延と一致するように選ぶ。したが
って、二つの互いに異なるレジスタ１８_ｉおよび１８_ｊ
は、信号ＥＤＧＥの遷移の遅延出力を（ｊ−ｉ）個の粗
遅延段１２による遅延に等しい時間長のあと、同一入力
端子に受ける。例えば、レジスタ１８_３および１８_５の
例えば入力ビット６に信号ＥＤＧＥの遷移が到達する時
間的ずれの大きさは二つの（すなわち５−３）粗遅延段
１２による遅延（すなわち、遅延経路１６の粗遅延段１
２_４および１２_５による遅延。図３には示してない）に
等しい。

【００４０】したがって、信号ＣＬＫを基準として信号
ＥＤＧＥの遷移の到達時点に応じ、またＴＤＣ１０内部
における信号ＥＤＧＥの伝搬に沿ったレジスタの一に応
じて、レジスタ１８の入力ビットの全部が信号ＥＤＧＥ
の遷移の遅延出力を受けたり、一部が受けたり、全然受
けなかったりする。

【００４１】信号ＥＤＧＥの遷移が信号ＣＬＫにロウか
らハイへの（またはハイからロウへの）遷移が現れる前
に現れた場合は、２進符号１をレジスタ１８の入力ビッ
トに蓄積する。逆に、信号ＥＤＧＥの遷移が信号ＣＬＫ
のロウからハイへの（またはハイからロウへの）遷移の
前にレジスタ１８の入力ビットに現れなかった場合は、
２進符号０をレジスタ１８の入力ビットに蓄積する。

【００４２】したがって、この実施例によると、信号Ｅ
ＤＧＥの遷移の伝搬の限界に応じて、次の二つの状態の
どちらかが生ずる。第１の状態は、ＴＤＣ１０の中のレ
ジスタ１８の全てが「１１１１１１１１」（１６進数の
‘ＦＦ’）または「００００００００」（１６進数の
‘００’）を含んでいる状態である。第２の状態は、レ
ジスタ１８の一つが１６進数‘ＦＦ’または‘００’を
含んでいる状態である。第１の状態では、１６進数‘Ｆ
Ｆ’を含んだ最大索引番号のレジスタ１８が、粗遅延経
路１６および精遅延経路１９を通じた信号ＥＤＧＥの遷
移の伝搬の限界を記録する。第２の状態では、１６進数
‘ＦＦ’または‘００’以外の１６進数を含んだレジス
タ１８が、粗遅延経路１６および精遅延経路１９を通じ
た信号ＥＤＧＥの遷移の伝搬の限界を記録する。

【００４３】例えば、信号ＥＤＧＥの遷移が遅延経路１
６の粗遅延段１２_１、１２_２および１２_３を通じるとと
もに精遅延経路１９_１、１９_２および１９_３を通じて、
次のＣＬＫ信号遷移の前に伝搬するものと仮定する。す
なわち、次のＣＬＫ信号遷移の到達の前に信号ＥＤＧＥ
遷移がレジスタ１８_１、１８_２および１８_３の八つの入
力ビットすべてに到達し、後続のレジスタ１８_４の入力
ビットのいずれにも伝搬しないと仮定する。その場合、
レジスタ１８_１、１８_２および１８_３の各々は１６進数
‘ＦＦ’を蓄積し、レジスタ１８_４乃至１８_３２の各々
は１６進数‘００’を蓄積する。すなわち、上述の例で
は、信号ＥＤＧＥの遷移は次のＣＬＫ信号の到達の前に
レジスタ１８_３のビット７（すなわち８番目のビット）
までは伝搬するがレジスタ１８_４のビット０には到達で
きない。したがって、レジスタ１８_３は信号ＥＤＧＥの
遷移の到達時点を記録しており、その時点を特定でき
る。

【００４４】もう一つの例として、信号ＥＤＧＥの遷移
がレジスタ１８_１、１８_２および１８_３の八つの入力ビ
ットすべてに到達するとともにレジスタ１８_４の入力ビ
ット０、１、２、３および４に到達するもののレジスタ
１８_４のビット５、６および７には到達しないものと仮
定する。その場合、レジスタ１８_１、１８_２および１８
_３の各々は１６進数‘ＦＦ’を蓄積し、レジスタ１８_４
は２進数「０００１１１１１」または１６進数‘ＩＦ’
を蓄積するものの、それら以外のレジスタ、すなわちレ
ジスタ１８_５乃至１８_３２は１６進数‘００’を蓄積す
る。したがって、この例ではレジスタ１８_４が記録して
いるので信号ＥＤＧＥの遷移の到達時点を特定できる。

【００４５】図１から理解されるとおり、各レジスタ１
８_ｉは蓄積した２進符号を蓄積ずみ優先順位エンコーダ
２１_ｉに供給する。例えば、レジスタ１８_２は自身に蓄
積した２進データを登録ずみ優先順位エンコーダ２１_２
に供給し、レジスタ１８_３２は自身に蓄積した２進デー
タを登録ずみ優先順位エンコーダ２１_３２に供給する。
各登録済み優先順位エンコーダ２１は組合せ優先順位エ
ンコーダを備え、そのエンコーダの３ビット出力信号を
登録ずみ優先順位エンコーダの３ビットレジスタに蓄積
する（図５参照）。優先順位エンコーダは当業者に周知
である。優先順位エンコーダは、入力信号の二つ以上が
同時に１に等しい場合に最も上位の桁位置の入力にエン
コーダ出力信号発生の際の優先権を与えるように動作す
る。表１は各登録ずみ優先順位エンコーダ２１による真
数表を示す。

【００４６】

【表１】表１によると、レジスタ１８_ｉのビット７（最上位ビッ
トＭＳＢ）が１である場合は、登録ずみ優先順位エンコ
ーダ２１_ｉの出力信号Ｏ_０、Ｏ_１、Ｏ_２は全部１に等し
い。しかし、レジスタ１８_ｉのビットＯ（最下位ビット
ＬＳＢ）が０である場合は、エンコーダ２１_ｉの出力信
号Ｏ_０、Ｏ_１、Ｏ_２は全部０に等しい。したがって、登
録ずみ優先順位エンコーダ２１_ｉの出力端子における２
進数「１１１」は信号ＥＤＧＥ遷移のレジスタ１８_ｉの
全入力ビット０−７への到達およびそれに続く蓄積を示
す。これと対照的に、登録ずみ優先順位エンコーダ２１
_ｉの出力端子における２進数「０００」はレジスタ１８
_ｉのＬＳＢに到達しなかった信号ＥＤＧＥ遷移を示す。
レジスタ１８_ｉが１６進数‘ＦＦ’または‘００’以外
の値を蓄積すると、登録ずみ優先順位エンコーダ２１_ｉ
はその出力端子に「１１１」または「０００」以外の２
進値を生ずる。

【００４７】したがって、各レジスタ１８ｉが１６進数
‘ＦＦ’または‘００’を蓄積する場合は、２進値出力
「１１１」を生ずる索引番号の最も大きい登録ずみ優先
順位エンコーダ２１_ｉが信号ＥＤＧＥ遷移のクロック信
号ＣＬＫ基準の到達時点を特定する。一方、レジスタ１
８_ｉが‘ＦＦ’または‘００’以外の１６進数を蓄積す
る場合は、登録ずみ優先順位エンコーダ２１_ｉが信号Ｅ
ＤＧＥ遷移のクロック信号ＣＬＫ基準の到達時点を特定
する。例えば、登録ずみ優先順位エンコーダ２１_１乃至
２１_４の各々が２進数値出力「１１１」を有し、エンコ
ーダ２１_６乃至２１_３２の各々が２進値出力「０００」
を有すると仮定する。さらに、登録ずみ優先順位エンコ
ーダ２１_５が例えば２進値出力「１０１」を有すると仮
定する。その場合、信号ＣＬＫを基準とした信号ＥＤＧ
Ｅ遷移の到達時間はエンコーダ２１_５が特定する。

【００４８】上述の登録ずみ優先順位エンコーダ２１の
各々の出力信号を、９７個の入力端子Ｉ_０乃至Ｉ_９６お
よび９個の出力端子Ｏ_０乃至Ｏ_８を備える遅延エンコー
ダ２２に供給する。信号ＴＩＭＥ＿ＳＴＡＭＰの８ビッ
トは遅延エンコーダ２２の出力端子Ｏ_０乃至Ｏ_７から供
給する。ＡＮＤゲート２３の出力信号は遅延エンコーダ
２２の出力端子Ｏ_８に得られる信号ＥＤＧＥ＿ＦＬＡＧ
に移される。

【００４９】遅延エンコーダ２２の論理ブロック図を図
９に示す。遅延エンコーダ２２は３２個の三入力ＯＲゲ
ート２００_０乃至２００_３１と、３２ビット−５ビット
優先順位エンコーダ２１０と、三つのマルチプレクサ２
２０と、三つの１ビットレジスタ２３０_０乃至２３０_２
と、５ビットレジスタ２４０とを備える。各ＯＲゲート
２００_ｉは登録ずみ優先順位エンコーダ２１_ｉからの入
力信号を受ける。各ＯＲゲート２００の出力信号を優先
順位エンコーダ２１０の３２個の入力端子の互いに異な
る一つに加える。優先順位エンコーダ２１０の出力端子
をマルチプレクサ２２０_０、２２０_１および２２０_２の
選択端子Ｓ_０、Ｓ_１、Ｓ_２、Ｓ_３、Ｓ_４に接続し、これ
らマルチプレクサの出力端子をレジスタ２３０_０、２３
０_１および２３０_２のデータ端子Ｄにそれぞれ接続す
る。優先順位エンコーダ２１０の五つの出力端子を５ビ
ットレジスタ２４０のデータ端子Ｄ_０乃至Ｄ_４にそれぞ
れ接続する。レジスタ２３０_０、２３０_１および２３０
_２のＱ出力端子は優先順位エンコーダ２２の出力端子Ｏ
_７、Ｏ_６およびＯ_５に信号を供給する。レジスタ２４０
の出力端子は優先順位エンコーダ２２の出力端子Ｏ_０乃
至Ｏ_４に信号を供給する。遅延エンコーダ２２は、信号
ＥＤＧＥ遷移の到達時点を上述のとおり特定した登録ず
み優先順位エンコーダ２１の索引番号および出力信号を
供給する。この到達時点を特定した優先順位エンコーダ
２１の出力信号を遅延エンコーダ２２の出力端子Ｏ_０乃
至Ｏ_４に供給し、同じエンコーダ２１の出力信号を遅延
エンコーダ２２の出力端子Ｏ_５乃至Ｏ_７に供給する。遅
延エンコーダ２２の動作例を次に述べる。

【００５０】登録ずみ優先順位エンコーダ２１_１乃至２
１_４の各々が２進値「１１１」をエンコード出力し、登
録ずみ優先順位エンコーダ２１_５乃至２１_３２が「００
０」をエンコード出力するものと仮定する。この場合、
遅延エンコーダ２２は２進値「００１００」、すなわち
出力信号「１１１」を有する索引番号の最も大きい優先
順位エンコーダ２１の２進表示索引である２進値をその
出力端子Ｏ_０乃至０_４に生ずる。優先順位エンコーダ２
１_４の２進出力信号「１１１」は遅延エンコーダ２２の
出力信号Ｏ_５乃至Ｏ_７として現れる。したがって、上述
の例では信号ＴＩＭＥ＿ＳＴＡＭＰは２進値「００１０
０１１１」を有する。その結果、この例では、信号ＥＤ
ＧＥ遷移の到達時点は信号ＣＬＫの後続の遷移の生起よ
りも信号ＣＬＫの繰返し周期の（39／256）倍だけ前の
時点である。この例から理解されるとおり、この発明の
ＴＤＣ１０は、信号ＥＤＧＥ遷移の到達時点をクロック
繰返し周期の（1／256）倍の分解能で記録する。

【００５１】もう一つの例として、登録ずみ優先順位エ
ンコーダ２１_７（図１に示してない）が「１０１」をエ
ンコード出力し、登録ずみ優先順位エンコーダ２１_１乃
至２１_６の各々が「１１１」をエンコード出力し、登録
ずみ優先順位エンコーダ２１ _８乃至２１_３２の各々が
「０００」をエンコード出力するものとする。この場
合、信号ＴＩＭＥ＿ＳＴＡＭＰは２進値「００１１１１
０１」を有し、この値の上位５ビットは２進値７（すな
わち、優先順位エンコーダ２１_７の索引番号は７）で下
位３ビットが登録ずみ優先順位エンコーダ２１_７の２進
信号出力を表示する。したがって、この例では、信号Ｅ
ＤＧＥ遷移の到達時点は信号ＣＬＫの後続の遷移の生起
よりも信号ＣＬＫの繰返し周期の（61／256）倍だけ前
の時点である。

【００５２】信号ＴＩＭＥ＿ＳＴＡＭＰは信号ＥＤＧＥ
の遷移の到達時点を表示するが、遅延エンコーダ２２の
出力端子Ｏ_８に供給される信号ＥＤＧＥ＿ＦＬＡＧは信
号ＥＤＧＥの遷移の生起を検出する。

【００５３】図１を参照すると、２入力ＡＮＤゲート２
３は信号ＥＤＧＥをその非反転入力端子Ｉ_０に受け、精
遅延バッファ１７_３２の出力端子Ｏに生じた信号を反転
入力端子Ｉ_１に受ける。ＡＮＤゲート２３は信号ＥＤＧ
Ｅの遷移の生起を検出し、その検出出力を後述のとおり
遅延エンコーダ２２の入力端子Ｉ_９６に供給する。

【００５４】信号ＥＤＧＥの遷移がロウからハイへの遷
移である場合は遷移生起後のハイのレベルの信号をＡＮ
Ｄゲート２３の入力端子Ｉ_０に直ちに供給する。しか
し、このハイレベルの信号はＡＮＤゲート２３の入力端
子Ｉ_１への到達前に遅延経路１６および遅延バッファ１
７_３２を伝搬しなければならない。したがって、ＡＮＤ
ゲート２３の反転入力端子Ｉ_１は遅延経路１６および遅
延バッファ１７_３２による遅延で設定された時間長の経
過後にハイのレベルの信号を受け、ＡＮＤゲート２３の
非反転入力端子Ｉ_０はその時間長の前にハイのレベルの
信号を受けるので、ＡＮＤゲート２３の出力信号Ｏは０
から１に変化し、信号ＥＤＧＥにロウからハイへの遷移
が生起したことを示す。このロウからハイへの遷移がＡ
ＮＤゲート２３の入力端子Ｉ_１に到達すると、ＡＮＤゲ
ート２３の出力信号は０に戻る。

【００５５】図１から理解されるとおり、クロック信号
ＣＬＫはレジスタ１８、登録ずみ優先順位エンコーダ２
１および遅延エンコーダ２２の各々のクロック入力端子
Ｃに供給する。

【００５６】信号ＥＤＧＥの上記ロウからハイへの遷移
のあとの信号ＣＬＫの最初のロウからハイへの遷移で、
各レジスタ１８の入力ビットでの生起信号を蓄積しその
レジスタ１８関連の登録ずみ優先順位エンコーダ２１に
供給する。

【００５７】信号ＥＤＧＥの上記ロウからハイへの遷移
のあとの信号ＣＬＫの２番目のロウからハイへの遷移
で、登録ずみ優先順位エンコーダ２１の各々の組み合わ
せ論理（すなわち優先順位機能を実現する論理）でエン
コードした信号をその優先順位エンコーダの３ビットレ
ジスタに蓄積し遅延エンコーダ２２の入力端子Ｉ_０乃至
Ｉ_９５に供給する。信号ＣＬＫに２番目の遷移が生起す
る前にＡＮＤゲート２３は信号ＥＤＧＥ遷移の検出出力
を遅延エンコーダ２２の入力端子Ｉ_９６に供給する。

【００５８】信号ＥＤＧＥの上記ロウからハイへの遷移
のあとの信号ＣＬＫの３番目の遷移の時点で８ビット信
号ＴＩＭＥ＿ＳＴＡＭＰおよび信号ＥＤＧＥ＿ＦＬＡＧ
を遅延エンコーダ２２の出力端子Ｏ_０乃至Ｏ_７およびＯ
_８にそれぞれ供給する。すなわち、信号ＥＤＧＥのロウ
−ハイ遷移（またはハイ−ロウ遷移）のあとの信号ＣＬ
Ｋの３番目の遷移で、信号ＥＤＧＥ＿ＦＬＡＧは信号Ｅ
ＤＧＥの遷移の生起を検出し、信号ＴＩＭＥ＿ＳＴＡＭ
Ｐは信号ＣＬＫを基準とした検出遷移の到達時点を供給
する。

【００５９】図２は遅延経路１３および１６に用いてあ
る既知の粗遅延段１２の概略図を示す。各遅延段２１は
入力端子ＩおよびＩ_Ｎに一対の差動信号を受け、出力端
子ＯおよびＯ_Ｎに一対の差動信号を生ずる。バイポーラ
トランジスタ４０、４１のベース電極を上記端子Ｉおよ
びＩ_Ｎにそれぞれ接続し、コレクタ電極を抵抗器４２お
よび４３の第１の端子に接続する。これら抵抗器４２お
よび４３の各々の第２の端子は電圧源Ｖ_ＣＣに接続す
る。トランジスタ４０および４１のエミッタ電極にバイ
ポーラトランジスタ４４のコレクタ電極に接続し、その
トランジスタ４４のエミッタ電極は第２の端子を電圧源
Ｖ _ＥＥに接続したトランジスタ４５の第１の端子に接続
する。各粗遅延段１２の入力端子Ｉ、Ｉ_Ｎに加えた差動
信号と出力端子Ｏ、Ｏ_Ｎに発生した差動信号との間の遅
延をトランジスタ４４、すなわちベースを粗遅延段１２
の入力端子Ｃに接続したトランジスタ４４のベース電極
に加えた電圧信号で制御する。

【００６０】図３は各従バイアス回路１５の概略図であ
る。周知の従バイアス回路１５はバイポーラトランジス
タ５０と抵抗器５１とを備える。エミッタフォロワ回路
で構成できる従バイアス回路１５はトランジスタ５０の
ベース電極に信号ＶＱを受けてエミッタ電極に電圧信号
ＶＲを発生する。信号ＶＲの電圧レベルはトランジスタ
５０のベースエミッタ間電圧（Ｖｂｅ）だけ信号ＶＱの
電圧レベルよりも低い。

【００６１】図１乃至図３を併せて参照すると、トラン
ジスタ５０のエミッタ電極における信号ＶＲの電圧レベ
ルはそのトランジスタ５０のベース電極への信号ＶＱの
電圧レベルに追従する。したがって、信号ＶＱの電圧の
増減には信号ＶＲの電圧の同じ増減が追従する。例え
ば、信号ＣＬＫの位相が信号ＣＬＫ＿ｄｅｌａｙよりも
遅れると、それに伴って位相検波器１４で生ずる信号Ｖ
Ｑの電圧レベルの低下は信号ＶＲの電圧レベルにも生ず
る。図２の粗遅延段１２の入力端子Ｃに加えられた信号
ＶＲの低下は図２のトランジスタ４４のベースエミッタ
間電圧を低下させ、各遅延段１２経由の電流をそれに対
応して減少させる。遅延段１２経由の電流の減少は遅延
経路１３および１６による遅延を増加させる。すなわ
ち、信号ＣＬＫが初めに信号ＣＬＫ＿ｄｅｌａｙよりも
遅れていたとすると、各粗遅延段１２を流れる電流の総
量の減少が、各粗遅延段１２の入力端子Ｉ、Ｉ_Ｎへの信
号の印加時点と出力端子Ｏ、Ｏ_Ｎへの信号の出力時点と
の間の遅延を増加させ、信号ＣＬＫと信号ＣＬＫ＿ｄｅ
ｌａｙとを同相にする。

【００６２】同様に、信号ＣＬＫの位相が初めに信号Ｃ
ＬＫ＿ｄｅｌａｙよりも進んでいたとすると、信号ＶＱ
およびＶＲの電圧レベルが上がり、各粗遅延段１２を通
じた電流を増加させ、それによって各遅延段１２による
遅延を減らし信号ＣＬＫおよびＣＬＫ＿ｄｅｌａｙを同
相にする。

【００６３】図４は各精遅延バッファ１７の周知の回路
図である。各精遅延バッファ１７は電圧源ＶＣＣおよび
ＶＥＥに接続した抵抗器６２、６３、６５およびトラン
ジスタ６０、６１、６４を含む。抵抗器６２は電圧源Ｖ
ＣＣとトランジスタ６０のコレクタ電極との間に接続す
る。抵抗器６３は電圧源ＶＣＣとトランジスタ６１のコ
レクタ電極との間に接続する。トランジスタ４８および
５０のベース電極は精遅延バッファ１７の入力端子Ｉお
よびＩ_Ｎにそれぞれ接続する。トランジスタ６０および
６１のエミッタ電極は、信号ＶＲをベース電極に受けエ
ミッタ電極を抵抗器６５の第１の端子に接続したトラン
ジスタ６２のコレクタ電極に接続する。抵抗器５４の第
２の端子は電圧源ＶＥＥに接続する。

【００６４】信号ＶＲはトランジスタ６４のベース電圧
を制御して、エミッタ結合対による精遅延バッファ１７
経由の電流量を変化させ、精遅延バッファ１７による利
得および遅延量を制御する。信号ＶＲの電圧レベルが高
いほど精遅延バッファの利得は大きく、入力端子Ｉ、Ｉ
_Ｎへの差動信号の電圧遷移と出力端子Ｏ、Ｏ_Ｎからの差
動信号の電圧遷移との間の時間幅が小さくなる。

【００６５】図５は登録ずみの優先順位エンコーダ２１
に接続した８ビットレジスタ１８に接続した遅延経路１
９の拡大概略図である。図１の場合と同様に図５は差動
信号の利用を示しておらず、したがって各遅延経路１９
は七つの遅延段２０と８ビットレジスタ１８の互いに別
の入力端子に各々が接続された八つのノードとを備える
ものとして示してある。各精遅延バッファ１９のより詳
しい回路図を図７に示す。

【００６６】各８ビットレジスタ１８は周知の１ビット
ＥＣＬ（エミッタ結合論理）レジスタ３０（図６に詳細
に図示）を備える。図示を単純にするために、図５の各
ＥＣＬレジスタ３０は各単一のデータ端子Ｄ、クロック
端子Ｃおよび出力端子Ｑを備えるものとして示してあ
る。しかし、図６に見られるとおり、ＥＣＬレジスタ３
０のこれら端子Ｄ、ＣおよびＱの各々は差動ハイまたは
ロウ信号を受ける二つの端子を含む。また、各ＥＣＬレ
ジスタ３０のデータ入力端子ＤおよびＤ_Ｎは一対の差動
信号を受けるので、図５（図１と同じ）の精遅延経路１
９の中の各ノード２７は、図７に関連づけて詳細に後述
するとおり、端子Ｄに差動ロウ（またはハイ）信号を供
給する第１のノードと端子Ｄ_Ｎは差動ハイ（またはロ
ウ）信号を供給する第２のノードとから成る一対のノー
ド（図５には示してない）を含む。

【００６７】図５を参照すると、各登録ずみ優先順位エ
ンコーダ２１は上述の表１に従って優先順位エンコード
機能を発揮する組合わせ論理２４と３ビット２５とを含
む。各３ビットレジスタ２５は三つの１ビットＥＣＬレ
ジスタ３０を含む。組合せ論理２４の出力端子Ｄ_０、Ｄ
_１、Ｄ_２はレジスタ２５のビット０、１および２に信号
をそれぞれ供給する。信号ＣＬＫは各レジスタ２５の各
ＥＣＬレジスタ３０のクロック入力端子Ｃにクロック信
号を供給する。なお、図５において組合せ論理２４の出
力端子Ｏ_０、０_１および０_２に供給される信号の各々は
差動信号であるが図示の簡略化のためにその形には図示
してない。

【００６８】図６は登録ずみ優先順位エンコーダ２１の
各８ビットレジスタ１８および各３ビットレジスタ２５
に用いてある周知のＥＣＬレジスタ３０の回路図を示す
（図５参照）。ＥＣＬ３０は差動的に動作し、したがっ
て一対のデータ端子（Ｄ、Ｄ _Ｎ）、一対のクロック端子
（Ｃ、Ｃ_Ｎ）および一対の出力端子（Ｑ、Ｑ_Ｎ）を含
む。信号ＶＱ（図１および図２には示してない）はＥＣ
Ｌレジスタ３０の利得、すなわち動作速度を制御する。
信号ＶＱのファンアウトを上げるように、図６に示すと
おり、ＥＣＬレジスタ３０に周知の従バイアス回路１５
を備える実施例もある。ＥＣＬレジスタ３０の動作は当
業者に周知である。

【００６９】図７は粗遅延バッファ１７および従バイア
ス１５に接続した精遅延経路１９の回路図である。各精
遅延経路１９は二つの抵抗・トランジスタ脚７０および
９０（以下脚７０および９０と呼ぶ）を含む。脚７０
は、ノードＰ_０およびＰ_１の間に接続した抵抗器７２
（各ノードの右下付０、１、・・・はそのノードの索引番
号）と、ノードＰ_１およびＰ_２の間に接続した抵抗器７
３と、ノードＰ_２およびＰ _３の間に接続した抵抗器７４
と、ノードＰ_３およびＰ_４の間に接続した抵抗器７５
と、ノードＰ_４およびＰ_５の間に接続した抵抗器７６
と、ノードＰ_５およびＰ _６の間に接続した抵抗器７７
と、抵抗器６および７の間に接続した抵抗器７８とを含
む。また、脚７０はバイポーラトランジスタ７１および
７９並びに抵抗器８０を含む。トランジスタ７１のコレ
クタ、ベースおよびエミッタ電極は、電圧源ＶＣＣ、遅
延バッファ１７の出力端子Ｏ_ＮおよびノードＰ_０にそれ
ぞれ接続してある。トランジスタ７９のベース電極は従
バイアス１５（図１参照）の信号ＶＲを受ける。トラン
ジスタ７９のコレクタ電極およびエミッタ電極はノード
Ｐ_７と抵抗器８０の第１の端子にそれぞれ接続してあ
る。抵抗器８０の第２の端子は電圧源ＶＥＥに接続す
る。

【００７０】脚９０はノードＮ_０およびＮ_１の間に接続
した抵抗器９２と、ノードＮ_１およびＮ_２の間に接続し
た抵抗器９３と、ノードＮ_２およびＮ_３の間に接続した
抵抗器９４と、ノードＮ_３およびＮ_４の間に接続した抵
抗器９５と、ノードＮ_４およびＮ_５の間に接続した抵抗
器９６と、ノードＮ_５およびＮ_６の間に接続した抵抗器
９７と、ノードＮ_６およびＮ_７の間に接続した抵抗器９
８とを含む。また、脚９０はバイポーラトランジスタ９
１および９９並びに抵抗器１００も含む。脚７０の抵抗
器７２乃至７８および脚９０の抵抗器９２乃至９８の各
々は互いに同一の抵抗値を有する。トランジスタ９１の
コレクタ電極、ベース電極およびエミッタ電極は電圧源
ＶＣＣ、遅延バッファ１７の出力端子ＯおよびノードＮ
_７にそれぞれ接続してある。トランジスタ９９のベース
電極は従バイアス１５から信号ＶＲを受ける。トランジ
スタ９９のコレクタ電極およびエミッタ電極はノードＮ
_０および抵抗器１００の第１の端子にそれぞれ接続して
ある。抵抗器１００の第２の端子は電圧源ＶＥＥに接続
してある。上述のとおり、単純化のために脚７０および
９０で同一の索引番号を付けた各二つのノードを図１お
よび図５では単一のノード２７として示してある。例え
ば、ノードＰ_０およびＮ_０は単一のノード２７として示
してあり、同様に、例えばノードＰ_５およびＮ_５はもう
一つのノード２７として示してある。

【００７１】各遅延経路１９_ｉの脚７０のノードＰ_０乃
至Ｐ_７はレジスタ１８_ｉのＥＣＬレジスタ３０の互いに
別の一つの入力端子Ｄにそれぞれ接続してある（図１、
図５、図６および図７参照）。例えば、精遅延経路１９
_１のノードＰ_０はレジスタ１８_１のビット０を構成する
ＥＣＬレジスタ３０のＤ入力端子に接続し、精遅延経路
１９_１のノードＰ_７はレジスタ１８_１のビット７を構成
するＥＣＬレジスタ３０のＤ入力端子に接続する。同様
に、各精遅延経路１９_１の脚９０のノードＮ_０乃至Ｎ_７
はレジスタ１８_１のＥＣＬレジスタ３０の互いに別の一
つの入力端子Ｄ _Ｎにそれぞれ接続してある。脚７０およ
び９０の中で同じ索引番号を付けたノード（例えばノー
ドＰ_０およびＮ_０）は同じＥＣＬレジスタ３０の差動入
力端子に接続する。したがって、例えば精遅延経路１９
１のノード対（Ｎ_０、Ｐ_０）、（Ｎ_１、Ｐ_１）、・・・、
（Ｎ_７、Ｐ_７）はレジスタ１８_１のビット０乃至７のそ
れぞれのＥＣＬレジスタ３０の（Ｄ、Ｄ_Ｎ）入力にそれ
ぞれ接続する。上述のとおり、図示の簡略化のために図
１および図５には対応ＥＣＬレジスタ３０の差動データ
入力端子ＤおよびＤ_Ｎに接続した同じ索引番号のノード
からの差動信号は示してない。図１および図５の各々は
レジスタビットの単一のデータ入力端子に接続した単一
のノードとして各ノード対を示している。

【００７２】脚７０および９０の中の互いに同じ索引番
号のノードの間に接続した各抵抗器対（例えば、索引番
号０および１のノード間に接続してある抵抗器７２およ
び９２）は図１および図５の遅延段２０に示すとおり精
遅延段を形成する。各精遅延段を通じた遅延は、ノード
（Ｐ_ｉ、Ｎ_ｉ）の電圧が同じレベルに達した時点とノー
ド（Ｐ_ｉ＋１、Ｎ_ｉ＋１）の電圧が同じレベルに達した
時点との間の差で定まる。

【００７３】図７を参照すると、精遅延バッファ１７の
トランジスタ６４および精遅延経路１９のトランジスタ
７９および９９の各々はベース電極に同じ電圧ＶＲを受
け（すなわち、各トランジスタは同じベース・エミッタ
間電圧を有する）、したがって電流鏡像を形成する。す
なわち、トランジスタ６４、７９および９９をそれぞれ
流れる電流は互いに等しく、したがって脚７０および９
０を流れる電流は互いにほぼ等しい。

【００７４】遅延バッファ１７の出力端子ＯおよびＯ_Ｎ
からの電圧信号が互いに同じレベルであり（すなわち、
遅延バッファ１７の入力端子ＩおよびＩ_Ｎが同じ電圧に
ある）、トランジスタ７１および９１のベース・エミッ
タ間電圧が同じであると仮定する。上述のとおり脚７０
および９０を流れる電流、したがってトランジスタ７１
および９１を流れる電流は等しいので、脚７０からのノ
ードの電位と脚９０からのノードの電位とは、二つのノ
ードの索引番号の和が７であれば互いに等しい。例え
ば、ノード（Ｐ_０およびＮ_７）は同じ電位にあり、ノー
ド（Ｐ_１およびＮ _６）もノード（Ｐ_２およびＮ_５）も同
じ電位にあり、以下同様となる。

【００７５】端子Ｉの電圧が精遅延バッファ１７の端子
Ｉ_Ｎの電圧よりも高い場合は精遅延バッファ１７のトラ
ンジスタの６０を通ずる電流は増加しトランジスタ６１
を流れる電流は減少して、精遅延バッファ１７の出力端
子ＯおよびＯ_Ｎの電圧をそれぞれ減少させ増加させる。
したがって、脚７０および９０を通じた電流はトランジ
スタ７９および９９のベース・エミッタ間電圧がほぼ同
じであるために互いに等しくなり、ノードＰ_０、Ｐ_１、
Ｐ_２、Ｐ_３、Ｐ_４、Ｐ_５、Ｐ_６およびＰ_７の電圧レベル
は上がり、ノードＮ_７、Ｎ_６、Ｎ_５、Ｎ_４、Ｎ_３、
Ｎ_２、Ｎ_１およびＮ _０の電圧レベルは下がる。これに対
して、入力端子Ｉの電圧レベルが遅延バッファ１７の端
子Ｉ_Ｎの電圧レベルよりも低くなった場合は、ノードＰ
_０乃至Ｐ_７の電圧レベルは下がりノードＮ_７乃至Ｎ_０の
電圧レベルは上がる。

【００７６】抵抗器７２乃至７８および９２乃至９８の
各々は互いに同じ抵抗値にしてあるので、これら抵抗器
の各々両端の電圧降下は互いに等しい。

【００７７】脚７０および９０を流れる電流並びに抵抗
器７２乃至７８および９２乃至９８の備える抵抗値は、
各精遅延経路１９による遅延が単一の粗遅延段１２によ
る遅延とほぼ等しく、レジスタ１８_ｉおよび１８_ｉ＋１
の例えばＭＳＢへの信号ＥＤＧＥ遷移到達時点の差が粗
遅延段１２により遅延に等しくなるように選んである。

【００７８】図８はノードＮ_７乃至Ｎ_０およびＰ_０乃至
Ｐ_７の電圧の変動を、精遅延バッファ１７の出力端子Ｏ
の電圧が差動ハイレベルから差動ロウレベルに変わり出
力端子０_Ｎの電圧が差動ロウレベルから差動ハイレベル
に変わる時点の関数として示す。上記ノードの電圧の時
間変化は時点ｔ_１およびｔ_３で画された三つの領域に後
述のとおり分けられる。

【００７９】図８の領域Ａ（時点ｔ_１の前）では精遅延
バッファ１７の端子Ｏ_ＮおよびＯにおける信号電圧はそ
れぞれハイおよびロウである。したがって、図８に示す
とおり、ノードＮ_７乃至Ｎ_０の各々における電圧はノー
ドＰ_０乃至Ｐ_７の各々の電圧よりも高い。なお、脚７０
および９０の中のノード相互間に接続した抵抗器はすべ
て互いに等しい電圧降下を生ずる。

【００８０】図８の領域Ｂ（時点ｔ_１と時点ｔ_２との
間）では、端子Ｏにおける信号の電圧ハイからロウへの
変化および端子Ｏ_Ｎにおける信号の電圧ロウからハイへ
の対応の変化のために精遅延経路１９のトランジスタ９
１の導通性が下がり、トランジスタ７１の導電性が上が
る。したがって、脚７０および９０を流れる電流は互い
に等しいので、図８の領域Ｂに示すとおり、ノードＰ_０
乃至Ｐ_７の電圧は上がり、ノードＮ_７乃至Ｎ_０の電圧は
下がる。

【００８１】領域Ｃ（時点ｔ_２のあと）では脚７０およ
び９０の中のトランジスタは新たな平衡状態に達し、ノ
ードＮ_７乃至Ｎ_０の各々の電圧はノードＰ_０乃至Ｐ_７の
各々の電圧よりも低くなる。時点ｔ_１以前および時点ｔ
_３以後に脚７０および９０を流れる電流は等しいので時
点ｔ_１以前および時点ｔ_３以後の各抵抗器の電圧降下も
同じになる。

【００８２】図８を参照すると、ノード（Ｐ_ｉ、Ｎ_ｉ）
および（Ｐ_ｉ＋１、Ｎ_ｉ＋１）の電圧レベル交叉（すな
わち電圧が等しくなった時点）相互間の経過時間はノー
ド（Ｐ_ｉ＋１、Ｎ_ｉ＋１）およびノード（Ｐ_ｉ＋２、Ｎ
_ｉ＋２）の電圧レベル交叉相互間の経過時間と同じであ
る（ここでｉは１から５の範囲で変動する）。例えば、
ノード（Ｐ_２、Ｎ_１）の電圧レベル交叉のあとΔｔ経過
時にノード（Ｐ_２、Ｎ _２）の電圧が互いに交叉した場合
は、ノード（Ｐ_３、Ｎ_３）の電圧もノード（Ｐ _２、
Ｎ_２）の電圧レベル交差のあとΔｔ経過時に互いに交叉
する。

【００８３】図８には時点ｔ２、すなわち各レジスタ１
８の各ＥＣＬレジスタ３０のクロック入力端子に信号Ｃ
ＬＫが加えられる時点ｔ２も示してある。図６乃至図８
から理解されるとおり、レジスタ１８のＥＣＬレジスタ
３０はノード対（Ｐ_０およびＮ_０）からの信号を受けて
ＣＬＫ到達時に２進値１を蓄積する。これら二つのノー
ドの電圧が信号ＣＬＫの到達の前に互いに交叉するから
である。同じ理由で、ノード対（Ｐ_１、Ｎ_１）および
（Ｐ_２、Ｎ_２）からそれぞれ信号を受けるレジスタ１８
の二つのＥＣＬレジスタ３０の各々は信号ＣＬＫの到達
時に２進値１を蓄積する。しかし、ノード対（Ｐ_３、Ｎ
_３）、（Ｐ_４、Ｎ_４）、（Ｐ_５、Ｎ_５）、（Ｐ_６、
Ｎ_６）および（Ｐ_７、Ｎ_７）からそれぞれ信号を受ける
レジスタ１８の残りの五つのＥＣＬレジスタは信号ＣＬ
Ｋの到達時に２進値０を蓄積する。これらノード対の各
々の電圧は信号ＣＬＫの到達前に互いに交叉しないから
である。

【００８４】脚７０および８０には８ビットレジスタ１
８の別のＥＣＬレジスタ３０のＤ入力端子およびＤＮ入
力端子に差動入力信号を各々が供給する八つのノード対
があるので、ノード（Ｐ_ｉ＋１、Ｎ_ｉ＋１）の電圧レベ
ル交叉がノード（Ｐ_ｉ、Ｎ_ｉ）の電圧レベル交叉のΔｔ
あとに起こるとすると、同じレジスタ１８の入力ビット
０および７への信号ＥＤＧＥ遷移の到達時間相互間には
８Δｔの時間間隔が生ずる。

【００８５】信号ＣＬＫを周波数８００ＭＨｚにした実
施例もある。各粗遅延段１２の抵抗器４２および４３の
抵抗値は例えば５００オームとし、抵抗器１４の抵抗値
は５００オームとする。電圧源ＶＣＣおよびＶＥＥは例
えば０ボルトおよび−５ボルトをそれぞれ供給する。バ
イポーラトランジスタ４４のベース電極に加える信号Ｃ
はおよそ−３.８ボルトである。入力端子ＩおよびＩ_Ｎ
に供給する差動電圧は例えば０ボルト乃至−０.３ボル
トの範囲で変動し、出力端子ＯおよびＯ_Ｎに生ずる差動
電圧を０ボルト乃至−０.３ボルトの範囲に抑える。こ
れらの電圧値によって、各粗遅延段１２による最小遅延
を約３７psecとする実施例もあるが、信号Ｃの電圧レベ
ルを４００ミリボルトだけ下げるとその遅延は約４７ps
ecに増加する。

【００８６】電圧Ｖ０が−２.９ボルトであり従バイア
ス１５の抵抗器５１の抵抗値を例えば５００オームにす
ると、トランジスタ５０のエミッタ端子への信号ＶＲの
電圧は−３.８ボルトになる。

【００８７】精遅延バッファ１７の抵抗器６２、６３お
よび６５の各々の抵抗値は５００オームである。入力端
子ＩおよびＩ_Ｎに加えられる差動電圧は例えば０ボルト
乃至−０.３ボルトの範囲で変動させる。

【００８８】各精遅延段９０の脚７０および９０を流れ
る電流は例えば１.２ミリアンペアである。また、脚７
０および９０の各抵抗器の抵抗値は例えば１０オームで
ある。したがって、これら抵抗器の各々の電圧降下は例
えば１２ミリボルトである。バイポーラトランジスタ７
１および９１のベース電極に加わる差動電圧は０ボルト
乃至−０.３ボルトである。二つの互いに相隣るノード
対、例えばノード（Ｐ _０、Ｎ_０）およびノード（Ｐ_１、
Ｎ_１）の各々の電圧レベル交叉相互間の時間間隔は例え
ば５psecであり、これによってＴＤＣ１０は信号遷移到
達時点を分解能５psecで記録できる。

【００８９】ＴＤＣ１０の上述の実施例は差動信号を用
いているが、この差動信号の利用が一つのオプションで
あることは当業者には明らかであろう。すなわち、差動
信号を用いない実施例の構成も可能である。

【００９０】また、信号ＥＤＧＥのロウからハイへの遷
移およびハイからロウへの遷移を両方とも記録するに
は、この発明による時間長−ディジタル量変換器２個
を、一つはロウ−ハイ遷移の記録に、もう一つはハイ−
ロウ遷移の記録に、必要とする。

【００９１】上述の実施例は例示のためのものであって
限定のためのものではない。この発明はここに開示した
回路の構成に用いた特定の技術（すなわち、ＣＭＯＳや
バイポーラなど）に限定されない。また、この発明はＴ
ＤＣ１０内部に用いた粗遅延段、レジスタ、従バイア
ス、精遅延バッファ、優先順位エンコーダ、精遅延経路
などの形成には限定されない。

【００９２】上記以外の多様な変形がこの発明には可能
であり、それら変形はすべて特許請求の範囲の各請求項
の範囲に含めることを意図するものである。

【図面の簡単な説明】

【図１】この発明の一つの実施例による時間長−ディジ
タル量変換器のブロック図。

【図２】この発明の一つの実施例により粗遅延段の概略
的回路図。

【図３】従来技術による従バイアス回路の概略的回路
図。

【図４】この発明の一つの実施例による精遅延バッファ
の概略的回路図。

【図５】図１の時間長−ディジタル量変換器の一部の拡
大ブロック図。

【図６】従来技術によるエミッタ結合型論理回路の概略
的回路図。

【図７】この発明の一つの実施例による精遅延経路の概
略的回路図。

【図８】この発明の一つの実施例による図７の精遅延経
路の種々のノードの電圧レベル遷移を示す図。

【図９】この発明の一つの実施例による遅延エンコーダ
の概略的回路図。

【符号の説明】

１０時間長−ディジタル量変換器１２粗遅延段１３、１６粗遅延経路１４遅延検波器１５従バイアス回路１７遅延バッファ１８８ビットレジスタ１９精遅延経路２０精遅延段２１登録ずみ優先順位エンコーダ２２遅延デコーダ２３ＡＮＤゲート

【手続補正書】

【提出日】平成１３年１０月２６日（２００１．１０．
２６）

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１Ａ】

【図１Ｂ】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図１Ａ】この発明の一つの実施例による時間長−ディ
ジタル量変換器のブロック図の左半分。

【図１Ｂ】この発明の一つの実施例による時間長−ディ
ジタル量変換器のブロック図の右半分。

【図３】従来技術による従バイアス回路の概略的回路
図。

【符号の説明】１０時間長−ディジタル量変換器１２粗遅延段１３、１６粗遅延経路１４遅延検波器１５従バイアス回路１７遅延バッファ１８８ビットレジスタ１９精遅延経路２０精遅延段２１登録ずみ優先順位エンコーダ２２遅延デコーダ２３ＡＮＤゲート

フロントページの続きＦターム(参考） 2F085 AA05 CC09 FF20 GG07 GG19 GG23 5J001 AA01 BB08 BB23 DD05 DD09

Claims

【特許請求の範囲】

【請求項１】クロック信号ＣＬＫを基準とした信号ＥＤ
ＧＥの到達時点を記録する時間長−ディジタル量変換器
であって、互いに直列に接続したＮ個の粗遅延段を含み、前記粗遅
延段の初段の入力端子に前記信号ＥＤＧＥを受ける粗遅
延経路と、各々が前記信号ＥＤＧＥの伝搬のための（Ｍ−１）個の
精遅延段およびＭ個のノードを含み、前記粗遅延段のう
ちの関連する一つに各々が信号を受けるように接続され
たＮ個の精遅延経路とを含み、前記信号ＣＬＫを基準と
した前記信号ＥＤＧＥの到達時点の記録をその信号ＥＤ
ＧＥの伝搬する前記Ｎ個の精遅延経路の中のＭ×Ｎ個の
ノードの数の記録によって行う時間長−ディジタル量変
換器。
【請求項２】前記精遅延経路のうちの関連する一つに各
々が接続されたＮ個のＭビットレジスタをさらに含み、
一つのＭビットレジスタの各入力端子を前記精遅延経路
の前記Ｍ個のノートの互いに別の一つに接続した請求項
１記載の時間長−ディジタル量変換器。
【請求項３】前記Ｍビットレジスタのうちの関連する一
つに各々が接続され、そのレジスタのＭビットについて
Ｌビット信号の表す優先順位機能を発揮するＮ個の優先
順位エンコーダをさらに含む請求項１記載の時間長−デ
ィジタル量変換器。
【請求項４】信号ＥＤＧＥを受けその信号ＥＤＧＥの遷
移を検出する信号端検出器をさらに含む請求項３記載の
時間長−ディジタル量変換器。
【請求項５】前記Ｎ個の優先順位エンコーダの各々のＬ
ビット信号を受け、そのＬビット信号に応答して信号Ｅ
ＤＧＥの到達時点対応の信号ＴＩＭＥ＿ＳＴＡＭＰを生
ずる遅延エンコーダをさらに含み、前記到達時点を、信
号ＥＤＧＥが後続の精遅延経路のＭ個のノードのいずれ
をも伝搬しないときにその信号ＥＤＧＥがＭ個のノード
全てを通過する一つの精遅延経路と、信号ＥＤＧＥがＭ
個のノードの全部ではないが一部を通過する複数の精遅
延経路とを特定することによって算定する請求項４記載
の時間長−ディジタル量変換器。
【請求項６】各々が前記粗遅延段の関連する一つにその
粗遅延段から信号を受けるように接続されるとともに前
記精遅延段の関連する一つにその精遅延段に信号を供給
するように接続されたＮ個の精遅延バッファをさらに含
む請求項５記載の時間長−ディジタル量変換器。
【請求項７】互いに直列に接続されたＮ個の粗遅延段を
含む第２の粗遅延経路をさらに含み、前記第２の粗遅延
経路の前記粗遅延段の初段の入力端子に信号ＣＬＫを加
え終段の出力端子に信号ＣＬＫ＿ｄｅｌａｙを生ずる請
求項６記載の時間長−ディジタル量変換器。
【請求項８】前記信号ＣＬＫおよびＣＬＫ＿ｄｅｌａｙ
が互いにほぼ同相であり、信号ＣＬＫ＿ｄｅｌａｙの位
相が信号ＣＬＫの繰返し周期一つ分だけ信号ＣＬＫの位
相よりも遅れている請求項７記載の時間長−ディジタル
量変換器。
【請求項９】前記第１および第２の粗遅延経路の両方の
中の前記粗遅延段のうちの関連する一つに各々が接続さ
れ前記信号ＥＤＧＥおよびＣＬＫの遅延量をそれぞれ制
御するＮ個の従バイアス回路のグループをさらに含む請
求項８記載の時間長−ディジタル量変換器。
【請求項１０】前記精遅延バッファのうちの関連する一
つに各々が接続されたＮ個の従バイアス回路の第２のグ
ループをさらに含む請求項９記載の時間長−ディジタル
量変換器。
【請求項１１】前記信号ＣＬＫおよびＣＬＫ＿ｄｅｌａ
ｙを受けるとともに、前記Ｎ個の中バイアス回路の前記
第１および第２のグループの中の前記中バイアス回路の
各々への信号、すなわち前記信号ＣＬＫおよびＣＬＫ＿
ｄｅｌａｙを同相にするように変動する電圧レベルを備
える信号を生ずる位相検波器をさらに含む請求項１０記
載の時間長−ディジタル量変換器。
【請求項１２】前記遅延エンコーダが前記信号ＥＤＧＥ
の遷移の検出のために前記信号端検出器の出力信号を受
ける請求項１１記載の時間長−ディジタル量変換器。
【請求項１３】前記信号ＥＤＧＥおよびＣＬＫの各々が
差動的にハイおよびロウレベルを有する差動信号対を含
む請求項１２記載の時間長−ディジタル量変換器。
【請求項１４】前記信号ＥＤＧＥの到達時点を信号ＣＬ
Ｋの１繰返し周期の期間内に記録する請求項１３記載の
時間長−ディジタル量変換器。
【請求項１５】前記粗遅延段の各々が、第１の入力信号を受ける制御電極、第１の電圧源に接続
した第２の端子を有する第１の抵抗器の第１の端子に接
続した第１の電流授受電極、および第２の電流授受電極
を有する第１のトランジスタと、第１の入力信号を受ける制御電極、第１の電圧源に接続
した第２の端子を有する第２の抵抗器の第１の端子に接
続した第１の電流授受電極、および第２の電流授受電極
を有する第２のトランジスタと、第３の入力信号を受ける制御電極、前記第１および第２
のトランジスタの前記第２の電流授受電極に接続した第
１の電流授受電極、および第２の電圧源に接続した第２
の端子を有する第３の抵抗器の第１の端子に接続した第
２の電流授受電極を有する第３のトランジスタとを含む
請求項１４記載の時間長−ディジタル量変換器。
【請求項１６】前記精遅延バッファ回路の各々が、第１の入力信号を受ける制御電極、第１の電圧源に接続
した第２の端子を有する第１の抵抗器の第１の端子に接
続した第１の電流授受電極、および第２の電流授受電極
を有する第１のトランジスタと、第１の入力信号を受ける制御電極、第１の電圧源に接続
した第２の端子を有する第２の抵抗器の第１の端子に接
続した第１の電流授受電極、および第２の電流授受電極
を有する第２のトランジスタと、第３の入力信号を受ける制御電極、前記第１および第２
のトランジスタの前記第２の電流授受電極に接続した第
１の電流授受電極、および第２の電圧源に接続した第２
の端子を有する第３の抵抗器の第１の端子に接続した第
２の電流授受電極を有する第３のトランジスタとを含む
請求項１５記載の時間長−ディジタル量変換器。
【請求項１７】前記Ｍビットレジスタの各々の各入力端
子が差動ハイおよびロウ信号をそれぞれ受ける第１およ
び第２の端子を有する請求項１６記載の時間長−ディジ
タル量変換器。
【請求項１８】前記精遅延経路の各々が、Ｍ−１個の抵
抗器と隣接抵抗器相互間のＭ個のノードとを各々が含む
第１および第２の脚を含み、前記第１の脚の中の前記Ｍ
個のノードの各々の各精遅延経路において前記第２の脚
のＭ個のノードの互いに異なる一つとノード対を形成
し、各ノード対の第１および第２のノードが前記精遅延
経路に接続した前記Ｍビットレジスタの前記入力端子の
別の一つの差動入力端子に接続されている請求項１７記
載の時間長−ディジタル量変換器。
【請求項１９】前記Ｎ個の精遅延経路の各々中の前記第
１および第２の脚の各々の（Ｍ−１）個の抵抗器の各々
の抵抗値が互いに同じである請求項１８記載の時間長−
ディジタル量変換器。
【請求項２０】前記Ｎ個の精遅延経路の各々中の前記第
１および第２の脚を通ずる電流が互いに等しい請求項１
９記載の時間長−ディジタル量変換器。
【請求項２１】前記精遅延経路の各々の前記第１の脚
が、前記精遅延経路の中の関連する精遅延バッファの出力端
子に接続した制御電極、第１の電圧源に接続した第１の
電流授受電極、および前記第１の脚の前記Ｍ個のノード
の初段に接続した第２の電流授受電極を有する第１のト
ランジスタと、前記第１の脚の前記Ｍ個のノードの最後の一つの接続し
た第１の電流授受電極、第２の電圧源に第２の端子を接
続した前記脚のＭ番目の抵抗器の第１の端子に接続した
第２の電流授受電極、および前記精遅延経路の中の関連
する精遅延バッファの前記第３のトランジスタの前記制
御電極に接続した制御電極を有する第２のトランジスタ
とをさらに含む請求項２０記載の時間長−ディジタル量
変換器。
【請求項２２】前記精遅延経路の各々の前記第２の脚
が、前記精遅延経路の中の関連する精遅延バッファの出力端
子に接続した制御電極、前記第１の電圧源に接続した第
１の電流授受電極、および前記第１の脚の前記Ｍ個のノ
ードの最初の一つに接続した第２の電流授受電極を有す
る第１のトランジスタと、前記第１の脚の前記Ｍ個のノードの最後の一つに接続し
た第１の電流授受電極、前記第２の電圧源に接続した第
２の端子を有するこの脚のＭ番目の抵抗器の第１の端子
に接続した第２の電流授受電極、および前記精遅延経路
の中の関連する精遅延バッファの前記第３のトランジス
タの前記制御電極に接続した制御電極を有する第２のト
ランジスタとをさらに含む請求項２１記載の時間長−デ
ィジタル量変換器。
【請求項２３】前記精遅延経路の各々において、第１の
ノード対の前記第１および第２のノードの電圧交叉と前
記第２のノード対の前記第１および第２のノードの電圧
交叉との間の時間間隔が前記第２のノード対の前記第１
および第２のノードの電圧交叉と前記第３のノード対の
前記第１および第２のノードの電圧交叉との間の時間間
隔に等しく、前記第１の脚において前記第１および第２
のノード対の第１のノードを前記Ｍ−１個の抵抗器の互
いに異なる一つの第１および第２の端子に接続し、第２
の脚において前記第１および第２のノード対の前記第２
のノードを前記（Ｍ−１）個の抵抗器の互いに異なる一
つの第１および第２の端子に接続し、前記第３のノード
対の前記第２のノードを前記第２のノード対の前記第２
のノードに接続した第２の端子を有する前記（Ｍー１）
個の抵抗器のもう一つの抵抗器の第１の端子に接続した
請求項２２記載の時間長−ディジタル量変換器。
【請求項２４】Ｎが３２に等しくＭが８に等しい請求項
２３記載の時間長−ディジタル量変換器。
【請求項２５】信号ＥＤＧＥの遷移を検出する信号端検
出器が非反転入力端子である第１の入力端子に信号ＥＤ
ＧＥを受け反転入力端子である第２の入力端子に遅延ず
みの信号ＥＤＧＥを受けるＡＮＤゲートを含む請求項２
４記載の時間長−ディジタル量変換器。
【請求項２６】前記第１の粗遅延経路の中の前記粗遅延
段の最終段の出力端子を粗遅延段の入力端子に接続した
請求項２５記載の時間長−ディジタル量変換器。
【請求項２７】前記優先順位エンコーダの各々が組み合
わせ優先順位エンコーダとＬビットレジスタとをさらに
含み、その組合せ優先順位エンコーダが優先順位付与動
作を行い前記ＬビットレジスタにＬビット信号を供給す
る請求項２６記載の時間長−ディジタル量変換器。
【請求項２８】各登録ずみ優先順位エンコーダの各Ｍビ
ットレジスタの各レジスタビットおよび各Ｌビットレジ
スタの各レジスタビットが、そのＭビットレジスタおよ
びその登録ずみ優先順位エンコーダに接続した前記精遅
延経路の前記ノード対の互いに異なる一つの前記第１お
よび第２のノードの差動信号を受ける一対のデータ入力
端子を有するＥＣＬレジスタである請求項２７記載の時
間長−ディジタル量変換器。
【請求項２９】クロック信号ＣＬＫを基準とした信号Ｅ
ＤＧＥの到達時点を記録する方法であって、互いに直列に接続したＮ個の粗遅延段の第１のグループ
の少なくとも一つを通じて前記信号ＥＤＧＥを伝搬させ
る過程と、各々が（Ｍ−１）個の精遅延段およびＭ個のノードを含
み前記粗遅延段のうちの関連する一つに各々が接続され
たＮ個の精遅延経路の少なくとも一つを通じて前記信号
ＥＤＧＥを伝搬させる過程と、前記Ｎ個の精遅延経路の中のＭ×Ｎ個のノードのうち前
記信号ＥＤＧＥが伝搬したノードの数、すなわち前記信
号ＣＬＫを基準とした前記信号ＥＤＧＥの到達時点を表
すノードの数を記録する過程とを含む方法。
【請求項３０】前記Ｎ個の精遅延経路の各々のＭ個のノ
ードに現れる信号を蓄積する過程をさらに含む請求項２
９記載の方法。
【請求項３１】前記Ｍ個のノードの各々から蓄積された
前記信号を優先順位エンコードする過程と、それに応答
してＬビットの優先順位エンコードずみの信号を生ずる
過程とをさらに含む請求項３０記載の方法。
【請求項３２】信号ＥＤＧＥの遷移を検出する過程をさ
らに含む請求項３１記載の方法。
【請求項３３】信号ＥＤＧＥが後続の精遅延経路のＭ個
のノードのいずれをも伝搬しないときにその信号ＥＤＧ
ＥがＭ個のノード全てを通過する一つの精遅延経路と、
信号ＥＤＧＥがＭ個のノードの全部ではないが一部を通
過する複数の精遅延経路とを特定する過程をさらに含む
請求項３２記載の方法。
【請求項３４】前記粗遅延段の各々の発生した前記信号
をバッファ処理する過程と、そのバッファ処理ずみの信
号を前記精遅延経路の各々を前記精遅延経路の互いに別
の一つに供給する請求項３３記載の方法。
【請求項３５】前記Ｎ個の精遅延バッファによる遅延量
を制御する過程をさらに含む請求項３４記載の方法。
【請求項３６】信号ＣＬＫとほぼ同位相で信号ＣＬＫか
らその信号ＣＬＫの１繰返し周期分だけ遅れた信号ＣＬ
Ｋ＿ｄｅｌａｙを生ずるように互いに直列に接続した第
２のグループのＮ個の粗遅延段の各々を通じて信号ＣＬ
Ｋを伝搬させる過程をさらに含む請求項３５記載の方
法。
【請求項３７】前記第１のグループの粗遅延段の各々に
よる遅延量を制御する過程をさらに含む請求項３６記載
の方法。
【請求項３８】前記第２のグループの粗遅延段の各々に
よる遅延量を制御する過程をさらに含む請求項３７記載
の方法。
【請求項３９】信号ＣＬＫおよびＣＬＫ＿ｄｅｌａｙの
間の位相差を検出する過程と、それら信号ＣＬＫおよび
ＣＬＫ＿ｄｅｌａｙの位相を同じにする信号を生ずる過
程とをさらに含む請求項３８記載の方法。
【請求項４０】クロック信号ＣＬＫを基準とした信号Ｅ
ＤＧＥの到達時点を記録する前記過程が、差動ハイおよ
びロウ信号を各々が含む一対の差動信号をそれぞれ含む
クロック信号ＣＬＫを基準として信号ＥＤＧＥの到達時
点を記録する過程を含む請求項３９記載の方法。
【請求項４１】クロック信号ＣＬＫを基準とした信号Ｅ
ＤＧＥの到達時点を記録する前記過程が、クロック信号
ＣＬＫの１繰返し周期以内にクロック信号ＣＬＫを基準
として信号ＥＤＧＥの到達時点を記録する過程を含む請
求項４０記載の方法。
【請求項４２】第１のグループのＮ個の粗遅延段の少な
くとも一つを通じて信号ＥＤＧＥを伝搬させる過程が、第１の入力信号を受ける制御電極、第１の電圧源に接続
した第２の端子を有する第１の抵抗器の第１の端子に接
続した第１の電流授受電極、および第２の電流授受電極
を有する第１のトランジスタと、第１の入力信号を受ける制御電極、第１の電圧源に接続
した第２の端子を有する第２の抵抗器の第１の端子に接
続した第１の電流授受電極、および第２の電流授受電極
を有する第２のトランジスタと、第３の入力信号を受ける制御電極、前記第１および第２
のトランジスタの前記第２の電流授受電極に接続した第
１の電流授受電極、および第２の電圧源に接続した第２
の端子を有する第３の抵抗器の第１の端子に接続した第
２の電流授受電極を有する第３のトランジスタとを各々
が含む第１のグループのＮ個の粗遅延段の少なくとも一
つを通じて信号ＥＤＧＥを伝搬させる過程を含む請求項
４１記載の方法。
【請求項４３】前記粗遅延段の各々が生ずる信号をバッ
ファ処理しバッファ処理した信号の各々を前記精遅延経
路の互いに別の一つの供給する過程が、第１の入力信号を受ける制御電極、第１の電圧源に接続
した第２の端子を有する第１の抵抗器の第１の端子に接
続した第１の電流授受電極、および第２の電流授受電極
を有する第１のトランジスタと、第１の入力信号を受ける制御電極、第１の電圧源に接続
した第２の端子を有する第２の抵抗器の第１の端子に接
続した第１の電流授受電極、および第２の電流授受電極
を有する第２のトランジスタと、第３の入力信号を受ける制御電極、前記第１および第２
のトランジスタの前記第２の電流授受電極に接続した第
１の電流授受電極、および第２の電圧源に接続した第２
の端子を有する第３の抵抗器の第１の端子に接続した第
２の電流授受電極を有する第３のトランジスタとを含む
遅延バッファにより前記粗遅延段の各々の生じた前記信
号をバッファ処理する過程を含む請求項４２記載の方
法。
【請求項４４】前記精遅延経路の各々が、（Ｍ−１）個
の抵抗器と隣接抵抗器の間のＭ個のノードとを各々が含
む第１および第２の脚を含み、前記精遅延経路の各々に
おいて前記第１の脚の前記Ｍ個のノードの各々が前記第
２の脚の前記Ｍ個のノードの互いに別の一つのノードと
ノード対を形成し、それらノード対の各々が差動信号対
を供給する請求項４３記載の方法。
【請求項４５】前記信号を蓄積する過程が、前記精遅延
経路の各々の前記ノード対の各々の供給する前記差動信
号対を蓄積する過程を含む請求項４４記載の方法。
【請求項４６】前記Ｎ個の精遅延経路の各々の前記第１
の脚および前記第２の脚の中の前記（Ｍ−１）個の抵抗
器の各々に同じ抵抗値を与える過程をさらに含む請求項
４５記載の方法。
【請求項４７】前記Ｎ個の精遅延経路の各々の前記第１
の脚および前記第２の脚を通じて実質的に等しい値の電
流を流す過程をさらに含む請求項４６記載の方法。
【請求項４８】前記精遅延経路の各々前記第１の脚が、前記精遅延経路の中の関連する精遅延バッファの出力端
子に接続した制御電極、第１の電圧源に接続した第１の
電流授受電極、および前記第１の脚の前記Ｍ個のノード
の初段に接続した第２の電流授受電極を有する第１のト
ランジスタと、前記第１の脚の前記Ｍ個のノードの最後の一つの接続し
た第１の電流授受電極、第２の電圧源に第２の端子を接
続した前記脚のＭ番目の抵抗器の第１の端子に接続した
第２の電流授受電極、および前記精遅延経路の中の関連
する精遅延バッファの前記第３のトランジスタの前記制
御電極に接続した制御電極を有する第２のトランジスタ
とをさらに含む請求項４７記載の方法。
【請求項４９】前記精遅延経路の各々の前記第２の脚
が、前記精遅延経路の中の関連する精遅延バッファの出力端
子に接続した制御電極、前記第１の電圧源に接続した第
１の電流授受電極、および前記第１の脚の前記Ｍ個のノ
ードの最初の一つに接続した第２の電流授受電極を有す
る第１のトランジスタと、前記第１の脚の前記Ｍ個のノードの最後の一つに接続し
た第１の電流授受電極、前記第２の電圧源に接続した第
２の端子を有するこの脚のＭ番目の抵抗器の第１の端子
に接続した第２の電流授受電極、および前記精遅延経路
の中の関連する精遅延バッファの前記第３のトランジス
タの前記制御電極に接続した制御電極を有する第２のト
ランジスタとをさらに含む請求項４８記載の方法。
【請求項５０】前記精遅延経路の各々において、第１の
ノード対の前記第１および第２のノードの電圧交叉と前
記第２のノード対の前記第１および第２のノードの電圧
交叉との間の時間間隔が前記第２のノード対の前記第１
および第２のノードの電圧交叉と前記第３のノード対の
前記第１および第２のノードの電圧交叉との間の時間間
隔に等しく、前記第１の脚において前記第１および第２
のノード対の第１のノードを前記Ｍ−１個の抵抗器の互
いに異なる一つの第１および第２の端子に接続し、第２
の脚において前記第１および第２のノード対の前記第２
のノードを前記（Ｍ−１）個の抵抗器の互いに異なる一
つの第１および第２の端子に接続し、前記第３のノード
対の前記第２のノードを前記第２のノード対の前記第２
のノードに接続した第２の端子を有する前記（Ｍー１）
個の抵抗器のもう一つの抵抗器の第１の端子に接続した
請求項４９記載の方法。
【請求項５１】Ｎが３２に等しくＭが８に等しい請求項
５０記載の方法。
【請求項５２】信号ＥＤＧＥの遷移を検出するように信
号ＥＤＧＥとその信号ＥＤＧＥの遅延レプリカとのＡＮ
Ｄをとる過程をさらに含む請求項５１記載の方法。
【請求項５３】一つの信号のＭ個の遅延レプリカを発生
する遅延信号発生器であって、第１のＭ個のノードを跨いで直列に接続した（Ｍ−１）
個の抵抗器の第１のグループと、第２のＭ個のノードを跨いで直列に接続した（Ｍ−１）
個の抵抗器の第２のグループと、Ｎ個の抵抗器の第１および第２のグループで電流鏡像を
形成する電流鏡像手段と、前記Ｎ個の抵抗器の前記第１および第２のグループの各
々のＭ個のノードの各々の電圧を変動させる回路とを含
む遅延信号発生器。
【請求項５４】前記（Ｍ−１）個の抵抗器の前記第１お
よび第２のグループの各々のＭ個のノードの各々の電圧
を前記回路が一対の差動電圧信号に応答して変動させる
請求項５３記載の遅延信号発生器。
【請求項５５】前記回路が、正の電圧源に接続した第１
の電流授受電極、（Ｍ−１）個のトランジスタの第１の
グループのＭ個のノード全部の中の最大電圧のノードに
接続した第２の電流授受電極、および前記差動電圧信号
の第１の差動電圧信号ける制御電極を有する第１のトラ
ンジスタと、前記正の電圧源に接続した第１の電流授受
電極、前記（Ｍ−１）個のトランジスタの第２のグルー
プのＭ個のノード全部の中の最大電圧のノードに接続し
た第２の電流授受電極、および前記差動電圧信号の第２
の差動電圧を受ける制御電極を有する第２のトランジス
タとを含む請求項５４記載の遅延信号発生器。
【請求項５６】前記第１および第２の差動電圧信号がエ
ミッタ結合差動増幅器の差動電圧信号出力である請求項
５５記載の遅延信号発生器。
【請求項５７】前記（Ｍ−１）個の抵抗器の前記第１お
よび第２のグループの抵抗器の各々が互いに等しい抵抗
値を有する請求項５６記載の遅延信号発生器。
【請求項５８】遅延を生ずる方法であって、抵抗器によって互いに分離された少なくとも第１および
第２のノードを各々が含む第１および第２の脚を形成す
る過程と、前記第１および第２の脚を通じて実質的に等しい大きさ
の電流を流す過程と、前記脚の各々において前記第１および第２のノードの前
記電圧をそれぞれ変動させる手段とを含み、前記第１の
脚の前記第１のノードの電圧が前記第２の脚の前記第２
のノードの電圧に達した時点と、前記第１の脚の前記第
２のノードの電圧が前記第２の脚の前記第１のノードの
電圧に達した時点との時間差に等しい遅延を生ずる方
法。
【請求項５９】前記第１および第２の脚の抵抗器の各々
が互いに等しい抵抗値を有する請求項５８記載の方法。
【請求項６０】前記第１および第２の脚の前記第１およ
び第２のノードの各々の電圧が差動的に変動する請求項
５９記載の方法。