JP7343534B2 - アレイ基板、表示装置及びアレイ基板の製造方法 - Google Patents

アレイ基板、表示装置及びアレイ基板の製造方法 Download PDF

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Description

本開示は、表示技術に関し、特に、アレイ基板、表示装置及びアレイ基板の製造方法に関する。
近年、マイクロ発光ダイオード（マイクロＬＥＤ）を含む小型化された電気光学装置が提案、開発されている。マイクロＬＥＤによる表示パネルは、高輝度、高コントラスト、高速応答、低消費電力という利点を有する。マイクロＬＥＤをベースにしたディスプレイ技術は、スマートフォン及びスマートウォッチを含むディスプレイの分野において、幅広く応用されている。
本発明の一態様は、データ線と、第１電圧供給線と、第２電圧供給線と、画素駆動回路と、を含むアレイ基板を提供する。ここで、前記画素駆動回路は、第１グループの１つ又は複数のトランジスタと、第２グループの１つ又は複数のトランジスタとを含み、このうち、前記第１グループの少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記第１電圧供給線と、前記第２電圧供給線とは、同一の層に位置し、かつ、前記第２グループの少なくとも１つのトランジスタのソース電極及びドレイン電極は、前記第１電圧供給線及び前記第２電圧供給線と異なる層に位置する。
任意選択的に、前記画素駆動回路は、さらに、蓄積キャパシタを含み、前記蓄積キャパシタは、第１キャパシタ電極と、第２キャパシタ電極と、前記第１キャパシタ電極及び前記第２キャパシタ電極の間に位置する絶縁層とを含み、前記第２グループは駆動トランジスタを含み、前記第１キャパシタ電極は前記駆動トランジスタのゲート電極に接続され、かつ、前記第２キャパシタ電極は電圧源に接続される。
任意選択的に、前記アレイ基板はさらに層間誘電体層を含み、前記層間誘電体層は、前記第２キャパシタ電極の前記絶縁層から離れた側に位置し、前記第２キャパシタ電極と直接接触し、ここで、前記第１電圧供給線と、前記第２電圧供給線と、前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線とは、前記層間誘電体層と直接接触し、かつ、前記層間誘電体層の前記第２キャパシタ電極から離れた側に位置する。
任意選択的に、前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記第２電圧供給線と、前記第１電圧供給線と、接続電極とは、同一の層に位置し、前記第２グループはさらに出力トランジスタを含み、かつ、前記接続電極は、前記第２グループの前記出力トランジスタのドレイン電極をアノードコンタクトパッドに接続する。
任意選択的に、前記アレイ基板はさらに層間誘電体層を含み、前記層間誘電体層は、前記第２キャパシタ電極の前記絶縁層から離れた側に位置し、かつ、前記第２キャパシタ電極と直接接触する。ここで、前記第１電圧供給線と、前記第２電圧供給線と、前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記接続電極とは、前記層間誘電体層と直接接触し、かつ前記層間誘電体層の前記第２キャパシタ電極から離れた側に位置する。
任意選択的に、前記アレイ基板は、さらに、前記第２電圧供給線と、前記第１電圧供給線と、前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記接続電極との、前記層間誘電体層から離れた側に位置する平坦化層と；
前記平坦化層の前記第１電圧供給線から離れた側に位置し、延伸して前記平坦化層を貫通し、前記第１電圧供給線に接続されるカソードコンタクトパッドと；
前記平坦化層の前記接続電極から離れた側に位置し、延伸して前記平坦化層を貫通し、前記接続電極に接続される前記アノードコンタクトパッドと；を含み、
ここで、前記平坦化層は、第１側で前記カソードコンタクトパッド及び前記アノードコンタクトパッドと直接接触し、かつ、前記第１側とは反対側の第２側で、前記第１電圧供給線と、前記第２電圧供給線と、前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記接続電極と直接接触する。
任意選択的に、前記第２グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極は、前記第２キャパシタ電極と同一の層に位置する。
任意選択的に、前記第２グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極は、前記第２グループの前記少なくとも１つのトランジスタの活性層と同一の層に位置し、半導体材料で形成される。
任意選択的に、前記画素駆動回路は、電流変調サブ回路及び持続時間変調サブ回路を含み、ここで、前記電流変調サブ回路は、データ信号に基づいて補償電流信号を生成し、前記補償電流信号を前記持続時間変調サブ回路に送信するように配置され、かつ、前記持続時間変調サブ回路は、前記電流変調サブ回路から前記補償電流信号を受信し、前記補償電流信号の時間積分に基づいて前記持続時間変調サブ回路に接続された電気部品を制御するように配置される。
任意選択的に、前記電流変調サブ回路は、
前記駆動トランジスタと；
前記蓄積キャパシタと；
リセット制御信号線に接続されたゲート電極と、リセット信号線に接続されたソース電極と、前記第１キャパシタ電極及び前記駆動トランジスタのゲート電極に接続されたドレイン電極と、を有する第１トランジスタと；
第１ゲート線に接続されたゲート電極と、前記データ線に接続されたソース電極と、前記駆動トランジスタのソース電極に接続されたドレイン電極と、を有する第２トランジスタと；
前記第１ゲート線に接続されたゲート電極と、前記第１キャパシタ電極及び前記駆動トランジスタのゲート電極に接続されたソース電極と、前記駆動トランジスタのドレイン電極に接続されたドレイン電極と、を有する第３トランジスタと；
発光制御信号線に接続されたゲート電極と、前記第２電圧供給線に接続されたソース電極と、前記駆動トランジスタのソース電極及び前記第２トランジスタのドレイン電極に接続されたドレイン電極と、を有する第４トランジスタと；
前記発光制御信号線に接続されたゲート電極と、前記駆動トランジスタのドレイン電極及び前記第３トランジスタのドレイン電極に接続されたソース電極と、前記持続時間変調サブ回路に接続されたドレイン電極と、を有する第５トランジスタと；を含み、
前記持続時間変調サブ回路は、
前記第５トランジスタのドレイン電極に接続されたソース電極と、接続電極に接続されたドレイン電極と、を有する出力トランジスタと；
第２ゲート線に接続されたゲート電極と、前記データ線に接続されたソース電極と、前記出力トランジスタのゲート電極に接続されたドレイン電極と、を有する第６トランジスタと；
前記第６トランジスタのドレイン電極及び前記出力トランジスタのゲート電極に接続された第１電極と、共通電圧が供給されるように配置された第２電極とを有するキャパシタと、を含む。
任意選択的に、前記駆動トランジスタと、前記第４トランジスタと、前記第５トランジスタと、前記出力トランジスタとのいずれか１つのソース電極及びドレイン電極は、前記第１電圧供給線及び前記第２電圧供給線と異なる層に位置する。
前記駆動トランジスタと、前記第４トランジスタと、前記第５トランジスタと、前記出力トランジスタとの各ソース電極及び各ドレイン電極は、前記第１電圧供給線及び前記第２電圧供給線と異なる層に位置する。
任意選択的に、前記アレイ基板は、さらに前記画素駆動回路に接続されたマイクロ発光ダイオード（マイクロＬＥＤ）を含む。
任意選択的に、前記アレイ基板は、さらに、
前記第２キャパシタ電極の前記絶縁層から離れた側に位置し、前記第２キャパシタ電極と直接接触する層間誘電体層と；
前記第１電圧供給線と、前記第２電圧供給線と、前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記接続電極との、前記層間誘電体層から離れた側に位置する平坦化層と；
前記平坦化層の前記第１電圧供給線から離れた側に位置し、延伸して前記平坦化層を貫通し、前記第１電圧供給線に接続されるカソードコンタクトパッドと；
前記平坦化層の前記接続電極から離れた側に位置し、延伸して前記平坦化層を貫通し、前記接続電極に接続されるアノードコンタクトパッドと；を含み、
前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記第２電圧供給線と、前記第１電圧供給線と、前記接続電極とは、同一の層に位置し、
前記第２グループはさらに出力トランジスタを含み、
前記接続電極は、前記出力トランジスタのドレイン電極を前記アノードコンタクトパッドに接続し、
前記第１電圧供給線、前記第２電圧供給線と、前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記接続電極とは、前記層間誘電体層と直接接触し、前記層間誘電体層の前記第２キャパシタ電極から離れた側に位置し、
前記平坦化層は、第１側で前記カソードコンタクトパッド及び前記アノードコンタクトパッドと直接接触し、前記第１側とは反対側の第２側で、前記第１電圧供給線と、前記第２電圧供給線と、前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記接続電極と、直接接触し、
前記マイクロ発光ダイオードは、第１型ドープ半導体層と、第２型ドープ半導体層と、前記第１型ドープ半導体層と前記第２型ドープ半導体層とを接続する量子井戸層と、前記第１型ドープ半導体層に電気的に接続するＮ型パッドと、前記第２型ドープ半導体層に電気的に接続するＰ型パッドとを含み、
前記Ｎ型パッドは、前記カソードコンタクトパッドと直接接触し、前記Ｐ型パッドは、前記アノードコンタクトパッドと直接接触する。
本開示の別の態様は、本明細書に記載された、又は本明細書に記載の方法によって製造されたアレイ基板と、前記アレイ基板に接続された１つ又は複数の集積回路とを含む表示装置を提供する。
本開示のさらに別の態様は、アレイ基板の製造方法を提供する。前記アレイ基板の製造方法は、データ線を形成する工程と、第１電圧供給線を形成する工程と、第２電圧供給線を形成する工程と、画素駆動回路を形成する工程と、を含み、ここで、前記画素駆動回路を形成する工程は、第１グループの１つ又は複数のトランジスタを形成する工程と、第２グループの１つ又は複数のトランジスタを形成する工程とを含み、前記第１グループの少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記第２電圧供給線と、前記第１電圧供給線とは、同一の材料及び同一のマスクプレートを用いて同一の層に形成され、前記第２グループの少なくとも１つのトランジスタのソース電極及びドレイン電極は、前記第１電圧供給線及び前記第２電圧供給線と異なる層に形成される。
任意選択的に、前記画素駆動回路を形成する工程は、さらに、蓄積キャパシタを形成する工程を含み、前記蓄積キャパシタを形成する工程は、第１キャパシタ電極を形成する工程と、第２キャパシタ電極を形成する工程と、前記第１キャパシタ電極及び前記第２キャパシタ電極の間に位置する絶縁層を形成する工程とを含み、前記第２グループは、駆動トランジスタを含み、前記第１キャパシタ電極は、前記駆動トランジスタのゲート電極に接続され、前記第２キャパシタ電極は、電圧源に接続される。
任意選択的に、前記方法は、さらにアノードコンタクトパッドを形成する工程と、カソードコンタクトパッドを形成する工程と、前記第２グループの出力トランジスタのドレイン電極を前記アノードコンタクトパッドに接続する接続電極を形成する工程と、を含み、ここで、前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記第２電圧供給線と、前記第１電圧供給線と、前記接続電極とは、同一の材料及び同一のマスクプレートを用いて同一の層に形成される。
任意選択的に、前記第２グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記第２キャパシタ電極とは、同一の材料及び同一のマスクプレートを用いて同一の層で形成される。
任意選択的に、前記第２グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記第２グループの前記少なくとも１つのトランジスタの活性層は、同一の半導体材料及び同一のマスクプレートを用いて同一の層で形成される。
任意選択的に、前記方法は、さらに、前記第２キャパシタ電極の前記絶縁層から離れた側に、前記第２キャパシタ電極と直接接触する層間誘電体層を形成する工程と；
接続電極を形成する工程と；
前記第２電圧供給線及び前記第１電圧供給線と、前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記接続電極との、前記層間誘電体層から離れた側に平坦化層を形成する工程と；
前記平坦化層の前記第１電圧供給線から離れた側に、延伸して前記平坦化層を貫通し、前記第１電圧供給線に接続されるカソードコンタクトパッドを形成する工程と；
前記平坦化層の前記接続電極から離れた側に、延伸して前記平坦化層を貫通し、前記接続電極に接続されるアノードコンタクトパッドを形成する工程と；
前記カソードコンタクトパッド及び前記アノードコンタクトパッドのベース基板から離れた側にマイクロ発光ダイオード（マイクロＬＥＤ）を形成する工程と；を含み、
前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記第２電圧供給線と、前記第１電圧供給線と、前記接続電極とは、同一の材料及び同一のマスクプレートを用いて同一の層に形成され、
前記第２グループは出力トランジスタを含み、
前記接続電極は、前記出力トランジスタのドレイン電極を前記アノードコンタクトパッドに接続し、
前記第１電圧供給線及び前記第２電圧供給線と、前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記接続電極とは、前記層間誘電体層と直接接触するように形成され、かつ、前記層間誘電体層の前記第２キャパシタ電極から離れた側に形成され、
前記平坦化層は、第１側で前記カソードコンタクトパッド及び前記アノードコンタクトパッドと直接接触し、前記第１側とは反対側の第２側で、前記第２電圧供給線と、前記第１電圧供給線と、前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記接続電極と、直接接触するように形成され、
前記マイクロＬＥＤを形成する工程は、マイクロＬＥＤ前駆体ユニットを形成する工程を含み、
前記マイクロＬＥＤ前駆体ユニットを形成する工程は、第１型ドープ半導体層を形成する工程と、第２型ドープ半導体層を形成する工程と、前記第１型ドープ半導体層と前記第２型ドープ半導体層とを接続する量子井戸層を形成する工程と、前記第１型ドープ半導体層に電気的に接続されたＮ型パッドを形成する工程と、前記第２型ドープ半導体層に電気的に接続されたＰ型パッドを形成する工程と、を含み、
前記方法は、さらに、前記マイクロＬＥＤ前駆体ユニットを、前記平坦化層の前記第１電圧供給線及び前記接続電極から離れた側に移動させる工程と、前記Ｎ型パッドを前記カソードコンタクトパッドに接合し、前記Ｐ型パッドを前記アノードコンタクトパッドに接合する工程と、を含み、
前記Ｎ型パッドは、前記カソードコンタクトパッドと直接接触し、前記Ｐ型パッドは、前記アノードコンタクトパッドと直接接触する。
以下の図面は、開示された様々な実施例に基づく例示目的のものであり、本開示の範囲を限定することを意図していない。
本開示の幾つかの実施例によるアレイ基板の平面図である。 本開示の幾つかの実施例による画素駆動回路の構成を示す回路図である。 本開示の幾つかの実施例による、第２グループのトランジスタのうちの１つの平面図である。 図３のＡ－Ａ’線に沿った断面図である。 本開示の幾つかの実施例によるアレイ基板の一部を示す断面図である。 本開示の幾つかの実施例による、第２グループのトランジスタのうちの１つの平面図である。 図６のＢ－Ｂ’線に沿った断面図である。 本開示の幾つかの実施例によるアレイ基板の一部を示す断面図である。 本開示の幾つかの実施例による第２グループのトランジスタの平面図である。 図９のＣ－Ｃ’線に沿った断面図である。 本開示の幾つかの実施例によるアレイ基板の一部を示す断面図である。 本開示の幾つかの実施例によるアレイ基板の一部の断面図である。 本開示の幾つかの実施例によるアレイ基板の一部の断面図である。 本開示の幾つかの実施例によるアレイ基板の一部の断面図である。 本開示の幾つか実施例によるアレイ基板の製造方法を示す図である。 本開示の幾つか実施例によるアレイ基板の製造方法を示す図である。 本開示の幾つか実施例によるアレイ基板の製造方法を示す図である。 本開示の幾つか実施例によるアレイ基板の製造方法を示す図である。 本開示の幾つか実施例によるアレイ基板の製造方法を示す図である。 本開示の幾つか実施例によるアレイ基板の製造方法を示す図である。 本開示の幾つか実施例によるアレイ基板の製造方法を示す図である。
以下、実施例を挙げて本開示をさらに具体的に説明する。本明細書で提示される幾つかの実施例の以下の説明は、例示及び説明の目的だけに使用されることに留意されたい。これは、網羅的であること、または開示された厳密な形態に限定されることを意図していない。
本開示は、特に、従来技術の限界及び短所による１つ又は複数の問題点を実質的に克服することができるアレイ基板、表示装置及びアレイ基板の製造方法を提供する。本開示の一態様によれば、アレイ基板が提供される。幾つかの実施例において、アレイ基板は、データ線と、第１電圧供給線と、第２電圧供給線と、画素駆動回路と、を含む。幾つかの実施例において、画素駆動回路は、第１グループの１つ又は複数のトランジスタと、第２グループの１つ又は複数のトランジスタと、を含む。任意選択的に、前記第１グループの少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記第１電圧供給線及び前記第２電圧供給線とは、同一の層に位置する。任意選択的に、前記第２グループの少なくとも１つのトランジスタのソース電極及びドレイン電極が、前記第１電圧供給線及び前記第２電圧供給線と異なる層に位置する。
幾つかの実施例において、画素駆動回路は、さらに、蓄積キャパシタを含む。任意選択的に、前記蓄積キャパシタは、第１キャパシタ電極と、第２キャパシタ電極と、前記第１キャパシタ電極及び前記第２キャパシタ電極の間に位置する絶縁層とを含む。任意選択的に、第２グループは、駆動トランジスタを含む。任意選択的に、前記第１キャパシタ電極は、前記駆動トランジスタのゲート電極に接続され、第２キャパシタ電極は、電圧源に接続される。
本明細書において、「同一の層」とは、同一の工程で同時に形成される各層の間の関係を意味する。一例として、第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極、データ線、第２電圧供給線及び第１電圧供給線は、同一の材料層で同一のパターニングプロセスの１つ又は複数の工程の結果として形成された場合、同一の層に位置する。別の例として、第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極を形成する工程と、データ線を形成する工程と、第２電圧供給線を形成する工程と、第１電圧供給線を形成する工程と、を同時に行うことにより、第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、データ線と、第２電圧供給線と、第１電圧供給線と、を同一の層に形成することができる。「同一の層」という用語は、断面図において層の厚さや層の高さが同一であることを必ずしも意味するものではない。
図１は、本開示の一実施例によるアレイ基板の平面図である。図１に示すように、アレイ基板は、サブ画素Ｓｐのアレイを含む。各サブ画素は、発光素子などの電気部品を含んでいる。一例として、発光素子は、画素駆動回路ＰＤＣによって駆動される。アレイ基板は、それぞれ画素駆動回路ＰＤＣに接続されるゲート線ＧＬと、データ線ＤＬと、第１電圧供給線ＳＬ１（例えば、低電圧供給線Ｖｓｓ）と、第２電圧供給線ＳＬ２（例えば、高電圧供給線Ｖｄｄ）とを含む。サブ画素Ｓｐのうちの対応する１つのサブ画素Ｓｐの発光は、画素駆動回路ＰＤＣによって駆動される。
本アレイ基板には、各種の適切な画素駆動回路を用いることができる。適切な駆動回路の例は、３Ｔ１Ｃ、２Ｔ１Ｃ、４Ｔ１Ｃ、４Ｔ２Ｃ、５Ｔ２Ｃ、６Ｔ１Ｃ、７Ｔ１Ｃ、７Ｔ２Ｃ、及び８Ｔ２Ｃを含む。幾つかの実施例において、複数の画素駆動回路のうちの対応する１つの画素駆動回路は、３Ｔ１Ｃ駆動回路である。図２は、本開示の幾つかの実施例による画素駆動回路の構成を示す回路図である。図２に示すように、幾つかの実施例において、画素駆動回路は、電流変調サブ回路ｓｃ１と、持続時間変調サブ回路ｓｃ２とを含む。幾つかの実施例において、電流変調サブ回路ｓｃ１は、電流変調サブ回路ｓｃ１に入力されるデータ信号に基づいて補償電流信号を生成し、補償電流信号を持続時間変調サブ回路ｓｃ２に送信するように配置される。幾つかの実施例において、持続時間変調サブ回路ｓｃ２は、電流変調サブ回路ｓｃ１から補償電流信号を受信し、補償電流信号の時間積分に基づいて持続時間変調サブ回路ｓｃ２に接続された電気部品を制御するように配置される。幾つかの実施例において、持続時間変調サブ回路ｓｃ２は、電流変調サブ回路ｓｃ１から補償電流信号を受信し、補償電流信号の時間積分に基づいて発光素子ＬＥから放出された光の階調値を制御するように配置される。図２は、電流変調サブ回路ｓｃ１としての６Ｔ１Ｃ回路を示している。
本アレイ基板には、各種の適切な発光素子を用いることができる。適切な発光素子の例は、有機発光ダイオード、量子ドット発光ダイオード、及びマイクロ発光ダイオードを含む。任意選択的に、発光素子はマイクロ発光ダイオードである。任意選択的に、発光素子は、有機発光層を含む有機発光ダイオードである。
幾つかの実施例において、電流変調サブ回路ｓｃ１は、駆動トランジスタＴｄと；蓄積キャパシタＣｓｔと；リセット制御信号線Ｒｓｔに接続されたゲート電極と、リセット信号線Ｖｉｎｔに接続されたソース電極と、蓄積キャパシタＣｓｔの第１キャパシタ電極Ｃｅ１及び駆動トランジスタＴｄのゲート電極に接続されたドレイン電極と、を有する第１トランジスタＴ１と；第１ゲート線ＧＬ１に接続されたゲート電極と、データ線ＤＬに接続されたソース電極と、駆動トランジスタＴｄのソース電極に接続されたドレイン電極と、を有する第２トランジスタＴ２と；第１ゲート線ＧＬ１に接続されたゲート電極と、蓄積キャパシタＣｓｔの第１キャパシタ電極Ｃｅ１及び駆動トランジスタＴｄのゲート電極に接続されたソース電極と、駆動トランジスタＴｄのドレイン電極に接続されたドレイン電極と、を有する第３トランジスタＴ３と；発光制御信号線ｅｍに接続されたゲート電極と、第２電圧供給線ＳＬ２に接続されたソース電極と、駆動トランジスタＴｄのソース電極及び第２トランジスタＴ２のドレイン電極に接続されたドレイン電極と、を有する第４トランジスタＴ４と；発光制御信号線ｅｍに接続されたゲート電極と、駆動トランジスタＴｄのドレイン電極及び第３トランジスタＴ３のドレイン電極に接続されたソース電極と、持続時間変調サブ回路ｓｃ２に接続されたドレイン電極と、を有する第５トランジスタＴ５と；を含む。幾つかの実施例において、持続時間変調サブ回路ｓｃ２は、第５トランジスタＴ５のドレイン電極に接続されたソース電極と、接続電極に接続されたドレイン電極と、を有する出力トランジスタＴｓと；第２ゲート線ＧＬ２に接続されたゲート電極と、データ線ＤＬに接続されたソース電極と、出力トランジスタＴｓのゲート電極に接続されたドレイン電極と、を有する第６トランジスタと；第６トランジスタＴ６のドレイン電極及び出力トランジスタＴｓのゲート電極に接続された第１電極と、共通電圧Ｖｃｏｍが供給されるように配置された第２電極と、を有するキャパシタＣと；を含み、前記接続電極は発光素子ＬＥのＰ－パッドに接続される。
幾つかの実施例において、第１グループの前記１つ又は複数のトランジスタは、画素駆動回路ＰＤＣが画素駆動回路ＰＤＣによって駆動する電気部品に電気信号を出力する、画素駆動回路ＰＤＣの出力期間において、非導通となるトランジスタである。例えば、電気部品が発光素子ＬＥである場合、第１グループの前記１つ又は複数のトランジスタは、画素駆動回路ＰＤＣの出力期間において非導通となるトランジスタである。図２に示すように、一例として、第１グループの前記１つ又は複数のトランジスタは、第１トランジスタＴ１と、第２トランジスタＴ２と、第３トランジスタＴ３と、第６トランジスタＴ６とを含む。
幾つかの実施例において、第２グループの前記１つ又は複数のトランジスタは、画素駆動回路ＰＤＣが画素駆動回路ＰＤＣによって駆動する電気部品に電気信号を出力する、画素駆動回路ＰＤＣの出力期間において、導通となるトランジスタである。例えば、電気部品が発光素子ＬＥである場合、第２グループの前記１つ又は複数のトランジスタは、画素駆動回路ＰＤＣの出力期間において導通となるトランジスタである。図２に示すように、一例として、第２グループの前記１つ又は複数のトランジスタは、第４トランジスタＴ４と、駆動トランジスタＴｄと、第５トランジスタＴ５と、出力トランジスタＴｓとを含む。
幾つかの実施例において、第１グループの前記１つ又は複数のトランジスタは、第１チャネル寸法を有し、第２グループの前記１つ又は複数のトランジスタは、第２チャネル寸法を有し、第２チャネル寸法は、第１チャネル寸法よりも大きい。本明細書で使用される場合、「チャネル寸法」という用語は、本開示の文脈において、トランジスタのチャネル幅、チャネル長、又はチャネル面積などのチャネル寸法を指す。本明細書で使用される場合、「チャネル長」という用語は、トランジスタのチャネル部分の寸法を意味し、ここで、該寸法は、ソース電極コンタクト部分とドレイン電極コンタクト部分との間の最小距離を意味する。上から見た場合、チャネル長は、通常、チャネル－ソース電極界面、チャネル－ドレイン電極界面、チャネル－ソース電極／ドレイン電極界面等に対して実質的に垂直な方向である。任意選択的に、チャネル長は、チャネル部分が「導通（ｏｎ）」であるとき、キャリアが流れる設計上の方向と平行な方向におけるチャネル部分の寸法を表す。例えば、チャネル長は、トランジスタの一方のソース電極／ドレイン電極領域から他方までの最短距離であってもよい。本明細書で使用される場合、「チャネル幅」という用語は、トランジスタのチャネル部分の寸法を意味し、ここで、該寸法は、チャネル長に実質的に垂直な方向で測定される寸法を意味する。上から見た場合、チャネル幅は、通常、一方のチャネル領域－フィールド分離領域界面から、反対側のチャネル領域－フィールド分離領域界面まで延在する。任意選択的に、チャネル幅は、チャネル部分が「導通（ｏｎ）」であるとき、キャリアが流れる設計上の方向と垂直な方向におけるチャネル部分の寸法を表す。
幾つかの実施例において、チャネル寸法がトランジスタのチャネル幅又はチャネル長である場合、第２チャネル寸法の第１チャネル寸法に対する比は、２～２００（例えば、２～５、５～１０、１０～２０、２０～３０、３０～４０、４０～５０、５０～６０、６０～７０、７０～８０、８０～９０、９０～１００、１００～１１０、１１０～１２０、１２０～１３０、１３０～１４０、１４０～１５０、１５０～１６０、１６０～１７０、１７０～１８０、１８０～１９０、又は１９０～２００）の範囲内である。任意選択的に、チャネル寸法がトランジスタのチャネル幅又はチャネル長である場合、第２チャネル寸法の第１チャネル寸法に対する比は、５～５０の範囲内である。幾つかの実施例において、チャネル寸法がトランジスタのチャネル面積である場合、第２チャネル寸法の第１チャネル寸法に対する比は、５～５００（例えば、５～１０、１０～５０、５０～１００、１００～１５０、１５０～２００、２００～２５０、２５０～３００、３００～３５０、３５０～４００、４００～４５０、又は４５０～５００）の範囲内である。任意選択的に、チャネル寸法がトランジスタのチャネル面積である場合、第２チャネル寸法の第１チャネル寸法に対する比は、２０～２５０の範囲内である。
幾つかの実施例において、第１グループの前記１つ又は複数のトランジスタのうちの対応する１つのトランジスタのチャネル幅は、２μｍ～５０μｍ（例えば、２μｍ～４μｍ、４μｍ～６μｍ、６μｍ～８μｍ、８μｍ～１０μｍ、１０μｍ～１５μｍ、１５μｍ～２０μｍ、２０μｍ～２５μｍ、２５μｍ～３０μｍ、３０μｍ～３５μｍ、３５μｍ～４０μｍ、４０μｍ～４５μｍ、又は４５μｍ～５０μｍ）の範囲内である。幾つかの実施例において、第１グループの前記１つ又は複数のトランジスタのうちの対応する１つのトランジスタのチャネル長は、２μｍ～５０μｍ（例えば、２μｍ～４μｍ、４μｍ～６μｍ、６μｍ～８μｍ、８μｍ～１０μｍ、１０μｍ～１５μｍ、１５μｍ～２０μｍ、２０μｍ～２５μｍ、２５μｍ～３０μｍ、３０μｍ～３５μｍ、３５μｍ～４０μｍ、４０μｍ～４５μｍ、又は４５μｍ～５０μｍ）の範囲内である。
幾つかの実施例において、第２グループの前記１つ又は複数のトランジスタのうちの対応する１つのトランジスタのチャネル幅は、５０μｍ～５００μｍ（例えば、５０μｍ～１００μｍ、１００μｍ～１５０μｍ、１５０μｍ～２００μｍ、２００μｍ～２５０μｍ、２５０μｍ～３００μｍ、３００μｍ～３５０μｍ、３５０μｍ～４００μｍ、４００μｍ～４５０μｍ、又は４５０μｍ～５００μｍ）の範囲内である。幾つかの実施例において、第２グループの前記１つ又は複数のトランジスタのうちの対応する１つのトランジスタのチャネル長は、５μｍ～５０μｍの範囲内である（例えば、５μｍ～１０μｍ、１０μｍ～１５μｍ、１５μｍ～２０μｍ、２０μｍ～２５μｍ、２５μｍ～３０μｍ、３０μｍ～３５μｍ、３５μｍ～４０μｍ、４０μｍ～４５μｍ、又は４５μｍ～５０μｍ）の範囲内である。
幾つかの実施例において、第１グループの前記１つ又は複数のトランジスタのうちの対応する１つのトランジスタのチャネル幅／チャネル長の比は、０．５～２（例えば、０．５～１、１～１．５、又は１．５～２）の範囲内である。幾つかの実施例において、第２グループの前記１つ又は複数のトランジスタのうちの対応する１つのトランジスタのチャネル幅／チャネル長の比は、２～５０（例えば、２～５、５～１０、１０～１５、１５～２０、２０～２５、２５～３０、３０～３５、３５～４０、４０～４５、又は４５～５０）の範囲内である。
幾つかの実施例において、第１グループの前記１つ又は複数のトランジスタは、第１のチャネル幅／チャネル長の比を有し、第２グループの前記１つ又は複数のトランジスタは、第２のチャネル幅／チャネル長の比を有し、ここで、第２のチャネル幅／チャネル長の比は、第１のチャネル幅／チャネル長の比よりも大きい。任意選択的に、第２のチャネル幅／チャネル長の比は、第１のチャネル幅／チャネル長の比よりも２～５０（例えば２～５、５～１０、１０～１５、１５～２０、２０～２５、２５～３０、３０～３５、３５～４０、４０～４５、又は４５～５０倍）の範囲のファクタ大きい。
本開示の文脈において、第１グループの前記１つ又は複数のトランジスタのうちの対応する１つのトランジスタはＴｙと表すことができる。本開示の文脈において、第２グループの前記１つ又は複数のトランジスタのうちの対応する１つのトランジスタはＴｘと表すことができる。
任意選択的に、第２グループの前記１つ又は複数のトランジスタのうちのいずれか１つのトランジスタのソース電極及びドレイン電極は、第１電圧供給線ＳＬ１及び第２電圧供給線ＳＬ２と異なる層に位置する。任意選択的に、第２グループの前記１つ又は複数のトランジスタのソース電極及びドレイン電極の全てが、第１電圧供給線ＳＬ１及び第２電圧供給線ＳＬ２と異なる層に位置する。
任意選択的に、第１グループの前記１つ又は複数のトランジスタのうちのいずれか１つのトランジスタのソース電極及びドレイン電極は、第１電圧供給線ＳＬ１及び第２電圧供給線ＳＬ２と同一の層に位置する。任意選択的に、第１グループの前記１つ又は複数のトランジスタのソース電極及びドレイン電極の全てが、第１電圧供給線ＳＬ１及び第２電圧供給線ＳＬ２と同一の層に位置する。
図３は本開示の幾つかの実施例による第２グループのトランジスタの平面図である。図４は図３のＡ－Ａ’線に沿った断面図である。図３と図４に示すように、幾つかの実施例において、第２グループの前記１つ又は複数のトランジスタのうちの１つのトランジスタＴｘは、ベース基板１０と、ベース基板１０上に位置する活性層ＡＣＴｘと、活性層ＡＣＴｘのベース基板１０から離れた側に位置するゲート絶縁層２０と、ゲート絶縁層２０の活性層ＡＣＴｘから離れた側に位置するゲート電極Ｇｘと、ゲート電極Ｇｘのベース基板１０から離れた側に位置する絶縁層３０と、絶縁層３０のベース基板１０から離れた側に位置する層間誘電体層４０と、層間誘電体層４０のベース基板１０から離れた側に位置するソース電極Ｓｘ及びドレイン電極Ｄｘと、ソース電極Ｓｘ及びドレイン電極Ｄｘのベース基板１０から離れた側に位置する平坦化層５０と、を含む。任意選択的に、ドレイン電極Ｄｘは角を有するＵ字状である。図４において、ソース電極Ｓｘ及びドレイン電極Ｄｘは、それぞれ、延伸して層間誘電体層４０、絶縁層３０及びゲート絶縁層２０を貫通し、活性層ＡＣＴｘに接続される。
図５は、本開示の幾つかの実施例によるアレイ基板の一部を示す断面図である。図５は、アレイ基板のトランジスタＴｘを有する部分を示している。図５に示すように、該アレイ基板は、ベース基板１０と；ベース基板１０上に位置するトランジスタＴｘの活性層ＡＣＴｘと；活性層ＡＣＴｘのベース基板１０から離れた側に位置するゲート絶縁層２０と；ゲート絶縁層２０の活性層ＡＣＴｘから離れた側に位置するトランジスタＴｘのゲート電極Ｇｘ及び蓄積キャパシタＣｓｔの第１キャパシタ電極Ｃｅ１と；ゲート電極Ｇｘ及び蓄積キャパシタＣｓｔの第１キャパシタ電極Ｃｅ１のベース基板１０から離れた側に位置する絶縁層３０と；絶縁層３０のベース基板１０から離れた側に位置する蓄積キャパシタＣｓｔの第２キャパシタ電極Ｃｅ２と；蓄積キャパシタＣｓｔの第２キャパシタ電極Ｃｅ２のベース基板１０から離れた側に位置する層間誘電体層４０と；層間誘電体層４０のベース基板１０から離れた側に位置する、データ線ＤＬ、トランジスタＴｘのソース電極Ｓｘ及びドレイン電極Ｄｘと；データ線ＤＬ、ソース電極Ｓｘ及びドレイン電極Ｄｘのベース基板１０から離れた側に位置する平坦化層５０と；平坦化層５０のベース基板１０から離れた側に位置するパッシベーション層６０と；パッシベーション層６０のベース基板１０から離れた側に位置する、第１電圧供給線ＳＬ１、第２電圧供給線ＳＬ２、及び接続電極ＣＥと；第１電圧供給線ＳＬ１、第２電圧供給線ＳＬ２及び接続電極ＣＥのベース基板１０から離れた側に位置する第２平坦化層７０と；第２平坦化層７０のベース基板１０から離れた側に位置するアノードコンタクトパッドＡＣＰ及びカソードコンタクトパッドＣＣＰと；を含む。アノードコンタクトパッドＡＣＰは、延伸して第２平坦化層７０を貫通し、接続電極ＣＥに接続され、接続電極ＣＥは、延伸してパッシベーション層６０及び平坦化層５０を貫通し、トランジスタＴｘのドレイン電極Ｄｘに接続される。アノードコンタクトパッドＡＣＰとカソードコンタクトパッドＣＣＰは、それぞれ、発光素子（例えば、マイクロ発光ダイオード）のＰ型パッドとＮ型パッドに接触するように配置される。
画素電流が確実に画素を駆動できるように、画素駆動回路内のトランジスタ、特に、駆動トランジスタは、比較的大きな幅／長さの比（例えば、トランジスタのチャネル幅／チャネル長の比）を有する必要があり、これにより、高い駆動能力を実現することができる。例えば、図３及び図４は、画素駆動回路において、比較的大きな幅／長さの比を有するトランジスタの例を示している。図５に示すように、データ線ＤＬと、ソース電極Ｓｘと、ドレイン電極Ｄｘとを有する層において、トランジスタがサブ画素の比較的大きな面積を占有し、その結果、占有されない空間が非常に制限される。したがって、第１電圧供給線ＳＬ１及び第２電圧供給線ＳＬ２が、データ線ＤＬ、ソース電極Ｓｘ及びドレイン電極Ｄｘと同一の層に配置される場合、第１電圧供給線ＳＬ１及び第２電圧供給線ＳＬ２の線幅は非常に制限されなければならない。しかしながら、アレイ基板（例えば、マイクロ発光ダイオードを有するアレイ基板）で使用される駆動電流が相対的に大きいため、第１電圧供給線ＳＬ１（例えば、低電圧供給線Ｖｓｓ）及び第２電圧供給線ＳＬ２（例えば、高電圧供給線Ｖｄｄ）には相対的に大きいＩＲドロップの問題が存在する。特に、第１電圧供給線ＳＬ１及び第２電圧供給線ＳＬ２の線幅が非常に制限されると、ＩＲドロップの問題が顕著になる。
データ線ＤＬ、ソース電極Ｓｘ及びドレイン電極Ｄｘと同一の層に残りの非占有空間が、非常に制限され、第１電圧供給線ＳＬ１及び第２電圧供給線ＳＬ２の線幅を増加させる必要があるため、本開示は、幾つかの実施例において（例えば、図５に示すように）、第１電圧供給線ＳＬ１及び第２電圧供給線ＳＬ２を、データ線ＤＬ、ソース電極Ｓｘ及びドレイン電極Ｄｘと異なる層に配置する。図５に示すように、第１電圧供給線ＳＬ１、第２電圧供給線ＳＬ２、及び接続電極ＣＥは、データ線ＤＬ、ソース電極Ｓｘ及びドレイン電極Ｄｘと異なる層に配置され、かつパッシベーション層６０及び平坦化層５０の、データ線ＤＬ、ソース電極Ｓｘ、及びドレイン電極Ｄｘから離れた側に配置される。したがって、図５のアレイ基板は、追加のマスクプレート及び追加のマスクプレートプロセスに関連する追加の製造コストを必要とする。また、図５のアレイ基板は、厚みが増加している。
図６は、本開示の幾つかの実施例による第２グループのトランジスタの平面図である。図７は、図６のＢ－Ｂ’線に沿った断面図である。図６及び図７に示すように、幾つかの実施例において、第２グループの前記１つ又は複数のトランジスタのＴｘは、ベース基板１０と、ベース基板１０上に位置する活性層ＡＣＴｘと、活性層ＡＣＴｘのベース基板１０から離れた側に位置するゲート絶縁層２０と、ゲート絶縁層２０の活性層ＡＣＴｘから離れた側に位置するゲート電極Ｇｘ電極と、ゲート絶縁層Ｇｘのベース基板１０から離れた側に位置する絶縁層３０と、絶縁層３０のベース基板１０から離れた側に位置するソース電極Ｓｘ及びドレイン電極Ｄｘと、ソース電極Ｓｘ及びドレイン電極Ｄｘのベース基板１０から離れた側に位置する層間誘電体層４０と、を含む。任意選択的に、ドレイン電極Ｄｘは角を有するＵ字状である。図６において、ソース電極Ｓｘ及びドレイン電極Ｄｘは、それぞれ、延伸して絶縁層３０及びゲート絶縁層２０を貫通して、活性層ＡＣＴｘに接続されている。
図８は、本開示の幾つかの実施例によるアレイ基板の一部の断面図である。図８は、トランジスタＴｘを有するアレイ基板の一部を示している。図８に示すように、該アレイ基板は、ベース基板１０と；ベース基板１０上に位置するトランジスタＴｘの活性層ＡＣＴｘと；活性層ＡＣＴｘのベース基板１０から離れた側に位置するゲート絶縁層２０と；ゲート絶縁層２０の活性層ＡＣＴｘから離れた側に位置する、トランジスタＴｘのゲート電極Ｇｘ及び蓄積キャパシタＣｓｔの第１キャパシタ電極Ｃｅ１と；ゲート電極Ｇｘ及び蓄積キャパシタＣｓｔの第１キャパシタ電極Ｃｅ１のベース基板１０から離れた側に位置する絶縁層３０と；絶縁層３０のベース基板１０から離れた側に位置する、蓄積キャパシタＣｓｔの第２キャパシタ電極Ｃｅ２、トランジスタＴｘのソース電極Ｓｘ及びドレイン電極Ｄｘと；蓄積キャパシタＣｓｔの第２キャパシタ電極Ｃｅ２、トランジスタＴｘのソース電極Ｓｘ及びドレイン電極Ｄｘのベース基板１０から離れた側に位置する層間誘電体層４０と；層間誘電体層４０のベース基板１０から離れた側に位置する、データ線ＤＬ、第１電圧供給線ＳＬ１、第２電圧供給線ＳＬ２、及び接続電極ＣＥと；データ線ＤＬ、第１電圧供給線ＳＬ１、第２電圧供給線ＳＬ２、及び接続電極ＣＥのベース基板１０から離れた側に位置する平坦化層５０と；平坦化層５０のベース基板１０から離れた側に位置するアノードコンタクトパッドＡＣＰ及びカソードコンタクトパッドＣＣＰと；を含む。アノードコンタクトパッドＡＣＰは、延伸して平坦化層５０を貫通し、接続電極ＣＥに接続され、接続電極ＣＥは、延伸して層間誘電体層４０を貫通し、トランジスタＴｘのドレイン電極Ｄｘに接続される。アノードコンタクトパッドＡＣＰとカソードコンタクトパッドＣＣＰは、それぞれ、発光素子（例えば、マイクロ発光ダイオード）のＰ型パッドとＮ型パッドに接触するように配置される。図８において、トランジスタＴｘ（例えば、第２グループの前記１つ又は複数のトランジスタのうちの前記少なくとも１つのトランジスタ）のソース電極Ｓｘ及びドレイン電極Ｄｘは、第２キャパシタ電極Ｃｅ２と同一の層に配置される。
図９は、本開示の幾つかの実施例による第２グループのトランジスタの平面図である。図１０は、図９のＣ－Ｃ’線に沿った断面図である。図９及び図１０に示すように、幾つかの実施例において、第２グループの前記１つ又は複数のトランジスタＴｘは、ベース基板１０と；ベース基板１０上に位置する活性層ＡＣＴｘ、ソース電極Ｓｘ及びドレイン電極Ｄｘと；活性層ＡＣＴｘ、ソース電極Ｓｘ及びドレイン電極Ｄｘのベース基板１０から離れた側に位置するゲート絶縁層２０と；ゲート絶縁層２０の活性層ＡＣＴｘから離れた側に位置するゲート電極Ｇｘと；ゲート電極Ｇｘのベース基板１０から離れた側に位置する絶縁層３０と；絶縁層３０のベース基板１０から離れた側に位置する層間誘電体層４０と；を含む。幾つかの実施例において、図１０に示すように、ソース電極電極Ｓｘ、ドレイン電極電極Ｄｘ、及び活性層ＡＣＴｘは、単一構造の一部である。幾つかの実施例において、第２グループの前記１つ又は複数のトランジスタのうちの前記少なくとも１つのトランジスタのソース電極Ｓｘ及びドレイン電極Ｄｘは、第２グループの前記１つ又は複数のトランジスタのうちの前記少なくとも１つのトランジスタの活性層ＡＣＴｘと同一の層に位置し、半導体材料から形成される。一例として、まず、ベース基板１０上に半導体材料層を堆積した後、半導体材料層をパターニングすることにより、ソース電極Ｓｘ、ドレイン電極Ｄｘ及び活性層ＡＣＴｘに対応する第２半導体材料層を形成する。続いて、一例として、第２半導体材料層のソース電極Ｓｘ及びドレイン電極Ｄｘに対応する領域を処理すること（例えば、ドーピング処理）により、導電性を向上させ、ソース電極Ｓｘ、ドレイン電極Ｄｘ、及び活性層ＡＣＴｘを形成する。
図１１は、本開示の幾つかの実施例によるアレイ基板の一部を示す断面図である。図１１は、アレイ基板のトランジスタＴｘを有する部分を示している。図１１に示すように、該アレイ基板は、ベース基板１０と；ベース基板１０上に位置するトランジスタＴｘの活性層ＡＣＴｘ、ソース電極Ｓｘ、及びドレイン電極Ｄｘと；活性層ＡＣＴｘ、ソース電極Ｓｘ及びドレイン電極Ｄｘのベース基板１０から離れた側に位置するゲート絶縁層２０と；ゲート絶縁層２０の活性層ＡＣＴｘから離れた側に位置する、トランジスタＴｘのゲート電極Ｇｘ及び蓄積キャパシタＣｓｔの第１キャパシタ電極Ｃｅ１と；ゲート電極Ｇｘ及び蓄積キャパシタＣｓｔの第１キャパシタ電極Ｃｅ１のベース基板１０から離れた側に位置する絶縁層３０と；絶縁層３０のベース基板１０から離れた側に位置する蓄積キャパシタＣｓｔの第２キャパシタ電極Ｃｅ２と；蓄積キャパシタＣｓｔの第２キャパシタ電極Ｃｅ２のベース基板１０から離れた側に位置する層間誘電体層４０と；層間誘電体層４０のベース基板１０から離れた側に位置する、データ線ＤＬ、第１電圧供給線ＳＬ１、第２電圧供給線ＳＬ２、及び接続電極ＣＥと；データ線ＤＬ、第１電圧供給線ＳＬ１、第２電圧供給線ＳＬ２、及び接続電極ＣＥのベース基板１０から離れた側に位置する平坦化層５０と；平坦化層５０のベース基板１０から離れた側に位置するアノードコンタクトパッドＡＣＰ及びカソードコンタクトパッドＣＣＰと；を含む。アノードコンタクトパッドＡＣＰは、延伸して平坦化層５０を貫通し、接続電極ＣＥに接続され、接続電極ＣＥは、延伸して層間誘電体層４０、絶縁層３０及びゲート絶縁層２０を貫通し、トランジスタＴｘのドレイン電極Ｄｘに接続される。アノードコンタクトパッドＡＣＰとカソードコンタクトパッドＣＣＰは、それぞれ、発光素子（例えば、マイクロ発光ダイオード）のＰ型パッドとＮ型パッドに接触するように配置される。
図８及び図１１のアレイ基板は、図５のアレイ基板と比較して、トランジスタＴｘのソース電極Ｓｘ及びドレイン電極Ｄｘがデータ線ＤＬと異なる層に配置されている。したがって、データ線ＤＬが形成された層は、第１電圧供給線ＳＬ１、第２電圧供給線ＳＬ２及び接続電極ＣＥが配置されるための十分の空間を有する。また、ＩＲドロップを減少させるために、第１電圧供給線ＳＬ１及び第２電圧供給線ＳＬ２の線幅を相対的に大きく形成することができる。トランジスタＴｘのソース電極Ｓｘ及びドレイン電極Ｄｘは、第２キャパシタ電極Ｃｅ２と同一の層に形成されるか（図８）、又は活性層ＡＣＴｘと同一の層に形成される（図１１）ので、図５のアレイ基板に比べて、余分なマスクプレートが不要となり、製造コストが節減される。
図１２は、本開示の幾つかの実施例によるアレイ基板の一部の断面図である。図１３は、本開示の幾つかの実施例によるアレイ基板の一部の断面図である。図１２及び図１３に示すように、幾つかの実施例において、アレイ基板は、さらに、発光素子ＬＥ、例えば、マイクロ発光ダイオードを含む。幾つかの実施例において、発光素子ＬＥは、Ｎ型パッドＣＤとＰ型パッドＡＤとを含む。カソードコンタクトパッドＣＣＰには、Ｎ型パッドＣＤが接合され、アノードコンタクトパッドＡＣＰには、Ｐ型パッドＡＤが接合される。幾つかの実施例において、発光素子ＬＥは、さらに、第１型ドープ半導体層と、量子井戸層と、第２型ドープ半導体層と、を含む。
任意選択的に、第１型ドープ半導体層は、Ｐ型ドープ半導体材料で形成され、かつ、第２型ドープ半導体層は、Ｎ型ドープ半導体材料で形成される。任意選択的に、第１型ドープ半導体層は、Ｎ型ドープ半導体材料で形成され、かつ、第２型ドープ半導体層は、Ｐ型ドープ半導体材料で形成される。一例として、Ｐ型ドープ半導体材料は、Ｐ－ＧａＮを含む。別の例として、Ｎ型ドープ半導体材料は、Ｎ－ＧａＮを含む。任意選択的に、量子井戸層は、複数の量子井戸（ＭＱＷ）を含む。一例として、量子井戸層は、複数の量子井戸を有する単一層を含む。別の例として、量子井戸層は、複数の量子井戸を有する複数のサブ層を含む。任意選択的に、第１型ドープ半導体層、量子井戸層、及び第２型ドープ半導体層は、それぞれ、有機金属化学気相堆積法で独立に形成される。
任意選択的に、発光素子ＬＥは、第１型ドープ半導体層と、第２型ドープ半導体層と、第１型ドープ半導体層と第２型ドープ半導体層とを接続する量子井戸層と、第１型ドープ半導体層に電気的に接続されたＮ型パッドＣＤと、第２型ドープ半導体層に電気的に接続されたＰ型パッドＡＤと、を含む。任意選択的に、Ｎ型パッドＣＤは、カソードコンタクトパッドＣＣＰと直接接触し、Ｐ型パッドＡＤは、アノードコンタクトパッドＡＣＰと直接接触する。
図２、図５、図８、図１１、図１２、及び図１３に示すように、幾つかの実施例において、蓄積キャパシタＣｓｔは、第１キャパシタ電極Ｃｅ１と、第２キャパシタ電極Ｃｅ２と、第１キャパシタ電極Ｃｅ１及び第２キャパシタ電極Ｃｅ２の間に位置する絶縁層３０と、を含む。第１キャパシタ電極Ｃｅ１は、駆動トランジスタＴｄのゲート電極に接続される。第２キャパシタ電極Ｃｅ２は、電圧源に接続される。一例では、電圧源は、高電圧電源、例えば、第２電圧供給線ＳＬ２（例えば、高電圧供給線Ｖｄｄ）である。
図１４は、本開示の幾つかの実施例によるアレイ基板の一部の断面図である。図１４に示すように、幾つかの実施例において、第１グループの前記少なくとも１つのトランジスタのソース電極Ｓｙ及びドレイン電極Ｄｙと、データ線ＤＬと、第２電圧供給線ＳＬ２と、第１電圧供給線ＳＬ１とは、同一の層に配置される。第２グループの前記一つ１つ又は複数のトランジスタのうちの前記少なくとも１つのトランジスタのソース電極Ｓｘ及びドレイン電極Ｄｘは、第１グループの前記少なくとも１つのトランジスタのソース電極Ｓｙ及びドレイン電極Ｄｙと異なる層に配置される。
図２、図５、図８、図１１～図１４に示すように、幾つかの実施例において、層間誘電体層４０は、蓄積キャパシタＣｓｔの第２キャパシタ電極Ｃｅ２の絶縁層３０から離れた側に位置し、層間誘電体層４０は、蓄積キャパシタＣｓｔの第２キャパシタ電極Ｃｅ２と直接接触する。第２電圧供給線ＳＬ２と、第１電圧供給線ＳＬ１と、第１グループの前記少なくとも１つのトランジスタのソース電極Ｓｙ及びドレイン電極Ｄｙと、データ線ＤＬとは、層間誘電体層４０と直接接触し、層間誘電体層４０の蓄積キャパシタＣｓｔの第２キャパシタ電極Ｃｅ２から離れた側に位置する。
図２、図５、図８、図１１～図１４に示すように、幾つかの実施例において、第１グループの前記少なくとも１つのトランジスタのソース電極Ｓｙ及びドレイン電極Ｄｙと、データ線ＤＬと、第２電圧供給線ＳＬ２と、第１電圧供給線ＳＬ１と、接続電極ＣＥとは、同一の層に位置する。接続電極ＣＥは、第２グループの前記１つ又は複数のトランジスタのうちの１つのトランジスタのドレイン電極ＤｘをアノードコンタクトパッドＡＣＰに接続する。一例として、図２に示すように、第２グループの前記１つ又は複数のトランジスタのうちの１つのトランジスタは、出力トランジスタＴｓであり、接続電極ＣＥは、出力トランジスタＴｓのドレイン電極をアノードコンタクトパッドＡＣＰに接続する。
図２、図５、図８、及び図１１～図１４に示すように、幾つかの実施例において、層間誘電体層４０は、蓄積キャパシタＣｓｔの第２キャパシタ電極Ｃｅ２の絶縁層３０から離れた側に位置し、蓄積キャパシタＣｓｔの第２キャパシタ電極Ｃｅ２と直接接触する。第２電圧供給線ＳＬ２と、第１電圧供給線ＳＬ１と、第１グループの前記少なくとも１つのトランジスタのソース電極Ｓｙ及びドレイン電極Ｄｙと、データ線ＳＬと、接続電極ＣＥとは、層間誘電体層４０と直接接触し、層間誘電体層４０の、蓄積キャパシタＣｓｔの第２キャパシタ電極Ｃｅ２から離れた側に位置する。
図２、図５、図８、図１１～図１４に示すように、幾つかの実施例において、平坦化層５０は、第２電圧供給線ＳＬ２及び第１電圧供給線ＳＬ１と、第１グループの前記少なくとも１つのトランジスタのソース電極Ｓｙ及びドレイン電極Ｄｙと、データ線ＤＬと、接続電極ＣＥとの層間誘電体層４０から離れた側に位置する。カソードコンタクトパッドＣＣＰは、平坦化層５０の第１電圧供給線ＳＬ１から離れた側に位置し、延伸して平坦化層５０を貫通し、第１電圧供給線ＳＬ１に接続される。アノードコンタクトパッドＡＣＰは、平坦化層５０の接続電極ＣＥから離れた側に位置し、延伸して平坦化層５０を貫通し、接続電極ＣＥに接続される。平坦化層５０は、第１側でカソードコンタクトパッドＣＣＰ及びアノードコンタクトパッドＡＣＰと直接接触し、第１側とは反対側の第２側で、第２電圧供給線ＳＬ２と、第１電圧供給線ＳＬ１と、第１グループの前記少なくとも１つのトランジスタのソース電極Ｓｙ及びドレイン電極Ｄｙと、データ線ＤＬと、接続電極ＣＥと直接接触する。
幾つかの実施例において、第４トランジスタＴ４、第５トランジスタＴ５、駆動トランジスタＴｄ、及び出力トランジスタＴｓのいずれか１つのソース電極及びドレイン電極は、第１グループの前記少なくとも１つのトランジスタのソース電極Ｓｙ及びドレイン電極Ｄｙと異なる層に配置される。任意選択的に、第４トランジスタＴ４、第５トランジスタＴ５、駆動トランジスタＴｄ、及び出力トランジスタＴｓのすべてのソース電極及びドレイン電極は、第１グループの前記少なくとも１つのトランジスタのソース電極Ｓｙ及びドレイン電極Ｄｙと異なる層に配置される。任意選択的に、第４トランジスタＴ４、第５トランジスタＴ５、駆動トランジスタＴｄ及び出力トランジスタＴｓのすべてのソース電極及びドレイン電極は、同一の層に配置される。
図２、図５、図８、及び図１１～図１４に示すように、幾つかの実施例において、層間誘電体層４０は、蓄積キャパシタＣｓｔの第２キャパシタ電極Ｃｅ２の、絶縁層３０から離れた側に位置し、蓄積キャパシタＣｓｔの第２キャパシタ電極Ｃｅ２と直接接触する。平坦化層５０は、第２の電圧供給線ＳＬ２と、第１の電圧供給線ＳＬ１と、第１グループの前記少なくとも１つのトランジスタのソース電極Ｓｙ及びドレイン電極Ｄｙと、データ線ＤＬと、接続電極ＣＥとの、層間誘電体層４０から離れた側に位置する。カソードコンタクトパッドＣＣＰは、平坦化層５０の第１電圧供給線ＳＬ１から離れた側に位置し、延伸して平坦化層５０を貫通し、第１電圧供給線ＳＬ１に接続される。アノードコンタクトパッドＡＣＰは、平坦化層５０の接続電極ＣＥから離れた側に位置し、延伸して平坦化層５０を貫通し、接続電極ＣＥに接続される。第１グループの前記少なくとも１つのトランジスタのソース電極Ｓｙ及びドレイン電極Ｄｙと、データ線ＤＬと、第２電圧供給線ＳＬ２と、第１電圧供給線ＳＬ１と、接続電極ＣＥとは、同一の層に位置する。接続電極ＣＥは、第２グループの前記１つ又は複数のトランジスタのうちの１つのトランジスタのドレイン電極ＤｘをアノードコンタクトパッドＡＣＰに接続する。第２電圧供給線ＳＬ２及び第１電圧供給線ＳＬ１と、第１グループの前記１つ又は複数のトランジスタのソース電極Ｓｙとドレイン電極Ｄｙと、データ線ＤＬと、接続電極ＣＥとは、層間誘電体層４０と直接接触し、層間誘電体層４０の蓄積キャパシタＣｓｔの第２キャパシタ電極Ｃｅ２から離れた側に位置する。平坦化層５０は、第１側でカソードコンタクトパッドＣＣＰ及びアノードコンタクトパッドＡＣＰと直接接触し、第１側とは反対側の第２側で、第２電圧供給線ＳＬ２と、第１電圧供給線ＳＬ１と、第１グループの前記少なくとも１つのトランジスタのソース電極Ｓｙ及びドレイン電極Ｄｙと、データ線ＤＬと、接続電極ＣＥと直接接触する。Ｎ型パッドＣＤは、カソードコンタクトパッドＣＣＰと直接接触し、Ｐ型パッドＡＤは、アノードコンタクトパッドＡＣＰと直接接触する。
図５、図８及び図１１～図１４に示すように、幾つかの実施例において、トランジスタＴｘは、図２における出力トランジスタＴｓである。
別の態様において、本開示は、アレイ基板の製造方法を提供する。幾つかの実施例において、本方法は、データ線を形成する工程と、第１電圧供給線を形成する工程と、第２電圧供給線を形成する工程と、画素駆動回路を形成する工程と、を含む。幾つかの実施例において、画素駆動回路を形成する工程は、第１グループの１つ又は複数のトランジスタを形成する工程と、第２グループの１つ又は複数のトランジスタを形成する工程と、を含む。任意選択的に、第１グループの少なくとも１つのトランジスタのソース電極及びドレイン電極と、データ線と、第２電圧供給線と、第１電圧供給線とは、同一の材料及び同一のマスクプレートを用いて同一の層に形成される。任意選択的に、第２グループの少なくとも１つのトランジスタのソース電極及びドレイン電極は、第１電圧供給線及び第２電圧供給線と異なる層に形成される。
幾つかの実施例において、画素駆動回路を形成する工程は、さらに、蓄積キャパシタを形成する工程を含む。幾つかの実施例において、蓄積キャパシタを形成する工程は、第１キャパシタ電極を形成する工程と、第２キャパシタ電極を形成する工程と、第１キャパシタ電極及び第２キャパシタ電極の間に位置する絶縁層を形成する工程と、を含む。任意選択的に、第２グループは、駆動トランジスタを含む。任意選択的に、第１キャパシタ電極は、駆動トランジスタのゲート電極に接続され、任意選択的に、第２キャパシタ電極は、電圧源に接続される。
幾つかの実施例において、本方法は、さらに、アノードコンタクトパッドを形成する工程と、カソードコンタクトパッドを形成する工程と、第２グループの１つ又は複数のトランジスタのうちの１つのトランジスタのドレイン電極をアノードコンタクトパッドに接続する接続電極を形成する工程と、を含む。任意選択的に、第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、データ線と、第２電圧供給線と、第１電圧供給線と、接続電極とは、同一の材料及び同一のマスクプレートを用いて同一の層に形成される。
任意選択的に、第２グループの前記１つ又は複数のトランジスタのうちの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、第２キャパシタ電極とは、同一の材料及び同一のマスクプレートを用いて同一の層に形成される。
任意選択的に、第２グループの前記１つ又は複数のトランジスタのうちの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、第２グループの前記１つ又は複数のトランジスタのうちの前記少なくとも１つのトランジスタの活性層とは、同一の半導体材料及び同一のマスクプレートを用いて同一の層に形成される。
幾つかの実施例において、本方法は、さらに、第２キャパシタ電極の絶縁層から離れた側に、第２キャパシタ電極と直接接触する層間誘電体層を形成する工程と；接続電極を形成する工程と；第２電圧供給線及び第１電圧供給線と、第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、データ線と、接続電極との、層間誘電体層から離れた側に平坦化層を形成する工程と；平坦化層の第１電圧供給線から離れた側に、延伸して平坦化層を貫通し、第１の電圧供給線に接続されるカソードコンタクトパッドを形成する工程と；平坦化層の接続電極から離れた側に、延伸して平坦化層を貫通し、接続電極に接続されるアノードコンタクトパッドを形成する工程と；カソードコンタクトパッド及びアノードコンタクトパッドのベース基板から離れた側にマイクロ発光ダイオード（マイクロＬＥＤ）を形成する工程と；を含む。任意選択的に、第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、データ線と、第２電圧供給線と、第１電圧供給線と、接続電極とは、同一の材料及び同一のマスクプレートを用いて同一の層に形成される。任意選択的に、接続電極は、第２グループの１つ又は複数のトランジスタのうちの１つのトランジスタのドレイン電極をアノードコンタクトパッドに接続する。任意選択的に、第２電圧供給線及び第１電圧供給線、第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極、データ線、及び接続電極は、層間誘電体層と直接接触して形成され、層間誘電体層の第２キャパシタ電極から離れた側に形成される。任意選択的に、平坦化層は、第１側でカソードコンタクトパッド及びアノードコンタクトパッドと直接接触するように形成され、第１側とは反対側の第２側で、第２電圧供給線及び第１電圧供給線と、第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、データ線と、接続電極と直接接触するように形成される。任意選択的に、マイクロＬＥＤを形成する工程は、マイクロＬＥＤ前駆体ユニットを形成する工程を含む。任意選択的に、マイクロＬＥＤ前駆体ユニットを形成する工程は、第１型ドープ半導体層を形成する工程と、第２型ドープ半導体層を形成する工程と、第１型ドープ半導体層と第２型ドープ半導体層とを接続する量子井戸層を形成する工程と、第１型ドープ半導体層に電気的に接続されたＮ型パッドを形成する工程と、第２型ドープ半導体層に電気的に接続されたＰ型パッドを形成する工程と、を含む。任意選択的に、本方法は、さらに、マイクロＬＥＤ前駆体ユニットを、平坦化層の、第１電圧供給線及び接続電極から離れた側に移動する工程と、Ｎ型パッドをカソードコンタクトパッドに接合する工程と、Ｐ型パッドをアノードコンタクトパッドに接合する工程と、を含む。任意選択的に、Ｎ型パッドは、カソードコンタクトパッドと直接接触し、Ｐ型パッドは、アノードコンタクトパッドと直接接触する。
図１５Ａ～図１５Ｇは、本開示の幾つかの実施例によるアレイ基板の製造方法を示す図である。図１５Ａに示すように、トランジスタＴｘ（第２グループの前記１つ又は複数のトランジスタのうちの前記少なくとも１つのトランジスタ）の活性層ＡＣＴｘをベース基板１０上に形成する。活性層の形成には各種適切な半導体材料と製造方法を用いることができる。例えば、半導体材料をプラズマ化学気相堆積（ＰＥＣＶＤ）工程によって基板上に堆積することができる。活性層を形成するための適切な半導体材料としては、例えば、ＩＴＯ、ＩＺＴＯ、ＩＧＴＯ等の金属酸化物、非晶質シリコン、多結晶シリコンなどが挙げられるが、これらに限定されない。


図１５Ｂに示すように、活性層ＡＣＴｘのベース基板１０から離れた側に、ゲート絶縁層２０を形成し、ゲート絶縁層２０の活性層ＡＣＴｘから離れた側に、トランジスタＴｘのゲート電極Ｇｘ及び蓄積キャパシタＣｓｔの第１キャパシタ電極Ｃｅ１を形成する。トランジスタＴｘのゲート電極Ｇｘと蓄積キャパシタＣｓｔの第１キャパシタ電極Ｃｅ１は、同一の材料及び同一のマスクプレートを用いて同一の層に形成される。トランジスタＴｘのゲート電極Ｇｘ及び蓄積キャパシタＣｓｔの第１キャパシタ電極Ｃｅ１の製造には、各種の適切な電極材料及び製造方法を用いることができる。例えば、電極材料をプラズマ化学気相堆積（ＰＥＣＶＤ）工程によって基板上に堆積し、パターン化することができる。トランジスタＴｘのゲート電極Ｇｘ及び蓄積キャパシタＣｓｔの第１キャパシタ電極Ｃｅ１を形成するための適切な電極材料としては、例えば、アルミニウム、銅、モリブデン、クロム、アルミニウム銅合金、銅モリブデン合金、モリブデンアルミニウム合金、アルミニウムクロム合金、銅クロム合金、モリブデンクロム合金、銅モリブデンアルミニウム合金などが挙げられるが、これらに限定されない。
図１５Ｃに示すように、ゲート電極Ｇｘ及び蓄積キャパシタＣｓｔの第１キャパシタ電極Ｃｅ１のベース基板１０から離れた側に絶縁層３０を形成し、絶縁層３０のベース基板１０から離れた側に蓄積キャパシタＣｓｔの第２キャパシタ電極Ｃｅ２、トランジスタＴｘのソース電極Ｓｘ及びドレイン電極Ｄｘを形成する。蓄積キャパシタＣｓｔの第２キャパシタ電極Ｃｅ２、トランジスタＴｘのソース電極Ｓｘ及びドレイン電極Ｄｘは、同一の材料及び同一のマスクプレートを用いて同一の層に形成される。蓄積キャパシタＣｓｔの第２キャパシタ電極Ｃｅ２、トランジスタＴｘのソース電極Ｓｘ及びドレイン電極Ｄｘの製造には、各種適切な電極材料及び製造方法を用いることができる。例えば、電極材料をプラズマ化学気相堆積（ＰＥＣＶＤ）工程によって基板上に堆積し、パターン化することができる。蓄積キャパシタＣｓｔの第２キャパシタ電極Ｃｅ２、トランジスタＴｘのソース電極Ｓｘ及びドレイン電極Ｄｘを形成するための適切な電極材料としては、例えば、アルミニウム、銅、モリブデン、クロム、アルミニウム銅合金、銅モリブデン合金、モリブデンアルミニウム合金、アルミニウムクロム合金、銅クロム合金、モリブデンクロム合金、銅モリブデンアルミニウム合金などが挙げられるが、これらに限定されない。
図１５Ｄに示すように、蓄積キャパシタＣｓｔの第２キャパシタ電極Ｃｅ２、トランジスターＴｘのソース電極Ｓｘ及びドレイン電極Ｄｘのベース基板１０から離れた側に層間誘電体層４０を形成し、層間誘電体層４０のベース基板１０から離れた側に、データ線ＤＬと、第１電圧供給線ＳＬ１と、第２電圧供給線ＳＬ２と、接続電極ＣＥと、第１グループの前記少なくとも１つのトランジスタのソース電極Ｓｙ及びドレイン電極Ｄｙとを形成する。データ線ＤＬと、第１電圧供給線ＳＬ１と、第２電圧供給線ＳＬ２と、接続電極ＣＥと、第１グループの前記少なくとも１つのトランジスタのソース電極Ｓｙ及びドレイン電極Ｄｙとは、同一の材料及び同一のマスクプレートを用いて同一の層に形成される。接続電極ＣＥは、延伸して層間誘電体層４０を貫通し、トランジスタＴｘのドレイン電極Ｄｘに接続されるように形成される。第２電圧供給線ＳＬ２は、延伸して層間誘電体層４０を貫通し、蓄積キャパシタＣｓｔの第２キャパシタ電極Ｃｅ２に接続されるように形成される。データ線ＤＬと、第１電圧供給線ＳＬ１と、第２電圧供給線ＳＬ２と、接続電極ＣＥと、第１グループの前記少なくとも１つのトランジスタのソース電極Ｓｙ及びドレイン電極Ｄｙの製造には、各種適切な電極材料及び製造方法を用いることができる。例えば、電極材料をプラズマ化学気相堆積（ＰＥＣＶＤ）工程によって基板上に堆積し、パターン化することができる。データ線ＤＬと、第１電圧供給線ＳＬ１と、第２電圧供給線ＳＬ２と、接続電極ＣＥと、第１グループの前記少なくとも１つのトランジスタのソース電極Ｓｙ及びドレイン電極Ｄｙとを製造するための電極材料としては、例えば、アルミニウム、銅、モリブデン、クロム、アルミニウム銅合金、銅モリブデン合金、モリブデンアルミニウム合金、アルミニウムクロム合金、銅クロム合金、モリブデンクロム合金、銅モリブデンアルミニウム合金などが挙げられるが、これらに限定されない。
図１５Ｅに示すように、データ線ＤＬと、第１電圧供給線ＳＬ１と、第２電圧供給線ＳＬ２と、接続電極ＣＥと、第１グループの前記少なくとも１つのトランジスタのソース電極Ｓｙ及びドレイン電極Ｄｙとの、ベース基板１０から離れた側に平坦化層５０を形成し、平坦化層５０のベース基板１０から離れた側に、アノードコンタクトパッドＡＣＰとカソードコンタクトパッドＣＣＰとを形成する。アノードコンタクトパッドＡＣＰは、延伸して平坦化層５０を貫通し、接続電極ＣＥと接続されるように形成され、カソードコンタクトパッドＣＣＰは、延伸して平坦化層５０を貫通し、第１電圧供給線ＳＬ１と接続されるように形成される。アノードコンタクトパッドＡＣＰ及びカソードコンタクトパッドＣＣＰの製造には、各種適切な電極材料及び製造方法を用いることができる。例えば、導電材料をプラズマ化学気相堆積（ＰＥＣＶＤ）工程によって基板上に堆積し、パターン化することができる。アノードコンタクトパッドＡＣＰ及びカソードコンタクトパッドＣＣＰを製造するための適切な導電材料としては、例えば、各種金属、各種合金、及び各種導電性金属酸化物（例えば、インジウムスズ酸化物）などが挙げられるが、これらに限定されない
図１５Ｆに示すように、マイクロＬＥＤ前駆体ユニットＰＬＥを、平坦化層５０の第１電圧供給線ＳＬ１及び接続電極ＣＥから離れた側に移動する。そして、マイクロＬＥＤ前駆体ユニットＰＬＥをアノードコンタクトパッドＡＣＰ及びカソードコンタクトパッドＣＣＰに接合する。例えば、マイクロＬＥＤ前駆体ユニットＰＬＥのＮ型パッドＣＤをカソードコンタクトパッドＣＣＰに接合し、マイクロＬＥＤ前駆体ユニットＰＬＥのＰ型パッドＡＤをアノードコンタクトパッドＡＣＰに接合する。
図１５Ｇに示すように、アレイ基板上に発光素子ＬＥ（例えば、マイクロＬＥＤ）を形成する。発光素子ＬＥのＮ型パッドＣＤは、カソードコンタクトパッドＣＣＰと直接接触し、発光素子ＬＥのＰ型パッドＡＤは、アノードコンタクトパッドＡＣＰと直接接触する。
本開示の別の態様において、本明細書に記載された、又は本明細書に記載の方法によって製造されたアレイ基板と、アレイ基板に接続された１つ又は複数の集積回路とを含む表示装置を提供する。適切な表示装置としては、例えば、電子ペーパー、携帯電話、タブレットコンピュータ、テレビ、モニター、ノートブックコンピュータ、デジタルアルバム、ＧＰＳなどが挙げられるが、これらに限定されない。任意選択的に、前記表示装置は、さらに、表示パネルに接続された１つ又は複数の集積回路を含む。
以上、本開示の実施例について、例示及び説明の目的で説明した。それは網羅的であること、または本発明を開示された正確な形態または例示的な実施例に限定することを意図していない。したがって、上記の説明は、限定ではなく例示と見なされるべきである。多くの修正及び変形は当業者にとって明らかであろう。これらの実施形態は、本発明の原理及びその最良の形態の実際の適用を説明するために選択及び記載され、これにより、当業者は、本発明が特定の用途又は企図される実施形態の様々な実施例及び様々な変形に適用することを理解することができる。本発明の範囲は、添付の特許請求の範囲及びその均等な形式によって特定されるべきであり、ここで、別段の定めがない限り、全ての用語は、その最も広い合理的な意味で解釈される。したがって、「発明」、「本発明」等の用語は、特許請求の範囲を特定の実施形態に限定するものではなく、本発明の例示的な実施例への言及は、本発明を限定することを意味しなく、そのような限定を推論すべきではない。本発明は、添付の特許請求の範囲の精神及び範囲によってのみ限定される。さらに、これらの請求項は、名詞または要素が続く「第１」、「第２」などの用語の使用に関連する可能性があり、これらの用語は、特定の数が与えられていない限り、そのような用語によって修飾される要素の数を限定することを意図するのではなく、１種の命名方式として理解されるべきである。記載された利点および利益は、本発明のすべての実施例に必ずしも適用するとは限らない。当業者は、添付の特許請求の範囲によって定義される本発明の範囲から逸脱することなく、記載された実施形態に変更を加えることができることを理解されたい。さらに、本開示の要素または構成要素が、添付の特許請求の範囲に明示的に記載されているかどうかにかかわらず、公に供することを意図していない。

Claims (17)

  1. データ線と、
    第１電圧供給線と、
    第２電圧供給線と、
    画素駆動回路と、を含むアレイ基板であって、
    前記画素駆動回路は、第１グループの１つ又は複数のトランジスタと、第２グループの１つ又は複数のトランジスタと、蓄積キャパシタと、電流変調サブ回路と、持続時間変調サブ回路とを含み、
    前記第１グループの少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記第１電圧供給線と、前記第２電圧供給線とは、同一の層に位置し、
    前記第２グループの少なくとも１つのトランジスタのソース電極及びドレイン電極は、前記第１電圧供給線及び前記第２電圧供給線と異なる層に位置し、
    前記蓄積キャパシタは、第１キャパシタ電極と、第２キャパシタ電極と、前記第１キャパシタ電極及び前記第２キャパシタ電極の間に位置する絶縁層と、を含み、
    前記第２グループは駆動トランジスタを含み、
    前記第１キャパシタ電極は前記駆動トランジスタのゲート電極に接続され、
    前記第２キャパシタ電極は電圧源に接続され、
    前記電流変調サブ回路は、データ信号に基づいて補償電流信号を生成し、前記補償電流信号を前記持続時間変調サブ回路に送信するように配置され、
    前記持続時間変調サブ回路は、前記電流変調サブ回路から前記補償電流信号を受信し、前記補償電流信号の時間積分に基づいて前記持続時間変調サブ回路に接続された電気部品を制御するように配置され、
    前記電流変調サブ回路は、
    前記駆動トランジスタと；
    前記蓄積キャパシタと；
    リセット制御信号線に接続されたゲート電極と、リセット信号線に接続されたソース電極と、前記第１キャパシタ電極及び前記駆動トランジスタのゲート電極に接続されたドレイン電極と、を有する第１トランジスタと；
    第１ゲート線に接続されたゲート電極と、前記データ線に接続されたソース電極と、前記駆動トランジスタのソース電極に接続されたドレイン電極と、を有する第２トランジスタと；
    前記第１ゲート線に接続されたゲート電極と、前記第１キャパシタ電極及び前記駆動トランジスタのゲート電極に接続されたソース電極と、前記駆動トランジスタのドレイン電極に接続されたドレイン電極と、を有する第３トランジスタと；
    発光制御信号線に接続されたゲート電極と、前記第２電圧供給線に接続されたソース電極と、前記駆動トランジスタのソース電極及び前記第２トランジスタのドレイン電極に接続されたドレイン電極と、を有する第４トランジスタと；
    前記発光制御信号線に接続されたゲート電極と、前記駆動トランジスタのドレイン電極及び前記第３トランジスタのドレイン電極に接続されたソース電極と、前記持続時間変調サブ回路に接続されたドレイン電極と、を有する第５トランジスタと；を含み、
    前記持続時間変調サブ回路は、
    前記第５トランジスタのドレイン電極に接続されたソース電極と、接続電極に接続されたドレイン電極と、を有する出力トランジスタと；
    第２ゲート線に接続されたゲート電極と、前記データ線に接続されたソース電極と、前記出力トランジスタのゲート電極に接続されたドレイン電極と、を有する第６トランジスタと；
    前記第６トランジスタのドレイン電極及び前記出力トランジスタのゲート電極に接続された第１電極と、共通電圧が供給されるように配置された第２電極とを有するキャパシタと；を含む、
    アレイ基板。
  2. さらに層間誘電体層を含み、
    前記層間誘電体層は、前記第２キャパシタ電極の前記絶縁層から離れた側に位置し、前記第２キャパシタ電極と直接接触し、
    前記第１電圧供給線と、前記第２電圧供給線と、前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線とは、前記層間誘電体層と直接接触し、前記層間誘電体層の前記第２キャパシタ電極から離れた側に位置する、
    請求項１に記載のアレイ基板。
  3. 前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記第２電圧供給線と、前記第１電圧供給線と、前記接続電極とは、同一の層に位置し、
    前記第２グループはさらに前記出力トランジスタを含み、
    前記接続電極は、前記第２グループの前記出力トランジスタのドレイン電極をアノードコンタクトパッドに接続する、
    請求項１に記載のアレイ基板。
  4. さらに、層間誘電体層を含み、
    前記層間誘電体層は、前記第２キャパシタ電極の前記絶縁層から離れた側に位置し、前記第２キャパシタ電極と直接接触し、
    前記第１電圧供給線と、前記第２電圧供給線と、前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記接続電極とは、前記層間誘電体層と直接接触し、前記層間誘電体層の前記第２キャパシタ電極から離れた側に位置する、
    請求項３に記載のアレイ基板。
  5. さらに、前記第２電圧供給線と、前記第１電圧供給線と、前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記接続電極との、前記層間誘電体層から離れた側に位置する平坦化層と；
    前記平坦化層の前記第１電圧供給線から離れた側に位置し、延伸して前記平坦化層を貫通し、前記第１電圧供給線に接続されるカソードコンタクトパッドと；
    前記平坦化層の前記接続電極から離れた側に位置し、延伸して前記平坦化層を貫通し、前記接続電極に接続される前記アノードコンタクトパッドと；を含み、
    前記平坦化層は、第１側で前記カソードコンタクトパッド及び前記アノードコンタクトパッドと直接接触し、前記第１側とは反対側の第２側で、前記第１電圧供給線と、前記第２電圧供給線と、前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記接続電極と、直接接触する、
    請求項４に記載のアレイ基板。
  6. 前記第２グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極は、前記第２キャパシタ電極と同一の層に位置する、請求項１～５のいずれか１項に記載のアレイ基板。
  7. 前記第２グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極は、前記第２グループの前記少なくとも１つのトランジスタの活性層と同一の層に位置し、半導体材料で形成される、請求項１～５のいずれか１項に記載のアレイ基板。
  8. 前記駆動トランジスタと、前記第４トランジスタと、前記第５トランジスタと、前記出力トランジスタとのいずれか１つのソース電極及びドレイン電極は、前記第１電圧供給線及び前記第２電圧供給線と異なる層に位置する、請求項１に記載のアレイ基板。
  9. 前記駆動トランジスタと、前記第４トランジスタと、前記第５トランジスタと、前記出力トランジスタとの各ソース電極及び各ドレイン電極は、前記第１電圧供給線及び前記第２電圧供給線と異なる層に位置する、請求項８に記載のアレイ基板。
  10. さらに前記画素駆動回路に接続されたマイクロ発光ダイオード（マイクロＬＥＤ）を含む、請求項１～９のいずれか１項に記載のアレイ基板。
  11. さらに、前記第２キャパシタ電極の前記絶縁層から離れた側に位置し、前記第２キャパシタ電極と直接接触する層間誘電体層と；
    前記第１電圧供給線と、前記第２電圧供給線と、前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記接続電極との、前記層間誘電体層から離れた側に位置する平坦化層と；
    前記平坦化層の前記第１電圧供給線から離れた側に位置し、延伸して前記平坦化層を貫通し、前記第１電圧供給線に接続されるカソードコンタクトパッドと；
    前記平坦化層の前記接続電極から離れた側に位置し、延伸して前記平坦化層を貫通し、前記接続電極に接続されるアノードコンタクトパッドと；を含み、
    前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記第２電圧供給線と、前記第１電圧供給線と、前記接続電極とは、同一の層に位置し、
    前記第２グループはさらに前記出力トランジスタを含み、
    前記接続電極は、前記出力トランジスタのドレイン電極を前記アノードコンタクトパッドに接続し、
    前記第１電圧供給線、前記第２電圧供給線と、前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記接続電極とは、前記層間誘電体層と直接接触し、前記層間誘電体層の前記第２キャパシタ電極から離れた側に位置し、
    前記平坦化層は、第１側で前記カソードコンタクトパッド及び前記アノードコンタクトパッドと直接接触し、前記第１側とは反対側の第２側で、前記第１電圧供給線と、前記第２電圧供給線と、前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記接続電極と、直接接触し、
    前記マイクロＬＥＤは、第１型ドープ半導体層と、第２型ドープ半導体層と、前記第１型ドープ半導体層と前記第２型ドープ半導体層とを接続する量子井戸層と、前記第１型ドープ半導体層に電気的に接続するＮ型パッドと、前記第２型ドープ半導体層に電気的に接続するＰ型パッドとを含み、
    前記Ｎ型パッドは、前記カソードコンタクトパッドと直接接触し、前記Ｐ型パッドは、前記アノードコンタクトパッドと直接接触する、
    請求項１０に記載のアレイ基板。
  12. 請求項１～１１のいずれか一項に記載の前記アレイ基板と、前記アレイ基板に接続された１つ又は複数の集積回路と、を含む表示装置。
  13. データ線を形成する工程と、
    第１電圧供給線を形成する工程と、
    第２電圧供給線を形成する工程と、
    画素駆動回路を形成する工程と、を含み、
    前記画素駆動回路を形成する工程は、第１グループの１つ又は複数のトランジスタを形成する工程と、第２グループの１つ又は複数のトランジスタを形成する工程と、蓄積キャパシタを形成する工程と、電流変調サブ回路を形成する工程と、持続時間変調サブ回路を形成する工程とを含み、
    前記第１グループの少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記第２電圧供給線と、前記第１電圧供給線とは、同一の材料及び同一のマスクプレートを用いて同一の層に形成され、
    前記第２グループの少なくとも１つのトランジスタのソース電極及びドレイン電極は、前記第１電圧供給線及び前記第２電圧供給線と異なる層に形成され、
    前記蓄積キャパシタを形成する工程は、第１キャパシタ電極を形成することと、第２キャパシタ電極を形成することと、前記第１キャパシタ電極及び前記第２キャパシタ電極の間に位置する絶縁層を形成することと、を含み、
    前記第２グループの１つ又は複数のトランジスタを形成する工程は、駆動トランジスタを形成することを含み、
    前記第１キャパシタ電極は、前記駆動トランジスタのゲート電極に接続されるように形成され、
    前記第２キャパシタ電極は、電圧源に接続されるように形成され、
    前記電流変調サブ回路は、データ信号に基づいて補償電流信号を生成し、前記補償電流信号を前記持続時間変調サブ回路に送信するように配置され、
    前記持続時間変調サブ回路は、前記電流変調サブ回路から前記補償電流信号を受信し、前記補償電流信号の時間積分に基づいて前記持続時間変調サブ回路に接続された電気部品を制御するように配置され、
    前記電流変調サブ回路は、前記駆動トランジスタと前記蓄積キャパシタとを含み、
    前記電流変調サブ回路を形成する工程は、
    リセット制御信号線に接続されたゲート電極と、リセット信号線に接続されたソース電極と、前記第１キャパシタ電極及び前記駆動トランジスタのゲート電極に接続されたドレイン電極と、を有する第１トランジスタを形成することと；
    第１ゲート線に接続されたゲート電極と、前記データ線に接続されたソース電極と、前記駆動トランジスタのソース電極に接続されたドレイン電極と、を有する第２トランジスタを形成することと；
    前記第１ゲート線に接続されたゲート電極と、前記第１キャパシタ電極及び前記駆動トランジスタのゲート電極に接続されたソース電極と、前記駆動トランジスタのドレイン電極に接続されたドレイン電極と、を有する第３トランジスタを形成することと；
    発光制御信号線に接続されたゲート電極と、前記第２電圧供給線に接続されたソース電極と、前記駆動トランジスタのソース電極及び前記第２トランジスタのドレイン電極に接続されたドレイン電極と、を有する第４トランジスタを形成することと；
    前記発光制御信号線に接続されたゲート電極と、前記駆動トランジスタのドレイン電極及び前記第３トランジスタのドレイン電極に接続されたソース電極と、前記持続時間変調サブ回路に接続されたドレイン電極と、を有する第５トランジスタを形成することと；を含み、
    前記持続時間変調サブ回路を形成する工程は、
    前記第５トランジスタのドレイン電極に接続されたソース電極と、接続電極に接続されたドレイン電極と、を有する出力トランジスタを形成することと；
    第２ゲート線に接続されたゲート電極と、前記データ線に接続されたソース電極と、前記出力トランジスタのゲート電極に接続されたドレイン電極と、を有する第６トランジスタを形成することと；
    前記第６トランジスタのドレイン電極及び前記出力トランジスタのゲート電極に接続された第１電極と、共通電圧が供給されるように配置された第２電極とを有するキャパシタを形成することと；を含む、
    アレイ基板の製造方法。
  14. さらに、アノードコンタクトパッドを形成する工程と、
    カソードコンタクトパッドを形成する工程と、
    前記第２グループの前記出力トランジスタのドレイン電極を前記アノードコンタクトパッドに接続する前記接続電極を形成する工程と、を含み、
    前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記第２電圧供給線と、前記第１電圧供給線と、前記接続電極とは、同一の材料及び同一のマスクプレートを用いて同一の層に形成される、
    請求項１３に記載の方法。
  15. 前記第２グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記第２キャパシタ電極とは、同一の材料及び同一のマスクプレートを用いて同一の層で形成される、請求項１３に記載の方法。
  16. 前記第２グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記第２グループの前記少なくとも１つのトランジスタの活性層とは、同一の半導体材料及び同一のマスクプレートを用いて同一の層で形成される、請求項１３に記載の方法。
  17. 請求項１３～１６のいずれか１項に記載の方法であって、さらに、
    前記第２キャパシタ電極の前記絶縁層から離れた側に、前記第２キャパシタ電極と直接接触する層間誘電体層を形成する工程と；
    前記接続電極を形成する工程と；
    前記第２電圧供給線及び前記第１電圧供給線と、前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記接続電極との、前記層間誘電体層から離れた側に平坦化層を形成する工程と；
    前記平坦化層の前記第１電圧供給線から離れた側に、延伸して前記平坦化層を貫通し、前記第１電圧供給線に接続されるカソードコンタクトパッドを形成する工程と；
    前記平坦化層の前記接続電極から離れた側に、延伸して前記平坦化層を貫通し、前記接続電極に接続されるアノードコンタクトパッドを形成する工程と；
    前記カソードコンタクトパッド及び前記アノードコンタクトパッドのベース基板から離れた側にマイクロ発光ダイオード（マイクロＬＥＤ）を形成する工程と；を含み、
    前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記第２電圧供給線と、前記第１電圧供給線と、前記接続電極とは、同一の材料及び同一のマスクプレートを用いて同一の層に形成され、
    前記第２グループは前記出力トランジスタを含み、
    前記接続電極は、前記出力トランジスタのドレイン電極を前記アノードコンタクトパッドに接続し、
    前記第１電圧供給線及び前記第２電圧供給線と、前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記接続電極とは、前記層間誘電体層と直接接触するように形成され、かつ、前記層間誘電体層の前記第２キャパシタ電極から離れた側に形成され、
    前記平坦化層は、第１側で前記カソードコンタクトパッド及び前記アノードコンタクトパッドと直接接触し、前記第１側とは反対側の第２側で、前記第２電圧供給線と、前記第１電圧供給線と、前記第１グループの前記少なくとも１つのトランジスタのソース電極及びドレイン電極と、前記データ線と、前記接続電極と、直接接触するように形成され、
    前記マイクロＬＥＤを形成する工程は、マイクロＬＥＤ前駆体ユニットを形成する工程を含み、
    前記マイクロＬＥＤ前駆体ユニットを形成する工程は、第１型ドープ半導体層を形成する工程と、第２型ドープ半導体層を形成する工程と、前記第１型ドープ半導体層と前記第２型ドープ半導体層とを接続する量子井戸層を形成する工程と、前記第１型ドープ半導体層に電気的に接続されたＮ型パッドを形成する工程と、前記第２型ドープ半導体層に電気的に接続されたＰ型パッドを形成する工程と、を含み、
    前記方法は、さらに、前記マイクロＬＥＤ前駆体ユニットを、前記平坦化層の前記第１電圧供給線及び前記接続電極から離れた側に移動させる工程と、前記Ｎ型パッドを前記カソードコンタクトパッドに接合し、前記Ｐ型パッドを前記アノードコンタクトパッドに接合する工程と、を含み、
    前記Ｎ型パッドは、前記カソードコンタクトパッドと直接接触し、前記Ｐ型パッドは、前記アノードコンタクトパッドと直接接触する、方法。
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