CN117636780A - 阵列基板和显示设备 - Google Patents

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Chengdu BOE Optoelectronics Technology Co Ltd
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Abstract

提供一种阵列基板。该阵列基板包括：多个像素驱动电路，其被配置为驱动多个子像素发光；至少一个不能驱动发光的虚设电路；以及多个电压供应线，其被配置为提供电压。电压被提供给所述多个像素驱动电路中的至少一个像素驱动电路的第二电容器电极，并且被提供给所述至少一个虚设电路的两个电容器电极。

Description

阵列基板和显示设备
技术领域
本发明涉及显示技术，尤其涉及一种阵列基板和显示设备。
背景技术
有机发光二极管(OLED)显示器是当今平板显示器研究领域的热点之一。与使用稳定电压控制亮度的薄膜晶体管-液晶显示器(TFT-LCD)不同，OLED由需要保持恒定以控制亮度的驱动电流驱动。OLED显示面板包括多个像素单元，该多个像素单元配置有呈多行和多列布置的像素驱动电路。每个像素驱动电路包括驱动晶体管，该驱动晶体管具有连接到每行一条栅线的栅极端子和连接到每列一个数据线的漏极端子。当像素单元被选通的行导通时，连接到驱动晶体管的开关晶体管导通，数据电压从数据线经由开关晶体管施加到驱动晶体管，使得驱动晶体管将与数据电压对应的电流输出到OLED器件。OLED器件被驱动以发出相应亮度的光。
发明内容
在一个方面，本公开提供了一种阵列基板，包括：多个像素驱动电路，其被配置为驱动多个子像素发光；至少一个不能驱动发光的虚设电路；以及多个电压供应线，其被配置为提供电压；其中，所述电压被提供给所述多个像素驱动电路中的至少一个像素驱动电路的第二电容器电极，并且被提供给所述至少一个虚设电路的两个电容器电极。
可选地，多个电压供应线中的各个电压供应线被配置为向所述至少一个像素驱动电路的存储电容器提供所述电压，并且向所述至少一个虚设电路的第二存储电容器提供所述电压。
可选地，电压被提供给所述至少一个虚设电路中的至少一个晶体管的控制电极、第一电极和第二电极。
可选地，至少一个虚设电路包括第二驱动晶体管，所述第二驱动晶体管具有连接至所述第二存储电容器的第三电容器电极的控制电极；以及所述电压被提供给所述第二驱动晶体管的控制电极、第一电极和第二电极。
可选地，所述阵列基板还包括多个数据线，各个数据线被配置为向所述至少一个像素驱动电路提供数据电压；其中，所述至少一个虚设电路与所述多个数据线断开连接。
可选地，所述阵列基板还包括多个第二复位信号线，各个第二复位信号线被配置为向所述至少一个像素驱动电路中的第一晶体管的第一电极提供复位信号；其中，所述至少一个虚设电路与所述多个第二复位信号线断开连接。
可选地，所述阵列基板还包括多个数据线，各个数据线被配置为向所述至少一个像素驱动电路提供数据电压；其中，所述多个第二复位信号线在衬底基板上的正投影与多个数据线在所述衬底基板上的正投影不重叠。
可选地，至少一个虚设电路中的每个晶体管和电容器的每个端子被配置为被提供有与所述相应电压供应线相同的电压。
可选地，所述阵列基板还包括第一信号线层中的第二节点连接线；其中，所述第二节点连接线将所述至少一个虚设电路的第三电容器电极和半导体材料层的一部分连接在一起，所述半导体材料层的所述部分位于第七晶体管的第一电极和所述第二驱动晶体管的第二电极之间。
可选地，所述阵列基板还包括第二信号线层中的焊盘，所述焊盘连接到第一信号线层中的第二节点连接线和所述多个电压供应线中的相应电压供应线。
可选地，各个虚设电路中的所述焊盘在衬底基板上的正投影覆盖所述各个虚设电路中的所述第二节点连接线在所述衬底基板上的正投影的至少50％。
可选地，所述阵列基板还包括在所述第一信号线层中的多个第二复位信号线；其中，所述焊盘在衬底基板上的正投影与所述多个第二复位信号线中的相应第二复位信号线在所述衬底基板上的正投影至少部分重叠。
可选地，所述阵列基板还包括在第一信号线层中的第二初始化连接线和第四中继电极；其中，所述第二初始化连接线和所述第四中继电极是整体结构的一部分，所述整体结构与多个第二复位控制信号线中的相应第二复位控制信号线交叉。
可选地，所述阵列基板还包括在第二导电层中的多个第五复位信号线，所述多个第五复位信号线位于同一行并且彼此断开且间隔开；其中，所述第二初始化连接线连接到所述多个第五复位信号线中的相应第五复位信号线；以及所述焊盘连接到所述第二初始化连接线，所述第二初始化连接线被配置为将所述相应电压供应线的电压提供给所述相应第五复位信号线。
可选地，所述阵列基板还包括在第一信号线层中的第三中继电极；其中，所述第三中继电极连接到半导体材料层中的第八晶体管的第二电极；以及所述焊盘连接到所述第三中继电极，所述第三中继电极被配置为向所述第八晶体管的所述第二电极提供所述相应电压供应线的电压。
可选地，所述阵列基板还包括在第一导电层中的多个第二复位控制信号线；其中，所述多个第二复位控制信号线中的相应第二复位控制信号线连接至第七晶体管的控制电极；以及第一信号线层中的所述相应电压供应线连接到所述相应第二复位控制信号线，所述相应第二复位控制信号线被配置为将所述相应电压供应线的电压提供到所述第七晶体管的所述控制电极。
可选地，所述阵列基板还包括位于同一行并且彼此断开且间隔开的多个第二栅线，以及彼此断开且间隔开的多个第二发光控制信号线；其中，各个虚设电路包括相应第二栅线和相应第二发光控制信号线；所述各个虚设电路中的所述第二存储电容器包括第三电容器电极；以及所述第三电容器电极、所述相应第二栅线和所述相应第二发光控制信号线是所述各个虚设电路中的整体结构的部分。
可选地，各个虚设电路包括第八晶体管，所述第八晶体管的控制电极连接到所述相应第二发光控制信号线；以及所述相应第二栅线与所述相应电压供应线和多个第二复位信号线中的相应第二复位信号线交叉。
可选地，所述阵列基板包括半导体材料层，所述半导体材料层包括所述至少一个虚设电路的晶体管的有源层；其中，所述半导体材料层不与所述多个第二栅线交叉。
可选地，各个虚设电路包括所述第二存储电容器、第七晶体管、第二驱动晶体管和第八晶体管；其中，所述第二驱动晶体管包括控制电极和第二电极，以及连接到所述相应电压供应线的第一电极，所述控制电极和所述第二电极连接到被配置为被提供有所述相应电压供应线的电压的焊盘；所述第七晶体管包括连接到多个第二复位控制信号线中的相应第二复位控制信号线的控制电极、连接到所述焊盘的第二电极，所述多个第二复位控制信号线被配置为被提供有所述相应电压供应线的电压；以及所述第八晶体管包括连接到多个第二发光控制信号线中的相应第二发光控制信号线的控制电极、连接到所述第二驱动晶体管的所述第二电极的第一电极、以及连接到所述焊盘的第二电极。
可选地，所述阵列基板包括主显示区域、GOA区域和扇出区域；其中，虚设电路不存在于所述GOA区域或所述扇出区域的至少一部分中；以及在所述主显示区域的至少一部分中，所述阵列基板具有交替排列的N1与n1电路图案，其中N1代表N1行像素驱动电路，n1代表n1行虚设电路。
在另一方面，本公开提供了一种显示设备，包括本文所述的或通过本文所述的方法制造的阵列基板，以及连接到阵列基板的集成电路。
附图说明
根据各种公开的实施例，以下附图仅是用于说明目的的示例，并且不旨在限制本发明的范围。
图1是根据本公开的一些实施例中的阵列基板的平面图。
图2A是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。
图2B是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。
图3A是示出根据本公开的一些实施例中的阵列基板的结构的图。
图3B为示出图3A中的阵列基板中多个像素驱动电路的排列的示意图。
图3C是示出图3A中的阵列基板中的半导体材料层的结构的图。
图3D是示出图3A中的阵列基板中的第一导电层的结构的图。
图3E是示出图3A中的阵列基板中第二导电层的结构的图。
图3F是示出图3A中的阵列基板中的绝缘层的结构的图。
图3G是示出图3A中的阵列基板中的第一信号线层的结构的图。
图3H是示出图3A中的阵列基板中的层间介质层的结构的图。
图3I是示出图3A中的阵列基板中的第一平坦化层的结构的图。
图3J为示出图3A中的阵列基板中的第二信号线层的结构的图。
图3K是示出图3A中的阵列基板中的第二平坦化层的结构的图。
图3L是示出图3A中的阵列基板中的阳极连接焊盘层的结构的图。
图3M是示出图3A中的阵列基板中的第三平坦化层的结构的图。
图3N是示出图3A中的阵列基板中的阳极层的结构的图。
图4A是沿图3A中的A-A’线的截面图。
图4B是沿图3A中的B-B’线的截面图。
图4C是沿图3A中的C-C’线的截面图。
图4D是沿图3A中的D-D’线的截面图。
图5A示出图3A中的阵列基板中的复位信号线网络。
图5B示出图3A中的阵列基板中的第一焊盘与第二复位信号线的结构。
图5C是沿图5B中的E-E’线的截面图。
图5D是沿图5B中的F-F’线的截面图。
图5E是示出相应第一第一焊盘和相应第二第一焊盘的叠置的示意图。
图5F示出根据本公开的一些实施例中的第一焊盘的结构。
图6A示出根据本公开的一些实施例中的第一信号线层和第二信号线层的结构。
图6B示出根据本公开的一些实施例中的第二焊盘的结构。
图7是根据本公开的一些实施例中的阵列基板的平面图。
图8是示出根据本公开的一些实施例中的虚设电路的结构的电路图。
图9A是示出根据本公开的一些实施例中的阵列基板中的多个虚设电路的结构的图。
图9B是示出图9A中所示的阵列基板中的半导体材料层的结构的图。
图9C是示出图9A中所示的阵列基板中的第一导电层的结构的图。
图9D是示出图9A中所示的阵列基板中的第二导电层的结构的图。
图9E是示出图9A中所示的阵列基板中的绝缘层的结构的图。
图9F是示出图9A中所示的阵列基板中的第一信号线层的结构的图。
图9G是示出图9A中所示的阵列基板中的层间介质层的结构的图。
图9H是示出图9A中所示的阵列基板中的第一平坦化层的结构的图。
图9I是示出图9A中所示的阵列基板中的第二信号线层的结构的图。
图10A是沿图9A中的G-G’线的截面图。
图10B是沿图9A中的H-H’线的截面图。
图10C是沿图9A中的I-I’线的截面图。
图10D是沿图9A中的J-J’线的截面图。
图11A示出图9A中的阵列基板的第一信号线层和第二信号线层的结构。
图11B示出根据本公开的一些实施例中的焊盘的结构。
图12是示出根据本公开的一些实施例中的显示面板中的显示区域和外围区域的示意图。
具体实施方式
现在将参考以下实施例更具体地描述本公开。应当注意，本文中呈现的一些实施例的以下描述仅用于说明和描述的目的。其不是穷举的或限于所公开的精确形式。
因此，本公开尤其提供了一种阵列基板和显示设备，其基本上消除了由于现有技术的限制和缺点而导致的一个或多个问题。在一个方面，本公开提供了一种阵列基板。在一些实施例中，阵列基板包括多个像素驱动电路，其被配置为驱动多个子像素发光；至少一个不能驱动发光的虚设电路；以及多个电压供应线，各个电压供应线被配置为向至少一个像素驱动电路的存储电容器提供电压，并且向至少一个虚设电路的第二存储电容器提供电压。可选地，所述电压被提供给所述至少一个像素驱动电路的第二电容器电极，并且被提供给所述至少一个虚设电路的两个电容器电极。
在本阵列基板中可以使用各种适当的像素驱动电路。适当的驱动电路的示例包括3T1C、2T1C、4T1C、4T2C、5T2C、6T1C、7T1C、7T2C、8T1C和8T2C。在一些实施例中，多个像素驱动电路中的各个像素驱动电路是7T1C驱动电路。在本阵列基板中可以使用各种适当的发光元件。适当的发光元件的示例包括有机发光二极管、量子点发光二极管和微型发光二极管。可选地，发光元件为微型发光二极管。可选地，发光元件为包括有机发光层的有机发光二极管。
图1是根据本公开的一些实施例中的阵列基板的平面图。参照图1，阵列基板包括子像素Sp的阵列。每个子像素包括电子组件，例如，包括发光元件。在一个示例中，发光元件由相应像素驱动电路PDC驱动。阵列基板包括多个栅线GL、多个数据线DL和多个高电压信号线Vdd。各个子像素的发光由相应像素驱动电路PDC驱动。在一个示例中，通过多个高电压信号线Vdd中的相应一个将高电压信号输入到连接到发光元件的阳极的相应像素驱动电路PDC；低电压信号输入到发光元件的阴极。高电压信号(例如，VDD信号)和低电压信号(例如，VSS信号)之间的电压差为驱动电压ΔV，其驱动发光元件的发光。
在一些实施例中，阵列基板包括多个子像素。在一些实施例中，多个子像素包括第一子像素、第二子像素、第三子像素和第四子像素。可选地，阵列基板的各个像素包括第一子像素、第二子像素、第三子像素和第四子像素。阵列基板中的多个子像素呈阵列布置。在一个示例中，多个子像素的阵列包括S1-S2-S3-S4格式重复阵列，其中，S1代表第一子像素，S2代表第二子像素，S3代表第三子像素，S4代表第四子像素。在另一示例中，S1-S2-S3-S4格式为C1-C2-C3-C4格式，其中，C1代表第一颜色的第一子像素，C2代表第二颜色的第二子像素，C3代表第三颜色的第三子像素，C4代表第四颜色的第四子像素。在另一示例中，S1-S2-S3-S4格式为C1-C2-C3-C2’格式，其中，C1代表第一颜色的第一子像素，C2代表第二颜色的第二子像素，C3代表第三颜色的第三子像素，C2’代表第二颜色的第四子像素。在另一示例中，C1-C2-C3-C2’格式为R-G-B-G格式，其中各个第一子像素为红色子像素，各个第二子像素为绿色子像素，各个第三子像素为蓝色子像素，各个第四子像素为绿色子像素。
在一些实施例中，阵列基板的多个子像素的最小重复单元包括各个第一子像素、各个第二子像素、各个第三子像素和各个第四子像素。可选地，各个第一子像素、各个第二子像素、各个第三子像素和各个第四子像素中的每一个子像素包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和驱动晶体管Td。
图2A是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。参考图2A，在一些实施例中，各个像素驱动电路包括驱动晶体管Td；存储电容器Cst，其具有第一电容器电极Ce1和第二电容器电极Ce2；第一晶体管T1，其具有连接到多个复位控制信号线rst中的相应复位控制信号线的控制电极、连接到多个第二复位信号线Vintc中的相应第二复位信号线的第一电极、以及连接到存储电容器Cst的第一电容器电极Ce1和驱动晶体管Td的控制电极的第二电极；第二晶体管T2，其具有连接到多个栅线GL中的相应栅线的控制电极、连接到多个数据线DL中的相应数据线的第一电极、以及连接到驱动晶体管Td的第一电极的第二电极；第三晶体管T3，其具有连接到相应栅线的控制电极、连接到存储电容器Cst的第一电容器电极Ce1和驱动晶体管Td的控制电极的第一电极、以及连接到驱动晶体管Td的第二电极；第四晶体管T4，其具有连接到多个发光控制信号线em中的相应发光控制信号线的控制电极、连接到多个电压供应线Vdd中的相应电压供应线的第一电极、以及连接到驱动晶体管Td的第一电极和第二晶体管T2的第二电极的第二电极；第五晶体管T5，其具有连接到相应发光控制信号线的控制电极、连接到驱动晶体管Td和第三晶体管T3的第二电极的第一电极、以及连接到发光元件LE的阳极的第二电极；以及第六晶体管T6，其具有连接到多个复位控制信号线rst中的相应复位控制信号线的控制电极、连接到多个第一复位信号线Vintr中的相应第一复位信号线的第一电极、以及连接到第五晶体管的第二电极和发光元件LE的阳极的第二电极。第二电容器电极Ce2连接至相应电压供应线和第四晶体管T4的第一电极。
图2B是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。参考图2B，在一些实施例中，第三晶体管T3是“双栅”晶体管，第一晶体管T1是“双栅”晶体管。可选地，在“双栅”第一晶体管中，第一晶体管的有源层与相应复位控制信号线交叉两次(或者说，相应复位控制信号线与第一晶体管T1的有源层交叉两次)。类似地，在“双栅”第三晶体管中，第三晶体管T3的有源层与多个栅线GL中的相应栅线交叉两次(或者说，相应栅线与第三晶体管T3的有源层交叉两次)。
像素驱动电路还包括第一节点N1、第二节点N2、第三节点N3以及第四节点N4。第一节点N1连接至驱动晶体管Td的控制电极、第一电容器电极Ce1和第三晶体管T3的第一电极。第二节点N2连接至第四晶体管T4的第二电极、第二晶体管T2的第二电极、以及驱动晶体管Td的第一电极。第三节点N3连接至驱动晶体管Td的第二电极、第三晶体管T3的第二电极、以及第五晶体管T5的第一电极。第四节点N4连接至第五晶体管T5的第二电极、第六晶体管T6的第二电极、以及发光元件LE的阳极。
如本文所使用的，第一电极或第二电极指晶体管的第一端子和第二端子中的一个，第一端子和第二端子连接到晶体管的有源层。流经晶体管的电流的方向可以被配置为从第一电极到第二电极，或者从第二电极到第一电极。因此，根据流过晶体管的电流的方向，在一个示例中，第一电极被配置为接收输入信号，并且第二电极被配置为输出输出信号；在另一示例中，第二电极被配置为接收输入信号，并且第一电极被配置为输出输出信号。
图3A是示出根据本公开的一些实施例中的阵列基板的结构的图。图3B为示出图3A中的阵列基板中多个像素驱动电路的排列的示意图。图3B描绘具有八个像素驱动电路的阵列基板的一部分，所述八个像素驱动电路包括PDC1、PDC2、PDC3、PDC4、PDC5、PDC6、PDC7和PDC8。像素驱动电路被布置成多列，包括第(2k-1)列C(2k-1)和第(2k)列C(2k)。图3A示出阵列基板的一部分，其具有分别位于第(2k-1)列与第(2k)列的两个像素驱动电路。在一个示例中，图3A中的两个像素驱动电路对应于图3B中的PDC1和PDC2。
如本文所用，术语“第(2k-1)列”和术语“第(2k)列”用于K个列的情况下。阵列基板可以包括或不包括在K个列中的第一列之前的(一个或多个)额外列和/或在K个列中的最后一列之后的额外列。在阵列基板的情况下，术语“第(2k-1)列”不一定表示阵列基板中的奇数列，并且术语“第(2k)列”不一定表示阵列基板中的偶数列。在一个示例中，第(2k-1)列在K个列的情况下是奇数列，但在阵列基板的情况下可以是偶数列。在另一个示例中，第(2k-1)列在K个列的情况下是奇数列，并且在阵列基板的情况下也是奇数列。在一个示例中，第(2k)列在K个列的情况下是偶数列，但在阵列基板的情况下可以是奇数列。在另一个示例中，第(2k)列在K个列的情况下是偶数列，在阵列基板的情况下也是偶数列。
图3C是示出图3A中的阵列基板中的半导体材料层的结构的图。图3D是示出图3A中的阵列基板中的第一导电层的结构的图。图3E是示出图3A中的阵列基板中第二导电层的结构的图。图3F是示出图3A中的阵列基板中的绝缘层的结构的图。图3G是示出图3A中的阵列基板中的第一信号线层的结构的图。图3H是示出图3A中的阵列基板中的层间介质层的结构的图。图3I是示出图3A中的阵列基板中的第一平坦化层的结构的图。图3J为示出图3A中的阵列基板中的第二信号线层的结构的图。图3K是示出图3A中的阵列基板中的第二平坦化层的结构的图。图3L是示出图3A中的阵列基板中的阳极连接焊盘层的结构的图。图3M是示出图3A中的阵列基板中的第三平坦化层的结构的图。图3N是示出图3A中的阵列基板中的阳极层的结构的图。图4A是沿图3A中的A-A’线的截面图。图4B是沿图3A中的B-B’线的截面图。图4C是沿图3A中的C-C’线的截面图。图4D是沿图3A中的D-D’线的截面图。
参考图3A至图3N以及图4A至图4D，在一些实施例中，阵列基板包括衬底基板BS；半导体材料层SML，其位于衬底基板BS上；栅极绝缘层GI，其位于半导体材料层SML远离衬底基板BS的一侧；第一导电层CT1，其位于栅极绝缘层GI远离半导体材料层SML的一侧；绝缘层IN，其位于第一导电层远离栅极绝缘层GI的一侧；第二导电层CT2，其位于绝缘层IN远离第一导电层CT1的一侧；层间介质层ILD，其位于第二导电层CT2远离绝缘层IN的一侧；第一信号线层SL1，其位于层间介质层ILD远离第二导电层CT2的一侧；第一平坦化层PLN1，其位于第一信号线层SL1远离层间介质层ILD的一侧；第二信号线层SL2，其位于第一平坦化层PLN1远离第一信号线层SL1的一侧；第二平坦化层PLN2，其位于第二信号线层SL2远离第一平坦化层PLN1的一侧；阳极连接焊盘层ACPL，其位于第二平坦化层PLN2远离第二信号线层SL2的一侧；第三平坦化层PLN3，其位于阳极连接焊盘层ACPL远离第二平坦化层PLN2的一侧；以及阳极层ADL，其位于第三平坦化层PLN3远离阳极连接焊盘层ACPL的一侧。
参照图2A、图2B、图3A和图3C，分别以标记标注各个像素驱动电路，标记表示对应于各个像素驱动电路中的多个晶体管(包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和驱动晶体管Td)的区域。各个像素驱动电路还被标注有指示像素驱动电路中的多个晶体管中的每个晶体管的组件的标记。例如，第一晶体管T1包括有源层ACT1、第一电极S1和第二电极D1。第二晶体管T2包括有源层ACT2、第一电极S2和第二电极D2。第三晶体管T3包括有源层ACT3、第一电极S3和第二电极D3。第四晶体管T4包括有源层ACT4、第一电极S4和第二电极D4。第五晶体管T5包括有源层ACT5、第一电极S5和第二电极D5。第六晶体管T6包括有源层ACT6、第一电极S6和第二电极D6。驱动晶体管Td包括有源层ACTd、第一电极Sd和第二电极Dd。
在一些实施例中，各个像素驱动电路中的晶体管(T1、T2、T3、T4、T5、T6和Td)的有源层(ACT1、ACT2、ACT3、ACT4、ACT5、ACT6和ACTd)位于同一层。可选地，各个像素驱动电路中的晶体管(T1、T2、T3、T4、T5、T6和Td)的有源层(ACT1、ACT2、ACT3、ACT4、ACT5、ACT6和ACTd)、第一电极(S1、S2、S3、S4、S5、S6和Sd)的至少一部分和第二电极(D1、D2、D3、D4、D5、D6和Dd)的至少一部分位于同一层。可选地，各个像素驱动电路中的晶体管(T1、T2、T3、T4、T5、T6和Td)的有源层(ACT1、ACT2、ACT3、ACT4、ACT5、ACT6和ACTd)、第一电极(S1、S2、S3、S4、S5、S6和Sd)和第二电极(D1、D2、D3、D4、D5、D6和Dd)位于同一层。
在一些实施例中，各个像素驱动电路中的晶体管T1、T2、T3、T4、T5和Td的有源层ACT1、ACT2、ACT3、ACT4、ACT5和ACTd是第一整体结构的一部分。在另一示例中，各个像素驱动电路中的晶体管T1、T2、T3、T4、T5和Td的有源层ACT1、ACT2、ACT3、ACT4、ACT5和ACTd、第一电极S1、S2、S3、S4、S5和Sd以及第二电极D1、D2、D3、D4、D5和Dd是第一整体结构的一部分。如图3C所示，在一些实施例中，各个像素驱动电路中的晶体管T6的有源层ACT6与包括各个像素驱动电路中的晶体管T1、T2、T3、T4、T5和Td的有源层ACT1、ACT2、ACT3、ACT4、ACT5和ACTd的第一整体结构间隔开。
在一些实施例中，在各个像素驱动电路中的晶体管T6的有源层ACT6、第一电极S6的至少一部分和第二电极D6的至少一部分为第二整体结构的一部分。可选地，在各个像素驱动电路中的晶体管T6的有源层ACT6、第一电极S6和第二电极D6是第二整体结构的一部分。在各个像素驱动电路中的第二整体结构与第一整体结构间隔开。
如在此所使用的，有源层是指晶体管的包括半导体材料层的至少一部分的部件，该部分在衬底基板上的正投影与控制电极在衬底基板上的正投影重叠。如这里所使用的，第一电极指的是晶体管的连接到有源层的一侧的部件，第二电极指的是晶体管的连接到有源层的另一侧的部件。在双栅极型晶体管(例如，第三晶体管T3)的情况下，有源层是指晶体管的包括半导体材料层的第一部分、半导体材料层的第二部分以及在第一部分和第二部分之间的第三部分的部件，其中，半导体材料层的第一部分在衬底基板上的正投影与第一栅极在衬底基板上的正投影重叠，半导体材料层的第二部分在衬底基板上的正投影与第二栅极在衬底基板上的正投影重叠。在双栅极型晶体管的情况下，第一电极是指晶体管的连接到第一部分远离第三部分的一侧的部件，并且第二电极是指晶体管的连接到第二部分远离第三部分的一侧的部件。
参照图2A、图2B、图3A以及图3D，在一些实施例中，第一导电层包括多个栅线GL、多个复位控制信号线rst、多个发光控制信号线em以及存储电容器Cst的第一电容器电极Ce1。各种适当的电极材料和各种适当的制造方法可以用于制造第一导电层。例如，导电材料可以通过等离子体增强化学气相沉积(PECVD)工艺沉积在衬底上并被图案化。用于制造第一导电层的合适的导电材料的示例包括但不限于铝、铜、钼、铬、铝铜合金、铜钼合金、钼铝合金、铝铬合金、铜铬合金、钼铬合金、铜钼铝合金等。可选地，多个栅线GL、多个复位控制信号线rst、多个发光控制信号线em和第一电容器电极Ce1位于同一层。
如本文所用，术语“同一层”是指在同一步骤中同时形成的层之间的关系。在一个示例中，当多个栅线GL和第一电容器电极Ce1由于在同一材料层中执行的同一图案化工艺的一个或多个步骤而形成时，多个栅线GL和第一电容器电极Ce1位于同一层中。在另一示例中，通过同时执行形成多个栅线GL的步骤和形成第一电容器电极Ce1的步骤，可以在同一层中形成多个栅线GL和第一电容器电极Ce1。术语“同一层”并不总是意味着在截面图中层的厚度或层的高度是相同的。
在一些实施例中，在各个像素驱动电路中，多个栅线GL中的各个栅线包括沿各个栅线的延伸方向延伸的主体部分MP和例如沿着从各个像素驱动电路中的多个栅线GL中的相应栅线朝向各个像素驱动电路中的多个复位控制信号线rst中的相应复位控制信号线的方向远离主体部分MP突出的栅极突出部GP。
在一些实施例中，如上所述，第三晶体管T3是双栅晶体管。在一些实施例中，栅极突出部GP是第三晶体管T3中的双栅极G3中的一个。在一些实施例中，参照图4A，栅极突出部GP在衬底基板BS上的正投影与第三晶体管T3的有源层ACT3在衬底基板BS上的正投影至少部分重叠。
参照图2A、图2B、图3A与图3E，在一些实施例中，第二导电层包括多个第一复位信号线Vintr、防干扰阻挡IPB和存储电容器Cst的第二电容器电极Ce2。防干扰块IPB可有效降低串扰，尤其是N1节点与相邻数据线之间的垂直串扰。各种适当的导电材料和各种适当的制造方法可以用于制造第二导电层。例如，导电材料可以通过等离子体增强化学气相沉积(PECVD)工艺沉积在衬底上并被图案化。用于制造第二导电层的合适的导电材料的示例包括但不限于铝、铜、钼、铬、铝铜合金、铜钼合金、钼铝合金、铝铬合金、铜铬合金、钼铬合金、铜钼铝合金等。可选地，多个第一复位信号线Vintr、第二电容器电极Ce2和防干扰块IPB位于同一层。
图3F中描绘了延伸穿过绝缘层IN的通孔。
参照图2A、图2B、图3A与图3G，在一些实施例中，第一信号线层包括多个电压供应线Vdd、节点连接线Cln、初始化连接线Cli、第一中继电极RE1、第二中继电极RE2、多个第二复位信号线Vintc和多个数据线DL。节点连接线Cln将各个像素驱动电路中的第一电容器电极Ce1和第三晶体管T3的第一电极连接在一起。各种适当的导电材料和各种适当的制造方法可以用于制造第一信号线层。例如，导电材料可以通过等离子体增强化学气相沉积(PECVD)工艺沉积在衬底上并被图案化。用于制造第一信号线层的适当导电材料的示例包括但不限于铝、铜、钼、铬、铝铜合金、铜钼合金、钼铝合金、铝铬合金、铜铬合金、钼铬合金、铜钼铝合金等。可选地，多个电压供应线Vdd、节点连接线Cln、初始化连接线Cli、第一中继电极RE1、第二中继电极RE2、多个第二复位信号线Vintc和多个数据线DL位于同一层。
图3H中描述了延伸穿过层间介质层ILD的通孔。
图3I示出了延伸穿过第一平坦化层PLN1的通孔。
参照图2A、图2B、图3A以及图3J，在一些实施例中，第二信号线层包括在各个像素驱动电路中的第一焊盘PAD1和第二焊盘PAD2。第一焊盘PAD1被配置为在第四节点N4处提供寄生电容。如图2A与图2B所示，第四节点N4连接至第五晶体管T5的第二电极、第六晶体管T6的第二电极和发光元件LE的阳极。第一焊盘PAD1连接至第五晶体管T5的第二电极、第六晶体管T6的第二电极和发光元件LE的阳极。具体而言，在一些实施例中，第二信号线层包括K列第一焊盘，即在各个像素驱动电路中的各个第一焊盘。K列第一焊盘包括K个列中的第(2k-1)列C(2k-1)中的多个第一第一焊盘PAD1-1和K个列中的第(2k)列C(2k)中的多个第二第一焊盘PAD1-2。第二焊盘PAD2被配置为降低第一节点N1与相邻第一焊盘之间的串扰。第二焊盘PAD2通过延伸穿过第一平坦化层PLN1的通孔连接到相邻像素驱动电路(例如，左侧的像素驱动电路)中的多个电压供应线Vdd中的相应电压供应线。各种适当的导电材料和各种适当的制造方法可以用于制造第二信号线层。例如，导电材料可以通过等离子体增强化学气相沉积(PECVD)工艺沉积在衬底上并被图案化。用于制造第二信号线层的适当导电材料的示例包括但不限于铝、铜、钼、铬、铝铜合金、铜钼合金、钼铝合金、铝铬合金、铜铬合金、钼铬合金、铜钼铝合金等。可选地，第一焊盘PAD1(例如，K个列中的第(2k-1)列C(2k-1)中的多个第一第一焊盘PAD1-1和K个列中的第(2k)列C(2k)中的多个第二第一焊盘PAD1-2)和第二PAD2位于同一层。
图3K中描绘了延伸穿过第二平坦化层PLN2的通孔。
参照图2A、图2B、图3A以及图3L，在一些实施例中，阳极连接焊盘层包括在各个像素驱动电路中的阳极连接焊盘ACP。阳极连接焊盘ACP将各个像素驱动电路中的发光元件的阳极连接到各个像素驱动电路中的第一焊盘PAD1。可以使用各种适当的导电材料和各种适当的制造方法来制造阳极连接焊盘层。例如，导电材料可以通过等离子体增强化学气相沉积(PECVD)工艺沉积在衬底上并被图案化。用于制造阳极连接焊盘层的合适导电材料的示例包括但不限于金属氧化物材料，如氧化铟锡，以及金属材料，如铝、铜、钼、铬、铝铜合金、铜钼合金、钼铝合金、铝铬合金、铜铬合金、钼铬合金、铜钼铝合金等。
图3M示出了延伸穿过第三平坦化层PLN3的通孔。在图3M中，多个阳极的相应位置以虚线表示。
参照图2A、图2B、图3A以及图3N，阵列基板还包括阳极层。各个阳极通过延伸穿过第三平坦化层PLN3的相应通孔连接到阳极连接焊盘。
参照图2A、图2B、图3A、图3D、图3E与图4A，在一些实施例中，除了其中不存在第二电容器电极Ce2的一部分的孔区域H之外，第二电容器电极Ce2在衬底基板BS上的正投影完全覆盖第一电容器电极Ce1在衬底基板BS上的正投影并大于第一电容器电极Ce1在衬底基板BS上的正投影。在一些实施例中，第一信号线层包括节点连接线Cln，其位于层间介质层ILD远离第二电容器电极Ce2的一侧。节点连接线Cln与多个电压供应线Vdd位于同一层。可选地，阵列基板还包括位于孔区域H中且延伸穿过层间介质层ILD和绝缘层IN的第一通孔v1。可选地，节点连接线Cln通过第一通孔v1连接到第一电容器电极Ce1。在一些实施例中，第一电容器电极Ce1位于栅极绝缘层GI远离衬底基板BS的一侧。可选地，阵列基板还包括第一通孔v1和第二通孔v2。第一通孔v1位于孔区域H中，并延伸穿过层间介质层ILD和绝缘层IN。第二通孔v2延伸穿过层间介质层ILD、绝缘层IN和栅极绝缘层GI。可选地，节点连接线Cln通过第一通孔v1连接到第一电容器电极Ce1，并且连接节点连接线Cln通过第二通孔v2连接到半导体材料层SML。可选地，节点连接线Cln连接到第三晶体管的第一电极S3，如图4A所示。
参考图2A、图2B、图3A、图3E和图4D，在一些实施例中，防干扰块IPB与第二电容器电极Ce2位于同一层。多个电压供应线Vdd中的各个电压供应线通过第三通孔v3连接到防干扰块IPB。可选地，第三通孔v3延伸穿过层间介质层ILD。可选地，防干扰块IPB在衬底基板BS上的正投影与多个电压供应线Vdd中的相应电压供应线在衬底基板BS上的正投影部分重叠。可选地，防干扰块IPB在衬底基板BS上的正投影与第三晶体管T3的有源层ACT3在衬底基板BS上的正投影至少部分重叠。
图5A示出图3A中的阵列基板中的复位信号线网络。参见图5A和图3A，阵列基板中的复位信号线网络包括分别沿第一方向DR1延伸的多个第一复位信号线Vintr；以及沿第二方向DR2延伸的多个第二复位信号线Vintc。各个第一复位信号线与多个第二复位信号线交叉。各个第二复位信号线与多个第一复位信号线交叉。在各个第一复位信号线与多个第二复位信号线交叉的情况下，各个第一复位信号线不与多个第二复位信号线连接。在各个第二复位信号线与多个第一复位信号线交叉的情况下，各个第二复位信号线不与多个第一复位信号线连接。可选地，多个第二复位信号线Vintc在衬底基板上的正投影与多个数据线DL在衬底基板上的正投影不重叠。
参看图2A、图2B、图3A和图4B，多个第二复位信号线Vintc中的各个第二复位信号线通过延伸穿过层间介质层ILD、绝缘层IN和栅极绝缘层GI的第四通孔V4连接到第一晶体管T1的第一电极S1，从而向第一晶体管T1的第一电极S1提供初始化信号。
参考图2A、图2B、图3A、图3G和图4C，初始化连接线Cli通过延伸穿过层间介质层ILD、绝缘层IN和栅极绝缘层GI的第五通孔v5连接到第六晶体管T6的第一电极S6；且通过延伸穿过层间介质层ILD和绝缘层IN的第六通孔v6连接到多个第一复位信号线Vintr中的相应第一复位信号线；从而提供初始化信号至第六晶体管T6的第一电极S6。
图5B示出图3A中的阵列基板中的第一焊盘与第二复位信号线的结构。图5C是沿图5B中的E-E’线的截面图。图5D是沿图5B中的F-F’线的截面图。图5E是示出相应第一第一焊盘和相应第二第一焊盘的叠置的示意图。参考图2A、图2B、图3A、图3J、图4B以及图5A至图5E，第一焊盘PAD1被配置为在第四节点N4处提供寄生电容。在一个示例中，第四节点N4处的寄生电容形成于第一焊盘PAD1与多个第一复位信号线Vintr中的相应第一复位信号线之间。第一焊盘PAD1在衬底基板BS上的正投影与相应第一复位信号线在衬底基板BS上的正投影至少部分重叠。第一焊盘PAD1连接至第五晶体管T5的第二电极、第六晶体管T6的第二电极、以及发光元件LE的阳极。
在一些实施例中，第一焊盘PAD1与多个栅线GL中的各个栅线交叉。可选地，第一焊盘PAD1在衬底基板BS上的正投影与多个复位控制信号线rst中的相应复位控制信号线在衬底基板BS上的正投影至少部分重叠。可选地，第一焊盘PAD1在衬底基板BS上的正投影与多个发光控制信号线em中的相应发光控制信号线在衬底基板BS上的正投影至少部分重叠。在一个示例中，第一焊盘PAD1在衬底基板BS上的正投影与多个复位控制信号线rst中的相应复位控制信号线在衬底基板BS上的正投影至少部分重叠，并且与多个发光控制信号线em中的相应发光控制信号线在衬底基板BS上的正投影至少部分重叠。
在一些实施例中，阵列基板包括K列第一焊盘，在各个像素驱动电路中的各个第一焊盘。K列第一焊盘包括K个列中的第(2k-1)列C(2k-1)中的多个第一第一焊盘PAD1-1和K个列中的第(2k)列C(2k)中的多个第二第一焊盘PAD1-2。多个第二复位信号线Vintc包括交替布置的多个第三复位信号线Vintc1和多个第四复位信号线Vintc2。多个第三复位信号线Vintc1位于K列中的第(2k-1)列C(2k-1)，且多个第四复位信号线Vintc2位于K列中的第(2k)列C(2k)。可选地，多个第三复位信号线Vintc1和多个第四复位信号线Vintc2彼此平行。
在一些实施例中，K列中的第(2k-1)列C(2k-1)中的相应第一第一焊盘和相应第三复位信号线Vintc1之间的第一寄生电容不同于K列中的第(2k)列C(2k)中的相应第二第一焊盘和相应第四复位信号线Vintc2之间的第二寄生电容。可选地，第一寄生电容大于第二寄生电容。
可选地，第一寄生电容比第二寄生电容大至少1％，例如，大至少2.5％、大至少5％、大至少7.5％、大至少10％、大至少12.5％、大至少15％、大至少17.5％、大至少20％、大至少22.5％、大至少25％、大至少27.5％、大至少30％、大至少32.5％、大至少35％、大至少37.5％、或大至少40％。可选地，第一寄生电容比第二寄生电容大20％。
在一些实施例中，K列中的第(2k-1)列C(2k-1)中的相应第一第一焊盘和相应第三复位信号线Vintc1的正投影在具有第一面积的第一重叠区域中彼此重叠，K列中的第(2k)列C(2k)中的相应第二第一焊盘和相应第四复位信号线Vintc2的正投影在具有第二面积的第二重叠区域中彼此重叠，其中第一面积和第二面积彼此不同。可选地，第一面积大于第二面积。
可选地，第一面积比第二面积大至少1％，例如，大至少2.5％、大至少5％、大至少7.5％、大至少10％、大至少12.5％、大至少15％、大至少17.5％、大至少20％、大至少22.5％、大至少25％、大至少27.5％、大至少30％、大至少32.5％、大至少35％、大至少37.5％、或大至少40％。可选地，第一面积比第二面积大20％。
在一些实施例中，参考图5B至图5E，第一重叠区域中的相应第一第一焊盘的第一部分P1具有沿第一方向DR1的第一宽度w1，第二重叠区域中的相应第二第一焊盘的第二部分P2具有沿第一方向DR1的第二宽度w2，第一宽度w1和第二宽度w2彼此不同，其中沿第一方向DR1的虚拟线(例如，在图5B中与E-E’线和F-F’线交叉的虚拟线VL)与第一部分P1和第二部分P2交叉。第一方向DR1垂直于各个第三复位信号线Vintc1和各个第四复位信号线Vintc2的延伸方向。可选地，第一部分P1是相应第一第一焊盘在第一重叠区域中的细长部分，其纵向方向平行于第二方向DR2。可选地，第二部分P2是相应第二第一焊盘在第二重叠区域中的细长部分，其纵向方向平行于第二方向DR2。
在一些实施例中，第一宽度w1大于第二宽度w2。可选地，第一宽度w1比第二宽度w2大至少1％，例如大至少2.5％、大至少5％、大至少7.5％、大至少10％、大至少12.5％、大至少15％、大至少17.5％、大至少20％、大至少22.5％、大至少25％、大至少27.5％、大至少30％、大至少32.5％、大至少35％、大至少37.5％或大至少40％。可选地，第一宽度w1比第二宽度w2大20％。
可选地，第一宽度w1比第二宽度w2大至少0.05μm，例如大至少0.1μm、大至少0.15μm、大至少0.2μm、大至少0.25μm、大至少0.3μm、大至少0.35μm、大至少0.4μm、大至少0.45μm、大至少0.5μm、大至少0.55μm、大至少0.6μm、大至少0.65μm、大至少0.7μm、大至少0.75μm、大至少0.8μm、大至少0.85μm、大至少0.9μm、大至少0.95μm、或大至少1μm。可选地，第一宽度w1比第二宽度w2大0.4μm。在一个示例中，第一宽度w1是2.4μm，第二宽度w2是2.0μm。
在一些实施例中，参照图5B至图5E，沿着虚拟线VL，各个第三复位信号线Vintc1具有沿着第一方向DR1的第三宽度w3，各个第四复位信号线Vintc2具有沿着第一方向DR1的第四宽度w4，第三宽度w3与第四宽度w4基本相同。如本文所用，术语“基本上相同”是指两个值之间的差不超过基值(例如，两个值中的一个)的10％，例如不超过基值的8％、不超过6％、不超过4％、不超过2％、不超过1％、不超过0.5％、不超过0.1％、不超过0.05％和不超过0.01％。
可选地，第二宽度w2与第三宽度w3基本相同。可选地，第二宽度w2与第四宽度w4基本相同。
在一些实施例中，第一宽度w1大于第三宽度w3。可选地，第一宽度w1比第三宽度w3大至少1％，例如大至少2.5％、大至少5％、大至少7.5％、大至少10％、大至少12.5％、大至少15％、大至少17.5％、大至少20％、大至少22.5％、大至少25％、大至少27.5％、大至少30％、大至少32.5％、大至少35％、大至少37.5％或大至少40％。可选地，第一宽度w1比第三宽度w3大20％。
在一些实施例中，第一宽度w1大于第四宽度w4。可选地，第一宽度w1比第四宽度w4大至少1％，例如大至少2.5％、大至少5％、大至少7.5％、大至少10％、大至少12.5％、大至少15％、大至少17.5％、大至少20％、大至少22.5％、大至少25％、大至少27.5％、大至少30％、大至少32.5％、大至少35％、大至少37.5％或大至少40％。可选地，第一宽度w1比第四宽度w4大20％。
在一些实施例中，相应第一第一焊盘在第一重叠区域中的第一部分P1具有沿第一方向DR1的第一平均宽度aw1，相应第二第一焊盘在第二重叠区域中的第二部分P2具有沿第一方向DR1的第二平均宽度aw2，第一平均宽度aw1和第二平均宽度aw2彼此不同。
在一些实施例中，第一平均宽度aw1大于第二平均宽度aw2。可选地，第一平均宽度aw1比第二平均宽度aw2大至少1％，例如大至少2.5％、大至少5％、大至少7.5％、大至少10％、大至少12.5％、大至少15％、大至少17.5％、大至少20％、大至少22.5％、大至少25％、大至少27.5％、大至少30％、大至少32.5％、大至少35％、大至少37.5％或大至少40％。可选地，第一平均宽度aw1比第二平均宽度aw2大20％。
可选地，第一平均宽度aw1比第二平均宽度aw2大至少0.05μm，例如大至少0.1μm、大至少0.15μm、大至少0.2μm、大至少0.25μm、大至少0.3μm、大至少0.35μm、大至少0.4μm、大至少0.45μm、大至少0.5μm、大至少0.55μm、大至少0.6μm、大至少0.65μm、大至少0.7μm、大至少0.75μm、大至少0.8μm、大至少0.85μm、大至少0.9μm、大至少0.95μm或大至少1μm。可选地，第一平均宽度aw1比第二平均宽度aw2大0.4μm。在一个示例中，第一平均宽度aw1是2.4μm，第二平均宽度aw2是2.0μm。
在一些实施例中，各个第三复位信号线Vintc1具有沿第一方向DR1的第三平均宽度aw3，各个第四复位信号线Vintc2具有沿第一方向DR1的第四平均宽度aw4，第三平均宽度aw3与第四平均宽度aw4基本相同。
可选地，第二平均宽度aw2与第三平均宽度aw3基本上相同。可选地，第二平均宽度aw2与第四平均宽度aw4基本相同。
在一些实施例中，第一平均宽度aw1大于第三平均宽度w3。可选地，第一平均宽度aw1比第三平均宽度aw3大至少1％，例如大至少2.5％、大至少5％、大至少7.5％、大至少10％、大至少12.5％、大至少15％、大至少17.5％、大至少20％、大至少22.5％、大至少25％、大至少27.5％、大至少30％、大至少32.5％、大至少35％、大至少37.5％或大至少40％。可选地，第一平均宽度aw1比第三平均宽度aw3大20％。
在一些实施例中，第一平均宽度aw1大于第四平均宽度aw4。可选地，第一平均宽度aw1比第四平均宽度aw4大至少1％，例如大至少2.5％、大至少5％、大至少7.5％、大至少10％、大至少12.5％、大至少15％、大至少17.5％、大至少20％、大至少22.5％、大至少25％、大至少27.5％、大至少30％、大至少32.5％、大至少35％、大至少37.5％或大至少40％。可选地，第一平均宽度aw1比第四平均宽度aw4大20％。
在一些实施例中，多个第三复位信号线Vintc1的总数与多个第一第一焊盘PAD1-1的总数的比与多个第四复位信号线Vintc2的总数与多个第二第一焊盘PAD1-2的总数的比相同。
图5F示出根据本公开的一些实施例中的第一焊盘的结构。参照图5B和图5F，在一些实施例中，第一焊盘包括第一焊盘部分PP1、第二焊盘部分PP2和第三焊盘部分PP3，第一焊盘部分PP1将第二焊盘部分PP2连接到第三焊盘部分PP3。第二焊盘部分PP2和第三焊盘部分PP3从第一焊盘部分PP1向同一侧(例如，向左侧)延伸。第一焊盘部分PP1在衬底基板上的正投影与相应第一复位信号线在衬底基板上的正投影至少部分重叠。第二焊盘部分PP2在衬底基板上的正投影与相应第一复位信号线在衬底基板上的正投影至少部分不重叠，例如，第二焊盘部分PP2在衬底基板上的正投影与相应第一复位信号线在衬底基板上的正投影完全不重叠。第三焊盘部分PP3在衬底基板上的正投影与相应第一复位信号线在衬底基板上的正投影至少部分不重叠，例如，第三焊盘部分PP3在衬底基板上的正投影与相应第一复位信号线在衬底基板上的正投影完全不重叠。
在一些实施例中，K列中的第(2k-1)列C(2k-1)中的像素驱动电路是用于驱动第一颜色的子像素和第二颜色的子像素发光的像素驱动电路；K列中的第(2k)列C(2k)中的像素驱动电路是用于驱动第三颜色的子像素发光的像素驱动电路。在一个示例中，第一颜色是红色，第二颜色是蓝色，并且第三颜色是绿色。
在相关的阵列基板中，与红色子像素和蓝色子像素相比，绿色子像素通常需要更长的时间来点亮，特别是当显示较低灰度级的图像时，导致相关阵列基板中的红色拖尾(red trailing)缺陷。在本阵列基板中，K列中第(2k-1)列C(2k-1)中的像素驱动电路的在第四节点N4处的寄生电容大于K列中第(2k)列C(2k)中的像素驱动电路的在第四节点N4处的寄生电容。因此，与绿色子像素相比，第四节点N4处较高的寄生电容降低了红色子像素和蓝色子像素中的点亮速度。本发明的发明人惊奇地和出乎意料地发现，本阵列基板的精细结构实现了绿色子像素、红色子像素和蓝色子像素的相似的点亮速度，避免了相关阵列基板中红色拖尾缺陷的问题。
如先前所论述，第二焊盘PAD2被配置为减少第一节点N1与相邻第一焊盘之间的串扰。参考图4D，第二焊盘PAD2通过延伸穿过第一平坦化层PLN1的第七通孔v7连接至相邻像素驱动电路中的多个电压供应线Vdd中的相应电压供应线。多个电压供应线Vdd中的相应电压供应线通过延伸穿过层间介质层ILD的第八通孔v8连接至第二电容器电极Ce2。图6A示出根据本公开的一些实施例中的第一信号线层和第二信号线层的结构。如图6A和图4A所示，在一些实施例中，各个像素驱动电路中的第二焊盘PAD2在衬底基板BS上的正投影覆盖各个像素驱动电路中的节点连接线Cln在衬底基板BS上的正投影的至少50％(例如，至少55％、至少60％、至少65％、至少70％、至少75％、至少80％、至少85％、至少90％、至少95％、至少99％或100％)。在一些实施例中，各个像素驱动电路中的第二焊盘PAD2在衬底基板BS上的正投影与第三晶体管T3的有源层ACT3在衬底基板BS上的正投影至少部分重叠。在一些实施例中，各个像素驱动电路中的第二焊盘PAD2在衬底基板BS上的正投影覆盖多个栅线GL中的相应栅线的栅极突出部GP在衬底基板BS上的正投影的至少50％(例如，至少55％、至少60％、至少65％、至少70％、至少75％、至少80％、至少85％、至少90％、至少95％、至少99％或100％)。
图6B示出根据本公开的一些实施例中的第二焊盘的结构。参照图6B，在一些实施例中，第二焊盘包括第四焊盘部分PP4、第五焊盘部分PP5和第六焊盘部分PP6。第五焊盘部分PP5将第四焊盘部分PP4连接到第六焊盘部分PP6。参照图3A、图4D、图6A和图6B，第四焊盘部分PP4在衬底基板BS上的正投影与各个像素驱动电路中的节点连接线Cln在衬底基板BS上的正投影至少部分重叠，并且与多个栅线GL中的各个栅线的栅极突出部GP在衬底基板BS上的正投影至少部分重叠。第六焊盘部分PP6在衬底基板BS上的正投影与相邻像素驱动电路中的多个电压供应线Vdd中的相应电压供应线在衬底基板BS上的正投影至少部分重叠。第五焊盘部分PP5与相邻像素驱动电路中的多个数据线DL中的相应数据线交叉。相邻像素驱动电路和相应像素驱动电路沿着第一方向DR1位于同一行。
参考图3A和图4B，第一焊盘PAD1通过延伸穿过第一平坦化层PLN1的第九通孔v9连接到第一信号线层SL1中的第一中继电极RE1，并且通过延伸穿过第一平坦化层PLN1的第十通孔v10连接到第一信号线层SL1中的第二中继电极RE2。第一中继电极RE1通过延伸穿过层间介质层ILD、绝缘层IN和栅极绝缘层GI的第十一通孔v11连接到第五晶体管T5的第二电极D5。第二中继电极RE2通过延伸穿过层间介质层ILD、绝缘层IN和栅极绝缘层GI的第十二通孔v12连接到第六晶体管T6的第二电极D6。阳极连接焊盘ACP通过延伸穿过第二平坦化层PLN2的第十三通孔v13连接到第一焊盘PAD1。阳极AD通过延伸穿过第三平坦化层PLN3的第十四通孔v14连接到阳极连接焊盘ACP。
在一些实施例中，阵列基板包括至少一个虚设子像素，其中虚设像素驱动电路不起作用并且不能驱动发光。可选地，虚设子像素中的虚设像素驱动电路不与发光元件电连接。图7是根据本公开的一些实施例中的阵列基板的平面图。参照图7，在一些实施例中，阵列基板包括多行像素驱动电路和至少一行虚设电路。像素驱动电路为能够驱动发光元件发光的功能像素驱动电路，例如图2A、图2B和图3A中所描绘的像素驱动电路。虚设电路是不能驱动发光元件发光的非功能像素驱动电路。
图8是示出根据本公开的一些实施例中的虚设电路的结构的电路图。参看图8，在一些实施例中，各个虚设电路包括第二存储电容器D-Cst，其具有第三电容器电极D-Ce1和第四电容器电极D-Ce2，该第四电容器电极D-Ce2连接到多个电压供应线Vdd中的相应电压供应线；第二驱动晶体管D-Td，其具有连接到被配置为被提供有相应电压供应线的电压的焊盘的控制电极和第二电极，以及连接到相应电压供应线的第一电极；第七晶体管D-T1，其具有连接到多个第二复位控制信号线D-rst的相应第二复位控制信号线的控制电极、连接到被提供有相应电压供应线的电压的焊盘的第二电极、以及浮置的第一电极，所述多个第二复位控制信号线D-rst被配置为被提供有相应电压供应线的电压；以及第八晶体管D-T5，其具有连接到多个第二发光控制信号线D-em中的相应第二发光控制信号线的控制电极、连接到第二驱动晶体管D-Td的第二电极的第一电极、以及连接到焊盘的第二电极。各个虚设电路与多个数据线DL断开。
图9A是示出根据本公开的一些实施例中的阵列基板中的多个虚设电路的结构的图。图9B是示出图9A中所示的阵列基板中的半导体材料层的结构的图。图9C是示出图9A中所示的阵列基板中的第一导电层的结构的图。图9D是示出图9A中所示的阵列基板中的第二导电层的结构的图。图9E是示出图9A中所示的阵列基板中的绝缘层的结构的图。图9F是示出图9A中所示的阵列基板中的第一信号线层的结构的图。图9G是示出图9A中所示的阵列基板中的层间介质层的结构的图。图9H是示出图9A中所示的阵列基板中的第一平坦化层的结构的图。图9I是示出图9A中所示的阵列基板中的第二信号线层的结构的图。图10A是沿图9A中的G-G’线的截面图。图10B是沿图9A中的H-H’线的截面图。图10C是沿图9A中的I-I’线的截面图。图10D是沿图9A中的J-J’线的截面图。
参看图9A、图9B和图10A到图10D，以标记标注各个虚设电路，这些标记表示对应于各个虚设电路中的多个晶体管(包括第七晶体管D-T1、第八晶体管D-T5和第二驱动晶体管D-Td)的区域。各个虚设电路还用指示像素驱动电路中的多个晶体管中的每一个的组件的标记来标注。例如，第七晶体管D-T1包括有源层D-ACT1、第一电极D-S1和第二电极D-D1。第八晶体管D-T5包括有源层D-ACT5、第一电极D-S5和第二电极D-D5。第二驱动晶体管D-Td包括有源层D-ACTd、第一电极D-Sd和第二电极D-Dd。
在一些实施例中，各个虚设电路中的晶体管(D-T1、D-T5和D-Td)的有源层(D-ACT1、D-ACT5和D-ACTd)位于同一层。可选地，各个虚设电路中的晶体管(D-T1、D-T5和D-Td)的有源层(D-ACT1、D-ACT5和D-ACTd)、第一电极(D-S1、D-S5和D-Sd)的至少部分和第二电极(D-D1、D-D5和D-Dd)的至少部分位于同一层。可选地，各个虚设电路中的晶体管(D-T1、D-T5和D-Td)的有源层(D-ACT1、D-ACT5和D-ACTd)、第一电极(D-S1、D-S5和D-Sd)和第二电极(D-D1、D-D5和D-Dd)位于同一层。
在一些实施例中，各个虚设电路中的晶体管(D-T1、D-T5和D-Td)的有源层(D-ACT1、D-ACT5和D-ACTd)为整体结构的部分。在另一示例中，各个虚设电路中的晶体管(D-T1、D-T5和D-Td)的有源层(D-ACT1、D-ACT5和D-ACTd)、第一电极(D-S1、D-S5和D-Sd)和第二电极(D-D1、D-D5和D-Dd)为整体结构的部分。
在如图3C所示的功能像素驱动电路中，各个像素驱动电路中的晶体管T6的有源层ACT6与第一整体结构间隔开，该第一整体结构包括各个像素驱动电路中的晶体管T1、T2、T3、T4、T5和Td的有源层ACT1、ACT2、ACT3、ACT4、ACT5和ACTd。在如图9B所示的各个虚设电路中，对应部分(对应于各个像素驱动电路中的晶体管T6的有源层ACT6的部分)连接到各个虚设电路中的第七晶体管D-T1的第二电极D-D1。
半导体材料层包括连接到多个数据线DL中的相应数据线的数据焊盘DP。数据焊盘DP与包括各个虚设电路中的晶体管(D-T1、D-T5和D-Td)的有源层(D-ACT1、D-ACT5和D-ACTd)的整体结构间隔开。因为数据焊盘DP与整体结构断开，所以各个虚设电路不被配置为接收数据信号。
比较图9B与图3C，在各个虚设电路中不存在半导体材料层的对应于图3C中的第二晶体管T2的有源层ACT2的部分，从而将数据焊盘DP与图9B中的整体结构断开。虚设电路不具有各个像素驱动电路中的第二晶体管T2的对应部分。
参照图8、图9A与图9B，将虚设电路中的半导体材料层截去，使其不具有图9B中的各个像素驱动电路中的第四晶体管T4的有源层ACT4的对应部分。因此，比较图9B和图3C，虚设电路不具有各个像素驱动电路中的第四晶体管T4的对应部分。
在如图3A和图3C所示的各个像素驱动电路中，第一晶体管T1是双栅晶体管，其中第一晶体管T1的有源层ACT1与多个复位控制信号线rst中的相应复位控制信号线交叉两次。参看图8、图9A和图9B，截断虚设电路中的半导体材料层，使得第七晶体管D-T1的有源层D-ACT1仅与多个第二复位控制信号线D-rst中的相应第二复位控制信号线交叉一次。因此，各个虚设电路中的第七晶体管D-T1为单栅极晶体管。半导体材料层截断之后的剩余部分RP仍连接至多个第二复位信号线Vintc中的相应第二复位信号线，但与第七晶体管D-T1断开，使得第七晶体管D-T1的第二电极D-D1浮置。
参照图8、图9A和图9C，在一些实施例中，第一导电层包括多个第二复位控制信号线D-rst，其位于同一行并且彼此断开且间隔开；多个第二栅线D-GL，其位于同一行并且彼此断开且间隔开；第三电容器电极D-Ce1；和多个第二发光控制信号线D-em，其彼此断开且间隔开。各个虚设电路包括第三电容器电极D-Ce1、相应第二复位控制信号线、相应第二栅线以及相应第二发光控制信号线。如图9C所示，第三电容器电极D-Ce1、相应第二栅线和相应第二发光控制信号线是各个虚设电路中整体结构的一部分。例如，在各个虚设电路中的相应第二栅线连接到第三电容器电极D-Ce1；且在各个虚设电路中的相应第二发光控制信号线连接至第三电容器电极D-Ce1。相应第二栅线和相应第二发光控制信号线被配置为具有与第三电容器电极D-Ce1相同的电压，该第三电容器电极被配置为具有与相应电压供应线相同的电压。同一行中的相邻虚设电路中的整体结构彼此断开且间隔开。同一行中的相邻虚设电路中的第二复位控制信号线彼此断开且间隔开。
参照图8、图9A、图9B与图9C，虚设电路中的半导体材料层并未与多个第二栅线D-GL中的相应第二栅线交叉。与图3A中的相应栅线相比，多个第二栅线D-GL是彼此断开的且间隔开的离散(discreate)线部分。例如，半导体材料层在衬底基板上的正投影与多个第二栅线D-GL在衬底基板上的正投影实质上不重叠。
参照图3D，在各像素驱动电路中，多个栅线GL中的各个栅线包括沿着各个栅线的延伸方向延伸的主体部分MP以及从主体部分MP向外突出的栅极突出部GP。参照图9C，多个第二栅线D-GL不包括栅极突出部GP。因为多个第二栅线D-GL不包括栅极突出部GP，并且多个第二栅线D-GL中的各个第二栅线是截短的线部分，所以虚设电路中的半导体材料层不与多个第二栅线D-GL中的相应第二栅线交叉。因此，比较图9B与图3C，虚设电路不具有各个像素驱动电路中的第三晶体管T3的对应部分。
参照图8、图9A和图9D，在一些实施例中，第二导电层包括多个第五复位信号线D-Vintr，其位于同一行并且彼此断开且间隔开；以及第四电容器电极D-Ce2。各个虚设电路包括第四电容器电极D-Ce2和各个第五复位信号线。第四电容器电极D-Ce2和各个第五复位信号线被配置为具有与相应电压供应线相同的电压。同一行的相邻虚设电路中的第四电容器电极彼此断开且间隔开。同一行的相邻虚设电路中的第五复位信号线彼此断开且间隔开。比较图9D与图3E，在各个虚设电路中不存在各个像素驱动电路中的防干扰块IPB。
图9E中描绘在具有虚设电路的区域中延伸穿过绝缘层IN的通孔。
参照图8、图9A与图9F，在一些实施例中，第一信号线层包括多个电压供应线Vdd、第二节点连接线D-Cln、第二初始化连接线D-Cli、第三中继电极D-RE1、第四中继电极D-RE2、多个第二复位信号线Vintc和多个数据线DL。第二节点连接线D-Cln将第三电容器电极D-Ce1与半导体材料层的一部分连接在一起，半导体材料层的该部分位于第七晶体管D-T1的第一电极D-S1与第二驱动晶体管D-Td的第二电极D-Dd之间。在各个虚设电路中，第二初始化连接线D-Cli和第四中继电极D-RE2是整体结构的一部分。第二初始化连接线D-Cli连接到第四中继电极D-RE2，因此，在各个虚设电路中不存在各个像素驱动电路中的第六晶体管的对应部分。
图9G中描述了延伸穿过层间介质层ILD的通孔。比较图9G与图3H，阵列基板在具有虚设电路的区域中包括延伸穿过层间介质层ILD和绝缘层IN的第十五通孔v15，在具有像素驱动电路的区域中不存在第十五通孔v15(例如，参见图3H)。参照图10D，相应电压供应线通过延伸穿过层间介质层ILD和绝缘层IN的第十五通孔v15连接到多个第二复位控制信号线D-rst中的相应第二复位控制信号线。参考图8和图9A，第七晶体管D-T1的控制电极被配置为被提供有与相应电压供应线相同的电压。
图9H示出了延伸穿过第一平坦化层PLN1的通孔。比较图9H与图3I，阵列基板在具有虚设电路的区域中包括延伸穿过第一平坦化层PLN1的第十六通孔v16，在具有像素驱动电路的区域中不存在第十六通孔v16(例如，参见图3I)。参照图10A，焊盘D-PAD通过延伸穿过第一平坦化层PLN1的第十六通孔v16连接到第二节点连接线D-Cln。参照图8与图9A，第一节点N1被配置为被提供有与焊盘D-PAD相同的电压。参考图10B，焊盘D-PAD通过延伸穿过第一平坦化层PLN1的第七通孔v7连接到多个电压供应线Vdd中的相应电压供应线。因此，由于第二节点连接线D-Cln(第一节点N1)连接至与相应电压供应线连接的焊盘D-PAD，所以第二节点连接线D-Cln(第一节点N1)被配置为被提供有与相应电压供应线相同的电压。
参照图8、图9A与图9I，在一些实施例中，第二信号线层包括在各个虚设电路中的焊盘D-PAD。在一些实施例中，每个虚设电路中的焊盘D-PAD是整体结构。参考图10A至图10C，在一些实施例中，焊盘D-PAD通过延伸穿过第一平坦化层PLN1的第十六通孔v16连接到第二节点连接线D-Cln；通过延伸穿过第一平坦化层PLN1的第七通孔v7连接至相应电压供应线；通过延伸穿过第一平坦化层PLN1的第十通孔v10连接至第四中继电极D-RE2；且通过延伸穿过第一平坦化层PLN1的第九通孔v9连接到第一第一中继电极D-RE1。
图11A示出图9A中的阵列基板的第一信号线层和第二信号线层的结构。参考图11A和图10A，在一些实施例中，各个虚设电路中的焊盘D-PAD在衬底基板BS上的正投影覆盖各个虚设电路中的第二节点连接线D-Cln在衬底基板BS上的正投影的至少50％(例如，至少55％、至少60％、至少65％、至少70％、至少75％、至少80％、至少85％、至少90％、至少95％、至少99％或100％)。焊盘D-PAD在衬底基板BS上的正投影与多个第二复位信号线Vintc中的相应第二复位信号线在衬底基板BS上的正投影至少部分重叠。
图11B示出根据本公开的一些实施例中的焊盘的结构。参照图11B、图11A、图9A以及图10A至图10C，在一些实施例中，焊盘D-PAD具有整体结构，包括第一块BL1、第二块BL2、第三块BL3以及第四块BL4。第一块BL1通过延伸穿过第一平坦化层PLN1的第七通孔v7连接到相应电压供应线。第二块BL2通过延伸穿过第一平坦化层PLN1的第十六通孔v16连接到第二节点连接线D-Cln。第三块BL3通过延伸穿过第一平坦化层PLN1的第十通孔v10连接至第四中继电极D-RE2。第四块BL4通过延伸穿过第一平坦化层PLN1的第九通孔v9连接至第一第一中继电极D-RE1。整体结构还包括第一分支BH1、第二分支BH2、第三分支BH3、第四分支BH4和第五分支BH5。第四分支BH4将第一块BL1和第二块BL2连接在一起，并且基本沿第一方向DR1延伸。第一分支BH1将第三分支BL3和第四分支BH4连接在一起，从第三块BL3基本沿第一方向DR1延伸，然后基本沿第二方向DR2朝向第四分支BH4延伸。第一分支BH1在衬底基板BS上的正投影与相应第一复位信号线在衬底基板BS上的正投影至少部分重叠。第三分支BH3将第二块BL2和第四块BL4连接在一起，并且基本沿第二方向DR2延伸。第二分支BH2基本上沿第二方向DR2从第二块BL2延伸出。各个虚设电路中的第二分支BH2在衬底基板BS上的正投影覆盖各个虚设电路中的第二节点连接线D-Cln在衬底基板BS上的正投影的至少50％(例如至少55％、至少60％、至少65％、至少70％、至少75％、至少80％、至少85％、至少90％、至少95％、至少99％或100％)。第五分支BH5基本沿第一方向DR1从第二块BL2延伸出。
参照图8，在各个虚设电路中，每个晶体管和电容器的每个端子被配置为被提供有与相应电压供应线相同的电压。例如，第七晶体管D-T1、第二驱动晶体管、第八晶体管的控制电极；第二驱动晶体管和第八晶体管的第一电极；第七晶体管D-T1、第二驱动晶体管、第八晶体管的第二电极；都被配置为被提供有与相应电压供应线相同的电压。此外，第二存储电容器D-Cst的第三电容器电极D-Ce1和第四电容器电极D-Ce2也被配置为被提供有与相应电压供应线相同的电压。当第七晶体管D-T1的控制电极被提供有与相应电压供应线相同的电压时，第七晶体管D-T1导通，并且第七晶体管D-T1的第一电极连接至第七晶体管D-T1的第二电极，该第七晶体管的第二电极也被提供有与相应电压供应线相同的电压。本公开的发明人发现，通过使各个虚设电路的所有端子都配置有与相应电压供应线相同的电压，并且将数据线与虚设电路断开，可以避免与阵列基板中的信号浮置相关的问题。当阵列基板包括大量虚设电路(例如，对应于“虚设”子像素的电路)时，该优点尤其显著。
图12是示出根据本公开的一些实施例中的显示面板中的显示区域和外围区域的示意图。参照图12，在一些实施例中，阵列基板包括主显示区域MDA以及外围区域PA。如本文所用，术语“显示区域”是指阵列基板的显示图像的区域。如这里所使用的，术语“外围区域”是指阵列基板的区域，在该区域中提供了各种电路和布线(例如，GOA电路和扇出信号线)以将信号传输到阵列基板。本阵列基板中的外围区域可以被配置为显示图像。
在一些实施例中，外围区域PA包括位于显示区域DA的第一侧S1的第一子区域PA1、位于显示区域DA的第二侧S2的第二子区域PA2、位于显示区域DA的第三侧S3的第三子区域PA3、位于显示区域DA的第四侧S4的第四子区域PA4。可选地，第一侧S1和第四侧S4彼此相对。可选地，第二侧S2和第三侧S3彼此相对。可选地，第一子区域PA1是信号线连接到集成电路的扇出区域。可选地，第二子区域PA2和/或第三子区域PA3是其中至少部分存在GOA(Gatedriver On Array，栅极驱动器制作在阵列基板上)电路的区域。
在一些实施例中，在阵列基板的至少一部分中(例如，在主显示区域MDA的至少一部分中)，一行或多行虚设电路设置在第一多行像素驱动电路和第二多行像素驱动电路之间；一列或多列虚设电路设置在第一多列像素驱动电路和第二多列像素驱动电路之间。在一个示例中，在阵列基板的至少一部分中(例如，在主显示区域MDA的至少一部分中)，阵列基板具有交替排列的N1与n1电路图案，其中N1代表N1行像素驱动电路，n1代表n1行虚设电路。在另一示例中，在阵列基板的至少一部分中，阵列基板具有交替排列的M1与m1电路图案，其中M1代表M1列像素驱动电路，m1代表m1列虚设电路。可选地，N1代表四行像素驱动电路，并且n1代表一行虚设电路。可选地，M1代表四列像素驱动电路，m1代表一列虚设电路。
在一些实施例中，在阵列基板的至少一部分中(例如，在第一子区域PA1、第二子区域PA2或第三子区域PA3的至少一部分中)，不存在虚设电路。在一个示例中，虚设电路不存在于第一子区域PA1的至少一部分中。在另一示例中，虚设电路不存在于第二子区域PA2的至少一部分中。在另一示例中，虚设电路不存在于第三子区域PA3的至少一部分中。
通过在GOA电路区域或扇出区域中具有降低密度的虚设电路，这些区域可具有用于设置电连接到主显示区域中的像素驱动电路的显示元件(如阳极和发光层)的额外空间。图像可以显示在GOA电路区域或扇出区域的至少一部分中，从而显著地扩大了阵列基板的有效图像显示区域。
在另一方面，本发明提供了一种显示设备，包括本文所述的或通过本文所述的方法制造的阵列基板，以及连接到阵列基板的一个或多个集成电路。适当的显示设备的示例包括但不限于电子纸、移动电话、平板计算机、电视、监视器、笔记本计算机、数字相册、GPS等。可选地，显示设备是有机发光二极管显示设备。可选地，显示设备是液晶显示设备。
在另一方面，本发明提供了一种制造阵列基板的方法。在一些实施例中，该方法包括形成多个像素驱动电路，所述多个像素驱动电路被配置为驱动多个子像素发光；形成至少一个不能驱动发光的虚设电路；以及形成多个电压供应线，各个电压供应线被配置为向至少一个像素驱动电路的存储电容器提供电压，并且向所述至少一个虚设电路的第二存储电容器提供所述电压。可选地，所述电压被提供给所述至少一个像素驱动电路的第二电容器电极，并且被提供给所述至少一个虚设电路的两个电容器电极。
为了说明和描述的目的，已经给出了本发明的实施例的上述描述。其不是穷举的，也不是要将本发明限制为所公开的精确形式或示例性实施例。因此，前面的描述应当被认为是说明性的而不是限制性的。显然，许多修改和变化对于本领域技术人员将是显而易见的。选择和描述实施例是为了解释本发明的原理及其最佳模式实际应用，从而使得本领域技术人员能够理解本发明的各种实施例以及适合于所考虑的特定使用或实现的各种修改。本发明的范围旨在由所附权利要求及其等价物来限定，其中除非另有说明，否则所有术语都意味着其最广泛的合理意义。因此，术语“本发明(the invention、the presentinvention)”等不一定将权利要求范围限制为特定实施例，并且对本发明的示例性实施例的引用不意味着对本发明的限制，并且不应推断出这样的限制。本发明仅由所附权利要求的精神和范围来限定。此外，这些权利要求可能涉及使用“第一”、“第二”等，随后是名词或元素。这些术语应当被理解为命名法，并且不应当被解释为对由这些命名法所修改的元件的数量进行限制，除非已经给出了特定的数量。所描述的任何优点和益处可能不适用于本发明的所有实施例。应当理解，在不脱离由所附权利要求限定的本发明的范围的情况下，本领域技术人员可以对所描述的实施例进行改变。此外，本公开中的元件和组件都不是要贡献给公众，无论该元件或组件是否在所附权利要求中明确叙述。

Claims (22)

1.一种阵列基板，包括：
多个像素驱动电路，其被配置为驱动多个子像素发光；
至少一个不能驱动发光的虚设电路，每一所述虚设电路位于两个所述像素驱动电路之间；以及
多个电压供应线，其被配置为提供电压；
其中，所述电压被提供给所述多个像素驱动电路中的至少一个像素驱动电路的第二电容器电极，并且所述电压被提供给所述至少一个虚设电路的两个电容器电极。
2.根据权利要求1所述的阵列基板，其中，所述多个电压供应线中的各个电压供应线被配置为向所述至少一个像素驱动电路的存储电容器提供所述电压，并且向所述至少一个虚设电路的第二存储电容器提供所述电压。
3.根据权利要求1所述的阵列基板，其中，所述电压被提供给所述至少一个虚设电路中的至少一个晶体管的控制电极、第一电极和第二电极。
4.根据权利要求3所述的阵列基板，其中，所述至少一个虚设电路包括第二驱动晶体管，所述第二驱动晶体管具有连接至所述第二存储电容器的第三电容器电极的控制电极；以及
所述电压被提供给所述第二驱动晶体管的控制电极、第一电极和第二电极。
5.根据权利要求4所述的阵列基板，还包括多个数据线，各个数据线被配置为向所述至少一个像素驱动电路提供数据电压；
其中，所述至少一个虚设电路与所述多个数据线断开连接。
6.根据权利要求5所述的阵列基板，还包括多个第二复位信号线，各个第二复位信号线被配置为向所述至少一个像素驱动电路中的第一晶体管的第一电极提供复位信号；
其中，所述至少一个虚设电路与所述多个第二复位信号线断开连接。
7.根据权利要求6所述的阵列基板，还包括多个数据线，各个数据线被配置为向所述至少一个像素驱动电路提供数据电压；
其中，所述多个第二复位信号线在衬底基板上的正投影与多个数据线在所述衬底基板上的正投影不重叠。
8.根据权利要求7所述的阵列基板，其中，所述至少一个虚设电路中的每个晶体管和电容器的每个端子被配置为被提供有与所述相应电压供应线相同的电压。
9.根据权利要求8所述的阵列基板，还包括第一信号线层中的第二节点连接线；
其中，所述第二节点连接线将所述至少一个虚设电路的第三电容器电极和半导体材料层的一部分连接在一起，所述半导体材料层的所述部分位于第七晶体管的第一电极和所述第二驱动晶体管的第二电极之间。
10.根据权利要求9所述的阵列基板，还包括第二信号线层中的焊盘，所述焊盘连接到第一信号线层中的第二节点连接线和所述多个电压供应线中的相应电压供应线。
11.根据权利要求10所述的阵列基板，其中，各个虚设电路中的所述焊盘在衬底基板上的正投影覆盖所述各个虚设电路中的所述第二节点连接线在所述衬底基板上的正投影的至少50％。
12.根据权利要求10所述的阵列基板，还包括在所述第一信号线层中的多个第二复位信号线；
其中，所述焊盘在衬底基板上的正投影与所述多个第二复位信号线中的相应第二复位信号线在所述衬底基板上的正投影至少部分重叠。
13.根据权利要求10所述的阵列基板，还包括在第一信号线层中的第二初始化连接线和第四中继电极；
其中，所述第二初始化连接线和所述第四中继电极是整体结构的一部分，所述整体结构与多个第二复位控制信号线中的相应第二复位控制信号线交叉。
14.根据权利要求13所述的阵列基板，还包括在第二导电层中的多个第五复位信号线，所述多个第五复位信号线位于同一行并且彼此断开且间隔开；
其中，所述第二初始化连接线连接到所述多个第五复位信号线中的相应第五复位信号线；以及
所述焊盘连接到所述第二初始化连接线，所述第二初始化连接线被配置为将所述相应电压供应线的电压提供给所述相应第五复位信号线。
15.根据权利要求10所述的阵列基板，还包括在第一信号线层中的第三中继电极；
其中，所述第三中继电极连接到半导体材料层中的第八晶体管的第二电极；以及
所述焊盘连接到所述第三中继电极，所述第三中继电极被配置为向所述第八晶体管的所述第二电极提供所述相应电压供应线的电压。
16.根据权利要求15所述的阵列基板，还包括在第一导电层中的多个第二复位控制信号线；
其中，所述多个第二复位控制信号线中的相应第二复位控制信号线连接至第七晶体管的控制电极；以及
第一信号线层中的所述相应电压供应线连接到所述相应第二复位控制信号线，所述相应第二复位控制信号线被配置为将所述相应电压供应线的电压提供到所述第七晶体管的所述控制电极。
17.根据权利要求16所述的阵列基板，还包括位于同一行并且彼此断开且间隔开的多个第二栅线，以及彼此断开且间隔开的多个第二发光控制信号线；
其中，各个虚设电路包括相应第二栅线和相应第二发光控制信号线；
所述各个虚设电路中的所述第二存储电容器包括第三电容器电极；以及
所述第三电容器电极、所述相应第二栅线和所述相应第二发光控制信号线是所述各个虚设电路中的整体结构的部分。
18.根据权利要求17所述的阵列基板，其中，所述各个虚设电路包括第八晶体管，所述第八晶体管的控制电极连接到所述相应第二发光控制信号线；以及
所述相应第二栅线与所述相应电压供应线和多个第二复位信号线中的相应第二复位信号线交叉。
19.根据权利要求17所述的阵列基板，包括半导体材料层，所述半导体材料层包括所述至少一个虚设电路的晶体管的有源层；
其中，所述半导体材料层不与所述多个第二栅线交叉。
20.根据权利要求1到19中任一项所述的阵列基板，其中，各个虚设电路包括第二存储电容器、第七晶体管、第二驱动晶体管和第八晶体管；
其中，所述第二驱动晶体管包括控制电极和第二电极，以及连接到相应电压供应线的第一电极，所述控制电极和所述第二电极连接到被配置为被提供有所述相应电压供应线的电压的焊盘；
所述第七晶体管包括连接到多个第二复位控制信号线中的相应第二复位控制信号线的控制电极、连接到焊盘的第二电极，多个所述第二复位控制信号线被配置为被提供有所述相应电压供应线的电压；所述焊盘连接所述相应电压供应线；
所述第八晶体管包括连接到多个第二发光控制信号线中的相应第二发光控制信号线的控制电极、连接到所述第二驱动晶体管的所述第二电极的第一电极、以及连接到所述焊盘的第二电极。
21.根据权利要求1到19中任一项所述的阵列基板，包括主显示区域、GOA区域和扇出区域；
其中，虚设电路不存在于所述GOA区域或所述扇出区域的至少一部分中；以及
在所述主显示区域的至少一部分中，所述阵列基板具有交替排列的N1与n1电路图案，其中N1代表N1行像素驱动电路，n1代表n1行虚设电路。
22.一种显示设备，包括根据权利要求1至21中任一项所述的阵列基板以及连接至所述阵列基板的集成电路。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024065624A1 (en) * 2022-09-30 2024-04-04 Boe Technology Group Co., Ltd. Array substrate and display apparatus

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100500147B1 (ko) * 2002-12-31 2005-07-07 엘지.필립스 엘시디 주식회사 유기전계 발광소자와 그 제조방법
KR102285390B1 (ko) * 2015-01-28 2021-08-04 삼성디스플레이 주식회사 유기 발광 표시 장치
US11600234B2 (en) * 2015-10-15 2023-03-07 Ordos Yuansheng Optoelectronics Co., Ltd. Display substrate and driving method thereof
CN106356381B (zh) * 2016-11-18 2019-06-14 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板
JP7343534B2 (ja) * 2019-07-31 2023-09-12 京東方科技集團股▲ふん▼有限公司 アレイ基板、表示装置及びアレイ基板の製造方法
KR20210085502A (ko) * 2019-12-30 2021-07-08 엘지디스플레이 주식회사 표시 장치
CN111599308B (zh) * 2020-06-28 2021-11-02 上海天马有机发光显示技术有限公司 显示装置及其控制方法、电子设备
CN114762032B (zh) * 2020-10-19 2023-12-22 京东方科技集团股份有限公司 阵列基板和显示设备
CN114946030A (zh) * 2020-10-19 2022-08-26 京东方科技集团股份有限公司 阵列基板和显示设备
US11676532B2 (en) * 2020-11-13 2023-06-13 Chengdu Boe Optoelectronics Technology Co., Ltd. Display substrate, display panel, and display device
WO2022109845A1 (en) * 2020-11-25 2022-06-02 Boe Technology Group Co., Ltd. Method for image display in a display apparatus, display apparatus, peripheral sensing circuit, and pixel driving circuit
CN114566519A (zh) * 2020-11-27 2022-05-31 京东方科技集团股份有限公司 显示基板以及显示装置

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