JP7268944B2 - メモリスタ構造体の製造方法およびメモリスタ構造体 - Google Patents

メモリスタ構造体の製造方法およびメモリスタ構造体 Download PDF

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Description

本発明は、一般に、半導体デバイスに関し、より詳細には、メモリスタ・デバイスのメモリスタ構造体（memristive structure）に関する。
メモリスタ・デバイスは、導電率を変えることができる電子デバイスである。例えば、メモリスタ・デバイスは、第１の電圧をメモリスタ・デバイスに印加すると、高導電率状態を実現することができ、メモリスタ・デバイスは、第２の電圧をメモリスタ・デバイスに印加すると、低導電率状態を実現することができる。メモリスタ・デバイスは、エレクトロフォーメーション（electroformation）またはコンディショニング（conditioning）後に２つ以上の導電率状態を実現するメモリスタ材料から構成することができる。メモリスタ・デバイスは、例えば、不揮発性記憶装置、メモリ・アレイ、３Ｄメモリ、スイッチング、再構成可能かつ迅速調整可能な帯域通過フィルタおよびノッチフィルタ、可逆フィールドプログラマブルヒューズアレイ、サンプル・アンド・ホールド素子、可変利得アンプ内のプログラマブル抵抗素子、ならびにアナログデジタル変換器などの様々な電子用途で利用することができるが、これらに限定されない。加えて、メモリスタ・デバイスは、他の電子部品と一体化することができる。
抵抗状態間を対称変調するためのメモリスタ構造体およびそれを製造する方法を提供する。
一実施形態によると、抵抗状態間を対称変調するためのメモリスタ構造体を製造する方法が提供される。本方法は、絶縁基板上に第１の電極（例えば、ソース）および第２の電極（例えば、ドレイン）を形成することと、第１の電極および第２の電極に接触する陽極を形成することと、陽極上にイオン導電体を形成することと、イオン導電体上に陽極と同じ材料の陰極を形成することと、陰極上に第３の電極（例えば、ゲート電極）を形成することと、同じ混合導電性材料から形成された陽極と陰極との間のイオンの双方向輸送を可能にし、結果として最初の混合導電体層の抵抗調節をもたらすことと、を含み、陽極および陰極がイオン濃度依存性導電率を有する準安定混合導電性材料から形成される。
一実施形態によると、抵抗状態間を対称変調するためのメモリスタ構造体が提供される。本メモリスタ構造体は、絶縁基板上に形成された第１の電極および第２の電極と、第１の電極および第２の電極に接触する陽極と、陽極上に形成されたイオン導電体と、イオン導電体上に形成された、陽極と同じ材料の陰極と、陰極上に形成された第３の電極と、を含む。陽極および陰極は、イオンがインターカレートされた（ion-intercalated）準安定材料から形成され、準安定材料は、陽極と陰極との間のイオンの双方向輸送を可能にし、結果として最初の混合導電体層の抵抗調節をもたらす。
一実施形態によると、抵抗状態間を対称変調するためのメモリスタ構造体が提供される。メモリスタ構造体は、準安定陽極と準安定陰極との間に形成されたイオン導電体と、準安定陽極および準安定陰極に隣接して形成された電極と、を含む。抵抗状態間の対称変調は、同じ混合導電性材料を含む準安定陽極と準安定陰極との間のイオンの双方向移送から生じる。
例示的な実施形態は、異なる主題に関して説明されることに留意されたい。特に、一部の実施形態は、方法タイプのクレームに関して説明されるが、他の実施形態は、装置タイプのクレームに関して説明される。しかしながら、当業者は、上記および以下の説明から、特に断りのない限り、あるタイプの主題に属する特徴の任意の組合せに加えて、異なる主題に関する特徴間、特に、方法タイプのクレームの特徴と装置タイプのクレームの特徴との間の任意の組合せも、本文書内に記載されていると考えられることを推測するであろう。
これらおよび他の特徴ならびに利点は、添付の図面に関連して読まれるべき、それらの例示的な実施形態の以下の詳細な説明から明らかになるであろう。
本発明は、以下の図を参照して、以下の好ましい実施形態において詳細を提供する。
本発明による、３端子メモリスタ・デバイスの断面図である。 本発明による、図１のメモリスタ・デバイスの断面図であり、書き込み動作を可能にするために、３端子メモリスタ・デバイスの頂部電極と底部電極との間に電気パルスが印加される。 本発明による、図１のメモリスタ・デバイスの断面図であり、読み取り動作を可能にするために、３端子メモリスタ・デバイスの底部電極間に電気パルスが印加される。 本発明による、抵抗処理ユニット（ＲＰＵ）実施のための図１の３端子メモリスタ・デバイスの物理的アレイを示す図である。 本発明による、ＲＰＵ実施のための抵抗スイッチングのグラフ表示を示す図である。 本発明による、抵抗状態間の非対称および対称変調を示すグラフである。 本発明による、抵抗状態間を対称変調するためのメモリスタ構造体を製造するための方法のブロック／流れ図である。
図面全体を通して、同じまたは同様の参照番号は、同じまたは同様の要素を表す。
本発明による実施形態は、３端子メモリスタ・デバイスのための方法およびデバイスを提供する。一般に、メモリスタ・デバイスは、電荷と磁束とのリンケージに関連する仮想の非線形受動電気部品である。メモリスタ（memristor）の電気抵抗は、一定ではなく、以前にデバイスに流れた電流の履歴に依存し、例えば、メモリスタの現在の抵抗は、電荷が過去にデバイスを通ってどの方向にどれだけ流れたかに依存する。通常、メモリスタ・デバイスの逆放電を防止するために外部スイッチが必要である。メモリスタ・デバイスの主な特徴は、アナログ変調、分離された読み取り／書き込み動作、双方向変調、および対称変調である。例示的な実施形態の３端子メモリスタ・デバイスは、準安定材料または同じ導電性材料の層で構成され、それにより、抵抗調節または抵抗スイッチングが、ＥＭＦ／電圧を組み込むことなく準安定層間のイオンの移送または輸送により生じるため、外部スイッチを用いることなく抵抗状態間で対称変調が達成される。
本発明による実施形態は、抵抗状態間の対称変調を達成する３端子メモリスタ・デバイスのための方法およびデバイスを提供する。これらのデバイスで構成されたバックプロパゲーション（backpropagation）で訓練されるニューラル・ネットワークにおいて機械学習を行うためには、抵抗を対称に変調する必要がある。対称変調を行うために、メモリスタ・デバイスは、準安定性、すなわちリザーバ（例えば、準安定陽極層と準安定陰極層）間で可動イオンの一定の化学ポテンシャルを達成するために必要な相分離を含む必要がある。例示的な実施形態は、３端子メモリスタ・デバイスを紹介し、電気絶縁性電解質層が準安定陽極と準安定陰極との間に形成される。イオンは、陰極と陽極の間を可逆的に移動し、ソースまたはドレインあるいはその両方（Ｓ／Ｄ）の電圧がチャネル内のイオン濃度に応じた電流を与える。準安定陽極と準安定陰極との間のイオンの移動により、対称変調が達成されるように、メモリスタ・デバイス内の抵抗調節またはスイッチングが行われる。加えて、準安定陽極と準安定陰極との間のイオンの化学ポテンシャルは、ゼロ近くに維持される。
本発明による実施形態は、３端子メモリスタ・デバイスのための方法およびデバイスを提供し、メモリスタ・デバイスに対する読み取り動作と書き込み動作が分離され、したがって、読み取るためにデバイスへの書き込み動作を阻止しながら、読み取り動作と書き込み動作を同時に行うことができる。
メモリ・セルは、集積回路の一般的な構成要素である。個々のメモリ・セルは、２つ以上の安定したメモリ状態で存在するデバイスを含む。デバイスに「書き込む」行為は、デバイスを所望のメモリ状態にすることを含み、デバイスを「読み取る」行為は、デバイスがどのメモリ状態にあるかを判定することを含む。
デバイスに書き込むことは、デバイスにプログラミング電圧を与えることを含むことができ、このプログラミング電圧は、デバイスをあるメモリ状態から別のメモリ状態に変化させるのに十分な電圧である。デバイスを読み取ることは、例えば、デバイスを通過する電流の測定などの、デバイスのメモリ状態によって影響を受ける電気的パラメータの測定を含むことができる。読み取りは、読み取り動作がデバイスに「書き込む」ことがないように、デバイスのメモリ状態を変更しない条件下で行われることが望ましいことがある。例示的な実施形態の３端子メモリスタ・デバイスは、そのような望ましくない動作を防止し、したがって逆放電を防止する。
「例示的」という語は、本明細書では、「例、事例、または例示として役立つ」ことを意味するために使用される。「例示的」として本明細書に記載されるいずれの実施形態も、必ずしも他の実施形態よりも好ましいまたは有利であると解釈されるべきではない。同様に、「実施形態」という用語は、すべての実施形態が、論じられる特徴、利点、または動作モードを含むことを必要としない。
本明細書で使用されるように、用いられる本発明の成分、構成要素、または反応物の量を修飾する「約」という用語は、例えば、濃縮物または溶液を作るために使用される典型的な測定手順および液体処理手順を通して起こり得る数量の変動を指す。さらに、変動は、測定手順における不注意なエラー、組成物を製造または本方法を実行するために使用される製造、供給源、成分の純度の違いなどから生じる可能性がある。一態様において、「約」という用語は、報告された数値の１０％以内を意味する。別の態様では、「約」という用語は、報告された数値の５％以内を意味する。さらに、別の態様では、「約」という用語は、報告された数値の１０、９、８、７、６、５、４、３、２、または１％以内を意味する。
本発明は、所与の例示的なアーキテクチャの観点から記載されるが、他のアーキテクチャ、構造、基板材料、およびプロセスの特徴、ならびにステップまたはブロックあるいはその両方を本発明の範囲内で変更することができることを理解されたい。明瞭にするために、ある特定の特徴をすべての図に示すことはできないことに留意されたい。このことは、任意の特定の実施形態、実例、または特許請求の範囲を限定するとして解釈されることを意図していない。
本発明の様々な例示的な実施形態が以下に記載される。明瞭にするために、実際の実施態様のすべての特徴が本明細書に記載されているわけではない。もちろん、いかなるそのような実際の実施形態の開発においても、システム関連およびビジネス関連の制約の遵守などの、実施態様ごとに異なる開発者の特定の目標を達成するために、実施態様固有の決定を多数行わなければならないことを認識されるであろう。さらに、そのような開発努力は、複雑で時間がかかることがあるが、それにもかかわらず本発明の利益を有する当業者にとって日常的な仕事であることを認識されるであろう。
図１は、本発明による、３端子メモリスタ・デバイスの断面図である。
構造体５は、基板１０を含む。第１の電極１２（またはソース）および第２の電極１４（またはドレイン）が基板１０内に形成される。陽極１６が第１および第２の電極１２、１４の一部の上に形成される。イオン導電体１８（またはイオンの導電層１８）が陽極１６上に形成される。イオン導電体１８は、例えば、電解質であってもよい。次いで、陰極２０がイオン導電体１８上に形成される。陽極１６および陰極２０は、準安定材料から形成することができる。陽極１６および陰極２０は、同じ準安定材料から形成することができる。第３の電極２２（またはゲート電極）が陰極２０上に形成される。したがって、構造体５は、３端子メモリスタ・デバイスである。当業者は、電極の順番を逆にしようと考えてもよい。例えば、第１および第２の電極を陰極２０に隣接して位置づけ、または配置することができ、第３の電極を陽極１６に隣接して位置づけ、または配置することができる。陽極１６および陰極２０は、準安定混合導電層と呼ばれることがある。陽極層１６および陰極層２０は、可動性のインターカレートされたイオンの濃度に依存する。陽極層１６および陰極層２０は、同じ準安定材料である。
１つまたは複数の実施形態において、基板１０は、例えば、絶縁体または絶縁材料であってもよい。
第１の電極１２、第２の電極１４、および第３の電極２２は、不活性金属から形成することができる。不活性金属は、例えば、白金（Ｐｔ）、金（Ａｕ）、イリジウム（Ｉｒ）などとすることができる。不活性金属は、空気中で約５００℃のアニール中に酸化しない。例示的な一実施形態では、陽極１６および陰極２０の準安定材料としてリチウム・コバルト酸化物（ＬｉＣｏＯ２）を使用する場合、Ｐｔは、準安定相分離のイオン電子混合導電体（ＭＩＥＣ：mixed ionic-electronic conductor）ＨＴ－ＬｉＣｏＯ２膜の形成に必要な温度を下げるため、好ましい。
陽極１６および陰極２０は、例えば、ＭＩＥＣなどの準安定材料から形成することができる。準安定相は、小さな変動に対して局所的に安定な相である。準安定材料は、準安定領域を規定する二峰性平衡曲線（bimodal equilibrium curve）間にスピノーダル安定限界（spinodal stability limit）を有する。安定限界の範囲内では、材料の熱力学的に不安定な組成を規定する溶解度ギャップ（miscibility gap）があり、したがって、材料は、安定性および温度によって規定される様々な濃度の２つの相を形成する。準安定ＭＩＥＣには、例えば、リチウム・コバルト酸化物（ＬｉｘＣｏＯ２）、ニオブ酸リチウム（ＬｉｘＮｂＯ３）、ドープされたＬｉ４＋ｘＴｉ５Ｏ１２（ＬＴＯ）、チタン酸リチウム（ＬｉｘＴｉＯ２）、リチウム・サマリウム・ニッケル酸塩（ＬｉｘＳｍＮｉＯ３）などが含まれる。陽極１６および陰極２０の厚さは、例えば、約５０ｎｍ～約１０００ｎｍとすることができる。陽極１６および陰極２０は、以下でさらに説明するように、イオン濃度に基づいて抵抗を変化させるように選択される。陽極１６および陰極２０の最初のイオン濃度は、陽極１６および陰極２０が準安定であることを保証するように選択または調整される。したがって、化学的または電気的な脱リチウム化（delithiation）を使用して、準安定陽極１６および準安定陰極２０の最初の濃度を調整または調節することができる。準安定は、状態間の対称的な切替えを可能にし、不揮発性にとって重要である。別の言い方をすれば、抵抗状態間の対称変調は、同じ混合導電性材料を含む準安定陽極と準安定陰極との間のイオンの双方向移送から生じる。
固体電解質層１８は、陽極層１６および陰極層２０と接触するように形成することができ、陽極層１６を陰極層２０から電気的に絶縁するように構成することができる。一例において、電解質層１８は、例えば、酸窒化リチウムリン（ＬｉＰＯＮ）とすることができる。
電解質層１８に適切な材料は、限定されないが、リチウムイオン錯体を含有するエチレン・カーボネートおよびジエチル・カーボネート、ならびに適切なイオン輸送特性を有する他の（例えば、酸またはアルカリ）電解質をさらに含むことができる。マイクロバッテリのリチウムイオン用途では、電解質１８は、陽極１６および陰極２０のリチウム金属成分との反応を回避し、陰極アニーリング中の蒸発をさらに回避するために、通常、非水性である。
適切な陽極１６および陰極２０材料には、リチウム、リチウム・コバルト酸化物、リチウムリン酸鉄および他のリチウム金属リン酸塩、リチウム酸化マンガン、炭素およびグラファイト、またはリチウムイオンが注入されたグラファイトが含まれるが、これらに限定されない。
層のそれぞれ（例えば、陽極１６、陰極２０、電解質１８）は、環境に曝露される前に反応層を直接封入することを可能にする従来の真空蒸着技法を使用して形成することができる。例示的な方法には、化学的または物理的気相堆積、フラッシュ蒸着、レーザアブレーション、および共蒸着が含まれる。物理的気相堆積（ＰＶＤ）法には、例えば、反応性または非反応性スパッタリング・プロセスが含まれてもよい。スパッタリングでは、任意の従来の電源、例えば、マグネトロン、ＤＣ、またはパルスＤＣ電源を使用して、ターゲットへのイオン（例えば、Ａｒ＋）電流を生成することができる。様々なバリア層組成物に適したスパッタターゲットは、溶融粉末または圧縮粉末ターゲットとして形成することができる。
図２は、本発明による、図１のメモリスタ・デバイスの断面図であり、書き込み動作を可能にするために、電気パルスが３端子メモリスタ・デバイスの頂部電極と底部電極との間に印加される。
様々な実施形態において、電圧源２４を第２の電極１４と第３の電極２２との間に接続し、それらの間に電気パルスを供給して書き込み動作を可能にする。電圧源２４は、第１の電極１２と第３の電極２２との間にも接続され、それらの間に電気パルスを供給して書き込み動作を可能にすることができる。電気パルスにより、陽極１６と陰極２０との間のイオン（または格子間イオン（interstitial ion））の移送が生じる。メモリスタ・デバイスの３端子構造により、デバイスに対する読み取り動作と書き込み動作が分離され、したがって、デバイスの不必要な読み取りを防止しながら、読み取り動作と書き込み動作を同時に行うことができる。
図３は、本発明による、図１のメモリスタ・デバイスの断面図であり、読み取り動作を可能にするために、３端子メモリスタ・デバイスの底部電極間に電気パルスが印加される。
様々な実施形態において、電圧源２６を第１の電極１２と第２の電極１４との間に接続し、それらの間に電気パルスを供給して読み取り動作を可能にする。電気パルスにより、陽極１６と陰極２０との間のイオン（または格子間イオン）の移送が生じる。陽極１６内のイオンの相対濃度は、メモリスタ・デバイスの読み取り抵抗を制御する。繰り返しになるが、メモリスタ・デバイスの３端子構造により、デバイスに対する読み取り動作と書き込み動作が分離され、したがって、デバイスの不必要な読み取りを防止しながら、読み取り動作と書き込み動作を同時に行うことができる。
したがって、図１～図３では、逆放電を防ぐために、外部電界効果トランジスタ（ＦＥＴ）スイッチを必要としない。代わりに、陽極１６と陰極２０との間のイオンの双方向移動により、結果としてメモリスタ構造体５の抵抗調節がもたらされる。抵抗調節には、抵抗状態間の対称変調を維持するための抵抗スイッチングが含まれる。さらに、陽極１６と陰極２０との間のイオンの化学ポテンシャルは、ゼロ近くに維持される。
図４は、本発明による、抵抗処理ユニット（ＲＰＵ）実施のための図１の３端子メモリスタ・デバイスの物理的アレイである。
物理的アレイ３０は、メモリスタ・デバイス５の矩形のアレイであり、ｘ線のセットとｙ線のセットが、すべてのｘ－ｙ交点でメモリスタ・デバイス５によって接続されている。アレイは、したがって設計者の要求に応じて変更されるように構成されるｍ×ｎアレイとすることができる。これは、例えば、ニューラル・ネットワークなどのハードウェア実施形態で使用するための抵抗処理ユニット（ＲＰＵ）を構成する。
第１の電極１２は、電流線３４に接続され、第２の電極１４は、電圧線３２に接続され、第３の電極２２は、電圧線３６に接続されている。電圧線３２に低い読み取りバイアスを印加することにより、線３４に電流が誘導される。
図５は、本発明による、ＲＰＵ実施のための抵抗スイッチングのグラフィック表示である。
グラフ４０は、メモリスタ・デバイス５の電極に印加される電気パルスを表す。矢印４１は、第１の抵抗状態のメモリスタ・デバイス５を示し、矢印４３は、メモリスタ・デバイス５が第２の抵抗状態に切り替わることを示す。したがって、陽極１６と陰極２０との間の絶え間ないイオン移動により、結果として抵抗スイッチングが行われ、イオンの化学ポテンシャル差をゼロまたはゼロ近くに維持する。層１６、２０間のイオン濃度をゼロＥＭＦで可逆的に調節することにより、メモリスタ・デバイス５の動作中に対称的な抵抗状態を維持することができる。
図６は、本発明による、抵抗状態間の非対称変調および対称変調を示すグラフである。
左側のグラフは、非対称変調５２を表し、右側のグラフは、対称変調５４を表す。非対称曲線５１が非対称変調５２に対して示されている。対称曲線５５、５７が対称変調５４に対して示されている。本発明の例示的な実施形態は、対称変調を達成する。機械学習をメモリスタ・デバイス上で行うためには、抵抗を対称に変調する必要がある。言いかえれば、ｎ個の正パルスが供給されると、ｎ個の負パルスがデバイスを同じ抵抗に戻す。抵抗状態間の対称変調を達成するためには、メモリスタ・デバイスの各状態は、等しい電位を有する必要がある。したがって、メモリスタ・デバイスは、準安定を含む必要があり、すなわち、リザーバ（例えば、陽極１６と陰極２０）間で可動イオンの一定の化学ポテンシャルを達成するために相分離が必要である。
図７は、本発明による、抵抗状態間を対称変調するためのメモリスタ構造体を製造するための方法のブロック／流れ図である。
ブロック１０２で、第１の電極および第２の電極が絶縁基板上に形成される。第１の電極および第２の電極は、不活性金属から形成することができる。
ブロック１０４で、陽極が第１および第２の電極に接触して形成され、陽極は、準安定ＭＩＥＣ形成チャネルである。
ブロック１０６で、イオン導電体がＭＩＥＣ形成チャネル上に形成される。イオン導電体は、例えば、電解質とすることができる。
ブロック１０８で、陽極と同じ材料の陰極がイオン導電体上に形成され、陰極は、準安定陰極である。
ブロック１１０で、第３の電極が陰極上に形成される。第３の電極は、例えば、不活性金属から形成することができる。
ブロック１１２で、準安定陽極と準安定陰極との間のイオンの双方向移動を可能にし、結果としてメモリスタ構造体の抵抗調節をもたらす。抵抗調節には、抵抗状態間の対称変調を維持するための抵抗スイッチングが含まれる。準安定陽極と準安定陰極との間のイオンの化学ポテンシャル差は、対称変調を提供するためにゼロまたはゼロ近くに維持される。陽極および陰極は、可動イオンのリザーバと呼ばれることもあり、イオンは、双方向に（例えば、陽極／陰極間で）ドリフト／拡散することができる。等電位および電解質は、逆拡散を防ぐ。イオンは、印加された電界中でイオンのドリフトによって陽極から陰極に移動する。準安定陽極層と準安定陰極層との間で、イオンのみが移送または輸送されることに留意されたい。３端子メモリスタ構造体は、抵抗状態の不揮発性を提供するためにいかなる外部ＦＥＴスイッチング機構も必要としない。３端子メモリスタ・デバイスは、例えば、ニューラル・ネットワークのニューロンとして使用することができる。
本発明は、所与の例示的なアーキテクチャに関して説明されるが、他のアーキテクチャ、構造、基板材料、およびプロセス特徴、ならびにステップまたはブロックあるいはその両方を本発明の範囲内で変更することができることを理解されたい。
また、層、領域または基板などの要素が別の要素の「上に」または「上方に」あるという場合、その要素は、他の要素のすぐ上にあってもよく、あるいは介在する要素が存在してもよいことを理解されるであろう。対照的に、要素が別の要素の「すぐ上に」または「すぐ上方に」あるという場合は、介在する要素は存在しない。また、要素が別の要素に「接続されている」または「結合されている」という場合、その要素は、他の要素に直接接続されても、または結合されてもよく、あるいは介在する要素が存在してもよい。対照的に、要素が別の要素に「直接接続されている」または「直接結合されている」という場合は、介在する要素は存在しない。
本実施形態は、グラフィカル・コンピュータ・プログラミング言語で作成され、コンピュータ記憶媒体（例えば、ディスク、テープ、物理的なハードドライブ、または記憶装置アクセスネットワークなどの仮想ハードドライブ）に記憶することができる集積回路チップの設計を含むことができる。設計者がチップまたはチップを製造するために使用するフォトリソグラフ・マスクを製造しない場合、設計者は、結果として得られる設計を物理的なメカニズムによって（例えば、設計を記憶する記憶媒体のコピーを提供することによって）、または電子的に（例えば、インターネットを介して）そのようなエンティティに直接または間接的に送ってもよい。次いで、記憶された設計は、フォトリソグラフ・マスクを製造するために適切なフォーマット（例えば、ＧＤＳＩＩ）に変換され、これには、ウェーハ上に形成される問題となっているチップ設計の複数のコピーが含まれる。フォトリソグラフ・マスクは、エッチングまたはその他の方法で処理されるウェーハ（またはその上の層あるいはその両方）の領域を画成するために利用される。
本明細書に記載されるような方法は、集積回路チップの製造において使用することができる。結果として得られる集積回路チップは、製造者によって、ベア・ダイとして生のウェーハの形態で（すなわち、複数のパッケージされていないチップを有する単一のウェーハとして）、またはパッケージされた形態で分配されてもよい。後者の場合、チップは、シングルチップ・パッケージ（マザーボードまたは他のより高レベルのキャリアに取り付けられたリードを有するプラスチックキャリアなど）、あるいはマルチチップ・パッケージ（表面配線もしくは埋め込み配線のいずれかまたは両方を有するセラミック・キャリアなど）に実装される。次いで、いずれの場合も、チップは、（ａ）マザーボードなどの中間製品もしくは（ｂ）最終製品のいずれかの一部として、他のチップ、ディスクリート回路素子、または他の信号処理デバイス、あるいはその組合せとともに集積化される。最終製品は、玩具および他のローエンドの用途からディスプレイ、キーボードまたは他の入力装置を有する高度なコンピュータ製品および中央処理装置に至るまでの、集積回路チップを含むあらゆる製品になり得る。
材料化合物は、列挙された元素、例えば、ＳｉＧｅに関して説明されることも理解されたい。これらの化合物は、化合物内に異なる割合の元素を含み、例えば、ＳｉＧｅは、ＳｉｘＧｅ１－ｘを含み、ここでｘは１以下などである。加えて、他の元素を化合物に含めることができ、それでもなお、本実施形態に従って機能することができる。追加の元素を有する化合物は、本明細書では合金と呼ばれる。
本明細書における本発明の「一実施形態」または「ある実施形態」ならびにそれらの他の変形形態への言及は、その実施形態に関連して記載される特定の特徴、構造、特性などが本発明の少なくとも一実施形態に含まれることを意味する。したがって、本明細書全体を通して様々な場所に現れる、熟語「一実施形態において」または「ある実施形態において」、同様にその他の変形形態の出現は、必ずしもすべて同一の実施形態を指すとは限らない。
以下の「／」、「～または・・あるいはその両方」、ならびに「のうちの少なくとも１つ」のいずれかの使用は、例えば、「Ａ／Ｂ」、「ＡまたはＢあるいはその両方」、ならびに「ＡおよびＢのうちの少なくとも１つ」の場合、最初に列記された選択肢（Ａ）のみの選択、または２番目に列記された選択肢（Ｂ）のみの選択、あるいは両方の選択肢（ＡおよびＢ）の選択を包含することが意図されていることを理解されたい。さらなる例として、「Ａ、Ｂ、またはＣあるいはその組合せ」ならびに「Ａ、ＢおよびＣの少なくとも１つ」の場合、そのような熟語は、最初に列記された選択肢（Ａ）のみの選択、または２番目に列記された選択肢（Ｂ）のみの選択、または３番目に列記された選択肢（Ｃ）のみの選択、または最初および２番目に列記された選択肢（ＡおよびＢ）のみの選択、または最初および３番目に列記された選択肢（ＡおよびＣ）のみの選択、または２番目および３番目に列記された選択肢（ＢおよびＣ）のみの選択、または３つの選択肢すべて（ＡおよびＢおよびＣ）の選択を包含することが意図されている。これは、この技術および関連技術の当業者には容易に明らかなように、列記されている多くの項目について拡張することができる。
本明細書で使用された術語は、特定の実施形態のみを説明するためのものであり、例示的な実施形態を限定することは意図されていない。本明細書で使用されるように、単数形「ある（ａ）」、「１つの（ａｎ）」および「その（ｔｈｅ）」は、文脈上そうでないと明白に示さない限り、複数形を同様に含むことが意図されている。用語「備える」、「備えている」、「含む」、または「含んでいる」、あるいはその組合せは、本明細書で使用される場合、述べられた特徴、整数、ステップ、動作、要素、または構成要素、あるいはその組合せの存在を特定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、またはそれらのグループあるいはその組合せの存在もしくは追加を排除するものではないことをさらに理解されよう。
本明細書では説明を容易にするために、「真下」、「下方」、「より下」、「上方」、「より上」などの空間的に相対な用語を使用して、ある要素または特徴の別の要素または特徴に対する関係を図に示すように説明することができる。空間的に相対的な用語は、図に表された向きに加えて、使用または動作においてデバイスの異なる向きを包含することが意図されていることを理解されよう。例えば、図のデバイスがひっくり返された場合、他の要素または特徴の「下方」または「真下」として記載された要素は、他の要素または特徴の「上方」に配向される。したがって、用語「下方」は、上方および下方の両方の配向を包含することができる。デバイスは、その他の方法で配向させる（９０度、またはその他の配向で回転させる）ことができ、本明細書で使用される空間的に相対的な記述子を、それに応じて解釈することができる。加えて、層が２つの層「間」にあるという場合、その層が２つの層間の唯一の層であっても、あるいは１つまたは複数の介在する層が存在することもできるということも理解されよう。
本明細書では、第１、第２などの用語を使用して、様々な要素を説明することがあるが、これらの要素は、これらの用語によって限定されるべきではないことを理解されよう。これらの用語は、単に、ある要素と別の要素を区別するために使用される。したがって、以下で論じる第１の要素は、本概念の範囲から逸脱することなく、第２の要素と呼ぶことができる。
抵抗状態間を対称変調するためのメモリスタ構造体を製造するための方法の好ましい実施形態（これは、例示であって限定することは意図されていない）を説明したが、上記の教示に照らして、変更および変形が当業者によってなされ得ることに留意されたい。したがって、添付の特許請求の範囲によって概説されるような本発明の範囲内にある、記載された特定の実施形態において、変更を加えることができることを理解されたい。したがって、特許法によって要求される詳細および特殊性とともに、本発明の態様を説明したが、特許証によって保護され請求および望まれるものは、添付の特許請求の範囲に記載される。

Claims (20)

  1. 抵抗状態間を対称変調するためのメモリスタ構造体を製造する方法であって、
    絶縁基板上に第１の電極および第２の電極を形成することと、
    前記第１の電極および前記第２の電極に接触する陽極を形成することと、
    前記陽極上にイオン導電体を形成することと、
    前記イオン導電体上に陰極を形成することと、
    前記陰極上に第３の電極を形成することと、
    前記陽極と前記陰極との間のイオンの双方向輸送を可能にし、結果として前記メモリスタ構造体の抵抗調節をもたらすことと、
    を含み、前記陽極および前記陰極が同じ準安定材料から形成される、
    方法。
  2. 前記抵抗調節が、前記抵抗状態間の前記対称変調を維持するための抵抗スイッチングを含む、請求項１に記載の方法。
  3. 前記第１の電極、前記第２の電極、および前記第３の電極が、不活性金属から形成される、請求項１に記載の方法。
  4. 前記準安定材料が、インターカレートされた可動イオンの濃度に導電率が依存する準安定相分離のイオン電子混合導電体（ＭＩＥＣ）である、請求項１に記載の方法。
  5. 前記第１の電極と前記第３の電極との間、または前記第２の電極と前記第３の電極との間に電気パルスを印加して書き込み動作を可能にする、請求項１に記載の方法。
  6. 前記第１の電極と前記第２の電極との間に電気パルスを印加して読み取り動作を可能にする、請求項１に記載の方法。
  7. 前記イオンの移動が電圧の印加によって可能になり、読み取り動作と書き込み動作を同時に行うことができる、請求項１に記載の方法。
  8. 前記陽極と前記陰極との間のイオンの化学ポテンシャル差がゼロ近くに維持される、請求項１に記載の方法。
  9. 抵抗状態間を対称変調するためのメモリスタ構造体であって、
    絶縁基板上に形成された第１の電極および第２の電極と、
    前記第１の電極および前記第２の電極に接触する陽極と、
    前記陽極上に形成されたイオン導電体と、
    前記イオン導電体上に形成された陰極と、
    前記陰極上に形成された第３の電極と、
    を備え、
    前記陽極および前記陰極が、同じ準安定材料から形成され、前記準安定材料が、前記陽極と前記陰極との間のイオンの双方向輸送を可能にし、結果として前記メモリスタ構造体の抵抗調節をもたらす、
    メモリスタ構造体。
  10. 前記抵抗調節が、前記抵抗状態間の前記対称変調を維持するための抵抗スイッチングを含む、請求項９に記載の構造体。
  11. 前記第１の電極、前記第２の電極、および前記第３の電極が不活性金属から形成される、
    請求項９に記載の構造体。
  12. 前記準安定材料が、インターカレートされた可動イオンの濃度に導電率が依存する準安定相分離のイオン電子混合導電体（ＭＩＥＣ）である、請求項９に記載の構造体。
  13. 前記第１の電極と前記第３の電極との間、または前記第２の電極と前記第３の電極との間に電気パルスを印加して書き込み動作を可能にする、請求項９に記載の構造体。
  14. 前記第１の電極と前記第２の電極との間に電気パルスを印加して読み取り動作を可能にする、請求項９に記載の構造体。
  15. 前記イオンの移動が電圧の印加によって可能になり、読み取り動作と書き込み動作を同時に行うことができる、請求項９に記載の構造体。
  16. 前記陽極と前記陰極との間のイオンの化学ポテンシャル差がゼロ近くに維持される、請求項９に記載の構造体。
  17. 抵抗状態間を対称変調するためのメモリスタ構造体であって、
    同じ準安定材料を含む準安定陽極と準安定陰極との間に形成されたイオン導電層と、
    前記準安定陽極および前記準安定陰極に隣接して形成された電極と、
    を備え、
    前記準安定陽極と前記準安定陰極との間のイオンの双方向輸送により、結果として前記抵抗状態間の前記対称変調を維持するための抵抗スイッチングが行われる、
    メモリスタ構造体。
  18. 前記電極が不活性金属から形成され、前記準安定陽極および前記準安定陰極が、インターカレートされた可動イオンの濃度に導電率が依存する準安定相分離のイオン電子混合導電体（ＭＩＥＣ）である、請求項１７に記載の構造体。
  19. 前記電極間に電気パルスを印加して書き込み動作および読み取り動作を可能にする、請求項１７に記載の構造体。
  20. 前記準安定陽極と前記準安定陰極との間のイオンの化学ポテンシャル差がゼロ近くに維持される、請求項１７に記載の構造体。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10248907B2 (en) * 2015-10-20 2019-04-02 International Business Machines Corporation Resistive processing unit
US9646243B1 (en) 2016-09-12 2017-05-09 International Business Machines Corporation Convolutional neural networks using resistive processing unit array
US9715656B1 (en) 2016-09-12 2017-07-25 International Business Machines Corporation Killing asymmetric resistive processing units for neural network training
US10734576B2 (en) * 2018-03-16 2020-08-04 4D-S, Ltd. Resistive memory device having ohmic contacts
US11121259B2 (en) 2019-07-17 2021-09-14 International Business Machines Corporation Metal-oxide-based neuromorphic device
US11250315B2 (en) * 2019-10-29 2022-02-15 International Business Machines Corporation Electrochemical device of variable electrical conductance
US11615842B2 (en) 2020-12-14 2023-03-28 International Business Machines Corporation Mixed conducting volatile memory element for accelerated writing of nonvolatile memristive device
US11568927B2 (en) 2021-03-30 2023-01-31 International Business Machines Corporation Two-terminal non-volatile memory cell for decoupled read and write operations
US11569444B2 (en) 2021-03-30 2023-01-31 International Business Machines Corporation Three-dimensional confined memory cell with decoupled read-write
CN117918065A (zh) 2021-06-18 2024-04-23 加泰罗尼亚能源研究所基金会 电子晶体管

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009076670A (ja) 2007-09-20 2009-04-09 Panasonic Corp 情報記憶素子
US20110248381A1 (en) 2009-01-20 2011-10-13 William Tong Multilayer Memristive Devices
JP2012064808A (ja) 2010-09-16 2012-03-29 Sony Corp 記憶素子および記憶装置
JP2012069612A (ja) 2010-09-22 2012-04-05 National Institute For Materials Science 電気化学トランジスタ
WO2017025346A1 (de) 2015-08-12 2017-02-16 Wacker Chemie Ag Siliciumpartikel enthaltende anodenmaterialien für lithium-ionen-batterien

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7151273B2 (en) 2002-02-20 2006-12-19 Micron Technology, Inc. Silver-selenide/chalcogenide glass stack for resistance variable memory
FR2851073A1 (fr) * 2003-02-06 2004-08-13 Thomson Plasma Dispositif d'affichage a plasma dote de moyens de pilotage adaptes pour realiser des operations rapides d'egalisation de charge
JP5007566B2 (ja) * 2004-11-08 2012-08-22 学校法人早稲田大学 メモリー素子及びその製造方法
CN100553744C (zh) 2005-08-11 2009-10-28 中国科学院过程工程研究所 固体氧化物电解质氧泵的结构
US20070195580A1 (en) * 2006-02-23 2007-08-23 Heinz Hoenigschmid Memory circuit having a resistive memory cell and method for operating such a memory circuit
US20120280224A1 (en) 2009-06-25 2012-11-08 Georgia Tech Research Corporation Metal oxide structures, devices, and fabrication methods
US8270200B2 (en) 2009-07-30 2012-09-18 Hewlett-Packard Development Company, L.P. Nanoscale three-terminal switching device
US20130001809A1 (en) * 2009-09-29 2013-01-03 Kolpak Alexie M Ferroelectric Devices including a Layer having Two or More Stable Configurations
US8415652B2 (en) * 2010-06-21 2013-04-09 Hewlett-Packard Development Company, L.P. Memristors with a switching layer comprising a composite of multiple phases
KR101251742B1 (ko) * 2011-04-14 2013-04-05 경북대학교 산학협력단 유기라디칼 폴리이미드 전극 활물질 및 이를 포함하는 전기화학소자
US20150079481A1 (en) 2011-06-17 2015-03-19 Applied Materials, Inc. Solid state electrolyte and barrier on lithium metal and its methods
JP2013161486A (ja) * 2012-02-01 2013-08-19 Toshiba Corp 半導体記憶装置
CN106575703B (zh) 2014-06-26 2019-12-17 英特尔公司 基于氧化物的三端子电阻式开关逻辑器件
US9118006B1 (en) 2014-08-12 2015-08-25 Boise State University Carbon-chalcogenide variable resistance memory device
WO2016171700A1 (en) 2015-04-23 2016-10-27 Halliburton Energy Services, Inc. Spectrally programmable memristor-based optical computing
CN104808409B (zh) 2015-05-18 2018-03-27 京东方科技集团股份有限公司 阵列基板、阵列基板制造方法和显示装置
CN206282860U (zh) 2016-11-11 2017-06-27 合肥鑫晟光电科技有限公司 一种阵列基板及显示面板
CN107068708B (zh) * 2017-03-23 2019-08-06 北京航空航天大学 一种浮栅忆阻器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009076670A (ja) 2007-09-20 2009-04-09 Panasonic Corp 情報記憶素子
US20110248381A1 (en) 2009-01-20 2011-10-13 William Tong Multilayer Memristive Devices
JP2012064808A (ja) 2010-09-16 2012-03-29 Sony Corp 記憶素子および記憶装置
JP2012069612A (ja) 2010-09-22 2012-04-05 National Institute For Materials Science 電気化学トランジスタ
WO2017025346A1 (de) 2015-08-12 2017-02-16 Wacker Chemie Ag Siliciumpartikel enthaltende anodenmaterialien für lithium-ionen-batterien

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Elliot J. Fuller, et al.，Li-Ion Synaptic Transistor for Low Power Analog Computing，Advanced Materials，2016年，Volume 29, Issue 4

Also Published As

Publication number Publication date
WO2018224927A1 (en) 2018-12-13
JP2020523777A (ja) 2020-08-06
US20180358552A1 (en) 2018-12-13
US20190157552A1 (en) 2019-05-23
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