JP2013161486A - 半導体記憶装置 - Google Patents

Abstract

【課題】リテンション特性が良好で、不揮発性を十分に備えるようにする。
【解決手段】半導体記憶装置は、複数の第１配線、第１配線に交差する複数の第２配線、並びに複数の第１配線及び第２配線の交差部に設けられた複数のメモリセルからなるメモリセル層を有するメモリセルアレイを備え、メモリセルは、縦続接続された２つのセルユニットを含む縦列セルを有し、各セルユニットは、物理状態が第１の状態と第２の状態とに変化可能で、経時的に第２の状態が第１の状態に遷移するよりも第１の状態が第２の状態に遷移し易い特性を有し、メモリセルは、縦列セルの両方のセルユニットが第２の状態でないときに第１の値を記憶した状態、縦列セルの一方のセルユニットのみが第２の状態であるときに第２の値を記憶した状態、縦列セルの両方のセルユニットが第２の状態であるときに第３の値を記憶した状態である。
【選択図】図９

Description

実施形態は、半導体記憶装置に関する。

大容量データを記憶して利用するメモリとして、三次元化が容易な抵抗変化型メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）などが注目されている。これら抵抗変化型メモリの特徴は、メモリセルに印加する電圧の方向によって電圧−電流特性が大きく変わる非対称性にある。

一方、不揮発性のメモリを作るためにはセルのリテンション特性が良くなければならないが、リテンション特性は抵抗を形作る物質の物理的な状態に依存して十分な状態維持を実現できない場合が多い。

特開２０１０−３３６７５号公報

リテンション特性が良好で、不揮発性を十分に備えた半導体記憶装置を提供することを目的とする。

実施形態に係る半導体記憶装置は、複数の第１配線、前記第１配線に交差する複数の第２配線、並びに前記複数の第１配線及び第２配線の交差部に設けられた複数のメモリセルからなるメモリセル層を有するメモリセルアレイを備え、前記メモリセルは、縦続接続された２つのセルユニットを含む縦列セルを有し、前記各セルユニットは、物理状態が第１の状態と第２の状態とに変化可能で、経時的に前記第２の状態が前記第１の状態に遷移するよりも前記第１の状態が前記第２の状態に遷移し易い特性を有し、前記メモリセルは、前記縦列セルの両方のセルユニットが前記第２の状態でないときに第１の値を記憶した状態、前記縦列セルの一方のセルユニットのみが前記第２の状態であるときに第２の値を記憶した状態、前記縦列セルの両方のセルユニットが前記第２の状態であるときに第３の値を記憶した状態であることを特徴とする。

実施形態に係る半導体記憶装置の構成を示すブロック図である。 実施形態に係る半導体記憶装置のメモリセルアレイの一部の斜視図である。 実施形態に係る半導体記憶装置の等価回路図である。 実施形態に係る半導体記憶装置の構成を示す斜視図である。 実施形態に係る半導体記憶装置のメモリセルの構造及び状態を示す概略図である。 同メモリセルの一方のセルユニットの電圧−電流特性を示すグラフである。 同メモリセルの他方のセルユニットの電圧−電流特性を示すグラフである。 同メモリセルの状態遷移図である。 同メモリセルの状態遷移図である。 同メモリセルの状態遷移図である。 同メモリセルの過渡的な電気的特性を示すグラフである。 同メモリセルの消去過程の電気的特性を示すグラフである。 同メモリセルの消去過程の電気的特性を示すグラフである。 同メモリセルの消去過程の電気的特性を示すグラフである。 同メモリセルの消去過程の電気的特性を示すグラフである。。 同メモリセルの‘０’設定過程の電気的特性を示すグラフである。 同メモリセルの‘０’設定過程の電気的特性を示すグラフである。。 同メモリセルの‘１’設定過程の電気的特性を示すグラフである。 同メモリセルの‘１’設定過程の電気的特性を示すグラフである。 同メモリセルの‘０’読み出し過程の電気的特性を示すグラフである。 同メモリセルの‘０’読み出し過程の電気的特性を示すグラフである。 同メモリセルの‘１’読み出し過程の電気的特性を示すグラフである。 同メモリセルの‘１’読み出し過程の電気的特性を示すグラフである。 同メモリセルの‘２’読み出し過程の電気的特性を示すグラフである。 実施形態に係る半導体記憶装置の他のメモリセルの構成およびその電気的特性を示す図である。 実施形態に係る半導体記憶装置の更に他のメモリセルの構成およびその電気的特性を示す図である。 実施形態に係る半導体記憶装置のホールド状態の電圧印加状態を示す回路図である。 実施形態に係る半導体記憶装置のスタンドバイ状態の電圧印加状態を示す回路図である。 実施形態に係る半導体記憶装置の消去過程の電圧印加状態を示す回路図である。 実施形態に係る半導体記憶装置の消去過程の電圧印加状態を示すタイミング図である。 実施形態に係る半導体記憶装置の消去領域を示す図である。 実施形態に係る半導体記憶装置の‘０’設定過程の電圧印加状態を示す回路図である。 実施形態に係る半導体記憶装置の‘０’設定過程の電圧印加状態を示すタイミング図である。 実施形態に係る半導体記憶装置の‘０’設定過程の電位変化状態を示すグラフである。 実施形態に係る半導体記憶装置の‘１’設定過程の電圧印加状態を示す回路図である。 実施形態に係る半導体記憶装置の‘１’設定過程の電圧印加状態を示すタイミング図である。 実施形態に係る半導体記憶装置の‘１’設定過程の電位変化状態を示すグラフである。 実施形態に係る半導体記憶装置の‘０’読み出し過程の電圧印加状態を示す回路図である。 実施形態に係る半導体記憶装置の‘０’読み出し過程の電圧印加状態を示すタイミング図である。 実施形態に係る半導体記憶装置の‘１’読み出し過程の電圧印加状態を示すタイミング図である。 実施形態に係る半導体記憶装置の‘１’読み出し過程の電位変化状態を示すグラフである。 実施形態に係る半導体記憶装置の‘１’読み出し過程の電圧印加状態を示す回路図である。 実施形態に係る半導体記憶装置の‘１’読み出し過程の電圧印加状態を示す回路図である。 実施形態に係る半導体記憶装置の‘１’読み出し過程の電圧印加状態を示す回路図である。 実施形態に係る半導体記憶装置の‘１’読み出し過程の電圧印加状態を示す回路図である。 実施形態に係る半導体記憶装置の‘１’読み出し過程の電圧印加状態を示す回路図である。 実施形態に係る半導体記憶装置の‘１’読み出し過程の電圧印加状態を示す回路図である。 実施形態に係る半導体記憶装置の電流制限回路の回路図である。 実施形態に係る半導体記憶装置のメモリセルアレイ周辺のデコード回路を示す回路図である。 実施形態に係る半導体記憶装置の全体システムを示すブロック図である。 実施形態に係る半導体記憶装置のデータ変換方法を示す図である 実施形態に係る半導体記憶装置のＥＣＣシステムにおける３値ペアセルを用いたＺ５データ表現方法を示す図である。 同ＥＣＣシステムにおける３値ペアセルを用いたＺ５データ表現方法を示す図である。 同ＥＣＣシステムにおける３値ペアセルを用いたＺ７データ表現方法を示す図である。 同ＥＣＣシステムにおける３値ペアセルを用いたＺ７データ表現方法を示す図である。 同ＥＣＣシステムのブロック図である。 同ＥＣＣシステムの×Ｚｐ計算回路のブロック図である。 同ＥＣＣシステムのｐ＝５としたときの×Ｚｐ計算回路における３ビット加算ｍｏｄ５回路のブロック図である。 同ＥＣＣシステムのｐ＝５としたときの×Ｚｐ計算回路における４ビットｍｏｄ５回路のブロック図である。 同ＥＣＣシステムにおけるｐ＝５としたときのＺｐの要素と累乗及び逆元の対応表を示す図である。 同ＥＣＣシステムのｐ＝５としたときのコード生成回路のブロック図である。 同ＥＣＣシステムのｐ＝５としたときのシンドローム生成回路のブロック図である。 同ＥＣＣシステムのｐ＝５としたときのデコード回路のブロック図である。 同ＥＣＣシステムのｐ＝７としたときの×Ｚｐ計算回路における３ビット加算ｍｏｄ７回路のブロック図である。 同ＥＣＣシステムのｐ＝７としたときの×Ｚｐ計算回路における４ビットｍｏｄ７回路のブロック図である。 同ＥＣＣシステムにおけるｐ＝７としたときのＺｐの要素と累乗及び逆元の対応表を示す図である。 同ＥＣＣシステムのｐ＝７としたときのコード生成回路のブロック図である。 同ＥＣＣシステムのｐ＝７としたときのシンドローム生成回路のブロック図である。 同ＥＣＣシステムのｐ＝７としたときのデコード回路のブロック図である。

以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。
［半導体記憶装置の概要］
図１は、実施形態に係る半導体記憶装置の構成図である。この半導体記憶装置は、メモリセルアレイ１と、このメモリセルアレイ１に対するデータ消去、データ書き込み及びデータ読み出しを制御するカラム制御回路２及びロウ制御回路３とを備える。メモリセルアレイ１は、複数積層されたメモリマットＭＭ（メモリセル層）を有する。各メモリマットＭＭは、互いに交差する複数のビット線ＢＬ（第１配線）及び複数のワード線ＷＬ（第２配線）と、これらビット線ＢＬ及びワード線ＷＬの各交差位置に接続されたメモリセルＭＣを有する。

カラム制御回路２は、メモリマットＭＭのビット線ＢＬに接続されている。カラム制御回路２は、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み及びメモリセルＭＣからのデータ読み出しを行うためにビット線ＢＬを制御する。なお、以下において、メモリセルＭＣのデータ消去を「リセット」と呼び、メモリセルＭＣへのデータ書き込みを「セット」と呼ぶことがある。また、消去動作、書き込み動作及び読み出し動作をまとめて「アクセス動作」と呼ぶことがある。カラム制御回路２には、ビット線を選択し、アクセス動作に必要な電圧をビット線ＢＬに供給するデコーダ及びマルチプレクサを含むビット線ドライバ２ａと、読み出し動作時にメモリセルＭＣに流れる電流を検知・増幅してメモリセルＭＣが記憶するデータを判定するセンスアンプ２ｂを有する。

一方、ロウ制御回路３は、メモリマットＭＭのワード線ＷＬに接続されている。ロウ制御回路３は、アクセス動作時にワード線ＷＬを選択する。ロウ制御回路３は、アクセス動作に必要な電圧をワード線ＷＬに供給するワード線ドライバ３ａを有する。なお、このロウ制御回路３は、カラム制御回路２と共にアクセス回路に含まれる。

図２は、メモリセルアレイ１の一部を示す模式的な斜視図である。
メモリセルアレイ１は、クロスポイント型のメモリセルアレイである。メモリセルアレイ１のメモリマットＭＭは、平行に配設された複数のビット線ＢＬと、これらビット線ＢＬと交差する方向に平行に配設された複数のワード線ＷＬを有する。ビット線ＢＬ及びワード線ＷＬの各交差部には、両配線に挟まれるようにメモリセルＭＣが設けられている。メモリセルアレイ１は、前述の通り、このような複数のメモリマットＭＭを多層に積層することにより形成されている。上下に隣接するメモリマットＭＭ同士は、ワード線ＷＬ或いはビット線ＢＬを共有している。図２の場合、メモリセルアレイ１の最下層のメモリマットＭＭ０と、このメモリマットＭＭ０の上に隣接するメモリマットＭＭ１は、ビット線ＢＬ００〜ＢＬ０２を共有している。

図３は、図２に示したメモリセルアレイ１の等価回路図である。メモリセルＭＣは、後に詳細に述べるように、可変抵抗特性と非オーミック特性を有しており、電流が多く流れる向きを長い三角形で示している。したがって、三角形の基端側をアノード、先端側をカソードとする。いま、図３におけるメモリセルＭＣ００１１をアクセスする場合、メモリセルＭＣ００１１のアノード側に接続されたビット線ＢＬ００に選択ビット線電圧Ｕｂを供給し、メモリセルＭＣ００１１のカソード側に接続されたワード線ＷＬ１１に選択ワード線電圧Ｖｗを供給する。これにより、例えばＵｂ＞Ｖｗの場合、図中矢印の様に電流が流れてアクセスが行なわれる。選択されるメモリセルＭＣ００１１以外のメモリセルＭＣに接続されるビット線ＢＬやワード線ＷＬにどの様な電位を与えるかは重要な点で、選択されたメモリセルＭＣ００１１が確実にアクセス出来るようにする必要がある。

以上のクロスポイント型のメモリセルアレイ１を用いて三次元メモリを構成するためには、三次元メモリをアクセスするための周辺回路として図１で示したようなセンスアンプ、ドライバ、デコーダ、マルチプレクサなどを各メモリセルアレイ１に設ける必要がある。この構成例を図４に示す。

この図の例では、メモリセルアレイ１のビット線ＢＬ及びワード線ＷＬから基板回路への配線を行うため、メモリセルアレイ１の４辺を垂直配線領域としている。メモリセルアレイ１をアクセスするためのカラム制御回路２及びロウ制御回路３は、図示のようにメモリセルアレイ１下の基板上に設けられる。メモリセルアレイ１のビット線ＢＬ方向の両端部に対応する位置にはビット線ドライバ２ａが配置されている。メモリセルアレイ１の下側中央にはセンスアンプ２ｂが配置され、メモリセルアレイ１のワード線ＷＬ方向の両端部に対応する位置にワード線ドライバ３ａが配置されている。センスアンプ２ｂ及びワード線ドライバ３ａと、ビット線ドライバ２ａとの間には、バス４が配置されている。これによって、この半導体記憶装置のチップ面積は、メモリセルアレイ１の下を有効に利用できる。

ビット線ドライバ２ａ及びワード線ドライバ３ａは、外部からのアドレス信号とコマンドに従ってビット線ＢＬ及びワード線ＷＬを選択し、選択したビット線ＢＬ及びワード線ＷＬに所定レベルの電圧を設定する。ビット線ドライバ２ａとセンスアンプ２ｂとの間は、グローバルバス領域の一部であるバス４を介してデータが転送される。

［メモリセル］
次に、本実施形態に係るメモリセルＭＣについて説明する。メモリセルＭＣは、直列に接続された可変抵抗素子及び非オーミック素子から構成される。この実施形態では、可変抵抗素子が高抵抗である状態を「リセット状態」と呼び、低抵抗である状態を「セット状態」と呼ぶ。なお、ここでは、可変抵抗素子の代表としてイオンメモリを用いたメモリセルについて説明するが、低抵抗状態と高抵抗状態を印加する電圧とその極性によって切り替えて、低抵抗状態又は高抵抗状態をある程度保持できる素子であれば、その構成は問わない。また、ここでは、可変抵抗素子のみでは必ずしも印加電圧の極性に対する電流特性の非対称性を十分に示さないので、ダイオード特性を有する構成を積極的に導入した構成として検討するが、特にダイオード特性素子を構成に含まずとも、可変抵抗素子自体がダイオード特性を持っているのであれば、この特性部分を分離してダイオードとして考えればよい。

図５は、実施形態におけるメモリセルＭＣの構成及びその特性を示す図である。この実施形態では、イオンメモリとして、単体素子（以下、「セルユニットＣＵ」と呼ぶ。）を二つ重ねたものを使用する。このように、セルユニットＣＵを二つ重ねることにより、セルユニットＣＵに生じるデータ保持変化の確率が自乗されて、メモリセルＭＣ全体としてのデータ保持変化が実質的に少なくなるからである。

メモリセルＭＣは、図５の最も左の模式的構造図に示すように、ビット線ＢＬ及びワード線ＷＬの間に積層された２つのセルユニットＣＵ１，ＣＵ２から構成される。セルユニットＣＵ１は、ビット線ＢＬ側から順に配置された金属層１１、アモルファスシリコン層１２及びドープトポリシリコン層１３を有する。また、セルユニットＣＵ２は、ドープトポリシリコン層１３側から順に配置された金属層２１、アモルファスシリコン層２２及びドープトポリシリコン層２３，２４を有する。金属層１１，２１は、金属イオンの発生源として機能する。アモルファスシリコン層１２は、金属のフィラメントが成長する媒体となる。ドープトポリシリコン層１３，２３は、金属層１１，２１の対向電極となる。ドープトポリシリコン層１３，２３は、ドーピングのタイプをｐタイプとしている。下側のセルユニットＣＵ２の下に設けたドープトポリシリコン層２４は、ドーピングタイプがｎタイプであり、その上のｐ型のドープトポリシリコン層２３と共にダイオードを形成している。アモルファスシリコン層１２，２２は、その下のｐ型のドープトポリシリコン層１３，２３に対してｎタイプに見えることから、この界面には寄生的なダイオードがあるとみなせる。

図５の構成図の右側には、このメモリセルＭＣの状態と構成を模式的に表す図として、いくつかのセル状態における模式図を示している。金属フィラメントは下向きの縦長の三角形で示している。ドープトポリシリコン層２３，２４により形成されるダイオードは、ビット線ＢＬ側をアノード、ワード線ＷＬ側をカソードとするが、アモルファスシリコン層１２，２２とドープトポリシリコン層１３，２３との界面に形成される寄生ダイオードは、これとは逆向きで、ワード線ＷＬ側をアノード、ビット線ＢＬ側をカソードとする。

図中（１）は、２つのセルユニットＣＵ１，ＣＵ２のフィラメントが、共にアモルファスシリコン層１２，２２を貫通していない場合である。この場合、２つの寄生ダイオードが現れている。

図中（２）は、２つのセルユニットＣＵ１，ＣＵ２のフィラメントが、共にアモルファスシリコン層１２，２２を貫通している場合である。この場合には、アモルファスシリコン層１２，２２とドープトポリシリコン層１３，２３の界面がなくなるので寄生ダイオードは消滅する。

図中（３）は、上側のセルユニットＣＵ１ではフィラメントがアモルファスシリコン層１２を非貫通で、下側のセルユニットＣＵ２ではフィラメントがアモルファスシリコン層２２を貫通している場合である。この場合には、寄生ダイオードは上側のアモルファスシリコン層１２とドープトシリコン層１３の界面にのみ現れている。

図６Ａは、ビット線ＢＬも含めた上側のセルユニットＣＵ１の電気的特性を示している。また、図６Ｂは、ワード線ＷＬも含めた下側のセルユニットＣＵ２の電気的特性を示している。各図とも、横軸はワード線ＷＬ側に対するビット線ＢＬ側の電位を示している。第１象限はワード線ＷＬ側に対してビット線ＢＬ側の電位が高い場合、第３象限はワード線ＷＬ側に対してビット線側の電位が低い場合を示している。縦軸は、ビート線ＢＬ側からワード線ＷＬ側への流れを正方向とした電流（原点付近を除き対数表示）を示している。

可変抵抗素子の単独の特性に着目すると、可変抵抗素子の特性は、オーミック特性を示す。低抵抗状態であるセット状態は、原点を通る実線のような大きな傾きで表され、高抵抗状態であるリセット状態は、原点を通る破線のような、セット状態よりも小さな傾きで表される。フィラメントが対向電極であるドープトポリシリコン層１３，２３層に接触しかけの状態は、弱リセット状態と呼ぶ。弱リセット状態の特性はリセット状態と同様であるが、ビット線ＢＬの電位が上がるとセット状態に容易に遷移する第１象限の一点鎖線のような変化をする。また、フィラメントがかろうじて対向電極に接している場合は、特性はセット状態と同様であるが、ワード線ＷＬの電位が上がるとすぐに接触がなくなり、高抵抗のリセット状態に遷移する第３象限の一点鎖線のような変化をする。

一方、図６Ａ及びＢの二点鎖線及び図６Ｂの点線はダイオード特性を示している。ダイオード特性は、可変抵抗素子の特性に重ねて表示されている。ビット線ＢＬ又はワード線ＷＬに印加された電圧は、可変抵抗素子とダイオードに分配されるので、可変抵抗素子に印加される電圧が増加するほど、ダイオードに印加される電圧は減少する。したがって、ダイオードに印加される電圧は、ビット線ＢＬ又はワード線ＷＬに印加される電圧を基準として、可変抵抗素子に印加される電圧とは横軸方向に逆向きに増加するように表現している。可変抵抗素子の特性とダイオードの特性の交点が動作点を表すことになる。

いま、ビット線ＢＬ側のセルユニットＣＵ１では、図６Ａに示すように、ダイオード特性は、全て寄生ダイオードであり、破線で示すリセット状態でのみ現われて二点鎖線のような特性を示す。すなわち第１象限では、寄生ダイオードが現われるとき（リセット状態のとき）は、ダイオード特性は逆バイアス特性である。よって、ワード線ＷＬ側に対するビット線ＢＬ側の電位を電圧Ｖ１とすると、ダイオード特性は、電圧Ｖ１から寄生ダイオードのブレークダウン電圧Ｖｂｄ＝δだけ逆バイアスがかかると急激にダイオード電流が増加するような特性となる。このダイオード特性（二点鎖線）とリセット状態の可変抵抗素子の特性（破線）との交点ａがリセット状態の動作点である。一方、可変抵抗素子がセット状態の場合には、寄生ダイオードは消失するので、電圧Ｖ１におけるセット状態の可変抵抗素子の特性（実線）上の点ｂがセット状態の動作点となる。このため、電圧Ｖ１がセット電圧Ｖsetの場合、リセット状態からセット状態への遷移は、動作点ａから動作点ｂへの遷移となる。

第３象限では、寄生ダイオードが現れるリセット状態では、ダイオード特性が順バイアス特性である。このため、ダイオード特性は、ワード線ＷＬ側に対するビット線側の電圧Ｖ２（負電圧）を基準として、横軸正方向に向かってダイオード電流が増加する特性となる。このダイオード特性を示す二点鎖線とリセット状態の可変抵抗素子の特性を示す破線との交点ｃがリセット状態の動作点である。また、可変抵抗素子がセット状態のときは、寄生ダイオードは消失しているので、電圧Ｖ２におけるセット状態の可変抵抗素子の特性（実線）上の点ｄがセット状態の動作点となる。このため、電圧Ｖ２がリセット電圧Ｖresetの場合、セット状態からリセット状態への遷移は、動作点ｄから動作点ｃへの遷移となる。

一方、ワード線ＷＬ側のセルユニットＣＵ２では、図６Ｂに示すように、ダイオード特性は、二点鎖線で示す寄生ダイオードと、点線で示す常に存在する固定ダイオードの特性を含む。すなわち、第１象限では、固定ダイオードには常に順方向バイアスが印加されるので、点線で示すように、セット状態では、ビット線ＢＬ側に印加された電圧Ｖ３から固定ダイオードの順方向降下電圧Ｖｆを超えた電圧からダイオード電流が増加し、リセット状態では、寄生ダイオードのブレークダウンが生じた電位δ（＝Ｖｂｄ）から固定ダイオードの順方向降下電圧Ｖｆを超えた電圧からダイオード電流が増加する。そして、リセット状態では、ビット線ＢＬ側の電圧Ｖ３を基準として負側に電圧δ＋Ｖｆを超えてから増加する点線で示すダイオード電流特性と、破線で示すリセット状態の可変抵抗特性との交点ｅが動作点となる。また、セット状態では、ビット線ＢＬ側の電圧Ｖ３を基準として負側に電圧Ｖｆを超えてから増加する点線で示すダイオード電流特性と、実線で示すセット状態の可変抵抗特性との交点ｆが動作点となる。このため、電圧Ｖ３がセット電圧Ｖsetの場合、リセット状態からセット状態への遷移は、動作点ｅから動作点ｆへの遷移となる。

第３象限では、固定ダイオードは逆バイアスであり、固定ダイオードのブレークダウン電圧Ｖｂｄ＝Δだけワード線ＷＬ側電圧Ｖ４から上昇した電位でダイオード電流が増加する。セット状態では点線で示す固定ダイオードのブレークダウン特性と、実線で示すセット状態の可変抵抗特性の交点ｈが動作点となる。リセット状態では、寄生ダイオードが現れるので、電圧Ｖ４からブレークダウン電圧Δだけ上昇した電位から始まる二点鎖線で示す寄生ダイオードの順方向特性と破線で示すリセット状態の可変抵抗特性の交点ｇが動作点となる。このため、電圧Ｖ４がリセット電圧Ｖresetの場合、セット状態からリセット状態への遷移は、動作点ｈから動作点ｇへの遷移となる。

図５で示したメモリセルＭＣの構成を、「縦列セル」と呼ぶことにして、以下、このメモリセルＭＣの多値状態の定義と状態遷移などについて説明する。

まず、メモリセルＭＣの状態の定義は、縦列セルを構成するセルユニットＣＵ１，ＣＵ２の両方がリセット状態である場合を‘２’状態、セルユニットＣＵ１，ＣＵ２の一方のみがリセット状態である場合を‘１’状態、リセット状態のセルユニットＣＵ１，ＣＵ２を全く含まない場合を‘０’状態とする。これで縦列セルに３つの状態を設定することが出来るので、このメモリセルＭＣは３値のセルとなる。

メモリセルＭＣの状態は、何らかの方法で設定可能で、その状態であることの判別が可能なときに利用できる。図７は、縦列セルの状態間の遷移のイメージを示している。図７では、セルユニットＣＵ１，ＣＵ２の役割が上下で入れ替わった全ての状態を網羅しているわけではないが、代表的な主なものについて、状態間の関係を示した。

まず、リセット（reset）、弱リセット（ w-reset）、セット（ set）、バタフライ（ butterfly）、アクシデント・ブロー（ accidental blow）で示す各列は、セルユニットＣＵ１，ＣＵ２の状態による分類である。すなわち、リセットの列にはセルユニットＣＵ１，ＣＵ２の少なくともひとつがリセット状態にあるものが配置され、弱リセットの列には少なくとも一つが弱リセット状態にあるものが配置され、セットの列にはセット状態しかないものが配置され、バタフライの列にはバタフライ状態しかないものが配置され、アクシデント・ブローの列には一方が過電流で溶断し破壊したものが配置されている。なお、ここで「バタフライ状態」とは、セット電圧Ｖsetの過印加等があったことにより、逆方向の電圧−電流特性が、順方向の電圧−電流特性とほぼ同じ状態になることをいう。バタフライ状態のセルユニットは、リセット状態に遷移させることができない。

リセットの列には、二つのセルユニットＣＵ１，ＣＵ２が共にリセット状態である‘２’状態のメモリセルと、一つのセルユニットＣＵ１又はＣＵ２がリセット状態である‘１’状態のメモリセルが含まれる。‘１’状態のメモリセルの中には、一方がバタフライ状態であるものも含まれるが、バタフライ状態のセルユニットは、リセット状態に遷移させることが出来ないので、この形態の‘１’状態になると、もはや‘２’状態には遷移することが出来ない。これはひとつの不良形態で、ＥＣＣ（Error Correction Code）で対応する対象のひとつとなる。

弱リセットの列には、セルユニットＣＵ１，ＣＵ２がともに弱リセット状態である‘０’状態のメモリセルと、一方のセルユニットＣＵ１又はＣＵ２のみが弱リセット状態で、他方のセルユニットＣＵ２又はＣＵ１はセット状態かバタフライ状態である‘０’状態のメモリセルが含まれる。二つのセルユニットＣＵ１，ＣＵ２が共に弱リセットである‘０’状態を、直接‘１’状態（セルユニットＣＵ１，ＣＵ２の一方がリセット状態である状態）に遷移させるのは困難であると考えられる。この場合には、他の非選択セルにディスターブを与えるような電位を用いなければならないからである。この点については後述する。したがって、二つのセルユニットＣＵ１，ＣＵ２が共に弱リセットである‘０’状態を、‘１’状態に遷移させる必要がある場合は、セットの列に分類されている他の‘０’状態を経由して遷移させることになる。

セットの列には、二つのセルユニットＣＵ１，ＣＵ２の少なくとも一方が‘１’状態に遷移できるセット状態のものが含まれる。

バタフライの列にはふたつのセルユニットがバタフライ状態で不良セルと見なせるものが含まれる。不良セルは‘０’状態として読み出されるが、セルを他の状態に設定しようとすると電流を流し続けてやがてはセルユニットが溶断破壊してオープンとなり、セルの状態を変えることが出来ない高抵抗状態として‘２’と見なされる状態に固定される。

セルユニットＣＵ１，ＣＵ２は、セット状態から弱リセット状態を経てリセット状態に緩和して安定状態になる傾向を持つ。そこでメモリセルをふたつのセルユニットＣＵ１，ＣＵ２からなる上記の構成としてその状態を設定すると、メモリセルＭＣとして、同じ‘０’状態や‘１’状態内での遷移が多くなり、メモリセルＭＣとしての状態緩和の時間が延びることになる。これによってメモリセルＭＣのリテンション特性を大幅に改善でき、データの不揮発性についての信頼性を向上させることができることになる。

この実施形態では、クロスポイントセルアレイに対するアクセス方式として、フローティングアクセス方式（以下「ＦＬＡ」と呼ぶ）を使用する。上記のように、クロスポイントセルに縦列セルを用いると電位設定に新たな制約が加わるので、状態遷移図を検討する。

図８は、本実施形態に係る縦列セルの状態遷移図である。状態設定で縦列セルに高い電圧を印加する場合として、ワード線ＷＬ側にＶreset以上の電圧を印加する場合と、ビット線ＢＬ側にＶset以上の電圧を印加する場合がある。ワード線ＷＬ側にＶreset以上の高い電位を印加する場合、ＦＬＡでは非選択のビット線ＢＬがメモリセルＭＣを介して選択ワード線ＷＬにより昇圧されて、非選択のワード線ＷＬより高い電位となることになるので、非選択のメモリセルＭＣに順バイアスが生じて電位設定に矛盾が生じる。二つのセルユニットＣＵ１，ＣＵ２を共にリセット状態にしなければならない‘２’状態設定では、この状況が生じるので、‘２’状態設定を個別のメモリセルＭＣに対して行うことは難しい。一方、ビット線ＢＬ側にＶset以上の電圧を印加した場合には、非選択のワード線ＷＬが非選択のビット線ＢＬよりも高電圧になっても、非選択のメモリセルＭＣに印加される電圧は逆バイアス状態になるので、電位設定に矛盾が生じることは無い。

以上の点を考慮し、‘２’状態が設定されたメモリセルＭＣから、セルの状態設定を始めることになる。そこで、メモリセルアレイ１の所定範囲に‘２’状態を一括して設定する過程を消去（erase）と呼ぶことにして、‘２’状態を消去状態とも言うことにする。ただし、メモリセルＭＣのセルユニットＣＵ１，ＣＵ２の少なくとも一方がバタフライ状態であると、このメモリセルＭＣはリセット状態に出来ないので、消去状態に設定することができない。このときは後に説明するようにＬＭＣ−ＥＣＣ（Lee Metric Code-Error Correction Code）を使ってシステム的に対応することになる。

セルユニットＣＵ１，ＣＵ２のそれぞれは、リセット状態（Ｒ）、弱リセット状態（ＷＲ）、セット状態（Ｓ）、バタフライ状態（Ｂ）の４つの状態を取り得るので、メモリセルＭＣ全体としては、１６（＝４×４）個の状態を取り得る。また溶断破壊されたセルユニットＣＵ１又はＣＵ２を（Ｏ）で表すと、破壊は一方のセルユニットＣＵ１又はＣＵ２で生じるので、これは２つの状態が存在する。そこで、これらの状態をメモリセルＭＣの‘２’，‘１’，‘０’の各状態としてまとめ、各状態間の遷移の関係をまとめると図８のようになる。図８の各長円で示されたのが縦列セルで、上下に記述されたＲ，ＷＲ，Ｓ，Ｂ，Ｏの各文字がセルユニットＣＵ１，ＣＵ２の状態を示している。以下、セルユニットＣＵ１の状態／セルユニットＣＵ２の状態をＲ／Ｒ，Ｓ／Ｓのように表す。

縦列セルの状態としては、実線の四角で囲った状態は全て消去状態‘２’（Ｒ／Ｒ）に遷移させられるが、点線の四角で囲まれたバタフライ状態（Ｂ）を含むメモリセルＭＣは、消去状態に遷移することができない。また、消去状態から容易に遷移できる状態を図中実線の長丸で示した。ターゲットのメモリセルＭＣ（以下、「ターゲットセルＴＣ」と呼ぶ。）のみをＲ／Ｒ状態からＳ／Ｓ状態に容易に遷移させる過程があり、Ｓ／Ｓ状態とＷＲ／ＲやＲ／ＷＲ状態には容易に状態を移すことが出来る過程が存在する。「容易に状態を遷移」とは、ターゲットセルＴＣ以外の非選択セルの状態にディスターブを与えることなく設定が出来るということである。なお、ＷＲ／ＷＲ状態の‘０’は‘１’に容易に遷移させることが出来ないので、一旦Ｓ／Ｓ状態にしてから遷移させる。このＷＲ／ＷＲ状態からＳ／Ｓ状態に遷移させる過程は、弱リセット状態をセット状態として読み出す過程でもある。

セルユニットＣＵ１，ＣＵ２の一方がバタフライ状態であるメモリセルＭＣは、Ｓ／Ｓ状態のセルユニットＣＵ１，ＣＵ２の一方が過電流などでバタフライ状態に遷移したものである。この場合、バタフライ化してないセルユニットＣＵ１又はＣＵ２についてはセット状態及びリセット状態に遷移可能である。

Ｂ／Ｂ状態は、Ｓ／Ｓ状態やＢ／Ｓ、Ｓ／Ｂ状態から、さらにバタフライ化が進んだ状態であり、‘０’固定のメモリセルＭＣとなる。このメモリセルＭＣに電流制限が無い逆バイアスがかかると、高抵抗状態に遷移出来ずに溶断破壊が起きる場合もある。この場合には、高抵抗のままのオープン状態となり、‘２’固定の不良セルとなる。‘０’固定の不良はＦＬＡの使用上、他の非選択セルに影響を与えるので、‘０’固定の不良になったメモリセルＭＣに対しては、セルユニットＣＵ１又はＣＵ２を溶断破壊させて‘２’固定の不良に積極的に設定することが望ましい。

以上の過程は後ほど詳述するが、これらの状態遷移から、縦列セルの書込みと読出し進行過程は次のようになる。
（１）書込み；
（１−１）所定領域の一括消去（‘２’設定過程）、
（１−２）‘１’設定セルと ‘０’設定セルに‘０’設定過程
（１−３）‘１’設定セルに‘１’設定過程
（２）読出し；
（２−１）‘０’状態読出し
（２−２）‘１’状態を‘０’状態への書込みによる破壊読み出しで‘１’状態と‘２’状態の分離
（２−３）‘１’状態の再書込み

次に、縦列セルでリテンション特性が大幅に改善されることの説明を行う。
セルユニットＣＵ１，ＣＵ２では、電極間で導電体が繋がり低抵抗になったセット状態は準安定な状態であり、電気的、熱的などの擾乱により導電体は拡散して弱リセット状態を経てやがてリセット状態になる。リセット状態はアモルファスシリコン層１２，２２内に金属イオンが僅かに拡散した状態として安定した状態を形成し、少々の擾乱では低抵抗状態には遷移することは無い。

そこで、ターゲットセルＴＣをある状態に遷移させる過程と、メモリセルＭＣの自発的及び自然的な緩和過程を示すと、図９に示すようになる。すなわち、実線で囲んだメモリセルＭＣの‘２’状態は消去状態であると共に安定状態であり、ある程度の擾乱に対してはほとんど不揮発的にこの状態を維持できる。一方、自然的な緩和により状態が変化する可能性がある準安定状態のうち、比較的変化しやすいのが図中破線の枠で囲ったメモリセルＭＣである。この状態のメモリセルＭＣは、セルユニットＣＵ１，ＣＵ２の少なくとも一方がセット状態である。セット状態は弱リセット状態に変化しやすい。また、準安定状態のうち、擾乱が無ければその状態を維持できる比較的安定した準安定状態は、図中一点鎖線の枠で囲って示す。Ｓ／Ｓのうち強くフィラメントが形成された状態、ＷＲ／ＷＲ、Ｒ／ＷＲ及びＷＲ／Ｒの各状態がこの準安定状態に相当する。これらの状態はセルユニットＣＵ１，ＣＵ２が強いセット状態か、弱リセット状態のみ、またはリセット状態と弱リセット状態の組み合わせである場合である。この準安定状態は擾乱が無ければその状態に留まることができる。

これらの準安定状態のうち強いセット状態は、擾乱があるとセット状態に遷移し、更にセット状態は弱リセット状態に遷移する。遷移後の弱リセット状態は、セット状態と容易に往き来できる高抵抗状態である。さらに弱リセット状態は、やがてリセット状態に遷移してセット状態には戻ることができない状態として安定化する。緩和過程としてはセット状態が弱リセット状態に緩和するのはごく容易であり、弱リセット状態がリセット状態に緩和するのは、かなり擾乱が大きいときと考えられる。

以上の点について、ターゲットセルＴＣのみに電位設定により状態遷移を生じさせる過程を実線の矢印で示し、経時的な自然の緩和の過程のうち緩和が生じ易い状態遷移を破線の矢印で示し、緩和が生じ難い状態遷移を一点鎖線矢印で示した。Ｒ／Ｒ状態は、電位設定によりＳ／Ｓ状態に遷移させることができる。Ｓ／Ｓ状態とＳ／ＲまたはＲ／Ｓ状態との間は、電位設定により容易に遷移させることができる。Ｓ／Ｓ状態から緩和過程によって生じたＷＲ／Ｓ及びＳ／ＷＲからは、電位設定により、Ｓ／Ｓ状態、Ｓ／Ｒ状態またはＲ／Ｓ状態に容易に遷移させることができる。ＷＲ／ＳまたはＳ／ＷＲ状態からさらに緩和が進んだ準安定状態のＷＲ／ＷＲ状態からは電位設定によりＳ／Ｓ状態に容易に遷移させることができる。Ｓ／ＲまたはＲ／Ｓ状態から緩和が進んだＷＲ／ＲまたはＲ／ＷＲ状態からは電位設定によりＳ／ＲまたはＲ／Ｓ状態に容易に遷移させることができる。

準安定状態のＳ／Ｓ状態からは、Ｓ／ＷＲ又はＷＲ／Ｓ状態を経てＷＲ／ＷＲ状態に緩和するので、セルユニット単体に比べてこの準安定状態から安定状態に緩和するのに時間がかかる。さらにＷＲ／ＷＲ状態から一方のセルユニットＣＵがＲ状態になる緩和は比較的生じ難いので、セルが‘０’状態に留まる時間は長い。準安定状態であるＷＲ／ＲやＲ／ＷＲ状態は、既に一方のセルユニットＣＵがリセット状態、すなわち高抵抗状態であるため、ＷＲ状態のセルユニットに大きな電気的擾乱を伝える確率が減る。このため、ＷＲ／Ｒ状態やＲ／ＷＲ状態からＲ／Ｒ状態への緩和は生じ難くなる。

縦列セルのリテンション特性は、以上のように、単体のセルユニットＣＵの特性に比べ格段に向上するが、さらに‘０’状態や‘１’状態でのリテンション不良に対して、より訂正がし易いＥＣＣを設けると、リテンションに対して良好なメモリシステムを構築できる。

次に、縦列セルの状態を設定する個別の過程を具体的に説明する。
ＦＬＡでは、ビット線ＢＬとワード線ＷＬに予め電位の設定を行うが、この設定の際に既に状態が設定された縦列セルに対して擾乱を与えてはいけない。そこで初期の設定に際して擾乱を与えない電位設定を検討する。

縦列セルは、保持状態ではビット線ＢＬもワード線ＷＬも接地電位Ｖssに近い状態に設定されている。この状態でビット線ＢＬ及びワード線ＷＬを設定電位に立ち上げると、ビット線ＢＬの電位及びワード線ＷＬの電位は、セルユニットＣＵ１，ＣＵ２の中間ノードに対して瞬間的に高い電位になる。これにより、セルユニットＣＵ１，ＣＵ２の状態が遷移してしまう可能性がある。そこで、このようなセルユニットＣＵ１，ＣＵ２の状態遷移が発生しないような条件を検討する。

図１０は、縦列セルの中間ノードを共通にしてビット線ＢＬ側とワード線ＷＬ側のセルユニットＣＵ１，ＣＵ２の過渡的な電気的特性を示したものである。ビット線ＢＬにビット線電圧Ｕｂ、ワード線ＷＬにワード線電圧Ｖｗをそれぞれ同時に印加すると、瞬間的に図示の電圧Ｕｂ，Ｖｗが各セルユニットＣＵ１，ＣＵ２に印加されることになるが、中間ノードはすぐに充電されるので、ビット線電圧Ｕｂ及びワード線電圧Ｖｗと中間ノードとの電位差は急速にゼロに近づき、セルユニットＣＵ１，ＣＵ２にかかる電圧は解消される。この過渡的な過程でセルユニットＣＵ１，ＣＵ２に状態遷移が生じない条件を見出す必要がある。

まず、ビット線ＢＬ側のセルユニットＣＵ１に対しては、状態をセット状態に遷移させるような電圧がかかるので、リセット状態のセルユニットＣＵ１がセット状態に遷移しないようにする。そのためには、セルユニットＣＵ１に加わる電圧がセット電圧Ｖsetを超えないように設定すればよい。リセット状態のセルユニットＣＵ１では寄生ダイオードが現れているので、セルユニットＣＵ１にかかる電圧は、実効的に最大Ｖset−δであり、リセット状態をセット状態にさせることは無い。セルユニットＣＵ１が弱リセット状態の場合にはセット状態に遷移する可能性がある。しかし、これはもともとセット状態が緩和したもので、本来の設定状態に戻るだけである。したがって、この場合も問題はない。セット状態になると寄生ダイオードは消失するので、δ分電圧が急に増加するが、抵抗も急に下がり中間ノードとの電圧も急激に解消される。

次にワード線ＷＬ側のセルユニットＣＵ２に対して、セット状態をリセット状態に遷移させる電圧がかかる。セット状態をリセット状態に遷移させないようにするためには、セルユニットＣＵ２にかかる電圧を最大Ｖresetまでに抑えればよい。セット状態のセルユニットＣＵ２は一旦弱リセット状態を経てリセット状態に遷移する。弱リセット状態のワード線ＷＬ側のセルユニットＣＵ２には、逆バイアスの固定ダイオードと順方向の寄生ダイオードがある。そこで実効的にセルユニットＣＵ２にかかる最大電圧はＶreset−Δ以下となり、弱リセット状態がリセット状態に遷移することは無い。セット状態が弱リセット状態に遷移する可能性はあるが、弱リセット状態は低抵抗状態として読み出せるので問題ない。また、セット状態にあれば中間ノードの充電が急激に進行するので中間ノードとワード線電圧Ｖｗとの電位差も急激に解消される。若干弱リセット状態からリセット状態への緩和を加速させる可能性があるので、Ｒ／ＷＲ状態の縦列セルとしてのリテンション特性を悪化させることが予想される。このために、縦列セルとしてのリテンションが、‘１’状態で悪くなる可能性もある。

以上から、ビット線ＢＬとワード線ＷＬ同時の突然の電圧増加は、ビット線ＢＬ側はセット電圧Ｖsetまで、ワード線ＷＬ側はリセット電圧Ｖresetまでならディスターブの問題は発生しない。このような初期条件を満たす電圧を、以後の記述では初期電圧Ｖminとし、 Ｖmin≦min（Ｖreset，Ｖset）とする。

次に、縦列セルに対する各状態設定の際の各セルユニットＣＵ１，ＣＵ２の電気的状態について説明する。

［消去過程］
まず、消去動作時に‘０’状態が‘１’状態に遷移する過程を図１１に示す。Ｓ／Ｓ状態の縦列セルは寄生ダイオードが生成されていないので、ワード線ＷＬに固定ダイオードのブレークダウン電圧Δを越すような電圧を印加すると、左の特性図のようにセルユニットＣＵ１，ＣＵ２のセット状態の電流が等しくなるようになるがセルユニットＣＵ１，ＣＵ２はどちらかが先に弱リセット状態に遷移するので、ＷＲ／Ｓ状態かＳ／ＷＲ状態になる。弱リセット状態になったセルユニットＣＵ１又はＣＵ２には、順方向の寄生ダイオードが発生する。これにより、縦列セルに流れる電流は弱リセット状態で決まる電流となり、図の右側に示されるように、二点鎖線で示す中間ノードＭＮの位置は、左右のどちらかの端に寄り、寄生ダイオードが発生したセルユニットの方に大きな電圧がかかる。この電圧がリセット電圧Ｖresetを超えていれば、このセルユニットＣＵ１又はＣＵ２は、リセット状態に遷移して、ながれる電流がさらに減り、印加される電圧が更に増加する。これにより、縦列セルは、Ｒ／Ｓ状態かＳ／Ｒ状態の‘１’状態に遷移する。セルユニットの一方が弱リセット状態である‘０’状態の場合からもこの図の右側の状態の遷移を生じる。すなわち、Ｓ／Ｓ、ＷＲ／Ｓ、Ｓ／ＷＲの‘０’状態は、上図の過程で‘１’状態に遷移する。

次に、消去動作時に‘１’状態が‘２’状態に遷移する過程を図１２に示す。Ｒ／ＳかＳ／Ｒの‘１’状態は、セット状態のセルユニットＣＵ１又はＣＵ２にかかる電圧が弱リセット状態に遷移できる電圧になると、二つのセルユニットに寄生ダイオードが発生し、リセット状態の共通の電流で決まる状態に落ち着く。すなわち、図中二点鎖線で示す中間ノードＭＮの電位は、真ん中に移動してそれぞれのセルユニットＣＵ１，ＣＵ２に、ほぼ均等に電圧がかかるようになる。この電圧がリセット電圧Ｖresetを越すようになれば、二つのセルユニットＣＵ１，ＣＵ２はともにリセット状態に遷移して、縦列セルは‘２’状態に遷移する。このためにはワード線ＷＬに印加する電圧Ｖwは、２Ｖreset+Δとなる。なお、セルユニットＣＵ１，ＣＵ２のいずれかが、強いセット状態のバタフライ状態である場合には、弱リセット状態への遷移が生じないので‘１’状態から‘２’状態に遷移することができず、消去することはできない。

図１３に示すように、準安定状態であるＷＲ／ＷＲの‘０’状態では、ワード線電圧ＶwにΔを超える電圧をかけると、高抵抗の電流が共通となり、セルユニットＣＵ１，ＣＵ２で電圧が分割され、安定して状態遷移を生じない。ここから状態遷移を生じさせるにはワード線電圧Ｖwを上げてセルユニットＣＵ１，ＣＵ２に、おのおのが遷移を起こすことができる大きな電圧を印加する必要がある。なお、このＷＲ／ＷＲ状態を‘１’状態に遷移させるには、後に説明する読出し過程と同じ過程で二つのセルユニットＣＵ１，ＣＵ２をセット状態のＳ／Ｓに遷移させたあとで、先に示した消去時の‘０’状態が‘１’状態に遷移する過程を行う。

図１４に示すように、ＷＲ／ＷＲの‘０’状態の縦列セルに、さらに電圧をかけて行くと、セルユニットＣＵ１，ＣＵ２にかかる電圧はともに上昇し、その電圧がリセット電圧Ｖresetを超えるとリセット状態に遷移する。この結果、Ｒ／Ｒの‘２’状態への遷移が生じることになる。このような遷移を生じさせるためには、ワード線ＷＬに印加する電圧Ｖwは、２Ｖreset+Δとなる。以上によって、ワード線ＷＬに印加する電圧Ｖwとして、２Ｖreset+Δの電位を設定すれば縦列セルを消去状態に設定できることが分かった。

［‘０’設定過程］
以上、消去過程について説明したが、次に、消去されたターゲットセルＴＣに対して‘０’状態を設定する過程を検討する。

‘２’状態から‘０’状態を設定する過程には、中間状態として‘１’状態が生じるので、この‘１’状態発生までを前半の過程として図１５に示した。‘２’状態の縦列セルには寄生ダイオードがある。選択ビット線ＢＬにビット線電圧Ｕbとして２δ+Ｖfを越す電圧が与えられた場合の特性を、左側の図に示した。リセット状態は、セルユニットＣＵ１，ＣＵ２の電流が釣り合った状態である。すなわち、セルユニットＣＵ１，ＣＵ２かかる電圧はほぼ均等であり、この電圧がセット電圧Ｖsetを越すと、どちらか一方のセルユニットＣＵ１又はＣＵ２がセット状態に遷移してその寄生ダイオードが消失する。この状態を示したのが右側の図で、上の図はワード線ＷＬ側のセルユニットＣＵ２がセット状態になった場合であり、セルユニットＣＵ２側の固定ダイオードの順方向特性とセット状態の特性の交点の電流と、セルユニットＣＵ１側のリセット状態の特性と寄生ダイオードのブレークダウン電流の交点の電流とが釣り合った状態である。ビット線ＢＬ側のセルユニットＣＵ１には大きな電圧がかかり、セルユニットＣＵ１がセット状態に変化するに従い、セルユニットＣＵ１の抵抗は下がるように変化する。このため、縦列セルに流れる電流が増加して二点鎖線で示す中間ノードＭＮは上昇し始める。下の図はビット線ＢＬ側のセルユニットＣＵ１がセット状態になった場合である。この場合、ビット線ＢＬの電位におけるセルユニットＣＵ１のセット状態の電流と、セルユニットＣＵ２におけるリセット状態の電流と固定ダイオードの順方向特性と寄生ダイオードのブレークダウンで決まる電流とが釣り合った状態である。この状態では、ワード線ＷＬ側のセルユニットＣＵ２に大きな電圧がかかりセット状態に変化するに従い、セルユニットＣＵ２の抵抗は下がるように変化するので、縦列セルに流れる電流は増加して二点鎖線で示す中間ノードＭＮは下降し始める。

図１６は、‘０’状態を設定する過程の‘１’状態発生以降の後半の過程を示す図である。Ｒ／ＳまたはＳ／Ｒの‘１’状態のＲはセット状態に遷移が進むと抵抗が下がり、電流が増加するので二点鎖線で示す中間ノードＭＮの電位はビット線ＢＬとワード線ＷＬの電位の中間の電位に向かって変化する。このため最終的に右側の図のようにＳ／Ｓになり、セット状態の電流で釣り合って安定する。ワード線ＷＬ側にある固定ダイオードの順方向特性分だけ中間ノードＭＮの電位は選択ビット線電位Ｕb側に近い。‘０’状態になると、縦列セルに過大な電流が流れるので、電流制限を働かせるようにシステムを設計して、選択ビット線ＢＬの放電によって選択ビット線電圧Ｕbの電位、すなわち中間ノードＭＮの電位も下がるようにする。

［‘１’設定過程］
次に‘１’状態設定について説明する。‘１’状態を設定するには、‘０’状態の設定過程に引き続き‘１’設定過程を行う。‘１’設定過程はＳ／Ｓ、ＷＲ／Ｓ、Ｓ／ＷＲの‘０’状態に対して有効であるが、Ｓ／Ｓの‘０’状態への設定に引き続き行われ、その際に必ずＷＲ／Ｓ、Ｓ／ＷＲを経るのでＳ／Ｓへの過程として説明する。なお、‘０’設定後時間が経過して‘１’を上書きする場合は、ＷＲ／ＷＲの準安定状態になっている可能性が高いので、一旦読出し過程を行うことによってＳ／Ｓに戻してから‘１’を設定する。

図１７は、Ｓ／Ｓ状態からＲ／Ｓ又はＳ／Ｒ状態に遷移させる‘１’設定過程を示す図である。選択ワード線ＷＬの電位Ｖwとしては、リセット電圧ＶresetよりΔだけ高い電圧を設定する。Ｓ／Ｓでの特性を示したのが左側の図である。セルユニットＣＵ１側の中間ノードＭＮにおけるセット電流と、セルユニットＣＵ２側の固定ダイオードのブレークダウン特性とセット電流特性の交点の電流とが釣り合う状態でＳ／Ｓ特性が決まる。この状態ではセルユニットＣＵ１，ＣＵ２にかかる電圧はリセット電圧Ｖreset以下であるが、一方のセルユニットＣＵ１又はＣＵ２が、先に弱リセット状態に遷移して高抵抗になる。

いずれかのセルユニットＣＵ１又はＣＵ２が弱リセット状態になると、電流特性がリセット曲線上に移動する。これを示したのが右側の図で、上の図はビット線ＢＬ側のセルユニットＣＵ１が高抵抗なった場合である。ビット線ＢＬ側のセルユニットＣＵ１には寄生ダイオードが現れ、縦列セルは、その順方向特性とリセット電流特性の交点の電流と、固定ダイオードのブレークダウン特性とワード線ＷＬ側のセルユニットＣＵ２のセット電流特性の交点の電流とが釣り合う特性となり、中間ノードＭＮの電位はワード線ＷＬ側に近づく。下の図はワード線ＷＬ側のセルユニットＣＵ２が高抵抗になった場合である。ワード線ＷＬ側のセルユニットＣＵ２に固定ダイオードに加えて寄生ダイオードが現れ、縦列セルは、これらの特性とリセット電流特性の交点とで決まる電流と、セルユニットＣＵ１側の中間ノードＭＮで決まるセット電流特性の交点の電流が釣り合った特性となり、二点鎖線の中間ノードの電位はビット線ＢＬの電位に近くなる。いずれにおいてもリセット側のセルユニットに大きな電圧がかかり抵抗は高抵抗に遷移していくので、中間ノードＭＮはますます片側に偏りリセットへの遷移を加速する。これによって一方のセルユニットがリセットになり、セルはＲ／ＳかＳ／Ｒの‘１’状態に遷移する。しかしこの‘１’状態は安定した‘１’状態ではない。

図１８は、Ｒ／Ｓ又はＳ／Ｒの‘０’状態からＷＲ／Ｒ又はＲ／ＷＲ状態への遷移過程を示す図である。Ｒ／ＳまたはＳ／Ｒの‘１’状態は不安定であり、ワード線ＷＬの電圧が少し高くなるだけでＲ／ＷＲやＷＲ／Ｒの‘１’状態になる。この過程を説明する。左側の図はＲ／ＳまたはＳ／Ｒの‘１’状態になった直後の縦列セルの特性を示している。ワード線ＷＬの電圧がわずかに上昇するとセット状態のセルユニットＣＵ１又はＣＵ２にかかる逆方向の電圧によってこのセルユニットＣＵ１又はＣＵ２は弱リセットに遷移する。これによって、縦列セルはリセットの電流で安定した特性に落ち着く。寄生ダイオードは二つのセルユニットＣＵ１，ＣＵ２に現れる。右側の図がこの状態を示す。上の図はワード線ＷＬ側のセルユニットＣＵ２が弱リセットの場合で、下の図はビット線ＢＬ側のセルユニットＣＵ１が弱リセットの場合である。いずれも固定ダイオードのブレークダウン特性と寄生ダイオードの順方向特性とリセットの特性の交点で決まる電流で釣り合って、セルユニットＣＵ１，ＣＵ２にかかる電圧がほぼ均等に分配され、縦列セルは準安定状態のＲ／ＷＲまたはＷＲ／Ｒの‘１’状態となる。

［‘０’読み出し過程］
以上、消去過程、‘０’設定過程、及び‘１’設定過程について説明したが、次に、これらの状態を読み出す過程について説明する。
まず、図１９に基づき、‘０’状態と高抵抗の‘１’状態及び‘２’状態を判別するための読出しについて示す。選択ビット線電位Ｕbとしては、読み出し電圧Ｖreadとして２δ+Ｖf に加え、弱リセットを遷移させる程度の電圧を与える。‘０’状態としてＷＲ／ＳとＳ／ＷＲに、この電圧をかけた特性を左側の図に示した。上の図はビット線ＢＬ側のセルユニットＣＵ１がＷＲであり、セルユニットＣＵ１側の寄生ダイオードのブレークダウン特性とリセット特性の交点で決まる電流と、セルユニットＣＵ２側の固定ダイオードの順方向特性とセット特性の交点で決まる電流とが釣り合っている。ＷＲのセルユニットにより大きな電圧がかかりこのセルユニットＣＵ１はセットに遷移する。すると寄生ダイオードが消失するとともに電流が大きくなり二点鎖線で示す中間ノードＭＮの電位も上昇する。

下の図はビット線ＢＬ側のセルユニットＣＵ１がＳであり、ワード線ＷＬ側のセルユニットＣＵ２の寄生ダイオードのブレークダウンと固定ダイオードの順方向特性とリセット特性の交点で決まる電流と、選択ビット線電位Ｕbにおけるセット特性の電流とが釣り合っている。ＷＲのセルユニットＣＵ２により大きな電圧がかかり、このセルユニットＣＵ２はセットに遷移する。すると寄生ダイオードが消失するとともに電流が大きくなり二点鎖線で示す中間ノードＭＮの電位は下降する。

いずれにしても、この読み出し時に、縦列セルは右側の図のＳ／Ｓ状態になってセット電流を流す状態で安定する。電圧はセルユニットＣＵ１，ＣＵ２でほぼ均等になり、中間ノードＭＮは固定ダイオードのＶf程度ビット線ＢＬ側の電位に偏る。このときセット電流が過大とならないように電流制限が働き、ビット線ＢＬをフローティングにし、選択ビット線電圧Ｕbは、放電によって中間ノードＭＮの電位とともに下降する。

また、図２０に示すように、ＷＲ／ＷＲの‘０’状態の縦列セルに、選択ビット線電位Ｕbである読み出し電圧Ｖreadとして２δ+Ｖf を加え、更に弱リセットを遷移させる程度の電圧をかけると、左側の図のようになる。この状態は、二つのセルユニットＣＵ１，ＣＵ２でリセット電流が釣り合った状態を示している。寄生ダイオードはいずれのセルユニットＣＵ１，ＣＵ２にも現れていて、セルユニットＣＵ２側の固定ダイオードの順方向と寄生ダイオードのブレークダウン特性とリセット特性の交点の電流と、セルユニットＣＵ１側の寄生ダイオードのブレークダウン特性とリセット特性の交点で決まる電流が釣り合う。このとき、弱リセット状態の一方が先にセットに遷移する。右側の上の図がワード線ＷＬ側のセルユニットＣＵ２が遷移した場合、下の図がビット線ＢＬ側のセルユニットＣＵ１が遷移した場合で、遷移したセルユニットＣＵ１又はＣＵ２では寄生ダイオードが消失する。右側の状態は前の図の左側の特性と同じであり、そこからの過程は既に説明した過程と同様である。
以上の過程で縦列セルの‘０’状態は電流制限が働くことで読み出すことできる。

［‘１’読み出し過程］
次に、‘１’読出し過程を、いろいろな‘１’状態に対してセルユニットＣＵ１，ＣＵ２の特性から個別に検討する。
まず、図２１に、Ｒ／ＳまたはＳ／Ｒの’‘１’状態に対して選択ビット線電圧ＵbとしてＶset+δ+Ｖf を設定した場合を示す。リセットのセルユニットＣＵ１又はＣＵ２には寄生ダイオードが出来ているので、逆方向特性をとしてブレークダウン特性を示す。固定ダイオードは順方向特性である。左側の上の図はビット線ＢＬ側のセルユニットＣＵ１がリセットで、セルユニットＣＵ１の寄生ダイオードのブレークダウン特性とリセット特性の交点の電流と、ワード線ＷＬ側のセルユニットＣＵ２の固定ダイオードの順方向特性とセット特性の交点の電流とが釣り合った特性を示す。Ｒ状態のセルユニットＣＵ１に大きなセット電圧Ｖsetに近い電圧がかかるのでセット状態への遷移が始まり、抵抗が低下して電流が増えて行き、二点鎖線で示す中間ノードＭＮの電位が上昇する。

下の図はビット線ＢＬ側のセルユニットＣＵ１がセット状態で選択ビット線電圧Ｕbにおけるセット電流と、ワード線ＷＬ側のセルユニットＣＵ２の寄生ダイオードのブレークダウンと固定ダイオードの順方向の特性とリセット特性の交点で決まる電流とが釣り合った特性を示す。Ｒ状態のセルユニットに大きな電圧がかかるのでセット状態への遷移が始まり、抵抗が低下して電流が増えだすと、二点鎖線で示す中間ノードＭＮの電位が下がる。

Ｒ状態のセルユニットＣＵ１又はＣＵ２がセット状態に遷移すると、中間ノードＭＮの電位が選択ビット線電圧Ｕbのほぼ中間になり、セルユニットＣＵ１，ＣＵ２のセット電流で釣り合って安定する。このとき寄生ダイオードは消失し中間ノードのレベルは固定ダイオードのＶfくらいずれて選択ビット線電圧Ｕbに近い方になる。この低抵抗状態のセルは電流が大きく流れるので電流制限回路が働き選択ビット線をフローティングにして放電によって中間ノードともども電位を下げる。これによって‘１’状態であることが判別できる。

なお、選択ビット線電圧Ｕbが‘０’読み出し過程の様に低い場合は、リセット状態のセルユニットのセット状態への遷移が生じないので、状態は変わらず高抵抗のままである。したがって、この読出し過程の選択ビット線電圧Ｕbでは、低抵抗状態の‘０’状態と高抵抗状態の‘１’状態は区別できる。

図２２は、Ｒ／ＷＲまたはＷＲ／Ｒの‘１’状態に対して‘１’読出し過程の選択ビット線電圧ＵbとしてＶset+δ+Ｖf を設定した場合を示す。左側の上の図はＲ／ＷＲであり、寄生ダイオードがいずれのセルユニットＣＵ１，ＣＵ２にも生じている。リセットの電流で釣り合った特性となるが、ビット線ＢＬ側のセルユニットＣＵ１は寄生ダイオードのブレークダウン特性とリセット特性の交点の電流、ワード線ＷＬ側のセルユニットＣＵ２は寄生ダイオードのブレークダウンと固定ダイオードの順方向の特性とリセット特性の交点で決まる電流となる。このときワード線ＷＬ側のセルユニットＣＵ２にはＷＲをセット状態に遷移させるのに十分な電圧がかかり遷移が始まる。ワード線ＷＬ側のセルユニットＣＵ２がセット状態になると右側の上の図のようにＲ／Ｓになり、図２１の左側の上の図の状態になりその過程に入る。

左側の下の図はＷＲ／Ｒ状態である。やはりリセットの電流で釣り合った特性となる。ビット線ＢＬ側のセルユニットＣＵ１は寄生ダイオードのブレークダウン特性とリセット特性の交点の電流、ワード線ＷＬ側のセルユニットＣＵ２は寄生ダイオードのブレークダウンと固定ダイオードの順方向の特性とリセット特性の交点で決まる電流となるのはＲ／ＷＲの場合と同じである。このときビット線ＢＬ側のセルユニットＣＵ１にはＷＲをセット状態に遷移させるのに十分な電圧がかかり遷移が始まる。ビット線ＢＬ側のセルユニットＣＵ１がセット状態になると右側の下の図のようにＳ／Ｒになり、図２１の左側の下の図の状態になりその過程に入る。なお、選択ビット線電圧Ｕbの電位が‘０’読み出し過程の様に低い場合は、リセットのセルユニットのセットへの遷移が生じないので、状態は変わらず高抵抗のままである。したがって、この読出し過程の選択ビット線電圧Ｕbでは、低抵抗状態の‘０’状態と高抵抗状態の‘１’状態は区別できる。

［‘２’読み出し過程］
図２３は、選択ビット線ＢＬに読み出し電圧Ｖreadとして２δ+Ｖf に加え、弱リセットを遷移させる程度の電圧をかけた場合の、‘２’状態についての特性を示す図である。‘２’状態はＲ／Ｒであるので、セルユニットＣＵ１，ＣＵ２のリセット電流が釣り合った特性であり、セット電圧Ｖset以下の電圧ではセルユニットＣＵ１，ＣＵ２は遷移を起こさない。したがってこの状態はこの読出し過程に対して安定していて高抵抗に留まりセル電流が増えることは無い。
したがって、この読出し過程の選択ビット線電圧Ｕbでは、低抵抗状態の‘０’状態と高抵抗状態の‘２’状態は区別できる。

［縦列セルの他の構成例１］
以上見てきたように、セルユニットＣＵ１，ＣＵ２がセット状態で無い限り寄生ダイオードが現れ、そのブレークダウン電圧δが電位設定の際の量として現れた。また、条件としてδ+Ｖf≦Ｖmin のような関係も必要であった。したがってδは小さな値であると良い。そこでδをほとんどゼロにする、寄生ダイオードが現れないセルの構成のひとつを説明する。

図２４の左側に示した構成がそのようなメモリセルＭＣの構造で、メモリセルＭＣのセルユニットＣＵ１には、前述したアモルファスシリコン層１２に代えてアモルファスシリコン層３２が設けられ、メモリセルＭＣのセルユニットＣＵ２には、前述したアモルファスシリコン層２２に代えてアモルファスシリコン層４２が設けられている。これらのアモルファスシリコン層３２，４２は、アモルファスシリコン層１２，２２を少しｐタイプ化して、電極となるｐタイプのドープトポリシリコン層１３，２３とのキャリアのタイプとノードをできるだけ近づけたものである。こうすることによって縦列セルの状態によらず寄生ダイオードは現れないので、図の右側に示した固定ダイオードの特性のみが見える特性となる。これにより、寄生ダイオードのバイアス分の電圧を下げることができる。

［縦列セルの他の構成例２］
さらに、図２５に示すように、固定ダイオードをなくして、さらにセル構造をより単純にして、前述したものとは逆方向の特性の寄生ダイオードで非対称特性を十分に引き出す構成について述べておく。このメモリセルＭＣは、図２３に示したメモリセルＭＣのセルユニットＣＵ１のｐタイプのドープトポリシリコン層１３に代えて、ｎタイプのドープトポリシリコン層３３を使用し、セルユニットＣＵ２のｐタイプのドープトポリシリコン層２３に代えて、ｎタイプのドープトポリシリコン層４３を使用している。このような構成によれば、ドープトポリシリコン層３３，４３の上部のｐタイプに近くなるようにドープされたアモルファスシリコン層３２，４２との間で寄生ダイオードが生じ、その極性が先の例における固定ダイオードと同じになる。この寄生ダイオードはフィラメントが完全につながっている場合は消失していて弱リセットも含めて、フィラメントが離れているリセット状態で現れる点と、縦列セルを構成する二つのセルユニットに同等に入る点が今までの固定ダイオードの導入と異なる。

このメモリセルＭＣによれば、順方向の特性は、セット状態のセルユニットＣＵ１又はＣＵ２にはダイオードのＶfがないので、その分電圧が低くて良く、弱リセットおよびリセット状態のセルユニットＣＵ１又はＣＵ２には固定ダイオードと同様にＶfを考慮する必要があるが、大きな違いはない。

このメモリセルＭＣによれば、逆方向の特性は、セット状態のセルユニットＣＵ１又はＣＵ２にはダイオードが見えないので電圧が直接かかり、この電圧により弱リセット状態に遷移すると寄生ダイオードのためにフローティングに近い状態になって電圧はかからなくなる。このため弱リセットがさらに進行して完全なリセット状態に緩和してしまう確率はほとんどゼロとなる。このためセルとしてディスターブに強く、セット状態や弱リセット状態のリテンション特性が非常に向上する。セルをリセット状態に遷移させるには、図の下の側の特性グラフに示すように、寄生ダイオードのブレークダウン分のΔだけ大きな電圧をかけてやるのは固定ダイオード導入の場合と同様である。

なお、色々な設定過程で示した電圧δは寄生ダイオードのＶfとしたり、ΔやＶfの大きさはひとつの固定ダイオードが二つの寄生ダイオードになったことを考慮して適宜値を２倍近くにするなど、場合によって変える必要はあるが、過程の考え方は全く変わらない。

［動作］
次に、フローティングアクセス方式（ＦＬＡ）を縦列セルに応用する場合について、その具体的な設定と手順について詳述する。

図２６に示すように、例えば３×３のメモリセルＭＣからなるメモリマットＭＭを有し、上下のメモリマットＭＭでビット線ＢＬとワード線ＷＬとを共有しているメモリセルアレイ１において、アクセスに入る前の状態、すなわちメモリセルＭＣの状態を保持しているときをホールドと呼び、すべてのビット線ＢＬ及びワード線ＷＬは接地レベルであるＶssに設定する。この状態ではセルはその抵抗状態を維持してデータがメモリセルアレイ１に固定された状態となる。どのメモリセルにも電位バイアスはかからない。

次に、ＦＬＡ方式を使うため、フローティングにするビット線ＢＬ及びワード線ＷＬの電位を予め設定する過程を、イニシャルスタンドバイとアクティブスタンドバイの二つに分けて設定する。図２７は、このようなスタンドバイ状態の電圧印加状態を示す図である。アクティブスタンドバイにおいては、選択線の電位変化が大きいために、隣接選択線のカップリングが大きいとフローティングの選択線が許容された電位範囲から外れてしまうような過程で、いずれの選択線もフローティングにしないで電位の変化と設定の維持を短い時間同時に行うスタンドバイ過程である。スタンドバイの後にアクティブ過程があるが、これは後述するように非選択となったビット線ＢＬ及びワード線ＷＬなどをフローティング状態にする。

アクセスモードは、消去、‘０’状態設定、‘１’状態設定、‘０’読み出し、‘１’読み出しの５つである。以下、それぞれのアクセスモードについて順に説明する。なお、図２７に示すように、選択線のうち、非選択ビット線ＢＬに設定される電位をＵ、選択ビット線ＢＬの電位をＵb、非選択ワード線ＷＬに設定される電位をＶ、選択ワード線ＷＬの電位をＶwで表す。

［消去］
消去は、セルユニットＣＵ１，ＣＵ２をリセット状態にして‘２’の状態のセルにする過程で、個別のセルをこの状態にし、かつ他のセルにディスターブを与えずに設定をすることが困難であるので、所定の消去領域を構成する複数本のビット線ＢＬに接続されたメモリセルＭＣに対して同時に消去を行う。全てのワード線ＷＬの設定は同じである。

図２８にビット線ＢＬとワード線ＷＬの電位設定のアクティブスタンドバイ時のパターンを示し、図２９にタイムチャートを示す。設定のための電位は大きな値を使うので、２段階で行われる。時刻ｔ0〜ｔ1まではホールド（hold）である。第１段階では、時刻ｔ1で、まず全てのビット線ＢＬと全てのワード線ＷＬに初期電圧Ｖminを設定する。時刻ｔ1〜ｔ2がイニシャルスタンドバイ（initial stand-by）である。イニシャルスタンドバイは、前述したように、セルユニットＣＵ１，ＣＵ２に状態変化を生じさせずに両者の間のノードを上昇させる過程である。次に、時刻ｔ2で、消去を行わないビット線ＢＬは、一点鎖線で示すようにメモリマットＭＭに関係なく初期電圧Ｖminのままとし、消去を行うビット線ＢＬには、実線のように接地電圧Ｖssを印加する。また、時刻ｔ2で、全てのワード線ＷＬはＶreset＋Δに設定する。時刻ｔ2から時間τ1の間はアクティブスタンドバイである。アクティブスタンドバイで、この設定を維持したあとでアクティブ状態となる。このアクティブ状態では、全てのビット線ＢＬとワード線ＷＬを点線で示すようにフローティング状態にする。フローティング状態を時刻ｔ3まで維持する。ここまでが第１段階である。

第２段階では、時刻ｔ3でイニシャルスタンドバイが開始され、消去を行うビット線ＢＬには、再び接地電圧Ｖssを、消去を行わないビット線ＢＬにはＶreset＋Δを与え、全てのワード線ＷＬは２Ｖreset＋Δの設定とする。アクティブスタンドバイでは、イニシャルスタンドバイの設定を維持する。ｔ3から時間τ2の間この設定を維持したあとで、アクティブ に移行し、再び全てのワード線ＷＬとビット線ＢＬをフローティングにする。

しばらくフローティングを維持したあとは自然放電で電位がＶss近傍に落ち着くのを待つか、電圧の変化量が初期電圧Ｖminを超えないようにして少しずつ電位を強制的に下げて接地電位Ｖss近傍に持っていっても良い。時刻ｔ3までの設定は縦列セルの中間ノードが電位設定に追随してセルユニットに状態遷移を生じるような擾乱が発生しないようにしつつ、消去するメモリセルＭＣについて準備的なセルユニットの遷移をするためである。時刻ｔ3以降が本来の消去が行われて‘２’状態が設定される過程である。

図３０に示すように、消去領域ＥＡは、所定のビット線ＢＬのまとまりごとに設定され、この設定された消去領域ＥＡのみが‘２’状態に設定される。ビット線ＢＬは、メモリセルＭＣを三次元化したマトリクスにおいて各層を形成するメモリマットＭＭごとに異なる選択回路群を持つ。これはメモリマットＭＭごとに個別の選択セルからデータを読み出すためであるが、これを利用して、メモリマットＭＭごとと、メモリマットＭＭ内でのビット線ＢＬのグループごとの消去を行うことができる。

あるメモリマットＭＭの一定の消去領域ＥＡを消去する場合の電位設定の概要を図３０に示す。選択されたメモリマットＭＭも含めて、マトリクス内の全てのワード線ＷＬは初期電圧Ｖminから電圧Ｖreset+Δを経て電圧２Ｖreset+Δへと各過程で設定される。消去領域ＥＡは、図３０のようにメモリマットＭＭ内でまとまっていても、分散していても良いし、異なるメモリマットＭＭにまたがって設定されても良いが、消去領域ＥＡに含まれるビット線ＢＬの電位はＶminからＶssへと設定され、消去領域ＥＡに含まれるビット線ＢＬ上の全てのメモリセルＭＣが消去される。消去領域ＥＡ以外のビット線ＢＬは初期電圧Ｖminから電圧Ｖreset+Δへと設定される。電圧設定とフローティングの関係は図２９に示した通りである。

このような消去動作は、例えば、連続アクセスの単位、すなわちワード線ＷＬをスキャンして複数のビット線ＢＬに対して同時に行う連続アクセスに対応した上記複数ビット線ＢＬの単位で行うことが可能である。また、ある領域ごとに一定のスキャンサイクルおきに消去を行って、新たなデータの設定を行うことも可能である。このように、消去の範囲、タイミングなど、いろいろなデータ転送のモードを仕様として設けることができる。

［データ設定］
次に、データ設定過程について説明する。メモリセルＭＣへのデータ設定は、消去されたメモリセルＭＣのうち‘０’と‘１’を設定するメモリセルＭＣに‘０’を設定し、更に‘１’を設定する‘０’状態のメモリセルＭＣに‘１’を上書きすることによって行われる。選択されたワード線ＷＬごとに、同時に書込みが行われる複数のビット線ＢＬに接続されたメモリセルＭＣのうち、データ‘０’とデータ‘１’を設定するメモリセルＭＣに対して‘０’設定を行い、さらにデータ‘１’を設定するメモリセルＭＣに対して‘１’を上書きする。

［‘０’設定］
図３１は、消去過程により、‘２’に設定された状態のクロスポインとのターゲットセルＴＣに‘０’を設定するための電位の設定パターンを示す図、図３２は同じく電位の設定手順を示す図である。時刻ｔ0から電位の設定が始まるとして、まずアクセスするメモリマットＭＭの全てのビット線ＢＬとワード線ＷＬを接地電圧Ｖssに設定する（hold）。時刻ｔ1において、メモリマットＭＭ内の全てのビット線ＢＬとワード線ＷＬを初期電圧Ｖminに設定する。この設定を時刻ｔ2まで維持する（initial stand-by）。

時刻ｔ2において、選択ビット線ＢＬを、実線のように電圧２Ｖset+２δ+Ｖfに、非選択ビット線ＢＬを一点鎖線で示すように初期電圧Ｖminに維持し、選択ワード線ＷＬを実線で示すように接地電圧Ｖssに、非選択ワード線ＷＬを一点鎖線で示すように電圧２Ｖminに設定して短い時間τの間維持する（active stand-by）。その後、非選択ビット線ＢＬと非選択ワード線ＷＬをフローティングにする（active）。このτの期間は隣接カップリングによって非選択ビット線ＢＬ及び非選択ワード線ＷＬが、選択ビット線ＢＬ及び選択ワード線ＷＬの影響を受けないようにする期間であり、設定電位間に僅かながら電流が流れる可能性があるので、できるだけ短くする。時刻ｔ2+τのあとはＦＬＡとなり、メモリセルＭＣに‘０’が設定されると電流制限がビット線ＢＬに働くのでビット線ＢＬはフローティングになり電位が少しずつ低下する。

フローティングの電位が初期電圧Ｖmin位になった時刻ｔ3において、全てのビット線ＢＬとワード線ＷＬを接地電位Ｖssにしてこの過程を終了する。非選択セルには順逆バイアスの大きさで、最大でセット電圧Ｖsetか初期電圧Ｖminしかかからないので、非選択セルが状態遷移を起こすことは無い。

図３３は、‘０’設定過程のビット線ＢＬ及びワード線ＷＬの電位の変化のみを示した図である。設定時の電位を太い実線のバーで、ここからの変化後の電位を白抜きのバーで示した。時間τの間はフローティングにせずに隣接カップリングでの変動を抑えているので、非選択ビット線電圧Ｕや非選択ワードライン電圧Ｖは、設定したいレベルに留まり、白抜きバーで示したレベルを比べると、ビット線ＢＬとワード線ＷＬ間にかかる電圧は、選択ビット線電圧Ｕｂと選択ワード線電圧Ｖｗの間の電位差２Ｖset+２δ+Ｖf となる。これによりターゲットセルＴＣには、ターゲットセルＴＣが‘０’状態に遷移するのに十分な順方向の高電圧がかかる。これに対し、選択ビット線電圧Ｕｂと非選択ワード線電圧Ｖの間の電位差は２（Ｖset-Ｖmin）+２δ+Ｖf であり、この電圧がセット電圧Ｖset以下の場合、すなわち２δ+Ｖf≦２Ｖmin-Ｖsetの場合には、状態遷移は起こらない。また、非選択ビット線電圧Ｕと選択ワード線電圧Ｖwの間の電位差はＶminであり、非選択ビット線ＢＬと選択ワード線ＷＬに接続されたメモリセルＭＣにも状態を遷移させる電圧はかからない。非選択ビット線ＢＬと非選択ワード線ＷＬの間には、フローティングとなるまでの順方向の余分な電流が増えるが、ＦＬＡには移行できる。期間τをいかに短くできるかがパワーを減らすためのキーとなる。なお、寄生ダイオードのブレークダウン電圧δは小さくでき、初期電圧Ｖmin、セット電圧Ｖset及びリセット電圧Ｖresetは、ほぼ同じ大きさに設定すれば、２δ+Ｖf≦２Ｖmin-Ｖsetは容易に満たすことができる。

［‘１’設定］
図３４は、‘０’設定の過程のあとに続いて行われる‘１’状態をセルに書き込む‘１’設定過程の電位のパターンを示す図であり、図３５は、同じく設定手順を示す図である。‘１’設定過程は、セルユニットＣＵ１，ＣＵ２のうちの一つをリセット状態にする過程である。時刻ｔ0に電位の設定が始まり、選択したメモリマットＭＭのすべてのワード線ＷＬとビット線ＢＬを接地電圧Ｖssに設定する（hold）。続いてｔ1において、選択ビット線ＢＬは接地電圧Ｖssに維持したままで、非選択のビット線ＢＬにＶmin-Δを印加し、選択ワード線ＷＬには初期電圧Ｖmin、非選択ワード線ＷＬにはそれよりも低い電圧Ｖmin-Δに設定する（initial stand-by, active stand-by）。時刻ｔ2からはＦＬＡ動作になり、選択ビット線ＢＬを接地電圧Ｖss、選択ワード線ＷＬを電圧Ｖreset+Δにして他のビット線ＢＬとワード線ＷＬをフローティング状態にする（active）。時刻ｔ3でＦＬＡが終了し、ビット線ＢＬ及びワード線ＷＬの全てをＶssに設定する。

図３６は、‘１’設定過程のビット線ＢＬ及びワード線ＷＬの電位の変化のみを示した図である。設定時の電位を太い実線のバーで、ここからの変化後の電位を白抜きのバーで示した。ビット線ＢＬはＦＬＡに入っても選択ビット線ＢＬの電位を変えないのでフローティングの非選択ビット線の変動もない。一方、選択ワード線ＷＬは初期電圧Ｖminから電圧Ｖreset+Δに持ち上げるので、フローティングの非選択ワード線ＷＬはカップリング変動のないＶmin-Δからカップリング１００％のＶresetまでのの分布を持つ。非選択セルにリセット電圧Ｖresetより大きな擾乱が発生しない条件（Ｖreset+Δ）-（Ｖmin-Δ）≦Ｖreset から２Δ≦Ｖminとなるので、セット電圧Ｖsetやリセット電圧Ｖresetの半分以下の大きさのブレークダウン電圧になるようにしてあればターゲットセルＴＣのみ状態の遷移が生じ、他の非選択セルには状態の遷移は生じない。

［‘０’読み出し］
図３７は、‘０’読み出し過程のビット線ＢＬ及びワード線ＷＬの電位のパターンを示す図、図３８は同じくタイミングチャートである。‘０’読み出し過程は、メモリセルＭＣが高抵抗であるか低抵抗であるかを判別する過程である。読み出し電圧Ｖreadは ２δ+Ｖf に弱リセットをセットに遷移させることができる電圧の２倍程度の電圧を加えた電位とすると良い。このとき時刻ｔ1〜ｔ2のイニシャルスタンドバイとアクティブスタンドバイでは、すべてのビット線ＢＬ及びワード線ＷＬを読み出し電圧Ｖreadにする。すなわち、Ｕ＝Ｕb＝Ｖ＝Ｖw＝Ｖreadと設定する。時刻ｔ2〜ｔ3のアクティブでは選択ビット線電圧Ｕb＝Ｖread、選択ワード線電圧Ｖｗ＝Ｖssとして他は全てフローティングにする。セルが‘０’状態であればセル電流が増えて電流制限回路が働き、選択ビット線電圧Ｕbの電位がフローティングとなり下がるので‘０’状態の判定ができる。

［‘１’読み出し］
‘０’状態はセルが低抵抗であり、従来の抵抗の高低の判別で読み出せるが、セルの抵抗としてともに高抵抗である消去状態の‘２’状態と‘１’状態は判別が難しい。そこで高抵抗と判別されたセルに対して、‘１’状態のみ‘０’状態に遷移させることができることを用いて破壊的な‘１’読出しを行う。破壊的な読出しがされ、‘１’と判断されたセルは再び‘１’設定過程を行い‘１’状態に戻す。

図３９は、‘１’読出し過程を示すタイミングチャートである。図３９に示すように、まず、全てのビット線ＢＬとワード線ＷＬの電位を時刻ｔ0でＶssを設定する（hold）。時刻ｔ1では、選択ビット線電圧ＵｂはＶset／２に、非選択ビット線ＵはＶmin／２-δ-Ｖf に設定し、選択ワード線電圧ＶｗはＶset／２に、非選択ワード線ＶはＶminに設定し、これをτだけ維持する（initial stand-by, active stand-by）。時刻ｔ1+τからは選択ビット線電圧ＵｂをＶset+δ+Ｖf に、選択ワード線電圧ＶｗをＶss にして、その他はフローティングにしてＦＬＡの動作に入る（active）。ターゲットセルＴＣが‘１’状態であり、この‘１’読出し過程で‘０’状態に遷移すれば低抵抗のセルになり、電流が増加して電流制限回路が働き選択ビット線ＢＬはフローティングになってその電位は下がり始める。これによってターゲットセルＴＣが‘１’状態であることがわかり、‘２’状態と区別される。‘２’状態のセルは‘０’状態に遷移することがない。時刻ｔ2では全てのビット線ＢＬ及びワード線ＷＬをＶssに設定してこの過程を終了する。

図４０は、‘１’読出し過程の電位の関係を示している。設定時の電位を太い黒いバーで、ここからの変化後の電位を白抜きのバーで示した。選択ビット線電位ＵbはＶset／２からＶset+δ+Ｖf へと変化するので非選択のビット線の電位ＵはカップリングでＶmin／２-δ-Ｖf から（Ｖmin＋Ｖset）／２の間に分布する。選択ワード線電位ＶwはＶset／２からＶss へと変化するので、非選択のワード線の電位ＶはＶmin-Ｖset／２の間に分布する。したがって、非選択セルには、順方向ではＵとＶw間で最大（Ｖmin＋Ｖset）／２の電圧がかかる。しかし、これはＶsetより小さいので、ＦＬＡにおいてセルの状態遷移は生じない。ＵbとＶ間では、最大（Ｖset+δ+Ｖf）-（Ｖmin-Ｖset／２）＝Ｖset／２-Ｖmin+δ+Ｖf がかかるが、これがＶset以下なら問題はない。したがって、δ+Ｖf≦Ｖmin+Ｖset／２を満たせば問題ない。逆方向では、ＶとＵbの間で最大Ｖmin-（Ｖmin／２-δ-Ｖf）＝Ｖmin／２+δ+Ｖfの電圧がかかるが、これがＶreset以下なら状態遷移を起こさない。したがって、Ｖmin／２+δ+Ｖf≦Ｖrese／２+δ+Ｖf≦Ｖreset から、δ+Ｖf≦Ｖreset なら問題ない。δ+Ｖf≦Ｖmin+Ｖset／２やδ+Ｖf≦Ｖresetの条件はδが小さいので容易に満たすことができる。ちなみに、１．５Ｖmin=Ｖmin+Ｖmin／２≦Ｖmin+Ｖset／２とＶmin≦Ｖresetからδ+Ｖf≦Ｖminなら条件を満たす。

図４１〜図４６は、上述した‘１’読み出し過程の各時点でのビット線ＢＬ及びワード線ＷＬに印加する電圧を示す図である。図４１は、低抵抗と高抵抗の状態を判別する‘０’読み出し過程を終了した後を示し、図４２〜図４６は、これに引き続く‘１’読み出し過程を示している。図４２はスタンドバイ、図４３はアクティブ、図４４はアクティブ後、図４５は‘１’再書き込みスタンドバイ、図４６は‘１’再書き込みアクティブをそれぞれ示している。読み出しは、複数のビット線ＢＬにまとめて行う並列読み出しが基本となるので、この場合について図を示している。

図４１に示すように、‘０’読み出し後の状態では、‘０’と判別されたターゲットセルＴＣの選択ビット線電圧Ｕbは、電流制限回路が働いてＶssに近いＶsなる電位に放電されている。ここでＶsはＶss＋固定ダイオードのＶf程度の電位である。高抵抗のセルのＵbはＶreadの電位の設定のままである。このＶreadのままのＵbに対して、‘１’状態か‘２’状態かの判定を行う。ここで選択されたビット線の‘０’状態と判定されたものは、どのビット線ＢＬであるかの情報がレジスタに記憶されるとする。

図４２に示すスタンドバイ過程では、選択するビット線ＢＬに電位の設定を新たに行う。選択ビット線ＢＬと選択ワード線ＷＬにはＶset／２、非選択ビット線ＢＬにはＶmin／２-δ-Ｖf、非選択ワード線ＷＬにはＶminを設定する。設定が終わり、図４３に示すactiveに入ると、Ｕb＝Ｖset+δ+Ｖf、Ｖw＝Ｖssとして他の全ての非選択線をフローティングにする。このactive過程は‘１’状態のセルを‘０’状態に遷移させる過程であり、電流制限が働くのは既に‘０’状態であるセルのビット線か新たに‘０’状態に遷移した‘１’状態のセルのビット線である。電流制限が働きフローティングになったビット線ＢＬは非選択のビット線ＢＬの一部と同様に放電されＵbはＶsになる。電流制限回路が働いたビット線から先に記憶した‘０’状態のセルのビット線ＢＬに新たに加わったビット線ＢＬを選んで、これを‘１’状態のセルのあるビット線と判別できる。このビット線ＢＬの位置情報もレジスタに記憶される。選択ビット線のうち電流制限回路が最終的に働かなかったビット線ＢＬが‘２’状態のセルのビット線と判別される。

メモリ状態が破壊読出しされた‘１’状態のセルを再び‘１’状態に戻すのが次の再書込み過程である。‘１’状態の再書込みは、‘１’状態と判別されたビット線への‘１’状態設定過程である。図４４に示すように、‘１’読み出しのactive後の状態は‘０’状態となったセルのあるビット線ＢＬが電位Ｖsあたりになっている。レジスタのビット線ＢＬの情報を元に、破壊読出しされた‘１’状態のビット線ＢＬを選択できるので、選択ビット線ＢＬを新たに設定して‘１’状態設定過程である再書き込み過程を行う。

図４５に示すように、スタンドバイでは新たに設定された選択ビット線以外を全て非選択ビット線として、非選択ワード線とともにＶmin-Δに設定し、新たな選択ビット線をＶss、選択ワード線をＶminに設定する。すなわち、Ｕ＝Ｖ＝Ｖmin-Δ、Ｕb＝Ｖss、Ｖw＝Ｖmin と設定する。図４６に示すように、アクティブではＵb=Ｖss、Ｖw=Ｖreset+Δとして他を全てフローティングにする。これによって‘１’状態を再びセルに設定したことになる。

メモリセルＭＣの抵抗状態判定を行う方法として、ビット線ＢＬへの電流制限を利用しているが、その具体的な回路の例を図４７に示す。この電流制限回路は、ビット線ＢＬへの電流の流入を遮断する部分である電流遮断部（current cutter）ＣＣと、この電流遮断部ＣＣを制御し、かつセルの抵抗状態をビット線の電位レベルから検知する状態検出部（state sensor）ＳＳよりなる。全体の回路をＳＳＣＣと略記する。電流遮断部ＣＣが電流を制御するノードはＢＬＢ＿ｉである。ＢＬＢ＿ｉは、複数のビット線ＢＬをまとめてデコード回路ＢＬＢＤによって接続が制御されたノードである。ノードＢＬＢ＿ｉへの電流を供給するのが選択ビット線電圧Ｕbである。

電流遮断部ＣＣにおいて信号ＲＳが入力されるの入ったＮチャネルトランジスタＮ１は、リセット状態への遷移の際に用いる経路である。この場合、ビット線側を低電位にして、選択ワード線から選択ビット線へと電流を流すことになる。このときＰチャネルトランジスタＰ１はオフとなるように状態検出部ＳＳから制御される。状態検出部ＳＳは、ノードＢＬＢ＿ｉのレベルがある程度低くなったら信号gpを立ち上げるインバータＩＶ１と、インバータＩＶ１の出力を反転させるインバータＩＶ２と、インバータＩＶ２の出力をラッチするラッチ回路Ｌ１から構成される。インバータＩＶ１はノードＢＬＢ＿ｉの電位レベルを反転するＣＭＯＳインバータで、その電源はＵbである。インバータＩＶ１の出力信号gpが電流遮断部ＣＣのＰチャネルトランジスタＰ１のゲートに入力し、そのオン／オフを制御する。ラッチＬ１は、信号gpを受けて信号の状態を保持する回路である。初期状態として信号/startが‘Ｈ’であり信号setは立ち上がっていない。ラッチＬ１が働くのは信号/startが‘Ｌ’になってからで出力信号gpの状態を信号setとして出力する。ラッチＬ１の電源は入力側はＵb、出力側はセルの状態設定とは独立の電源Ｖddによって信号setの出力を安定して確保する。なおリセット設定の際には状態検出部ＳＳは必要が無く、/startは‘Ｌ’固定として信号setもＵbがＶssに設定されるので‘Ｈ’固定となる。

メモリセルアレイ１のビット線アクセスは、複数を並列にアクセスする方法が基本となるのでこれについて説明しておく。図４８は、メモリセルアレイ１内のひとつのメモリマットＭＭについてビット線ＢＬの同時選択の様子を示した図である。複数のビット線ＢＬをそのまとまりであるＢＬＢごとにデコード選択するデコード回路ＢＬＢＤと、複数のワード線ＷＬをそのまとまりであるＷＬＢごとにデコード選択するデコード回路ＷＬＢＤとが設けられる。多ビットの同時アクセスは、ひとつのデコード回路ＷＬＢＤを選択して、このデコード回路ＢＬＢＤでひとつのワード線ＷＬを選択することにより行う。一方、デコード回路ＢＬＢＤは、複数が同時に選択される。そして、各デコード回路ＢＬＢＤにおいて、ビット線ＢＬを一本ずつ選択して複数のビット線ＢＬの同時並列選択とする。各デコード回路ＢＬＢＤには、ＳＳＣＣ回路が個別に設けられる。これらのＳＳＣＣ回路によって同時並列選択されたビット線ＢＬの各々が個別に電流制限や状態の判別を受けることになる。

以上説明してきた縦列セルとしてのイオンメモリセルの消去や状態設定や読出しを踏まえて、次にメモリシステムとしての構成を検討する。しかし、本実施形態におけるメモリシステムは、イオンメモリを用いたものに限定されず、電圧のバイアス方向によって非対称な電流特性を示すメモリで多値化したものは全て適用可能である。メモリシステムは、どこまでメモリの構成要素として考えるかで、非対称抵抗変化多値メモリまたは非対称抵抗変化多値メモリシステムとなる。

図４９は、本実施形態によるメモリシステムの構成を示す図である。このメモリシステムは、メモリデバイス１００と、このメモリデバイス１００のデータ転送を制御するメモリコントローラ２００とにより構成されている。メモリデバイス１００は、非対称抵抗変化多値メモリアレイとしてのメモリセルアレイ１と、メモリセルアレイ１のデータを一時保存するバッファ・レジスタ６とを備えている。メモリセルアレイ１内では、随時消去領域が設定され、アクセスユニットまたはグループごとにデータの設定や読出しが行われる。アクセスユニットのデータを一括して保持し扱うのがバッファ・レジスタ６である。バッファ・レジスタ６内に、イオンメモリで言えば‘０’状態と‘１’状態の上書きの状態の情報などが保持される。

以上のように非対称抵抗変化多値メモリとして構成できるイオンメモリではあるが、縦列セルとして考えたイオンメモリに話を戻すと、メモリの多値レベルは３であった。この３値のメモリをその特性に合ったシステムとしてシステムを構築する方法について以下説明する。

図５０は、３値セルに直接データを保持するための変換方法を示した図である。３値セルに最も効率よく２値情報データを記憶できる方法は、３値セルを二つ組合せた９値セルに２値データの３ビットを記憶する方法である。すなわち３^ｍ／２^ｎを１以上で一番小さくできるのはｍ＝２，ｎ＝３の場合であるので、効率良くデータを３値セルに記憶するには、この方法が最適であり、このためには２進数の３桁を３進数の２桁に変換してやればよい。３進数はＺ_３で表現できるのでこの変換をＺ_３変換と表す。

メモリに記憶するデータの変換の流れは図５０の上部に示したようになる。バイナリデータＤがＺ_３変換で３進数の２桁のＡとなり、これを３値のイオンメモリアレイに記憶保持し、Ａとして読み出されたデータをバイナリ変換で２進数の３桁に戻し出力する。データ変換でのデコードの構成を図５０の下側に示している。すなわち、３ビットのバイナリで表される１０進数は０から７であり、これを３進数の２桁で表している。３進の２桁は１０進数の０から８を表せるので、２セルの状態としてはひとつが無駄になるだけで、無駄を最小にできる。セルへの書込みと読み出しではこの変換のデコーダを介してデータをやり取りすればよい。バイナリのセルなら３つ必要であるところを２つの３値セルで記憶でき、情報密度を１．５倍にすることができる。

しかしながら縦列セルは、データのリテンションを向上する目的であったが、３値の状態間の遷移は擾乱によってやがては必ず生じるので、これを訂正して修正できることがリテンション特性の悪いセルを用いて見かけ上リテンション特性の良い不揮発性のメモリを構築する上では必須となる。そこで、ただ単位バイナリデータを３進数に変えるのでなく、ＬＭＣ（Lee Metric Code）へのコード変換をしてＥＣＣ（Error Correction Code）の機能込みのデータコードとして３値メモリセルを利用する方法を次に検討する。

ｐ−ａｄｉｃデータ処理のシステムの概要については、本発明者により特願２０１０−２１３２１５号として既に提案され、ＮＡＮＤフラッシュメモリへの応用については、特願２０１０−２１４３５７号として既に提案されている。ここでは３値セルで構成されたメモリに応用できる最も単純なコントローラとして、ＥＣＣの計算などもより簡便になるように、最も単純な手順の方法を提案しているので、まず再びリー・メトリック・コードについて簡単に説明しておく。なお、詳細説明は特開２０１１−１９８２５３号及び特願２０１０−２１３２１５、特願２０１０−２１４３５７号に詳しい。また原典は文献IEEE TRANSACTIONS ON INFORMATION THEORY VOL.40, NO.4, JULY1994, pp.1083-1096 にある。

具体例は、リー・メトリック・コードでのＥＣＣを構成できる最小の素数はｐ＝５であるので、これと次の素数ｐ＝７に特化して説明する。

コードを表すシンボルはＺｐの代表元である０からｐ−１の整数ｃ_ｊである。これらのコードとしての整数の計量をＬＭ（Lee metric）として｜ｃ_ｊ｜で表し、定義は全てｐ／２以下の整数で表せるようにｃ_ｊ＜ｐ／２ならｃ_ｊのまま、ｐ／２＜ｃ_ｊならｐ−ｃ_ｊとしている。コードＣはシンボルｎ個（ｎ＝ｐ−１）の並びで、コードの計量は各シンボルのＬＭの和として定義される。コード間の距離はコードの対応する各シンボルの差のＬＭの和となる。さらにコードの最小距離はコードを構成するコード語の最小の計量と定義する。ＬＭを持ったリー・メトリック・コードとして用いるのは、下記に示す生成行列Ｇとシンドローム行列Ｈを持ったコードで、最小距離が２γでγ−１＝ε以下のＬＭのエラーが訂正可能なコードである。

ここで、コードの語長をｎ、データの語長をｋとするとγ＝ｎ−ｋであり、γはコードの冗長語長を表す。ｐ＝５、ε＝１では、ｎ＝４、γ＝２、ｋ＝２となり、下記数１の生成行列Ｇとシンドローム行列Ｈが用いられる。

また、ｐ＝７、ε＝１では、ｎ＝６、γ＝２、ｋ＝４となり、下記数２の生成行列Ｇとシンドローム行列Ｈが用いられる。

この様に構成されるリー・メトリック・コードを作るために、データをｋ桁のｐ進数で表し、各桁の数はＺｐの数であるから、これをリー・メトリック・コードのデータ語Ｘとして、Ｇ行列から演算Ｃ＝ＸＧを計算すれば、コード表現が得られる。得られたコード語をメモリに記憶する。記憶したＺｐの数に生じたエラーの情報は、メモリから読み出したリー・メトリック・コードのデータ語Ｙとして、演算Ｓ＝ＹＨ^ｔ（Ｈ^ｔはＨの転置行列）からシンドロームを得て、エラーの位置と量が計算できエラーが訂正できる。

今回の実施例で具体的にコントローラにする、ｐ＝５ γ＝ε＋１＝２ ε＝１とｐ＝７ γ＝ε＋１＝２ ε＝１の場合の回路システムを説明するために、計算式などをまとめておく。メモリに保持されたコードシンボルからなるコードＣのバイナリデータは、ｐ＝５や７では３ビットで表せる各シンボルのｎ個の集まりで、コード内でシンボルは場所位置である通し番号を持つ。各位置のシンボルはンボルごとに様々な擾乱を受けて変化を起こし、異なるシンボルからなるコードＹへと変化する。ＹからＣを復元するのがデコードである。デコードに先立ちまずシンドロームを下記数３のように求める。

シンドロームはＨ行列を利用してＳ＝ＹＨ^ｔの各要素としてε＝１ではＳ_０，Ｓ_１として求まる。ここでＨ^ｔはＨの転置行列で、Ｇ行列とＨ行列の構成がＧＨ^ｔ＝０ （ｍｏｄ ｐ）となるように構成されていることにより、Ｅ＝Ｙ−Ｃとおくと、Ｓ＝ＥＨ^ｔとなる。またＥ＝（ｅ_１，ｅ_２， ・・，ｅ_ｎ）とすると、Ｓ_０＝Σｅ_ｊとなっていてＳ_０は各シンボルのエラーの総和になっている。これらのシンドロームが唯一のエラーの情報でありこれをもとに正しいコードの復元を行う。

デコードの原理を説明する。ｎ＝ｐ−１個のシンボルのエラーを二つの組Ｊ＋とＪ−に分類する。すなわち、エラーシンボルがｐ／２より小さいコードシンボルのコード内の場所位置の集まりであるＪ＋と、ｐ／２より大きいコードシンボルのコード内の場所位置の集まりであるＪ−である。

ＧＦ（ｐ）上の多項式Λ（ｘ）とＶ（ｘ）を、これらの組Ｊ＋とＪ−をもとに数５の様に構成する。

Λ（ｘ）はＪ＋のエラーシンボル場所位置の逆数を根としてもち、そのシンボルのＬＭｅ_ｊを根の多重度として持つ多項式であり、 Ｖ（ｘ）はＪ−のエラーシンボル場所位置の逆数を根としてもち、そのシンボルのＬＭ ｐ−ｅ_ｊを根の多重度として持つ多項式である。デコードは、最終的にこれらの多項式をシンドロームの情報からのみ構成して、解くことによってエラーの情報を得る過程である。したがってこれらの多項式とシンドロームの関係を求める必要がある。
各シンドロームをその次数の係数に持つ級数多項式を数５のように構成すると、エラーシンボルの場所位置とその値を持つような有理多項式で表され、Λ（ｘ）、Ｖ（ｘ）、Ｓ（ｘ）の間に数６の関係式がなりたつ。

この関係式を使ってＳ（ｘ）からΛ（ｘ）とＶ（ｘ）を求めるのがデコードの次の過程となる。Ｓ（ｘ）からΛ（ｘ）とＶ（ｘ）を構成する。まず数６の合同式を満足する多項式Ψ（ｘ）を下記のように求める。

Ψ（ｘ）の展開式において、合同式の両辺の同次次数の係数の比較から、係数ψ_ｊはシンドローム Ｓｉと既にもとまった係数を用いて求めることが出来る。このΨ（ｘ）はΛ（ｘ）／Ｖ（ｘ）に等価な多項式であるが、

（１）Λ（ｘ）とＶ（ｘ）のＫｅｙ条件
（２）Ｖ（ｘ）Ψ（ｘ）≡Λ（ｘ） ｍｏｄ ｘ^ε＋１
（３）ｄｅｇ Λ（ｘ）＋ｄｅｇ Ｖ（ｘ）＜ε＋１
（４）Λ（ｘ）とＶ（ｘ）は互いに素
（５）ｄｅｇ Λ（ｘ）−ｄｅｇ Ｖ（ｘ）≡Ｓ_０ ｍｏｄ ｐ

という条件があり、これを満たす多項式がΛ（ｘ）とＶ（ｘ）に定数因数を除いて等しくなる。さらに、一般的な関係Ψ（ｘ）Ｓ（ｘ）≡−ｘΨ’（ｘ） ｍｏｄ ｘ^ε＋１ があるので、ε＝１ではすぐに、シンドロームＳ＝（Ｓ_０，Ｓ_１）からψ_０＝１、ψ_１＝−Ｓ_１として多項式Ψ（ｘ）＝１＋ψ_１ｘとΨ＊（ｘ）＝１−ψ_１ｘをつくり、Ｓ_０＝１なら多項式λ（ｘ）＝Ψ（ｘ）とｖ（ｘ）＝１、 Ｓ_０＝−１なら多項式λ（ｘ）＝１とｖ（ｘ）＝Ψ＊（ｘ）とするとＫｅｙ条件を満たすのでこれらが求める多項式として確定する。

なお、ε＝１であるのでΛ（ｘ）が１次かＶ（ｘ）が１次の場合か両方とも０次の場合しかなく、Ｓ_０は０か１か−１（≡ｐ−１）の場合しかない。 Ｓ_０が０ならΛ（ｘ）やＶ（ｘ）は０次であるのでＳ_１＝０でなければならない。結局、Ｓ_０＝０でＳ_１≠０かＳ_０≠１，−１、すなわちＳ＝（Ｓ_０，Ｓ_１）≠０でＳ_０≠１，−１なら多項式が求められないエラー発生の場合である。さらに、Ｓ_０≠０でＳ_１＝０ではＶ（ｘ）≡Λ（ｘ）から０次とならなければならずＳ_０＝０でなければ矛盾するのでこの場合も多項式が求まらないエラー発生の場合である。

以上、リー・メトリック・コードでのＥＣＣの処理の説明をしたが、この処理に適合するようにバイナリデータからコードシンボルを生成する必要がある。この具体的な方法について説明する。すなわちバイナリの世界とリー・メトリック・コードのｐ−ａｄｉｃ Ｚｐ の世界との適切な変換手順について説明する。

リー・メトリック・コードではｋシンボルをデータと見なす。したがってリー・メトリック・コードにおけるｋシンボルにバイナリのｓビットのデータが対応する。素数を表すために必要な最小のビット数をｈ＋１とするとき、２^ｈ進数のｋ桁となるビット数をｓとする。ｓビットとｋ桁で表せる状態の数は等しいのでｓ＝ｈｋとなる。ｐがｈビットで過不足なく表現できる条件は、２^ｈ＜ｐ＜２^ｈ＋１から２^ｈ＋１≦ｐ≦２^ｈ＋１−１であり、これとｋコードシンボルでデータが表せる条件、ｐ^ｋ−１＜２^ｓ＜ｐ^ｋ から、（２^ｈ＋１）^{（ｋ−１）}＋１≦２^Ｓ≦（２^{（ｈ＋１）}−１）^ｋ−１ が得られる。この条件を満たす最小の数として、ｈ＝２として最小規模のリー・メトリック・コードが構成できる。これに対応するｐは５と７である。このときｋ＝２，４でありｓ＝４，８となり、４ビットまたは８ビットのデータを一括して処理してコードを発生することになる。

ｈ＝２の場合、ｓ＝２ｋビットのバイナリデータからＺｐのｋコードシンボルを作るのがリー・メトリック・コードへの変換の入口の処理である。ｓビットのバイナリデータとｋ個のデータシンボルはビットパターンとコードシンボルとの対応関係を定義するデコーダを用いる。このデコーダはセルの物理的特徴を十分に反映したものでなければならないが、イオンメモリの３値セルについては、後ほどｐ＝５と７の場合について詳細に説明する。

以上、説明してきたイオンメモリを用いた場合、各々のメモリセルＭＣは３値であるのでｐを表現するために、後に説明するように２セルをペアセルとして用いて、２^ｋ個のセルでリー・メトリック・コードのデータとしてのｋ個のコードシンボルを表すことになる。このｋ個のデータコードシンボルＡ＝（ａ_０，・・・，ａ_ｋ−１）からリー・メトリック・コードを作るのがエンコード処理である。エンコード処理では、生成行列ＧによってＡから、数８のようにコードＣ＝（ｃ_１，ｃ_２，・・，ｃ_ｎ）を生成する。各々のシンボルはｐ状態の多値レベルとして２セルの３値セルに記憶される。

セルに記憶したコードをエラー訂正するデコードの処理は後にセルとの対応を説明してから詳細に検討するが、ここではＥＣＣを用いたデコードが済んで正しいコードＣ＝（ｃ_１，ｃ_２，・・，ｃ_ｎ）が得られた後の変換の処理について説明する。コード生成行列をＧとすると、コードとデータシンボルＸとの関係はＸＧ＝Ｃであるので、これを解いてＸ＝Ａとする解を求めるとこれがデータコードＡ＝（ａ_０， ・・，ａ_ｋ−１）となる。Ａ＝ＣＧ−１の解法については次に詳細に説明する。ＡからバイナリのｓビットデータＤを得るには対応のデコーダの逆変換を利用したデコーダを構成してシンボルごとに行う。各シンボルからｈビットのバイナリが得られ、データコードＡからｓビットストリングのバイナリデータＤ＝（ｄ_０，ｄ_１，・・，ｄ_ｓ−１）が得られる。

次に、エラー訂正が終了したコードから情報データであるｋシンボルのＡを得る過程で使われるリー・メトリック・コード ＣからデータシンボルＡを求める方法について具体的に示す。
数９〜数１１に示すように、Ｃを求める式にＺｐの要素とその累乗をかけて和を取ると、有限体の要素の各指数ごとの累乗和はゼロ要素となる性質から、各データシンボルａ_ｍをコードシンボルｃ_ｊの線形和として得る式が導かれる。線形和の係数の行列が生成行列Ｇの右逆行列Ｇ^−１となっている。

次の数１２〜１４でε＝１でのｐ＝５とｐ＝７の具体的な行列を示す。Ｇ_５がｐ＝５、Ｇ_７がｐ＝７の場合である。

次に、３値のイオンセルのペアを用いてＺ_５のデータを表現する方法を検討する。縦列セルのイオンメモリは消去状態の‘２’状態から‘０’状態を経て‘１’状態を設定することを説明した。‘２’状態が最も安定した状態と考えられ、この状態に向かってセル状態の緩和が生じると考える。したがって、セル状態の緩和過程はほとんど状態の番号が増加する方向の一方向が多いと考える。セルユニットの一方のみの状態変化が擾乱によって主に生じ、隣接番号への状態変化としての緩和がメインであるとする。この特徴を想定して、これらの変化がコードシンボルでＬＭが１だけ変化する場合に対応するのが図５１のペアセルの状態とＺ_５のコードシンボルとの対応付けである。

ペアをなす縦列セルの状態を図５１の左欄と下欄に示したとき、両者の状態が同じ場合を全てＺ_５の０、左欄の状態が下欄の状態に対して１だけ大きな状態をＺ_５の１、同じく２だけ大きな状態をＺ_５の２とし、下欄の状態が左欄の状態に対して１だけ大きな状態をＺ_５の−１、同じく２だけ大きな状態をＺ_５の−２としている。このように、Ｚ_５の要素は、２，１，０，−１，−２の５つであり、これを並べたのが、図５１の下の表のａ欄である。ＬＭでは、距離の関係が保たれた対応であれば良いので、巡回的に要素をずらしても良い。したがって、Ｚ_５の要素を、下表のｂ，ｃ，ｄ，ｅのように配置しても良い。

なお、ペアの縦列セルが同時に次のレベルに緩和するとＬＭの変化はなく、一方のみが隣接のレベルに緩和すると１の変化が生じる。また、ペアセルはZ₅に割り付けられたが、この割付は９状態を５つに分けるため、冗長となっている。そこで実際に書き込んで設定する状態を決めてやる必要がある。セル状態の物理的性質に差がなければ割付は任意であるが、差がある場合は、より安定した状態にまず割り付ける。縦列セルの状態は‘２’状態が安定であり、ペアセルの一方が‘２’状態であれば、メモリセルＭＣの消去後の書き込みの手順も少なく簡単になる。そこで図５１に示すように、ペアセルの一方が必ず‘２’状態であるものをコードシンボルの書き込みに用いることにする。利用しないものには斜線を付した。

データは２^３進数として各桁が２ビットで表される４状態であり,これをシンボルとしてのＺ_５に割り付ける。よって、データを、どのＺ_５のシンボルに割り付けるかが問題となる。この割付はまったく任意であり、セルに記憶するのはこの割付から発生されるコードのシンボルである。全てのシンボルが現れるので、セル状態の物理的な特徴を考慮する意味はない。

図５２では、セル状態として‘２’状態が必ず含まれるものを利用するようにＺ_５を割り付けると共に、２ビットデータ（ｄ_０，ｄ_１）を１０進数（０，１，２，３）として表現した数をＺ_５の要素に対応させた例を示した。Ｌ_０，Ｌ_１はペアセルの状態で、１０進数のシンボル０，１，２，３は、Ｚ_５の要素としてそれぞれ０，１，２，−２に対応する。残りの−１は、１０進数のシンボルの４に対応させ、コード化の際のシンボルとしてのみ利用される。

次に、３値のイオンセルのペアを用いてZ₇のデータを表現する方法を検討する。縦列セルのイオンメモリは消去状態の‘２’状態から‘０’状態を経て‘１’状態を設定することを説明した。‘２’状態が最も安定した状態と考えられ、この状態に向かってセル状態の緩和が生じると考える。したがって、セル状態の緩和過程はほとんど状態の番号が増加する方向の一方向が多いと考える。セルユニットの一方のみの状態変化が擾乱によって主に生じ、隣接番号への状態変化とての緩和がメインであるとする。この特徴を想定して、これらの変化がコードシンボルでＬＭが１だけ変化する場合に対応するのが図５３のペアセルの状態とZ₇のコードシンボルとの対応付けである。

ペアをなす縦列セルの状態を図５３の左欄と下欄に示したとき、両者の状態が同じ場合を全てZ₇の０、左欄の状態が下欄の状態に対して１だけ大きな状態をZ₇の１と３、同じく２だけ大きな状態を２とし、下欄の状態が左欄の状態に対して１だけ大きな状態をZ₇の−１と−３、同じく２だけ大きな状態を−２としている。このように、Ｚ_７の要素は、３，２，１，０，−１，−２，−３の７つであり、これを並べたのが、図５３の下の表のａ欄である。Lee metric では、距離の関係が保たれた対応であれば良いので、巡回的に要素をずらしても良い。したがって、Ｚ_７の要素をｂ，ｃ，ｄ，ｅ，ｆ，ｇのように配置しても良い。

なお、ペアの縦列セルが同時に次のレベルに緩和するとＬＭの変化は２となり、一方のみが隣接のレベルに緩和すると１の変化が生じる。同時の変化のエラーは生じにくいと考えられるので、エラー訂正に対応させない。また、ペアセルはＺ_７に割り付けられたが、この割付は９状態を７つに分けるため冗長となっている。そこで実際に書き込んで設定する状態を決めてやる必要がある。セル状態に物理的性質に差がなければ割付は任意であるが、差がある場合は、より安定した状態にまず割り付ける。縦列セルの状態は‘２’状態が安定であり、次に‘０’状態が安定であると考える。ペアセルの一方が‘２’状態であればセルの消去後の書き込みの手順も少なく簡単になる。そこで図５３に示したペアセルの一方が必ず‘２’状態であるものをコードシンボルの書き込みに用い、次にペアセルの一方が‘０’状態である場合をとることにする。利用しないものには斜線を付した。

データは２ビットのシンボルで表される４状態であり，これをＺ_７に割り付けるので、データをどのＺ_７のシンボルに割り付けるかが問題となる。この割付はまったく任意であり、セルに記憶するのはこの割付から発生されるコードのシンボルである。全てのシンボルが現れるので、セル状態の物理的な特徴を考慮する意味はない。

図５４では、セル状態として‘２’状態と‘０’状態が含まれるものを利用するようにZ₇を割り付けると共に、２ビットのデータ（ｄ_０，ｄ_１）を１０進数（０，１，２，３）として表現した数を、先のＺ_５の対応を拡張させてZ₇の要素に対応させた例を示した。この場合シンボルの３，４（≡−３）、６（≡−１）は、コード化の際のシンボルとしてのみ利用される。

リー・メトリック・コード を用いたメモリシステムについては、既に関連した提案を行っているので、技術の詳細の説明は行なわない。次に、多値イオンメモリ に特徴的な点について詳述する。具体的に適用されるシステムは、ペアセルの９レベルのうちｐレベルを利用するので、ｐ＝５または７のＺｐであり、またエラー訂正はＬＭで１で良いので、ε＝１の場合である。リー・メトリック・コード を用いたＥＣＣシステムの最も単純な構成となる。ε＝１である最も簡単なシステムについては今まで詳しく説明されたことがなかったので、まずｐ−ａｄｉｃコントローラ部の構成と処理の流れを図５５に示す。

メモリコントローラ２００に入力されるデータは、Ｍ＝ｓビットずつのまとまりとしてのバイナリデータＤである。このデータＤをＺｐ進数変換部２０１でｓビットのバイナリ表現の数に変換して、ＺｐのｋシンボルとしてＺｐのデータＡを得る。データＡはエンコード部２０２でｎシンボルよりなるリー・メトリック・コードＣへと変換されて、実効ｐ値のメモリデバイス１００に転送される。これにより、メモリコントローラ２００からメモリデバイス１００にプログラムされる。次のデータ読出しでは、メモリデバイス１００から読み出されたデータは多値レベル誤認識のエラーを含んだリー・メトリック・コードのデータＹとなる。このデータＹからエラーのないリー・メトリック・コードを復元するのが、以降の処理部２０４〜２０８である。

まず、シンドロームをシンドローム生成部２０３の演算処理（Ｓ＝ＹＨ^ｔ）によって求める。Ｓ≠０でかつ得られたＳ_０が１か−１（＝ｐ−１）以外かＳ_１＝０ならば、エラー訂正が出来ない場合であるのでＮＧ信号を出力し、処理を打ち切る。この場合、読み出したデータをエラー無しのコードとして処理して出力する。一方、Ｓ＝０の場合はエラーがない場合であるので、やはり読み出したデータＹをエラー無しのコードとして処理して出力する。その他のシンドロームの場合、解探索多項式生成分２０４で、シンドロームＳ＝（Ｓ_０，Ｓ_１）からψ_１＝−Ｓ_１として多項式Ψ（ｘ）＝１＋ψ_１ｘとΨ＊（ｘ）＝１−ψ_１ｘを生成する。エラー探索部２０５，２０６では、Ｓ_０＝１の場合には、多項式λ（ｘ）＝Ψ（ｘ）とｖ（ｘ）＝１、 Ｓ_０＝−１の場合には、多項式λ（ｘ）＝１とｖ（ｘ）＝Ψ＊（ｘ）とするとＫｅｙ条件を満たし、ｔ＝ｒ ^−１＝Ｓ_０Ｓ_１、ｅｔ＝Ｓ_０としてエラーの位置とエラーが求まる。コード復元部２０７では、この求められたエラーｅ_ｔからｃ_ｔ＝ｙ_ｔ−ｅ_ｔとしてコードＣを復元する。復元されたリー・メトリック・コード Ｃは、デコード部２０８でＺｐのｋシンボルに変換される。さらにリー・メトリック・コード Ｃは、バイナリ変換部２０９によってバイナリのｓビットストリングのデータＤに変換されてメモリコントローラ２００からデータとして出力される。

次に、メモリデバイス１００に記憶保持されてエラーを含むようになったデータに対して、ＥＣＣを施し出力用のＺｐシンボルを復元する手順を、ε＝１の場合について以下に示す。

［デコード］
メモリデバイス１００から読み出されたエラーを含むコードＹからコードＣを復元する。

手順１：まずデータＹからシンドロームを計算する。すなわち、データＹ＝（ｙ_１，・・， ｙ_ｎ），Ｓ＝ＹＨ^ｔ からシンドロームＳ＝（Ｓ_０，Ｓ_１）を求める。Ｋｅｙ条件が成立しない場合は、エラーのＬＭ総量が２以上なので訂正不可能である。この場合には、結果無しとするが、この場合を含めて以下の条件で判断を行う。Ｓの成分が値を持ちＳ＝０でなく、この演算で得られたＳ_０のＬＭが０でも１でもないかＳ_１＝０であれば、訂正可能以上のシンボルでエラーが生じているエラー訂正が出来ない場合であるので結果無しとして処理を打ち切り、読み出したデータをエラー無しのコードとして処理して出力する。Ｓ＝０の場合はエラーがない場合であるので、やはり読み出したデータＹをエラー無しのコードとして処理して出力する。その他の場合は次の手順２に進む。

手順２：訂正可能なコード語成分の数の上限であるε＝１に対して、手順１でもとめたシンドロームＳ_０，Ｓ_１から、多項式Ψ（ｘ）の係数ψ_１＝−Ｓ_１が得られる。Ψ（ｘ）＝１−Ｓ_１ｘ 、Ψ＊（ｘ）＝１＋Ｓ_１ｘ とおくと、Ｓ_０＝１ならλ（ｘ）＝Ψ（ｘ）、ｖ（ｘ）＝１または Ｓ_０＝−１ならλ（ｘ）＝１、ｖ（ｘ）＝Ψ＊（ｘ）がＫｅｙ条件を満たすので、これらがエラー探索多項式となる。

手順３：手順２でエラー探索多項式を得られたら、その根などを求めるための手順が３以降である。得られた式は１次であるので、解はＳ_０＝１ならｒ＝Ｓ_１ ^−１，ｔ＝Ｓ_１，ｅ_ｔ＝１であり、 Ｓ_０＝−１（≡ｐ−１）ならｒ＝−Ｓ_１ ^−１，ｔ＝−Ｓ_１，ｅ_ｔ＝−１である。

手順４：エラー位置ｔ＝ｒ−１＝Ｓ_０Ｓ_１ エラー量 ｅ_ｔ＝Ｓ_０と メモリアレイから読み出したコードのシンボルｙ_ｔから ｃ_ｔ＝ｙ_ｔ−ｅ_ｔとしてエラーを訂正し、その他のシンボルとあわせて正しいコードＣ＝（ｃ_１，・・，ｃ_ｎ）を得る。

ここからは上記手順の具体的な回路を説明していく。演算の原理などの詳しい説明は、前述した特開２０１１−１９８２５３号、特願２０１０−２１３２１５及び特願２０１０−２１４３５７に詳しいので、ｐ＝５またはｐ＝７での実施例としての回路のみの説明とする。ｐ＝５およびｐ＝７でε＝１では解探索多項式を求める過程など反復した方法を用いなくても回路規模が小さくできるので、スタティック動作の簡単な論理回路の集まりとなる。

まず、図５６に、Ｚｐの積を求める×Ｚｐ計算回路２１０を示す。ｐ（＝５，７）は３ビットで表現できるので、この×Ｚｐ計算回路２１０は、２つのＺｐ数であるａ，ｂのバイナリ表示の係数Ａ_０，Ａ_１，Ａ_２及びＢ_０，Ｂ_１，Ｂ_２を３×３行列の要素として論理積するＡＮＤゲート２１１を有する。また、計算回路２１０は、ＡＮＤゲート２１１の出力Ｍ_ａｂ（ａ，ｂ＝０，１，２）を入力し、演算結果Ｑを出力する相互に配線された３ビット加算ｍｏｄｐ回路２１２，２１３と、４ビットｍｏｄｐ回路２１４，２１５から構成されている。３ビット加算ｍｏｄｐ回路２１２，２１３で最初の計算ステップである桁上げが実行され、その計算結果に対して４ビットｍｏｄｐ回路２１４，２１５で次の計算ステップである桁下げの計算が実行される。計算進行の模式図は左側に示したが、全ての回路２１１〜２１５はクロック非同期であり、入力データＭ_ａｂを与えることによって出力Ｑが確定する。

次に、図５７〜図６２を参照して、ｐ＝５の場合の具体的回路構成について説明する。

図５７は、×Ｚｐ計算回路２１１を構成する回路の一つである３ビット加算ｍｏｄｐ回路２１２（２１３）として、ｐ＝５の場合の３ビット加算ｍｏｄ５回路２１２ａ（２１３ａ）を示す図である。この３ビット加算ｍｏｄ５回路２１２ａは、積の演算などで利用するＺｐの二つの数ａ（Ａ_０，Ａ_１，Ａ_２）及びｂ（Ｂ_０，Ｂ_１，Ｂ_２）の５を法としての和を求める回路で、１段目の半加算器２１２１及び全加算器２１２２，２１２３と、判定回路２１２７と、２段目の半加算器２１２４，２１２６及び全加算器２１２５とを接続して構成される。加算器２１２１〜２１２３で数ａとｂの和を求め、得られた和が５よりも大きければ、判定回路２１２７の出力信号ＰＦ０が立ち上がる。これにより、２段目の加算器２１２４〜２１２６に５の補数３が入力され、最終的な演算結果Ｑが出力される。

次に、図５８を参照して、×Ｚｐ計算回路２１１を構成する回路のもう一つである４ビットｍｏｄｐ回路２１４（２１５）として、ｐ＝５の場合の４ビットｍｏｄ５回路２１４ａ（２１５ａ）について説明する。

この４ビットｍｏｄ５回路２１４ａは、積の演算などで利用する４ビットの数Ａの素数５による剰余Ｑを求める回路で、判定回路２１４１と、半加算器２１４２，２１４４及び全加算器２１２３とを接続して構成される。４ビットバイナリ入力Ａが５よりも大きい場合に、判定回路２１４１がキャリーＰＦ０を立ち上げる。加算器２１４２〜２１４４では、入力Ａが５よりも大きい場合に入力Ａの下位３ビットとキャリーＰＦ０による５の補数３とを加算し、３ビットバイナリ出力Ｑを求める剰余として出力する。

処理の過程では、Ｚｐの要素に対して、その累乗や逆元を求める演算を行うことがある。Ｚｐの要素の数はｐ＝５であるため、要素の数は少ない。したがって、特殊な演算の結果は、計算回路で求めるより、予め作成した要素の対応表を用いてデコーダにより求めた方が簡単である。図５９に、このような計算で用いる要素の累乗と逆元の例を示す。（ａ）は要素の累乗を求める表を示す。要素２〜４に対して２乗と３乗の数を求め、求めた数を５で割った剰余の表を作れば良いので、図示のように、要素２〜４に対して２乗の欄が‘４’，‘４’，‘１’、３乗の欄が‘３’，‘２’，‘４’となる対応表を作成する。これに基づきデコーダを作成すれば良い。

（ｂ）は要素の逆元を求める表を示す。要素ｊから逆元ｊ^−１を求めるには、ｊ・ｊ^−１≡１ mod ５の関係表から、数値２と３のみを入れ替えた対応表を作成する。これに基づき、３ビットのバイナリ表示で変換デコーダを作成すればよい。結局、負の累乗も含め、全ての累乗は４ペアの数に対応したデコーダと、その選択のための論理回路で構成できる。これらの演算は、シンドロームからの手順の分岐判断やエラー訂正位置を計算したりする場合に利用される。

図６０は、メモリセルＭＣに書き込まれるデータを生成する過程で、データシンボルＡからリー・メトリック・コードＣを生成するコート生成回路の具体的な例を示す図である。生成行列ＧとＡの積で示されるリー・メトリック・コードＣは、ｐ＝５、ε＝１では、図示のように２シンボルａ_０とａ_１の４つの線形和で表せる。これらの和や積を求める回路、図示のように、４つの×Ｚ５計算回路２２１と、これらの和を求める４つの３ビット加算ｍｏｄ５回路２２２とにより構成することができる。入力を設定すれば、出力が得られるスタティック回路であり、特殊なタイミング設定は不要である。

図６１は、メモリセルＭＣから読み出されたデータをもとに、シンドロームを発生する過程で利用されるシンドローム生成回路の具体的な回路を示す図である。シンドロームＳの２成分Ｓ_０，Ｓ_１は、ｐ＝５、ε＝１では、図示のような、メモリセルＭＣから読み出された４つのシンボルｙの線形和として表される。このシンドローム生成回路は、これを求める３つの×Ｚ５計算回路２３１と、６つの３ビット加算ｍｏｄ５回路２３２により構成することができる。この場合にも、スタティックな回路であり、特殊なタイミング設定は不要である。

図６２は、リー・メトリック・コードＣからデータＡを求めるためのデコード回路を示す図である。ｐ＝５、ε＝１では、データＡは、メモリセルＭＣから読み出されエラーから復元されたリー・メトリック・コードＣの４つのシンボルの線形和として表される。ＡをＣから求める回路は４つの×Ｚ５回路２４１と、６つの３ビット加算ｍｏｄ５回路２４２とにより構成され、スタティックな論理回路となる。

次に、図６３〜図６８を参照して、ｐ＝７の場合の具体的回路構成について説明する。

図６３は、×Ｚｐ計算回路２１１を構成する回路の一つである３ビット加算ｍｏｄｐ回路２１２（２１３）として、ｐ＝７の場合の３ビット加算ｍｏｄ７回路２１２ｂ（２１３ｂ）を示す図である。この３ビット加算ｍｏｄ７回路２１２ｂは、基本的には、図５７で示した３ビット加算ｍｏｄ５回路２１２ａと同様の構成であり、同一回路には同一符号を付し、重複する説明は割愛する。この回路２１２ｂは、積の演算などで利用するＺｐの二つの数ａ（Ａ_０，Ａ_１，Ａ_２）及びｂ（Ｂ_０，Ｂ_１，Ｂ_２）の７を法としての和を求める回路で、判定回路２１２８の構成、及び２段目の加算器として、全加算器２１２５に代えて半加算器２１２９を使用している点が、３ビット加算ｍｏｄ５回路２１２ａと異なる。これは、１段目の加算器２１２１〜２１２３の和が７以上のときに、その和に７の補数である１を加えるためである。

次に、図６４を参照して、×Ｚｐ計算回路２１１を構成する回路のもう一つである４ビットｍｏｄｐ回路２１４（２１５）として、ｐ＝７の場合の４ビットｍｏｄ７回路２１４ｂ（２１５ｂ）について説明する。

この４ビットｍｏｄ７回路２１４ｂは、基本的には、図５８で示した４ビットｍｏｄ５回路２１２ａと同様の構成であり、同一回路には同一符号を付し、重複する説明は割愛する。この４ビットｍｏｄ７回路２１４ｂは、積の演算などで利用する４ビットの数Ａの素数７による剰余Ｑを求める回路で、判定回路２１４５の構成、及び加算器として全加算器２１４３に代えて半加算器２１４６を使用している点で、４ビットｍｏｄ５回路２１４ａと異なっている。これは、４ビットバイナリ入力Ａが７よりも大きい場合に、入力Ａの下位３ビットとキャリーＰＦ０による７の補数１とを加算するためである。

処理の過程では、Ｚｐの要素に対して、その累乗や逆元を求める演算を行うことがある。Ｚｐの要素の数はｐ＝７であるため、要素の数は少ない。したがって、特殊な演算の結果は、計算回路で求めるより、予め作成した要素の対応表を用いてデコーダにより求めた方が簡単である。図６５に、このような計算で用いる要素の累乗と逆元の例を示す。（ａ）は要素の累乗を求める表を示す。要素２〜６に対して２乗〜５乗までの数を求め、求めた数を７で割った剰余の表を作れば良いので、要素２〜６に対して２乗〜５乗までの欄が図示のようになる対応表を作成する。これに基づきデコーダを作成すれば良い。

（ｂ）は要素の逆元を求める表を示す。要素ｊから逆元ｊ^−１を求めるには、ｊ・ｊ^−１≡１ mod ７の関係表から、数値２と４を入れ替え、数値３と５を入れ替えた対応表を作成する。これに基づき、３ビットのバイナリ表示で変換デコーダを作成すればよい。

図６６は、メモリセルＭＣに書き込まれるデータを生成する過程で、データシンボルＡからリー・メトリック・コードＣを生成するコート生成回路の具体的な例を示す図である。生成行列ＧとＡの積で示されるリー・メトリック・コードＣは、ｐ＝７、ε＝１では、図示のように４シンボルａ_０〜ａ_３の６つの線形和で表せる。これらの和や積を求める回路、図示のように、８つの×Ｚ７計算回路２２３と、これらの和を求める１８個の３ビット加算ｍｏｄ７回路２２４とにより構成することができる。入力を設定すれば、出力が得られるスタティック回路であり、特殊なタイミング設定は不要である。

図６７は、メモリセルＭＣから読み出されたデータをもとに、シンドロームを発生する過程で利用されるシンドローム生成回路の具体的な回路を示す図である。シンドロームＳの２成分Ｓ_０，Ｓ_１は、ｐ＝７、ε＝１では、図示のような、メモリセルＭＣから読み出された６つのシンボルｙの線形和として表される。このシンドローム生成回路は、これを求める５つの×Ｚ７計算回路２３３と、１０個の３ビット加算ｍｏｄ７回路２３４により構成することができる。この場合にも、スタティックな回路であり、特殊なタイミング設定は不要である。

図６８は、リー・メトリック・コードＣからデータＡを求めるためのデコード回路を示す図である。ｐ＝７、ε＝１では、データＡは、メモリセルＭＣから読み出されエラーから復元されたリー・メトリック・コードＣの６つのシンボルの線形和として表される。ＡをＣから求める回路は１４個の×Ｚ７回路２４３と、１９個の３ビット加算ｍｏｄ７回路２４４とにより構成され、スタティックな論理回路となる。

［まとめ］
以上、上記実施形態では、メモリセルを縦列セル構成として３値レベル化してデータリテンション特性を改善し、さらにペアセルとしてデータをコードとして記憶して、エラー訂正が可能な構成とすることによって、さらにリテンション特性を改善した不揮発性大容量メモリを構築できることを示した。ＥＣＣを入れることにより、４ビットバイナリデータをＺ５の４シンボルの８セルで記憶させ、１シンボルのエラーを訂正可能にすることにより、２５％のエラー対応が可能になる。これにより、セルアレイの情報密度は低いが、データのリテンション信頼性は格段に向上する。ＥＣＣシステムを緩和して、Ｚ_７を用いて８ビットバイナリを６シンボルの１２セルで記憶させ、１シンボルのエラーを訂正できるようにすれば、１２．５％のエラー対応ができ、セルアレイの情報密度は倍に向上する。

一方、メモリセルのリテンション特性が改善され、ＥＣＣが必要なくなれば、３ビットバイナリをＺ_３の２シンボルの２セルで記憶させることができるので、メモリの情報密度を１ビット２セルから１ビット０．７セルへと、３倍ほど大きくすることができる。

以上のことから、この実施形態によれば、消費電力が小さく、データリテンション特性の良い大容量ファイルメモリに向いた、三次元抵抗変化メモリを供給することができる。

以上をまとめると、次のようになる。

（１）複数の第１配線、前記第１配線に交差する複数の第２配線、並びに前記複数の第１配線及び第２配線の交差部に設けられた複数のメモリセルからなるメモリセル層を有するメモリセルアレイを備え、
前記メモリセルは、縦続接続された２つのセルユニットを含む縦列セルを有し、
前記各セルユニットは、物理状態が第１の状態と第２の状態とに変化可能で、経時的に前記第２の状態が前記第１の状態に遷移するよりも前記第１の状態が前記第２の状態に遷移し易い特性を有し、
前記メモリセルは、前記縦列セルの両方のセルユニットが前記第２の状態でないときに第１の値を記憶した状態、前記縦列セルの一方のセルユニットのみが前記第２の状態であるときに第２の値を記憶した状態、前記縦列セルの両方のセルユニットが前記第２の状態であるときに第３の値を記憶した状態である
ことを特徴とする半導体記憶装置。

（２）前記各セルユニットは、前記第１の状態から前記２の状態に近づく過程で物理状態が第３の状態に変化可能で、経時的に前記第３の状態が前記第２の状態に遷移するよりも前記第１の状態が前記第３の状態に遷移し易い特性を有し、
前記メモリセルは、前記縦列セルの一方のセルユニットが前記第２の状態で他方のセルユニットが前記第１又は第３の状態であるときに前記第２の値を記憶した状態、前記縦列セルの両方のセルユニットが前記第１の状態又は前記第３の状態であるとき、又は前記縦列セルの一方のセルユニットが前記第１の状態で他方のセルユニットが前記第３の状態であるときに前記第１の値を記憶した状態である
ことを特徴とする（１）記載の半導体記憶装置。

（３）前記メモリセルは、前記縦列セルに印加する電圧の極性によって電圧−電流特性が変わる非対称性を有する
ことを特徴とする（１）又は（２）記載の半導体記憶装置。

（４）前記第２の状態は、前記第１の状態よりも前記セルユニットの抵抗値が高い状態であり、前記第３の状態は、前記セルユニットの抵抗値が前記第１の状態よりも前記第２の状態に近い状態である
ことを特徴とする（１）〜（３）のいずれか記載の半導体記憶装置。

（５）前記メモリセルをアクセスするアクセス回路を更に備え、
前記アクセス回路は、前記メモリセルアレイの所定の領域の複数のメモリセルに前記縦列セルの２つのセルユニットが前記第２の状態に遷移する第１の電圧を印加することにより、前記複数のメモリセルの記憶値を一括して第２の値とする消去動作を実行する
ことを特徴とする（１）〜（４）のいずれか記載の半導体記憶装置。

（６）前記メモリセルをアクセスするアクセス回路を更に備え、
前記アクセス回路は、前記第２の値を記憶しているメモリセルに当該メモリセルの２つのセルユニットが前記第１の状態に遷移する第２の電圧を印加することにより、前記メモリセルの記憶値を第１の値とする第１の書き込み動作を実行する
ことを特徴とする（１）〜（４）のいずれか１項記載の半導体記憶装置。

（７）前記メモリセルをアクセスするアクセス回路を更に備え、
前記アクセス回路は、前記第１の値を記憶しているメモリセルに当該メモリセルの一方のセルユニットが前記第２の状態に遷移する第３の電圧を印加することにより、前記メモリセルの記憶値を第２の値とする第２の書き込み動作を実行する
ことを特徴とする（１）〜（４）のいずれか記載の半導体記憶装置。

（８）前記メモリセルをアクセスするアクセス回路を更に備え、
前記アクセス回路は、前記メモリセルに読み出し電圧を印加することにより、前記メモリセルの記憶値が前記第１の値か、前記第１の値でないかを判別する第１の読み出し動作を実行する
ことを特徴とする（１）〜（４）のいずれか記載の半導体記憶装置。

（９）前記メモリセルをアクセスするアクセス回路を更に備え、
前記アクセス回路は、前記メモリセルに一方のセルユニットが前記第３の状態から前記第１の状態に遷移し、前記第２の状態から前記第１の状態には変化しない第４の電圧を印加したのち、前記メモリセルに読み出し電圧を印加することにより、前記メモリセルの記憶値が前記第２の値か、前記第３の値かを判別し、その後前記メモリセルに一方のセルユニットが前記第１の状態から前記第３の状態に変化する第５の電圧を印加する第２の読み出し動作を実行する
ことを特徴とする（２）〜（４）のいずれか記載の半導体記憶装置。

（１０）前記メモリセルアレイに記憶されるデータを処理するコントローラを更に備え、
前記コントローラは、２つの前記メモリセルをペアセルとして３ビットの２進データを前記２つのメモリセルの９通りの記憶値のいずれかに対応させて前記メモリセルアレイに記憶させる
ことを特徴とする（１）〜（９）のいずれか記載の半導体記憶装置。

（１１）前記メモリセルアレイに記憶されるデータを処理するコントローラを更に備え、
前記コントローラは、２ビットの２進データを素数５の剰余体Ｚ_５の要素に対応付けると共に、２つの前記メモリセルをペアセルとする記憶値の組み合わせを前記剰余体Ｚ_５の要素に割り付けて、前記２進データを前記メモリセルアレイに記憶させる
ことを特徴とする（１）〜（９）のいずれか記載の半導体記憶装置。

（１２）前記コントローラは、前記２つのメモリセルをペアセルとする記憶値の組み合わせのうち、前記ペアセルの少なくとも一方のメモリセルの記憶値が前記第２の値である組み合わせを必ず含むように前記剰余体Ｚ_５の要素に割り付ける
ことを特徴とする（１１）記載の半導体記憶装置。

（１３）前記メモリセルアレイに記憶されるデータを処理するコントローラを更に備え、
前記コントローラは、２ビットの２進データを素数７の剰余体Ｚ_７の要素に対応付けると共に、２つの前記メモリセルをペアセルとする記憶値の組み合わせを前記剰余体Ｚ_７の要素に割り付けて、前記２進データを前記メモリセルアレイに記憶させる
ことを特徴とする（１）〜（９）のいずれか記載の半導体記憶装置。

（１４）前記コントローラは、前記２つのメモリセルをペアセルとする記憶値の組み合わせのうち、前記ペアセルの少なくとも一方のメモリセルの記憶値が前記第２の値である組み合わせを必ず含むように前記剰余体Ｚ_７の要素に割り付ける
ことを特徴とする（１１）記載の半導体記憶装置。

（１５）前記メモリセルアレイに記憶されるデータを処理するコントローラを更に備え、
前記コントローラは、
一括処理する２進データＤをＺｐ進数（Ｚｐは素数ｐの剰余体，ｐは５又は７）のデータ語に変換するＺｐ進数変換部と、
前記Ｚｐ進数変換部でＺｐ進数に変換されたデータ語からｎシンボル（ｎ＝ｐ−１）のコードＣを生成するエンコード部と、
前記エンコード部で生成されたコードＣを剰余体Ｚｐの要素に対応付けると共に、２つの前記メモリセルをペアセルとする記憶値の組み合わせを前記剰余体Ｚｐの要素に割り付けて、前記コードＣを前記メモリセルアレイに記憶させる書込部と、
前記メモリセルアレイから読み出された読み出しデータＹからシンドロームＳを生成し、生成されたシンドロームＳを用いた演算により前記読み出しデータＹをエラー訂正してＺｐのコードＣを再生するエラー訂正部と、
前記エラー訂正部で再生されたＺｐのコードＣを逆変換してｐ進数のデータ語を再生するデコード部と、
前記デコード部で再生されたデータ語を２進数に変換してバイナリデータＤを再生するバイナリ変換部と
を備えたことを特徴とする（１）〜（９）のいずれか記載の半導体記憶装置。
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリセルアレイ、
２…カラム制御回路、
２ａ…ビット線ドライバ、
２ｂ…センスアンプ、
３…ロウ制御回路、
３ａ…ワード線ドライバ、
１００…メモリセルアレイ、
２００…メモリコントローラ、
２０１…Ｚｐ進数変換部、
２０２…エンコード部、
２０３…シンドローム生成部、
２０４…解探索多項式生成部、
２０５、２０６…エラー探索部、
２０７…コード復元部、
２０８…デコード部、
２０９…バイナリ変換部。

Claims (5)

1. 複数の第１配線、前記第１配線に交差する複数の第２配線、並びに前記複数の第１配線及び第２配線の交差部に設けられた複数のメモリセルからなるメモリセル層を有するメモリセルアレイを備え、
   前記メモリセルは、縦続接続された２つのセルユニットを含む縦列セルを有し、前記縦列セルに印加する電圧の極性によって電圧−電流特性が変わる非対称性を有し、
   前記各セルユニットは、物理状態が第１の状態と第２の状態とに変化可能で、経時的に前記第２の状態が前記第１の状態に遷移するよりも前記第１の状態が前記第２の状態に遷移し易い特性を有し、且つ前記第１の状態から前記２の状態に近づく過程で物理状態が第３の状態に変化可能で、経時的に前記第３の状態が前記第２の状態に遷移するよりも前記第１の状態が前記第３の状態に遷移し易い特性を有し、
   前記メモリセルは、前記縦列セルの両方のセルユニットが前記第２の状態でないときに第１の値を記憶した状態、前記縦列セルの一方のセルユニットのみが前記第２の状態であるときに第２の値を記憶した状態、前記縦列セルの両方のセルユニットが前記第２の状態であるときに第３の値を記憶した状態、前記縦列セルの一方のセルユニットが前記第２の状態で他方のセルユニットが前記第１又は第３の状態であるときに前記第２の値を記憶した状態、前記縦列セルの両方のセルユニットが前記第１の状態又は前記第３の状態であるとき、又は前記縦列セルの一方のセルユニットが前記第１の状態で他方のセルユニットが前記第３の状態であるときに前記第１の値を記憶した状態であり
   前記第２の状態は、前記第１の状態よりも前記セルユニットの抵抗値が高い状態であり、前記第３の状態は、前記セルユニットの抵抗値が前記第１の状態よりも前記第２の状態に近い状態である
   ことを特徴とする半導体記憶装置。
2. 複数の第１配線、前記第１配線に交差する複数の第２配線、並びに前記複数の第１配線及び第２配線の交差部に設けられた複数のメモリセルからなるメモリセル層を有するメモリセルアレイを備え、
   前記メモリセルは、縦続接続された２つのセルユニットを含む縦列セルを有し、
   前記各セルユニットは、物理状態が第１の状態と第２の状態とに変化可能で、経時的に前記第２の状態が前記第１の状態に遷移するよりも前記第１の状態が前記第２の状態に遷移し易い特性を有し、
   前記メモリセルは、前記縦列セルの両方のセルユニットが前記第２の状態でないときに第１の値を記憶した状態、前記縦列セルの一方のセルユニットのみが前記第２の状態であるときに第２の値を記憶した状態、前記縦列セルの両方のセルユニットが前記第２の状態であるときに第３の値を記憶した状態である
   ことを特徴とする半導体記憶装置。
3. 前記各セルユニットは、前記第１の状態から前記２の状態に近づく過程で物理状態が第３の状態に変化可能で、経時的に前記第３の状態が前記第２の状態に遷移するよりも前記第１の状態が前記第３の状態に遷移し易い特性を有し、
   前記メモリセルは、前記縦列セルの一方のセルユニットが前記第２の状態で他方のセルユニットが前記第１又は第３の状態であるときに前記第２の値を記憶した状態、前記縦列セルの両方のセルユニットが前記第１の状態又は前記第３の状態であるとき、又は前記縦列セルの一方のセルユニットが前記第１の状態で他方のセルユニットが前記第３の状態であるときに前記第１の値を記憶した状態である
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 前記メモリセルは、前記縦列セルに印加する電圧の極性によって電圧−電流特性が変わる非対称性を有する
   ことを特徴とする請求項２又は３記載の半導体記憶装置。
5. 前記第２の状態は、前記第１の状態よりも前記セルユニットの抵抗値が高い状態であり、前記第３の状態は、前記セルユニットの抵抗値が前記第１の状態よりも前記第２の状態に近い状態である
   ことを特徴とする請求項２〜４のいずれか１項記載の半導体記憶装置。
   

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