JP7204064B2 - 周波数検出器 - Google Patents

Description

本開示技術は、高速フーリエ変換（以下「ＦＦＴ」という）を用いてリアルタイムに周波数を検出する機器に関する。

ＦＦＴを用いた周波数検出は、広い分野で用いられている。例えば、特許文献１には、ドップラーレーダー、ドップラーソナー等の用途が示され、反射エコー信号をＦＦＴすることによりドップラー周波数を求める技術が開示されている。

また、特許文献１は、必要とされる周波数分解能を満たすために高速フーリエ変換において必要なサンプル数を基準サンプル数として、基準サンプル数に達するように、デジタルデータ列にゼロデータを付加する技術を開示している。

特開２０１２－２４７３０４号公報

特許文献１により開示された技術は、倍の分解能を得る際、処理速度が半減し、回路規模が倍増するという課題があった。本開示技術は、処理速度を維持し、回路規模の増大を抑えた上で、分解能を上げる周波数検出器を提供することを目的とする。

本開示技術にかかる周波数検出器は、Ｎ個のサンプリングデータからＮ個のフーリエ変換結果を算出するＦＦＴ器と、前記フーリエ変換結果のうち、振幅が極大となる周波数の順番である指標を検出する検出器と、を備える周波数検出器であって、入力線を２つに分岐した２つの入力系統と、前記２つの入力系統の１つに接続され、遅延をさせるためのＦＩＦＯ型メモリと、前記ＦＩＦＯ型メモリが介在する入力系統からのN個のサンプリングデータと他の入力系統からの別のN個のサンプリングデータとを加減算する加減算器と、位相を生成し、生成した前記位相を複素数に変換する位相生成器と、前記加減算器により加減算されたデータに、前記位相生成器で前記位相から変換された前記複素数を乗算する乗算器と、からなる補正演算器をさらに備え、前記乗算器から出力されたデータに対して前記フーリエ変換結果の算出を２回以上実施し、それぞれの前記フーリエ変換結果から検出した複数の指標について対応する振幅を比較して、振幅が大きい方の指標を選択する。

本開示技術にかかる周波数検出器は、上記構成を備えるため、周波数分解能を２倍にするためにサンプリング点数を増やさなくとも、ピーク周波数近傍で、倍の分解能のフーリエ変換の結果を得ることができる。このため、処理速度を維持し、回路規模の増大を抑えた上で、分解能を上げる周波数検出器を実現することができる。

図１は、実施の形態１にかかる周波数検出器の構成を示すブロック図である。 図２は、実施の形態２にかかる周波数検出器における補正演算器の構成を示すブロック図である。 図３は、実施の形態３にかかる周波数検出器における補正演算器の構成を示すブロック図である。 図４は、実施の形態４にかかる周波数検出器における補正演算器の構成を示すブロック図である。 図５は、実施の形態５にかかる周波数検出器における補正演算器の構成を示すブロック図である。 図６は、実施の形態６にかかる周波数検出器の構成を示すブロック図である。 図７は、実施の形態７にかかる周波数検出器の構成を示すブロック図である。 図８は、実施の形態４にかかる周波数検出器の処理タイミングを示すタイミングチャートである。 図９は、実施の形態９にかかる周波数検出装置の構成を示すブロック図である。

本開示技術を実施するための形態は、図面に沿った以下の説明により、明らかにされる。

実施の形態１．
図１は、実施の形態１にかかる周波数検出器１の構成を示すブロック図である。周波数検出器１は、入力データを受け取る入力線２と、検出結果を送り出す出力線３と、入力データに補正を施す補正演算器４と、ＦＦＴを実施するＦＦＴ器５と、最大ピークを検出する検出器６と、出力値を選択する選択器７とを備える。ここでＦＦＴ器５は、離散フーリエ変換を実施するものであってもよい。

周波数検出器１の動作は、以下の具体例により明らかにされる。具体的にはサンプルデータの数がＮ個であり、分解能を倍加する場合を例示する。Ｎ個のサンプルデータは、入力線２を介し、補正演算器４へ送信される。補正演算器４は、送信されたＮ個のサンプルデータを補正し、ＦＦＴ器５へ出力する。補正演算器４の内部動作は、後述する。ＦＦＴ器５は、送られたＮ個のサンプルデータをフーリエ変換し、同じくＮ個のフーリエ変換結果を検出器６へ出力する。Ｎ個のサンプリングデータを｛ｘ_０，ｘ_１，…，ｘ_Ｎ－１｝とすると、ＦＦＴ器５はＮ個のフーリエ変換計算結果｛Ｆ（ｆ_０）、Ｆ（ｆ_１）、…Ｆ（ｆ_Ｎ－１）｝を算出する。ここで、ｆ_０、ｆ_１、…ｆ_Ｎ－１は低い順に並べられた周波数であり、フーリエ変換計算結果Ｆ（・）は複素数である。

検出器６は、まずフーリエ変換計算結果である複素数の絶対値を算出する。複素数の絶対値とは、複素数を複素平面にプロットしたときの原点からの距離のことである。例えば、フーリエ変換計算結果Ｆ（ｆ_１）の絶対値は｜Ｆ（ｆ_１）｜というように、絶対値の記号｜・｜を用いて表す。また、｜Ｆ（ｆ_１）｜は周波数ｆ_１における「振幅」と呼ぶ。検出器６は、振幅が極大となる周波数（以下「ピーク周波数」という）のうち、振幅が最大となるピーク周波数及び振幅最大の周波数の指標を検出する。指標とは、ＦＦＴ結果の周波数が低い順に並べた順番をいう。より具体的にいえば、指標とは、周波数を表す記号ｆ_０、ｆ_１、…ｆ_Ｎ－１の下添え字の０、１、…Ｎ－１のことである。検出器６は、検出した指標と振幅を選択器７へ出力する。

選択器７は、まず送信された指標を２倍にする。つぎに、選択器７は、初回受取りを０番目と数えて、奇数番目に受け取った指標にはさらに１を加える。さらに、直近２回分の受け取った指標について、それぞれの対応する振幅を比較して、振幅が大きい方の指標を選択する。最後に選択器７は、選択した指標、又は、その指標に対応する周波数を、出力線３に出力する。以上の動作により、周波数検出器１は、振幅が最大となるピーク周波数を出力できる。

補正演算器４は、入力線２の入力を有し、ＦＩＦＯ型メモリ８、加減算器９、乗算器１０、及び位相生成器１１から構成されている。また、補正演算器４は、周波数検出器１を構成し、ＦＦＴ器５の前段に配置されている。

補正演算器４のＦＩＦＯ型メモリ８は、入力線２から送信されたＮ個のサンプリングデータを蓄える。ＦＩＦＯ型メモリ８は、あらたにＮ個のサンプリングデータを蓄えたと同時に出力を開始し、常時Ｎ個分のデータを保持し続ける。

補正演算器４の加減算器９は、入力線２から送信されたＮ個のサンプリングデータとＦＩＦＯ型メモリ８から出力されたＮ個のデータとを加減算する。具体的にいえば加減算器９は、Ｎ個同士の加減算を１つの単位として加算と減算とを切り替える。ここでの減算は、ＦＩＦＯ型メモリ８の出力値から、入力線２の値を引く。

補正演算器４の乗算器１０は、加減算器９から出力された値に、位相生成器１１から出力された複素数を乗算する。

補正演算器４の位相生成器１１は、位相φを生成し、ｅｘｐ（ｊφ）＝ｃｏｓ（φ）＋ｊ・ｓｉｎ（φ）を満たす複素数を出力する。生成する位相φは、最初のＮ個は０、次のＮ個は初期値を０とし、位相増分α＝π／Ｎとしたものである。すなわち、生成するφは、以下の式で求まる値である。
最初のＮ個 ｎ＝０からＮ－１まで，φ_ｎ＝０ ・・・（１Ａ）
次のＮ個 ｎ＝０からＮ－１まで，φ_ｎ＝ｎπ／Ｎ ・・・（１Ｂ）
位相生成器１１の上記処理は、２Ｎ回を１つの単位として繰り返される。

位相生成器１１が生成する位相φが０のとき、ＦＦＴ器５は、通常のフーリエ変換器のように入力線２から送信されたＮ個のサンプリングデータをそのままフーリエ変換する。位相生成器１１が生成する位相φを式（１Ｂ）で与える意図は、説明を要するため、ここで詳細を述べる。ＦＦＴ器５が行う離散フーリエ変換は、以下の式（２）で与えられる。

ただし、ここでｋは指標を表す。
一方、位相生成器１１が式（１Ｂ）で与えられる位相φを生成し、θ_ｎ＝ｅｘｐ（－ｊｎφ）を入力信号ｘ＝｛ｘ_０，ｘ_１，…，ｘ_Ｎ－１｝のそれぞれに乗算すると、ＦＦＴ器５で行うフーリエ変換は、以下の式（３）となる。

補正なしのフーリエ変換と比較すると、フーリエ変換の基本調波の位相増分は２π／Ｎであり、ｋ倍波の位相増分は２ｋπ／Ｎ、ｋ＋１倍波の位相増分は２（ｋ＋１）π／Ｎである。すなわち、式（１Ｂ）が表す位相生成器１１の位相増分α＝π／Ｎは、補正なしのフーリエ変換おけるｋ倍波とｋ＋１倍波の位相増分の半分であることがわかる。位相増分は、ｎを１つ増やしたときの、指数関数の肩の増分だが、言い換えればフーリエ変換で使う信号の周波数と対応している。

選択器７の動作原理は、以下の具体例により明らかにされる。前述のとおり、選択器７は、送信された直近２回分の指標からいずれか１つの指標を選択する。具体例は、検出器６から最初に送信された指標をｍ、次に送信された指標をｐとする。また、指標がｍのときの振幅をＡ_ｍ、指標がｐのときの振幅をＡ_ｐとする。選択器７は、送信された指標｛ｍ、ｐ｝を、指標｛２ｍ、２ｐ＋１｝に変換する。つぎに、選択器７は、振幅のＡ_ｍとＡ_ｐとを比較し、振幅が大きい方に対応する指標を選択する。例えば、Ａ_ｐの方が大きければ、指標として２ｐ＋１を選択し、以下の数式を用いて対応する周波数を求める。
周波数＝入力データのサンプリング周波数×指標÷２Ｎ ・・・（４）
よって、指標が２ｐ＋１であるピークの周波数は、サンプリング周波数×（２ｐ＋１）÷２Ｎで求まる。

以上の構成を備えることにより、実施の形態１にかかる周波数検出器は、従来の周波数検出器に比べ、処理速度を低下させることなく、かつ、回路規模も倍増させることなく、周波数分解能を２倍にすることができる。

発明の効果における処理速度及び回路規模は、少し説明を要するのでここで述べる。ここでの処理速度とは、スループットのことを指す。また、一般に、リアルタイム処理可能なＦＦＴ器は、点数の倍増に伴い回路規模も倍増する。そのため、サンプル点数が少ない特殊な場合を除き、補正演算器４の回路規模は、ＦＦＴ器５に比べて十分小さい。具体的な回路規模の差は、ＦＰＧＡ等のデバイス、ベンダ提供の回路の構成、回路を合成するツールなどの内容により異なる。すなわち、本開示技術における周波数検出器は、処理速度を落とさずに点数を倍にするＦＦＴ器の構成と比べて回路規模は小さくてすむ。

また、周波数検出器の分解能は、これについても少し説明を要するため、ここで述べる。分解能は、「入力のサンプリング周波数÷ＦＦＴ点数」で求められる値である。よって、
サンプリング周波数をそのままに、サンプリング時間を倍に増やし、サンプリング点数を２倍にすれば、分解能は２倍になる。実施の形態１にかかる周波数検出器は、サンプリング時間を２倍にすることで、一定の条件下でＦＦＴ点数を２倍して得られる結果と等価の結果を出力する。一定の条件とは、受信した信号は、２つの異なった積分区間でみて信号が変動していない、という条件である。

実施の形態２．
実施の形態１にかかる周波数検出器は、補正演算器４が１つのＦＩＦＯ型メモリ８を備える構成のものについて述べた。ただし、本開示技術において、１つのＦＩＦＯ型メモリ８は最低限必要な台数を示したに過ぎず、これに限定したものではない。実施の形態２にかかる周波数検出器は、複数のＦＩＦＯ型メモリ８（８ａ、８ｂ）と、その後段に複数の位相回転器１３（１３ａ、１３ｂ、１３ｃ）と、を備える。

実施の形態２にかかる周波数検出器の全体構成は、実施の形態１の全体構成と同じである（図１参照）。実施の形態２の説明は、実施の形態１と共通する構成要素には同じ符号を用いる。また、実施の形態１と重複する説明は、適宜、省略する。

図２は、実施の形態２にかかる周波数検出器における補正演算器４の構成を示すブロック図である。実施の形態２の補正演算器４は、入力データを受け取る入力線２と、データを一時的に保持する複数のＦＩＦＯ型メモリ８（８ａ、８ｂ）と、乗算演算を行う乗算器１０と、位相を生成する位相生成器１１と、出力線１２と、位相を回転させる複数の位相回転器１３（１３ａ、１３ｂ、１３ｃ）と、加算演算をする加算器１４とを備える。

実施の形態２の補正演算器４の動作は、以下の具体例により明らかにされる。実施の形態２にかかる技術が意図することは、分解能を３倍化することである。実施の形態２にかかる周波数検出器の動作は、選択器７の動作を除いて実施の形態１と共通している。

実施の形態２にかかる周波数検出器１の動作は、以下の具体例により明らかにされる。具体的にはサンプルデータの数がＮ個であり、分解能を３倍加する場合を例示する。Ｎ個のサンプルデータは、入力線２を介し、周波数検出器１の補正演算器４へ送信される。補正演算器４は、送信されたＮ個のサンプルデータを補正し、ＦＦＴ器５へ出力する。補正演算器４の内部動作は、後述する。ＦＦＴ器５は、送られたＮ個のサンプルデータをフーリエ変換し、同じくＮ個のフーリエ変換結果を検出器６へ出力する。検出器６は、Ｎ個のフーリエ演算結果から、振幅が最大のものの指標を選出し、選出した指標と対応する振幅の値を選択器７へ出力する。

選択器７は、まず送信された指標を３倍にする。つぎに、選択器７は、初回受取りを０番目と数えて、受け取った順番の数字を３で割った余りを受け取った指標に加算する。さらに、直近３回分の受け取った指標について、それぞれの対応する振幅を比較して、振幅が最大の指標を選択する。最後に選択器７は、選択した指標、又は、その指標に対応する周波数を、出力線３に出力する。以上の動作により、周波数検出器１は、振幅が最大となるピーク周波数を出力できる。

補正演算器４の複数のＦＩＦＯ型メモリ８（８ａ、８ｂ）は、入力線２から送信されたＮ個のサンプリングデータをそれぞれ蓄える。複数のＦＩＦＯ型メモリ８（８ａ、８ｂ）のそれぞれは、あらたにＮ個のサンプリングデータを蓄えたと同時に出力を開始し、常時Ｎ個分のデータを保持し続ける。

補正演算器４は、複数のＦＩＦＯ型メモリ８（８ａ、８ｂ）の後段にそれぞれ配置された複数の位相回転器１３（１３ａ、１３ｂ）を備える。また、補正演算器４は、上記とは別に、入力線２に直接接続された位相回転器１３（１３ｃ）を備える。位相回転器１３（１３ａ、１３ｂ、１３ｃ）は、入力された値に対し、位相を回転させる作用を施す。回転量などの具体的なことは、後述する。

補正演算器４の加減算器９は、位相回転器１３（１３ａ、１３ｂ、１３ｃ）のそれぞれが出力する３つの値を加算する。すなわち、実施の形態２にかかる加減算器９は、加減算器入力をさらに備え、さらにＮ個のサンプリングデータを加減算する。

補正演算器４の乗算器１０は、加減算器９から出力された値に、位相生成器１１から出力された複素数を乗算する。この乗算結果が補正演算器４の補正結果となる。

補正演算器４の位相生成器１１は、位相φを生成し、ｅｘｐ（ｊφ）＝ｃｏｓ（φ）＋ｊ・ｓｉｎ（φ）を満たす複素数を出力する。生成する位相φは、以下の数式により与えられる。
位相φ＝（（ｎ ｄｉｖ Ｎ）ｍｏｄ ３）×（ｘ ｍｏｄ Ｎ）×２π÷（３Ｎ）
・・・（５）
ただし、ｎはサンプリング番号を、ｄｉｖとｍｏｄはそれぞれ整数の割算における商と余剰を表す。
以上の動作により、補正演算器４は、入力値に補正を施す。

補正演算器４が備える複数の位相回転器１３（１３ａ、１３ｂ、１３ｃ）は、以下のとおり動作する。
ＦＩＦＯ型メモリ８ａの後段に配置された位相回転器１３ａは、位相回転器とは名ばかりで、実際には位相を回転しない。位相回転器１３ａが回転する位相は、０［ｒａｄ］だと言い換えてもよい。位相回転器１３ａは、遅延回路に置き換えることができる。また、位相回転器１３ａは、ＦＩＦＯ型メモリ８ａの保持数を変更することによって、なくす構成としてもよい。
ＦＩＦＯ型メモリ８ｂの後段に配置された位相回転器１３ｂは、以下の式で与えられる位相を回転させる。
最初のＮ個 ｎ＝０からＮ－１まで，φ_ｎ＝０ ・・・（６Ａ）
次のＮ個 ｎ＝０からＮ－１まで，φ_ｎ＝２π／３ ・・・（６Ｂ）
最後のＮ個 ｎ＝０からＮ－１まで、φ_ｎ＝４π／３ ・・・（６Ｃ）
入力線２に直接つながれた位相回転器１３ｃは、以下の式で与えられる位相を回転させる。
最初のＮ個 ｎ＝０からＮ－１まで，φ_ｎ＝０ ・・・（７Ａ）
次のＮ個 ｎ＝０からＮ－１まで，φ_ｎ＝４π／３ ・・・（７Ｂ）
最後のＮ個 ｎ＝０からＮ－１まで、φ_ｎ＝８π／３ ・・・（７Ｃ）

選択器７の動作原理は、以下の具体例により明らかにされる。前述のとおり、選択器７は、送信された直近３回分の指標からいずれか１つの指標を選択する。具体例は、検出器６から最初に送信された指標をｍ、次に送信された指標をｐ、最後に送信された指標をｑとする。また、指標がｍのときの振幅をＡ_ｍ、指標がｐのときの振幅をＡ_ｐ、指標がｑのときの振幅をＡ_ｑとする。選択器７は、送信された指標｛ｍ、ｐ、ｑ｝を、指標｛３ｍ、３ｐ＋１、３ｑ＋２｝に変換する。つぎに、選択器７は、振幅のＡ_ｍ、Ａ_ｐ、及びＡ_ｑを比較し、振幅が最大に対応する指標を選択する。例えば、Ａ_ｑが最大であれば、指標として３ｑ＋２を選択し、以下の数式を用いて対応する周波数を求める。
周波数＝入力データのサンプリング周波数×指標÷３Ｎ ・・・（８）
よって、指標が３ｑ＋２であるピークの周波数は、サンプリング周波数×（３ｑ＋２）÷３Ｎで求まる。

以上の構成を備えることにより、実施の形態２にかかる周波数検出器は、サンプリング点数をＮ個としたまま、従来の周波数検出器に比べ、処理速度を低下させることなく、かつ、回路規模も３倍増させることなく、周波数分解能を３倍にすることができる。

実施の形態２にかかる周波数検出器は、周波数分解能を３倍にする例を示したが、これに限定するものではなく、周波数分解能をＬ倍にする一般化が行える。周波数分解能をＬ倍にする場合、Ｌ台の位相回転器１３（１３ａ、１３ｂ、１３ｃ、…）の位相に関する式は、以下のように一般化できる。
最初のＮ個 ｎ＝０からＮ－１まで，φ_ｎ＝０ ・・・（９Ａ）
次のＮ個 ｎ＝０からＮ－１まで，φ_ｎ＝ｉ×２π／Ｌ ・・・（９Ｂ）
その次のＮ個 ｎ＝０からＮ－１まで、φ_ｎ＝ｉ×４π／Ｌ ・・・（９Ｃ）
…
最後のＮ個 ｎ＝０からＮ－１まで、φ_ｎ＝ｉ×２（Ｌ－１）π／Ｌ・・・（９Ｄ）
ただし、ｉは位相演算器の通し番号（０からＬ－１まで）である。

実施の形態３．
実施の形態３にかかる周波数検出器は、既出の実施の形態にかかる周波数検出器とは異なる、別の補正演算器４を備える。図３は、実施の形態３にかかる周波数検出器の補正演算器４の構成を示すブロック図である。

実施の形態３にかかる周波数検出器の全体構成は、実施の形態１の全体構成と同じである（図１参照）。実施の形態３の説明は、既出の実施の形態と共通する構成要素には同じ符号を用いる。また、既出の実施の形態と重複する説明は、適宜、省略する。

図３が示すように、実施の形態３の補正演算器４は、入力データを受け取る入力線２と、データを一時的に保持する複数のＦＩＦＯ型メモリ（８、２２）と、乗算演算を行う乗算器１０と、位相を生成する位相生成器１１と、出力線１２と、加算及び減算の両方を実施する加減算器２１と、入力を切り替えるセレクタ２３とを備える。

実施の形態３の補正演算器４の動作は、以下の具体例により明らかにされる。実施の形態３にかかる技術が意図することは、前述したものとは別の実施態様で、分解能を２倍化することである。実施の形態３にかかる周波数検出器の動作は、補正演算器４の動作を除いて既出の実施の形態と共通している。

補正演算器４のＦＩＦＯ型メモリ８は、入力線２から送信されたＮ個のサンプリングデータを蓄える。ＦＩＦＯ型メモリ８は、あらたにＮ個のサンプリングデータを蓄えたと同時に出力を開始し、常時Ｎ個分のデータを保持し続ける。

補正演算器４の加減算器２１は、ＦＩＦＯ型メモリ８からの出力開始と共に、加算と減算を開始する。図３が示すように、加減算器２１は、加算結果用出力線と減算結果用出力線との２つの出力線を有する。加減算器２１は、開始後にＮ回加算減算を繰り返したら、Ｎ回休止する。以降、加減算器２１は、加算減算と休止をＮ回ごとに切り替える。

補正演算器４の第二ＦＩＦＯ型メモリ２２は、加減算器２１の減算結果用出力線に接続され、減算結果を蓄える。第二ＦＩＦＯ型メモリ２２は、Ｎ－ｄ個蓄えたと同時に出力を開始し、空になるまで出力を続ける。ただしここでｄは、乗算器１０で生じる遅延時間をデータ入力間隔ｓで割った整数値である。

補正演算器４の乗算器１０は、第二ＦＩＦＯ型メモリ２２から出力された値に、位相生成器１１から出力された複素数を乗算する。乗算した結果は、補正演算器４のセレクタ２３へ送信される。

補正演算器４の位相生成器１１は、位相φを生成し、ｅｘｐ（ｊφ）＝ｃｏｓ（φ）＋ｊ・ｓｉｎ（φ）を満たす複素数を乗算器１０へ出力する。生成する位相φは、初回０として、位相を１回送る毎にπ／Ｎずつ加算し、Ｎ回送るごとに０に戻す。

補正演算器４のセレクタ２３は、２つの入力線を有し、１つは加減算器２１の加算結果用出力線であり、もう１つは乗算器１０の出力線である。セレクタ２３は、加減算器２１の加算結果をＮ回選択した後、乗算器１０の乗算結果をＮ回選択する。以降、セレクタ２３は、Ｎ回毎に選択先を切り替える。以上の動作により、補正演算器４は、入力値に補正を施す。

以上の構成を備えることにより、実施の形態３にかかる周波数検出器は、サンプリング点数をＮ個としたまま、従来の周波数検出器に比べ、処理速度を低下させることなく、かつ、回路規模も倍増させることなく、周波数分解能を２倍にすることができる。加えて、２回に１回は、サンプリングの点を２倍にして得られる結果と同一の結果を得ることができる。なお、この同一の結果が得られるのは、０を起点として奇数番目の出力である。

実施の形態４．
実施の形態４にかかる周波数検出器は、既出の実施の形態にかかる周波数検出器とは異なる、別の補正演算器４を備える。図４は、実施の形態４にかかる周波数検出器の補正演算器４の構成を示すブロック図である。

実施の形態４にかかる周波数検出器の全体構成は、実施の形態１の全体構成と同じである（図１参照）。実施の形態４の説明は、既出の実施の形態と共通する構成要素には同じ符号を用いる。また、既出の実施の形態と重複する説明は、適宜、省略する。

図４が示すように、実施の形態４の補正演算器４は、入力データを受け取る入力線２と、データを一時的に保持する複数のＦＩＦＯ型メモリ８と、乗算演算を行う乗算器１０と、位相を生成する位相生成器１１と、出力線１２と、加算及び減算の両方を実施する加減算器２１と、入力を切り替えるセレクタ２３、２５と、入力を短時間遅延させる遅延器２４、２６とを備える。

実施の形態４の補正演算器４の動作は、以下の具体例により明らかにされる。実施の形態４にかかる技術が意図することは、既出の実施の形態のものとは別の実施態様で、分解能を２倍化することである。実施の形態４にかかる周波数検出器の動作は、実施の形態３に示した動作と共通している。実施の形態３に示した動作との違いは、２つある。１つ目の相違は、実施の形態３におけるＦＩＦＯ型メモリ８と第二ＦＩＦＯ型メモリ２２とを、実施の形態４ではＦＩＦＯ型メモリ８に統合したことである。２つ目の相違は、ＦＩＦＯ型メモリ８の統合に伴い、遅延器２４、２６のそれぞれで遅延量を調整し、セレクタ２５でＦＩＦＯ型メモリ８へ出力するデータを選択するように構成したことである。

補正演算器４の遅延器２４は、入力線２からのデータを遅延させる。遅延量は、加減算器２１で生じる遅延量と等しくなるように設定する。

補正演算器４のセレクタ２５は、最初のＮ回において遅延器２４からの出力を選択し、次のＮ回において加減算器２１の減算結果を選択する。セレクタ２５は、以降、Ｎ回ごとに選択先を切り替える。

補正演算器４のＦＩＦＯ型メモリ８は、セレクタ２５から送信されるデータを蓄える。ＦＩＦＯ型メモリ８は、Ｎ－ｅ個のデータを蓄えたと同時に出力を開始し、Ｎ－ｅ個分のデータを保持し続ける。ただしここでｅは、加減算器２１の遅延量を入力線２におけるデータ入力間隔ｓで割った整数値である。

補正演算器４の加減算器２１は、ＦＩＦＯ型メモリ８からの出力開始と同時に加算と減算の処理を開始する。加減算器２１は、処理を開始後、Ｎ回の加算減算を実施したら、Ｎ回の間休止する。加減算器２１は、以降、加算減算と休止とをＮ回ごとに切り替える。

補正演算器４の遅延器２６は、加減算器２１の加算結果の出力を遅延させる。遅延量は、乗算器１０と加減算器２１で生じる遅延の差をデータ入力間隔ｓで割った値である。

補正演算器４の乗算器１０は、ＦＩＦＯ型メモリ８からの出力に対し、Ｎ個は１を乗算し、次のＮ個は位相生成器１１が出力する複素数を乗算し、乗算した結果をセレクタ２３に出力する。乗算器１０は、以降、データＮ個毎に乗算する値を１と複素数とで切り替える。

補正演算器４の位相生成器１１は、Ｎ個のデータに対応するＮ個の位相φを生成し、ｅｘｐ（ｊφ）＝ｃｏｓ（φ）＋ｊ・ｓｉｎ（φ）で求まるＮ個の複素数を乗算器１０へ出力する。生成する位相φは、初期値を０として、位相を１つ出力する毎にπ／Ｎずつ加算し、Ｎ回送るごとに０に戻す。乗算器１０への複素数の出力は、乗算器１０が乗算するタイミングに合わせることに留意する。

補正演算器４のセレクタ２３は、加減算器２１の加算結果をＮ回選択した後、乗算器１０の乗算結果をＮ回選択する。セレクタ２３は、以降、Ｎ回毎に選択先を切り替える。以上の動作により、補正演算器４は、入力されたデータを補正する。

以上の構成を備えることにより、実施の形態４にかかる周波数検出器は、サンプリング点数をＮ個としたまま、従来の周波数検出器に比べ、処理速度を低下させることなく、かつ、回路規模も倍増させることなく、周波数分解能を２倍にすることができる。加えて、２回に１回は、サンプリングの点を２倍にして得られる結果と同一の結果を得ることができる。つまり、実施の形態４にかかる周波数検出器は、実施の形態３にかかる周波数検出器と同じ結果を、ＦＩＦＯ型メモリの台数を少なくした構成で実現したものである。

実施の形態４にかかる周波数検出器の動作は、タイミングチャートを用いることにより明らかになる。図８は、実施の形態４にかかる周波数検出器の処理タイミングを示すタイミングチャートである。図８のタイミングチャートの各行の帯は、データをＮ個毎に区切ったものである。図８のタイミングチャート中の最上部の方形波は、クロック信号である。また、図８の中の「ＩＮＰＵＴ／２」は入力線２での各データを、「Ｄｅｌａｙ／２４」は遅延器２４の出力を、「ＳＥＬ／２５」はセレクタ２５の出力を、「ＦＩＦＯ／８」はＦＩＦＯ型メモリ８の出力を、「Ａｄｄ／２１」は加減算器２１の加算結果を、「Ｓｕｂ／２１」は加減算器２１の減算結果を、「Ｄｅｌａｙ／２６」は遅延器２６の出力を、「Ｍｕｌｔｉｐｌｙ／１０」は乗算器１０の出力を、「ＯＵＴＰＵＴ／１２」は出力線１２での各データを、それぞれ示している。図８のタイミングチャートは、実施の形態４にかかる周波数検出器が、ＦＩＦＯ型メモリ８においても、出力線１２においても、データの重複や空きを生じさせることなく、処理を継続できることを示している。

実施の形態５．
実施の形態５にかかる周波数検出器は、既出の実施の形態にかかる周波数検出器とは異なる、別の補正演算器４を備える。図５は、実施の形態５にかかる周波数検出器の補正演算器４の構成を示すブロック図である。

実施の形態５にかかる周波数検出器の全体構成は、実施の形態１の全体構成と同じである（図１参照）。実施の形態５の説明は、既出の実施の形態と共通する構成要素には同じ符号を用いる。また、既出の実施の形態と重複する説明は、適宜、省略する。

実施の形態５の補正演算器４は、図５に示すように、外部メモリ１６を制御するメモリ制御器１５を備える。外部メモリ１６とメモリ制御器１５とは、実施の形態１の補正演算器４におけるＦＩＦＯ型メモリ８と同じように動作し機能する。

以上の構成を備えることにより、実施の形態５にかかる周波数検出器は、外部のメモリが利用できる場合において、実施の形態１にかかる周波数検出器よりも回路規模を削減し、実施の形態１にかかる周波数検出器と同じ効果を得ることができる。

実施の形態６．
既出の実施の形態にかかる周波数検出器は、入力線の数を必要最小限の１とした１系統の構成を示したが、これに限定するものではない。実施の形態６にかかる周波数検出器は、入力を２系統として構成されている。図６は、実施の形態６にかかる周波数検出器の構成を示すブロック図である。
すなわち、実施の形態６にかかる周波数検出器は、ＦＩＦＯ型メモリが接続されている加減算器入力に代えて、あらたに入力系統を増やし、加減算器へ直接入力するように構成し、それぞれの入力系統でサンプリングタイミングの異なったＮ個のサンプリングデータを入力するように構成した。

実施の形態６にかかる周波数検出器は、図６に示すとおり、２系統の入力データを受け取る入力線２（２ａ、２ｂ）を備える。実施の形態１の構成と比較すると、実施の形態１の周波数検出器におけるＦＩＦＯ型メモリ８がなくなり、その分が２系統のうちの１系統だとわかる。入力線２（２ａ、２ｂ）は、それぞれＮサンプルぶんタイミングをずらしてそれぞれＮ個のサンプリングデータずつ、入力データを扱うことを意図している。

実施の形態６にかかる周波数検出器の動作原理は、実施の形態１の周波数検出器の動作原理と共通する。相違点は、入力系統が２系統あるということである。入力線２ｂは、入力線２ａがＮ個のサンプルデータを扱った後に、次のＮ個のサンプルデータを扱うという点である。

以上の構成を備えることにより、実施の形態６にかかる周波数検出器は、サンプリングレートを２倍に上げたことにより、下がった分解能を上げる（分解能を元に戻す）ことができる。なお、この実施の形態６にかかる周波数検出装置は、サンプリングレートが変わらない場合にも適用することができる。これは、図１のＦＩＦＯ型メモリ８が、本装置前段（装置外の入力線２ａ側）に移動した構成にほかならない。この場合、入力線２（２ａ、２ｂ）に２Ｎ周期で、０からＮ－１番目の入力データ列とＮから２Ｎ－１番目の入力データ列とを同一にすれば、実施の形態３にかかる周波数検出装置と同じ出力が得られる。

実施の形態７．
実施の形態６にかかる周波数検出器は、入力系統を２系統にしたものであるが、入力系統の数はさらに増やしてもよい。実施の形態７にかかる周波数検出器は、入力系統を３系統に増やしたことが特徴である。図７は、実施の形態７にかかる周波数検出器の構成を示すブロック図である。

実施の形態７にかかる周波数検出器は、図７に示すとおり、３系統の入力データを受け取る入力線２（２ａ、２ｂ、２ｃ）を備える。実施の形態２の構成と比較すると、実施の形態２の周波数検出器におけるＦＩＦＯ型メモリ８がなくなり、その分が３系統のうちの１系統だとわかる。入力線２（２ａ、２ｂ、２ｃ）は、それぞれＮサンプルぶんタイミングをずらしてそれぞれＮ個のサンプリングデータずつ、入力データを扱うことを意図している。

実施の形態７にかかる周波数検出器の動作原理は、実施の形態２の周波数検出器の動作原理と共通する。相違点は、入力系統が３系統あるということである。入力線２ｂは、入力線２ａがＮ個のサンプルデータを扱った後に、次のＮ個のサンプルデータを扱う。また、入力線２ｃは、入力線２ｂがＮ個のサンプルデータを扱った後に、その次のＮ個のサンプルデータを扱う。

以上の構成を備えることにより、実施の形態７にかかる周波数検出器は、サンプリングレートを３倍に上げたことにより、下がった分解能を上げる（分解能を元に戻す）ことができる。また、実施の形態７における周波数検出装置は、入力系統を３系統にしたものをしめしたが、これに限定するものではない。本開示技術は、入力系統を３以上のＬ個の入力系統を有するものへと一般化することができる。

実施の形態８．
既出の実施の形態にかかる周波数検出装置は、最大振幅のピーク周波数を検出する動作について説明がなされてきた。従来の周波数検出装置と同様、検出するピーク周波数は同時に複数あってもよい。実施の形態８にかかる周波数検出装置の構成は、実施の形態１にかかるものの構成と同じである（図１参照）。複数のピーク周波数を検出するときの動作は、具体例による検出器６と選択器７と動作によって明らかになる。

実施の形態８の具体例は、３つの周波数を同時に検出する。検出器６は、１以上のピーク周波数を検出し、検出した指標を選択器７へ出力する。検出器６は、出力された指標に以下の操作を行う。検出器６は、受け取った指標をまず２倍にする。つぎに、検出器６は、初回受取りを０番目と数えて奇数番目に受け取った指標にはさらに１を加える。選択器７は、直近２回分の出力された指標のうち、検出器６が出力した段階で指標の差が１となる２つの指標があれば、この２つの指標を統合する。統合処理の後、振幅が大きい順に３つの指標を周波数に変換し、変換した周波数の値を出力線３へ出力する。

以上の構成を備えることにより、実施の形態８にかかる周波数検出器は、サンプリング点数をＮ個としたまま、従来の周波数検出器に比べ、処理速度を低下させることなく、かつ、回路規模も倍増させることなく、周波数分解能を２倍化し、同時に複数のピーク周波数を検出することができる。

実施の形態８の具体例は、検出するピーク周波数の個数を３と固定していたものであったが、これに限定するものではない。検出するピーク周波数は、振幅の閾値で決めてもよいし、振幅の閾値と個数の条件とを組み合わせて決めてもよい。

実施の形態９．
既出の実施の形態にかかる周波数検出器は、専用の処理回路を用いることを前提に説明を行ったが、これに限定するものではない。実施の形態９にかかる周波数検出器は、既出の実施の形態にかかる周波数検出器の機能を、一般的なプロセッサを用いて実現する構成を採用する。図９は、実施の形態９にかかる周波数検出装置の構成を示すブロック図である。

図９が示すように、実施の形態９にかかる周波数検出器３１は、データを受け取る入力線３２、検出結果を出力する出力線３３、外部との入出力を行う入出力器３４、データ等を蓄えるメモリ３５、フーリエ変換等の演算処理を行うプロセッサ３６を備える。

入出力器３４は、入力線３２を介して受信するＮ個のサンプリングデータを、メモリ３５に出力する。最初を０として数えた偶数回目のＮ個のサンプリングデータは、データＥＶＥＮと名付ける。奇数回目のＮ個のサンプリングデータは、データＯＤＤと名付ける。

プロセッサ３６は、メモリ３５に蓄えたデータに対し、補正演算を施す（ステップＳＴ１）。補正演算は、データＥＶＥＮとデータＯＤＤの加算である。

プロセッサ３６は、Ｎ個のサンプリングデータに対してフーリエ変換を実施する（ステップＳＴ２）。Ｎ個のフーリエ変換結果は、周波数の低い順に指標が付される。

プロセッサ３６は、フーリエ変換結果のＮ個の複素数について、絶対値を算出する（ステップＳＴ３）。この絶対値は、既にのべた振幅のことである。

プロセッサ３６は、振幅が最大である指標を選出し、指標を２倍にする（ステップＳＴ４）。

プロセッサ３６は、選出を２回以上実施した場合、直近の２回のうち、振幅が大きい指標をメモリ３５に出力する（ステップＳＴ５）。出力する値は、指標の代わりに指標に対応する周波数でもよい。

入出力器３４は、プロセッサ３６が上記の値をメモリに出力した時、その値を出力線３３に出力する。

周波数検出器は、入力線３２からあらたなＮ個のサンプリングデータが送られる。あらたなＮ個のサンプリングデータは、入出力器３４を介してメモリ３５に蓄える。ここでの例では、メモリ３５への保存が偶数番目の事象だと仮定し、Ｎ個のサンプリングデータをデータＥＶＥＮとする（データを置き換える）。

プロセッサ３６は、メモリ３５に蓄えたデータに対し、補正演算を施す（ステップＳＴ６）。補正演算は、データＥＶＥＮからデータＯＤＤの減算と減算結果への位相乗算である。この位相乗算での位相は、初期値を０として、π／Ｎずつ増やす。

プロセッサ３６は、この後、ステップＳＴ２からステップＳＴ５の処理を実施する。そして、Ｎ個のサンプリングデータをデータＯＤＤとして置き換えた後、プロセッサ３６はステップＳＴ６を実施する。以上がプロセッサ３６が行う１巡のフローであり、プロセッサ３６はこれを繰り返す。

以上のとおり、既出の実施の形態にかかる周波数検出装置は、一般的なプロセッサを用いても実現することができる。なお、このプロセッサは、各種アクセラレータで代用してもよい。

周波数検出器 １、３１； 入力線 ２、２ａ、２ｂ、２ｃ、３２； 出力線 ３、１２、３３； 補正演算器 ４； ＦＦＴ器 ５； 検出器 ６； 選択器 ７； ＦＩＦＯ型メモリ ８、８ａ、８ｂ； 加減算器 ９、２１； 乗算器 １０； 位相生成器 １１； 位相回転器 １３、１３ａ、１３ｂ、１３ｃ； 加算器 １４； メモリ制御器
１５； 外部メモリ １６； 第二ＦＩＦＯ型メモリ ２２； セレクタ ２３、２５； 遅延器 ２４、２６； 入出力器 ３４； メモリ ３５； プロセッサ３６。

Claims (7)

1. Ｎ個のサンプリングデータからＮ個のフーリエ変換結果を算出するＦＦＴ器と、
   前記フーリエ変換結果のうち、振幅が極大となる周波数の順番である指標を検出する検出器と、
   を備える周波数検出器であって、
   入力線を２つに分岐した２つの入力系統と、
   前記２つの入力系統の１つに接続され、遅延をさせるためのＦＩＦＯ型メモリと、
   前記ＦＩＦＯ型メモリが介在する入力系統からのN個のサンプリングデータと他の入力系統からの別のN個のサンプリングデータとを加減算する加減算器と、
   位相を生成し、生成した前記位相を複素数に変換する位相生成器と、
   前記加減算器により加減算されたデータに、前記位相生成器で前記位相から変換された前記複素数を乗算する乗算器と、からなる補正演算器をさらに備え、
   前記乗算器から出力されたデータに対して前記フーリエ変換結果の算出を２回以上実施し、それぞれの前記フーリエ変換結果から検出した複数の指標について対応する振幅を比較して、振幅が大きい方の指標を選択することを特徴とする周波数検出器。
2. 前記補正演算器の前記加減算器は、加減算器入力をさらに備え、さらにＮ個のサンプリングデータを加減算し、
   前記加減算器の複数の前記加減算器入力のそれぞれに、位相を回転させる位相回転器をさらに備える請求項１に記載の周波数検出器。
3. 前記補正演算器の前記加減算器は、加算結果用出力線と減算結果用出力線との２つの出力線を有し、
   前記減算結果用出力線は、遅延させるための第二ＦＩＦＯ型メモリに接続され、さらにその後段に前記乗算器に接続され、
   前記加算結果用出力線と前記乗算器の出力線とは、それぞれセレクタに接続され、
   前記セレクタは、Ｎ回毎に選択先を切り替えることを特徴とする請求項１に記載の周波数検出器。
4. 前記補正演算器は、遅延回路をさらに備え、
   前記減算結果用出力線に接続されている前記第二ＦＩＦＯ型メモリは、前記ＦＩＦＯ型メモリと統合したことを特徴とする請求項３に記載の周波数検出器。
5. 前記補正演算器は、前記ＦＩＦＯ型メモリに代えて、外部メモリを制御するためのメモリ制御器を備えることを特徴とする請求項１から請求項４のいずれかに記載の周波数検出器。
6. 前記ＦＩＦＯ型メモリが接続されている前記加減算器入力に代えて、あらたに入力系統を増やし、前記加減算器へ直接入力するように構成し、
   それぞれの入力系統でサンプリングタイミングの異なったＮ個のサンプリングデータを入力するように構成したことを特徴とする請求項２に記載の周波数検出器。
7. Ｎ個のサンプリングデータからＮ個のフーリエ変換結果を算出する処理を実行し、
   前記フーリエ変換結果のうち、振幅が極大となる周波数の順番である指標を検出する処理を実行するプロセッサを備える周波数検出器であって、
   前記プロセッサは
   メモリに蓄えたデータに対し、補正演算を施すステップと、
   前記補正演算を施したＮ個のサンプリングデータに対してフーリエ変換を実施するステップと、
   前記フーリエ変換結果のＮ個の複素数について、絶対値を算出するステップと、
   前記絶対値が最大である指標を選出し、指標を２倍にするステップと、
   選出を２回以上実施した場合、直近の２回のうち、振幅が大きい指標を出力するステップと、
   からなる処理を実行することを特徴とする周波数検出器。

Images