JP7158392B2 - パワー半導体モジュール - Google Patents

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Description

本発明は、パワー半導体モジュールに関する。本発明は、特に長期信頼性を示すパワー半導体モジュールに関する。
当技術分野において、例えば、スイッチングパワー半導体装置などのパワー半導体装置を含んでいるパワー半導体モジュールがよく知られている。特定の用途においては、パワー半導体装置を機械的に保護すること、および/または環境要因に対して保護することが重要である。
DE 11 2012 006 656 T5号公報には、半導体装置が記載されている。この開示については、回路パターンは、セラミック基板の上面に接合されている。冷却体が、セラミック基板の下面に接合されている。絶縁ゲート型バイポーラトランジスタ(IGBT:Insulated Gate Bipolar Transistor)およびフォワード型コンバータ(FWD:Forward Converter)が、回路パターンの上に設けられている。保護膜は、セラミック基板と回路パターンとの間の接合部と、セラミック基板と冷却体との間の接合部を覆っている。成形樹脂は、セラミック基板と、回路パターンと、IGBTと、FWDと、冷却体と、保護膜などを覆っている。セラミック基板は、保護膜よりも高い熱伝導率を有している。保護膜は、成形樹脂よりも低い硬度を有しており、成形樹脂からセラミック基板に負荷される力を緩和している。回路パターンおよび冷却体は、保護膜に覆われることなくモールド樹脂と接する溝を有している。
DE 41 33 199 A1号公報には、金属基板および金属基板上に配置された絶縁層から構成される絶縁被膜金属基板上に支持される半導体素子を含む絶縁被膜金属基板と、絶縁層上に形成され、かつ半導体素子と接続されている金属箔の配線と、半導体素子および配線を覆っている絶縁性の封止材と、封止材よりも高い比誘電率を有し、かつ配線の端部および封止材の間に介在している固体絶縁物とを用いる半導体装置が記載されている。
US 2013/0161801 A1号公報には、DCB基板(DCB:Direct Bonded Copper)に取り付けられたディスクリート装置と、その装置の製造方法が記載されている。ディスクリート装置は、少なくとも1つの半導体チップを含んでいる。半導体チップまたは半導体チップの少なくとも一部は、封止材によって覆われることでパッケージ化されてもよい。さらに、DCB基板上に配置され、かつディスクリート装置を覆っているシリコーンゲルが設けられていることが記載されている。
US 2013/0056883 A1号公報には、基部と、実装基板と、半導体素子と、支持部材と、支持端部と、筐体と、第1封止層と、第2封止層とを含んでいる半導体装置が記載されている。第1封止層は、筐体に囲まれた内部空間内の実装基板と半導体素子とを覆っている。第2封止層は、筐体に囲まれた内部空間に配置された第1封止層の上に設けられ、第1封止層よりも高い硬度を有する。
EP 1 739 740 A2号公報は、パワー半導体に関する。より具体的には、高静電容量について高い信頼性が達成された高電耐圧半導体のモジュール構造に関する。具体的には、パワー半導体において、半導体素子とアルミニウム線との接点が、導電性を有する第1の絶縁性の樹脂に覆われることにより、金属線の接合寿命が向上し、モジュールの寿命が向上し得ると記載されている。さらに、第2の樹脂は、第1の樹脂の上に設けられていると記載されている。
先行技術における課題を解決するための手段には、例えば、パワー半導体装置に作用する負の影響に対する効果的な手段に関して、すなわち長寿命の信頼性に関して、依然として改良の余地がある。
本発明の目的は、先行技術の少なくとも1つの欠点を克服するパワー半導体モジュールを提供することである。より詳細には、高い長寿命信頼性または長期信頼性を示すパワー半導体モジュールを提供することである。
この目的は、独立請求項1に記載のパワー半導体モジュールによって少なくとも部分的に解決される。本発明の有利な実施形態は、従属請求項と、さらなる説明と、図面とに示されている。それ以外の実施の形態は、明確に除外されない限り、単独でまたは任意の組合せによって本発明の特徴をもたらすことができる。
本発明は、少なくとも1つのパワー半導体装置を支える支持部材を有するパワー半導体モジュールを提供する。支持部材は、パワー半導体装置とともに、少なくとも部分的には筐体内に配置されている。支持部材およびパワー半導体装置は、少なくとも部分的に封止材に覆われている。封止材に加えて、保護材が筐体内に設けられている。保護材は、シリコーンゲルから形成されている。保護材は、支持部材と、パワー半導体装置と、封止材とのうち少なくともいずれか1つを少なくとも部分的に覆っている。封止材は、保護領域と接触する接触領域を有している。封止材は、接触領域において構造化されている。封止材は、接触領域において、少なくとも1つの凸部または少なくとも1つの凹部を有する粗面によって構造化されている。
そのようなパワー半導体モジュールは、内部および/または外部の機械的な影響および/または電気的な影響に関して、効果的な保護および長期的に信頼できる保護を電気回路およびそのパワー半導体装置に提供する。それにより、それは容易に形成される。
このため、本発明はパワー半導体モジュールに関する。パワー半導体モジュールは、支持部材を有する。本発明には、少なくとも1つの支持部材が設けられる場合も含まれている。具体的には、少なくとも1つのパワー半導体装置を支持する1つの支持部材が設けられてもよい。または、それぞれが少なくとも1つのパワー半導体装置を支持する複数の支持部材が設けらてもよい。これにより、パワー半導体モジュールを容易に、かつ融通が利くように製造することができる。
パワー半導体装置には、絶縁ゲート型バイポーラトランジスタ(IGBT:Insulated Gate Bipolar Transistor)、金属酸化物半導体電界効果トランジスタ(MOSFET:Metal Oxide Semiconductor field effect)、およびダイオードなどの、複数のトランジスタまたは複数のスイッチング素子がそれぞれ設けられていてもよい。
当技術分野で知られているように、少なくとも1つのパワー半導体装置のそれぞれは、少なくとも1つの電気回路の一部であってもよい。したがって、それぞれの実施形態に応じて、支持部材は、金属膜などの複数の導体と、端子またはコネクタとを有していてもよい。端子またはコネクタは、パワー半導体モジュールの複数の部品を外部および内部と接続するために用いられる。端子またはコネクタは、金属膜の上などの導体の上のそれぞれの位置に配置されている。
支持部材は、例えば、セラミック基板などの基板であってもよいし、詳細に後述されるようなベース板であってもよい。
さらに、少なくとも1つの支持部材はそれぞれ、少なくとも1つのパワー半導体装置または少なくとも1つの半導体チップとともに、少なくとも部分的に筐体内に配置されている。支持部材およびパワー半導体装置は、少なくとも部分的に封止材によって覆われている。したがって、封止材は、パワー半導体装置および支持部材を少なくとも部分的に覆っていてもよい。これは、当技術分野で一般的に知られており、パワー半導体装置および電気回路を保護し得る。それは、外部からの影響に関して、その覆われている領域の一部または少なくとも一部であり、沿面距離をさらに改善し得る。
上述されたパワー半導体モジュールによれば、筐体内には封止材に加えて、保護材が設けられている。保護材はシリコーンゲルによって形成されている。保護材は、支持部材と、パワー半導体装置と、封止材とのうち少なくともいずれか1つを少なくとも部分的に覆っている。この構成により電気回路は、基板および半導体チップの水準において安全に保護されるため、従来技術と比べて著しく有利な効果が得られる。
このことは、主に次の事実によるものである。すなわち、封止材によって確実に支持部材、パワー半導体装置のすべての所望の位置、またはそれぞれの電子回路の他の部品などを効果的に覆うことが困難であるため、封止材のみによってそれぞれの部品を完全に保護することが難しいという事実である。これは、例えば、当技術分野で知られているように、封止材がトランスファー成形化合物などの成形化合物によって形成されている場合と関連し得る。これは、パワー半導体モジュールの実際上の設計によって引き起こされ得る。実際上の設計においては、よく知られているように、例えば、筐体にシリコーンゲルを完全に充填することを確実にするために必須の対策が講じられることなく、筐体には単に注入できるだけのシリコーンゲルが充填されているのみである。しかしながら、実際上の設計においては、一般的には封止材が用いられていない。なぜなら、実際上の設計は、保護材すなわちシリコーンゲルを注入し、硬化させることに最適化されているためである。したがって、パワー半導体モジュールの設計を大幅に変更することなしに、パワー半導体モジュールに封止材を効果的に設けることは困難であることがある。よって、封止材による効果的な保護を確実にするためには、設計の適応が用いられてもよい。
しかしながら、本発明によるパワー半導体モジュールはこの欠点を克服している。なぜなら、封止材がそれぞれの位置に十分に設けられていない場合においても、もはや支障がないからである。さらなる保護材すなわちシリコーンゲルは、これに伴う問題に対処する。必須ではないものの、筐体がシリコーンゲルに完全に満たされていてもよく、特定の用途においては、筐体が保護材に部分的に満たされていても十分である。その結果、本発明は、実際上のパワー半導体モジュールの設計においてモジュールの設計を大きく変更することなしに封止材を設けることは不可能またはほとんど不可能であるという従来技術の欠点を明らかに克服している。
したがって、沿面距離および/または外部からの影響に対する耐性の改善に関して良好な結果が示されているものの、シリコーンゲルから形成される保護材と組み合わせられた封止材は、必要な安全要件をさらに充足することができる。封止材は、保護材とは異なっている。
パワー半導体装置としてIGBT装置などを含むパワー半導体モジュールにおいては、湿度ストレスが信頼性の問題になるおそれがある。例えば、海中での用途においては、封止材の形成のために用いられるトランスファー成形技術は、耐湿性に関して有望な結果を示している。例えば、エポキシ成形化合物(EMC:Epoxy-Mould Compound)またはエポキシ樹脂が封止材として用いられる場合には、良好な結果が得られている。
したがって、一般的に、封止材に関して、封止材は、例えば、エポキシ成形化合物およびエポキシ樹脂を有している。これらの材料は、高い機械的強度および高い生産性などの優れた特性を有し、電気的特性に関して非常に優れている。
機械的特性に関して、封止材の熱膨張係数(CTE:Coefficient of Thermal Expansion)は、7ppm/K以上15ppm/K以下の範囲にあってもよい。熱膨張係数の追加として、または代替として、封止材のヤング率が用いられてもよく、封止材のヤング率は、例示的には、7GPa以上15GPa以下の範囲にあってもよい。
封止材は、電気絶縁材料などからなるフィラーをさらに有していてもよい。フィラーの含有量は、80質量%以上90質量%以下の範囲などにあってもよく、70質量%以上95質量%以下の範囲にあってもよい。封止材にフィラーを加えることにより、封止材の機械的特性および電気的特性の両方が改良され、かつ向上し得る。したがって、必要な要件について最良の結果を得ることができる。封止材料のフィラーの非限定的な例は、二酸化珪素(SiO2)を有している。
しかしながら、封止材が上記の利点を示す場合であっても、パワー半導体モジュールのパッケージ設計のせいで、沿面距離および絶縁距離は、上述されたような封止材のみによって覆われることができない程度に複雑である。したがって、シリコーンゲルとEMC材料などの封止材とを組み合わせることで、外部からの影響に対する耐性の組合せと、さらに沿面距離および絶縁距離とについて、優れた結果が得られる。
例えば、トランスファー成形プロセスが、封止材を適用するために実施され得る。そのような手法が適用された封止材は、機械的安定性および電気絶縁特性をもたらす。しかしながら、そのような材料は複雑な構造に適用することが難しい場合があるため、本実施の形態によれば、封止材とシリコーンゲルから形成される保護材とを組み合わせることは、非常に効果的であり得る。
トランスファー成形プロセスは、独立型のウエハまたは基板に実施されてもよいし、基板がはんだなどによってベース板支持体に接合されてから実施されてもよい。開口部が、コレクタ、エミッタおよび補助端子などの出力電気端子または外部コネクタのために設けられてもよい。開口部は、基板の金属膜などの支持体の上における、成形化合物を含まない領域である。端子の接合による交差汚染のおそれは、あまり重大ではない。なぜなら、汚染に敏感な領域のほとんどは、IGBTなどにおいてエミッタの接合などの接合が実施される前に、既に封止材によって保護されているからである。端子が接合された後に、保護材がポッティングされることで外部端子が完全に絶縁され得る。
したがって、パワー半導体モジュールは、封止材が設けられていることにより、クリーンルーム環境において厳密に基板の処理が行われる必要がない。封止材が設けられていることにより、例えば、封止材が成形された後に端子が取り付けられる場合に、超音波によって端子を接合する工程において粒子が侵入することを防止することが容易となるかもしれない。
筐体の一部によって外部端子がパワー半導体装置から分離されている場合でも、後述するように、外部端子を密封するさらなる筐体が設けられてもよい。
上記を考慮すると、本発明は、従来の課題を解決する手段と比較すると、まったく異なる方法によって実施される。従来の課題を解決する手段においては、主に、シリコーンゲルを完全に封止材へと置き換えることが試みられている。パワー半導体モジュールのパッケージングでは、主電位コレクタとエミッタおよび/または主電位エミッタとゲートとの間の内部での沿面距離を維持することが課題である。しかしながら、本願に記載のパワー半導体モジュールによれば、シリコーンゲルは封止材に置き換えられておらず、シリコーンゲルおよび封止材の両方が組み合わせられて用いられることで改良された特性を示している。
したがって、このようなパワー半導体モジュールは、従来の標準的なパワー半導体モジュールに実装されることができるため、優れた応用性を示している。パワー半導体モジュールでは特定設計が独立しているため、パワー半導体モジュールは、応用性を高める非常に高い設計柔軟性を示している。
シリコーンゲルのみまたは封止材のみによっては達成されなかった特性を得るために、封止材およびシリコーンゲルを組み合わせることで沿面距離を改善させることができる。
例えば、少なくとも1つのパワー半導体装置の少なくとも1つの端部または少なくとも1つの半導体チップの少なくとも1つの端部は、封止材に覆われている。本実施の形態によれば、半導体チップの沿面距離またはそのコネクタの沿面距離は改善され、パワー半導体装置の動作特性が大幅に向上し得る。さらに、しかしながら、実施の形態によれば、半導体チップの接続領域またはパワー半導体装置の接続領域に封止材が設けられなくてもよいため、パワー半導体装置の電気的な接続が簡易になり得る。端部とは、パワー半導体装置のそのような領域であると理解される。端部は、電気的に活性な領域をその側面に沿って囲んでいる。電気的に活性な領域には、主電流が流れている。これによれば、電界は端部で終わる。例えば、端部は、パワー半導体装置の側面に沿う縁を構成していてもよい。
しかしながら、少なくとも1つのパワー半導体装置が端部の隣において封止材に完全に覆われていることは、本発明に完全に含まれている。したがって、パワー半導体装置の自由領域が封止材に完全に覆われていることは、本発明に完全に含まれている。パワー半導体装置の自由領域とは、封止材なしには筐体内に配置されない領域である。したがって、自由領域とは、コネクタなどに覆われていない部分を意味している。
したがって、少なくとも1つのパワー半導体装置は、封止材に完全に埋め込まれ得る。本実施の形態によれば、前記パワー半導体装置は、ワイヤボンディングによって少なくとも部分的に接触していてもよく、例えば、少なくともいくつかの接続はワイヤボンディングによって達成されている。例えば、ワイヤボンディングはさらに金属膜まで伸びている。金属膜は、端子板を支持している。したがって、本実施の形態によれば、パワー半導体装置は、例えば、接続部およびボンディングワイヤとともに、封止材に完全に埋め込まれている。本実施の形態によれば、例えば、機械的な影響または湿度などの外部からの影響に対する電気回路およびパワー半導体装置の保護は、非常に効果的に改良され得る。このため、パワー半導体装置のみならずワイヤボンディングとの接続部も、例えば、封止材に埋め込まれ得る。本実施の形態は、信頼性をさらに高める。なぜなら、接続部は損傷または劣化を受けやすい環境にあるため、封止材によって保護されていてもよいからである。
したがって、封止材によって封止されたワイヤボンディングの寿命と、封止材によって封止されたはんだによる接続部の寿命とは、長くなり得る。
支持部材は、封止材に覆われない接続領域を有していてもよい。接続領域は、端子板を受け入れられるように設計されている。端子板が接続領域に配置されている場合には、したがって銅製の電源端子などの端子が接続領域に配置されている場合には、端子板は、接続領域上に配置され、かつ封止材との間に隙間を有している。すなわち、封止材は、端子板または端子と直接には接触していない。本実施の形態によれば、銅などから形成される端子によって封止材に機械的応力が掛かるおそれが抑制される。また、端子の一部として見なされる銅線などの導線によって封止材に機械的応力が掛かるおそれは抑制される。したがって、記載されているパワー半導体モジュールの長期的信頼性がさらに向上し得る。さらに、端子が封止材によって比較的容易に接続されやすくなり、かつ空間的に隔てられなくなるため、端子は大幅に接続されやすくなる。
さらに、端子が接続される前に封止材が塗布される場合、端子は、電気回路または少なくとも封止材に埋め込まれている部品に悪影響を与えるおそれなしに、それぞれの接続領域に配置され得る。したがって、パワー半導体モジュールの製造がさらに簡易化され、長期的信頼性がさらに向上する。
端子板が配置された後の接続領域は、保護材に埋め込まれてもよい。
同様に、制御信号を分配するためのプリント回路基板(PCB)は、シリコーンゲルに埋め込まれてもよいが、封止材と接触しなくてもよい。
封止材は、筐体と直接に接触しなくてもよい。本実施の形態によれば、筐体と封止材との間の熱応力が抑制され得る。熱応力は、筐体および封止材の熱膨張係数が異なることにより生じ得る。記載された通り、本実施の形態は、パワー半導体モジュールの長期信頼性をさらに向上させる。
封止材と筐体との間の領域には、シリコーンゲルが備えられてもよい。
封止材は、保護材料と接触する接触領域を有していてもよい。封止材は、接触領域において構造化されていてもよい。接触領域は、例えば、封止材の側面に配置されており、かつパワー半導体装置から離れている。したがって、保護材は、封止材と直接に接触している。保護材は、構造化された位置または領域において、封止材と少なくとも部分的に接触している。
一方で、その構造は、封止材においてシリコーンゲルなどの保護材との接着性を向上させ得るため、本実施の形態において、機械的な長期信頼性が向上し得る。さらに、それぞれの沿面距離が改善し得るため、本実施の形態によるパワー半導体モジュールの動作特性がさらに向上し得る。
接触領域は、完全に滑らかな表面よりも表面積が改善された粗面を有している。したがって、本発明における粗面は、滑らかでもなければ平坦でもない任意の表面であってもよい。さらに、接触領域は、リブなどの凸部または突起部を有していてもよい。凸部は、筐体の内容積に入り込んでいるため、保護材に入り込んでいる。凸部は、例えばパワー半導体装置から離れた方向に並んでいる。さらに、その構造は、溝などの凹部を有していてもよい。これに関して、1つの凹部および/または凸部が設けられてもよいし、複数の凹部および/または凸部が設けられていてもよい。
したがって、封止材は、接触領域において、少なくとも1つの凸部および少なくとも1つの凹部のいずれかを含む粗面によって構造化されていてもよい。
パワー半導体装置はさらに、例えば、その上面において、プレスフィット端子によって電気的に接続されていてもよい。したがって、パワー半導体装置は、エミッタとの接点において、プレスフィット端子によって電気的に接続されていてもよい。本実施の形態によれば、パワー半導体装置の電気的な接続は、容易に実現され得る。さらに、封止材は、非常に容易に配置され得る。これは、封止材および保護材がそれぞれ塗布される際に、ワイヤボンディングまたは他の接続方法を考慮に入れる必要がないという事実によるものである。ワイヤボンディングまたは他の接続方法とは対照的に、プレスフィット端子は、パワー半導体装置の上面に圧着されていてもよいため、パワー半導体装置が保護され得る。封止材は、プレスフィット端子と離れて配置してもよいし、接触していてもよい。
支持部材は、例えば、セラミック材から形成される基板を有していてもよい。実施の形態は、それぞれの実施の形態に応じて適宜に構成されていてもよい。本実施の形態の場合、基板の自由領域は、封止材に完全に覆われている。自由領域とは、例えば、セラミック材料などの、基板の主な材料から構成されている領域である。自由領域は、金属層またははんだなどの、他の材料または層によって覆われていない。本実施の形態において、沿面距離が改善され得るため、絶縁性が向上し得る。
さらに、筐体は、T字型に構成されていてもよい。つまり、筐体はリブなどの凸部を有していてもよい。凸部は、筐体の内容積に入り込むため、保護材またはシリコーンゲルと接触する。この実施の形態によって沿面距離が改善し得ることにより、電気的特性が向上し得るため、パワー半導体モジュールの動作特性が向上し得る。
パワー半導体モジュールのさらなる有利な効果または特徴に関して、図および図の説明を参照する。
本発明のこれらの様態および他の様態は、以下に記載される実施の形態を参照することにより明らかとなり、明瞭になるであろう。
図1は、本開示の実施の形態に係るパワー半導体モジュールの一部の概略図である。 図2は、本開示の実施の形態に係るパワー半導体モジュールの一部のさらなる概略図である。 図3は、本開示の実施の形態に係るパワー半導体モジュールの一部のさらなる概略図である。 図4は、本開示の実施の形態に係るパワー半導体モジュールの一部のさらなる概略図である。 図5は、本開示の実施の形態に係るパワー半導体モジュールの一部のさらなる概略図である。
例示は、説明のために提供されたものであって、制限を意図したものではない。本開示においては、均等の範囲内で変形を含むことが意図されている。
以下の図面の説明において、同一の構成要素は、同一の参照番号によって参照される。一般に、個々の実施の形態に関する違いのみが説明されている。複数の同一の構成要素が図示される場合、図面の便宜のために、構成要素の一部には参照番号が付されない。
図1~図5は、それぞれパワー半導体モジュール10の実施の形態を示す。
図1および図2に示される実施の形態を参照すると、パワー半導体モジュール10は、図示されない少なくとも1つのパワー半導体装置14を支持している支持部材12を有している。図1によれば、支持部材12は、セラミック材から形成され得る基板を含んでいる。支持部材12は、ベース板16の上に配置されている。支持部材12は、はんだ18の層によってベース板16に取り付けられている。
支持部材12は、パワー半導体装置14とともに、少なくとも部分的に筐体20内に配置されている。支持部材12およびパワー半導体装置14は、少なくとも部分的に封止材22によって覆われていることがさらに示されている。図1によれば、パワー半導体装置14は、例えば、ワイヤボンディングおよびワイヤボンディングに相当する接続部材とともに封止材22に完全に埋め込まれているため、それらに相当する接続部は、見えない。
さらに、封止材22に加えて、保護材24が筐体20内に設けられている。封止材22は、エポキシ成形化合物によって形成されてもよい。保護材24は、シリコーンゲルによって形成されている。さらに、保護材24は、支持部材12、パワー半導体装置14および封止材22のうち少なくともいずれか1つを少なくとも部分的に覆っていることがわかる。封止材22は、例えば、優れた耐湿性を有していてもよい。
図に示されるように、封止材22は、保護材24と接触する接触領域26を含んでいる。封止材22は、接触領域26において構造化されている。具体的には、封止材22は、少なくとも1つの凸部28によって接触領域26において構造化されている。
支持部材12は、封止材22と接触する接触領域30をさらに有している。支持部材12は、接触領域30において構造化されている。具体的には、支持部材12は、凸部32および凹部34を有していることが示されている。
さらに、図示されるように、筐体20は、リブなどの凸部36によってT字型に構成されており、凸部36は、筐体20の内容積に入り込み、かつ保護材24と接触している。
さらに、端子38が設けられており、端子38は、接続領域40と接続されていてもよい。接続領域40は、端子38をパワー半導体装置と接続していてよい。接続領域40は、セラミック基板などの支持部材12の金属膜の一部であってもよい。
図2は、図1と比較される実施の形態を示している。左右の封止材22は、凸部28を構造として有していない。
図3~図5は、パワー半導体モジュール10のさらなる実施の形態をより詳細に示している。
図3は、パワー半導体モジュール10を示している。支持部材12は、セラミック基板として成形されている。支持部材12は、ベース板16の上にはんだ18によって配置されている。支持部材12またはセラミック基板には、セラミック層などの主層とはんだ18との間に、背面の金属層42が設けられている。背面の金属層42と異なる支持部材12の面には、正面の金属層44および正面の金属層46が設けられている。正面の金属層44、正面の金属層46、および背面の金属層42という表現は、本願においては、対向して配置されている2つの電極を区別するために用いられており、電極の絶対位置を意味するものではない。
金属層44は、はんだ48を介してパワー半導体装置14または半導体チップを支持している。パワー半導体装置14または半導体チップは、ワイヤボンディング50を介して金属層46と接続されている。さらに、金属層46は、端子板39を備えた端子38と接続されている。
パワー半導体装置14は、端部15およびワイヤボンディング50とともに、封止材22に完全に埋め込まれている。金属層46は、封止材22に覆われていない接続領域40を有している。接続領域40には、端子板39または端子の足を備えた端子38が配置されている。端子38および端子板39は、封止材22との間に隙間を有しているため、封止材22と接触していない。
図4は、パワー半導体モジュール10を示している。支持部材12は、セラミック基板として成形されている。支持部材12は、ベース板16の上にはんだ18によって配置されている。支持部材12は、はんだ48を介してパワー半導体装置14または半導体チップを支持している。パワー半導体装置14は、圧入によって接続するように形成されているプレスフィット端子54と接触している。プレスフィット端子54は、エミッタプレート52と接続されている。封止材22は、半導体チップの端部15またはパワー半導体装置14の端部15と、セラミック基板として成形された支持部材12の自由領域とを覆っている。
図5は、パワー半導体モジュール10を示している。支持部材12は、ベース板16として成形されている。パワー半導体装置14または半導体チップは、支持部材12の上に配置されている。パワー半導体装置14または半導体チップは、はんだ18によって固定されている。やはり、パワー半導体装置14は、圧入によって接続するように形成されているプレスフィット端子54と接触している。プレスフィット端子54は、エミッタプレート52と接続されている。封止材22は、半導体チップの端部15またはパワー半導体装置14の端部15を覆っていることがさらにわかる。
プレスフィット端子54の右側に対応して、プレスフィット端子54の左側に封止材22が設けられてもよいことを留意すべきである。
本発明は、図面および前述の説明によって図示および説明されたが、図示および説明は、限定的なものではなく、代表的なものまたは例示的なものであると見なされるべきである。本発明は、開示された実施の形態に限定されない。開示される実施の形態の他の変形形態は、特許請求の範囲に係る発明を実施する際に、図面、開示および添付の特許請求の範囲を検討することで、当業者によって理解かつ達成される。
本願の特許請求の範囲において、「comprise」(「備える」、「備えている」、「含む」、「含んでいる」、「有する」、「有している」などの用語またはその他の変形)は、他の要素および工程のいずれかを排除するものではない。また、不定冠詞「a」および「an」のいずれかによる単数形のものは、複数形のものを排除するものではない。課題解決手段が相互に異なる従属項に記載されているという単なる事実は、それらの課題解決手段を組み合わせることによって有利な効果がもたらされないということを意味しない。請求項中の参照符号は、範囲を限定するものとして解釈されるべきではない。
10 パワー半導体モジュール、12 支持部材、14 パワー半導体装置、15 端部、16 ベース板、18 はんだ、20 筐体、22 封止材、24 保護材、26 接触領域、28 凸部、30 接触領域、32 凸部、34 凹部、36 凸部、38 端子、39 端子板、40 接続領域、42 金属層、44 金属層、46 金属層、48 はんだ、50 ワイヤボンディング、52 エミッタプレート、54 プレスフィット端子。

Claims (13)

  1. 少なくとも1つのパワー半導体装置(14)を支持する支持部材(12)を有するパワー半導体モジュールであって、
    前記支持部材(12)は、前記パワー半導体装置(14)とともに筐体(20)内に少なくとも部分的に配置されており、
    前記支持部材(12)および前記パワー半導体装置(14)は、封止材(22)によって少なくとも部分的に覆われており、
    前記封止材(22)に加えて、前記筐体(20)内に保護材(24)が設けられており、
    前記保護材(24)は、シリコーンゲルによって形成され、
    前記保護材(24)は、前記支持部材(12)、前記パワー半導体装置(14)および前記封止材(22)のうち少なくともいずれか1つを少なくとも部分的に覆い、
    前記封止材(22)は、前記保護材(24)と接触する接触領域(30)を有し、
    前記接触領域(30)は、前記パワー半導体装置(14)から離れる方向に並び前記保護材(24)に入り込んでいる複数の凸部(28、32)および/または、前記パワー半導体装置(14)から離れる方向に並んでいる、複数の凹部(34)を有している、パワー半導体モジュール。
  2. 少なくとも1つの前記パワー半導体装置(14)の少なくとも1つの端部(15)は、前記封止材(22)によって覆われている、請求項1に記載のパワー半導体モジュール。
  3. 少なくとも1つの前記パワー半導体装置(14)の自由領域は、前記封止材(22)によって完全に覆われている、請求項2に記載のパワー半導体モジュール。
  4. 少なくとも1つの前記パワー半導体装置(14)は、ワイヤボンディング(50)によって電気的に接続されており、
    前記ワイヤボンディング(50)は、前記封止材(22)によって完全に覆われている、請求項1~3のいずれか1項に記載のパワー半導体モジュール。
  5. 前記支持部材(12)は、前記封止材(22)から露出している接続領域(40)を有しており、
    前記接続領域(40)は、端子板(39)を受け入れられるように設計されている、請求項1~4のいずれか1項に記載のパワー半導体モジュール。
  6. 前記端子板(39)は、前記接続領域(40)上に配置されており、
    前記端子板(39)は、前記封止材(22)から離れている、請求項5に記載のパワー半導体モジュール。
  7. 前記パワー半導体装置(14)は、プレスフィット端子(54)によって電気的に接続されている、請求項1~6のいずれか1項に記載のパワー半導体モジュール。
  8. 前記支持部材(12)は、基板を有している、請求項1~7のいずれか1項に記載のパワー半導体モジュール。
  9. 前記基板の自由領域は、前記封止材(22)に完全に覆われている、請求項8に記載のパワー半導体モジュール。
  10. 前記封止材(22)は、前記筐体(20)と直接に接触していない、請求項1~9のいずれか1項に記載のパワー半導体モジュール。
  11. 前記筐体(20)は、T字型に形成されており、
    凸部(36)は、前記筐体(20)の内容積に入り込み、かつ前記保護材(24)と接触する、請求項1~10のいずれか1項に記載のパワー半導体モジュール。
  12. 前記封止材(22)は、エポキシ成形化合物およびエポキシ樹脂のいずれかによって形成されている、請求項1~11のいずれか1項に記載のパワー半導体モジュール。
  13. 前記封止材(22)は、フィラーを有している、請求項1~12のいずれか1項に記載のパワー半導体モジュール。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112019002851T5 (de) * 2018-06-06 2021-03-04 Mitsubishi Electric Corporation Halbleiterbauelement und leistungswandlervorrichtung
US10796998B1 (en) * 2019-04-10 2020-10-06 Gan Systems Inc. Embedded packaging for high voltage, high temperature operation of power semiconductor devices
KR20210129483A (ko) * 2020-04-20 2021-10-28 현대자동차주식회사 솔더링 구조, 이를 갖는 파워 모듈 및 파워 모듈의 제조 방법
US11342248B2 (en) 2020-07-14 2022-05-24 Gan Systems Inc. Embedded die packaging for power semiconductor devices
DE102021206587A1 (de) * 2021-06-25 2022-12-29 Robert Bosch Gesellschaft mit beschränkter Haftung Elektrische Anordnung mit Positionierhilfe und Herstellungsverfahren

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010219420A (ja) 2009-03-18 2010-09-30 Fuji Electric Systems Co Ltd 半導体装置
JP2011165836A (ja) 2010-02-09 2011-08-25 Mitsubishi Electric Corp 電力用半導体装置
JP2013016684A (ja) 2011-07-05 2013-01-24 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP2015041659A (ja) 2013-08-21 2015-03-02 株式会社三社電機製作所 半導体装置
JP2015198227A (ja) 2014-04-03 2015-11-09 富士電機株式会社 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5194933A (en) 1990-10-05 1993-03-16 Fuji Electric Co., Ltd. Semiconductor device using insulation coated metal substrate
JP3417297B2 (ja) * 1998-06-12 2003-06-16 株式会社日立製作所 半導体装置
JP2003086764A (ja) * 2001-09-12 2003-03-20 Toshiba Corp 半導体装置
US7067905B2 (en) * 2002-08-08 2006-06-27 Micron Technology, Inc. Packaged microelectronic devices including first and second casings
JP2007012831A (ja) 2005-06-30 2007-01-18 Hitachi Ltd パワー半導体装置
US8237260B2 (en) * 2008-11-26 2012-08-07 Infineon Technologies Ag Power semiconductor module with segmented base plate
JP2013055150A (ja) * 2011-09-01 2013-03-21 Toshiba Corp 半導体装置及びその製造方法
US9147637B2 (en) 2011-12-23 2015-09-29 Infineon Technologies Ag Module including a discrete device mounted on a DCB substrate
JP5900620B2 (ja) 2012-07-05 2016-04-06 三菱電機株式会社 半導体装置
US9418909B1 (en) * 2015-08-06 2016-08-16 Xilinx, Inc. Stacked silicon package assembly having enhanced lid adhesion

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010219420A (ja) 2009-03-18 2010-09-30 Fuji Electric Systems Co Ltd 半導体装置
JP2011165836A (ja) 2010-02-09 2011-08-25 Mitsubishi Electric Corp 電力用半導体装置
JP2013016684A (ja) 2011-07-05 2013-01-24 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP2015041659A (ja) 2013-08-21 2015-03-02 株式会社三社電機製作所 半導体装置
JP2015198227A (ja) 2014-04-03 2015-11-09 富士電機株式会社 半導体装置

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