JP7152208B2 - 積層セラミック電子部品および電子部品組立体 - Google Patents

Description

本発明は、積層セラミック電子部品および電子部品組立体に関するものである。

特開２０１４－１７９３９６号公報（特許文献１）によれば、磁気ヘッドのサスペンションへ適用可能な圧電素子が開示されている。圧電素子が長さ方向に変位することによって、磁気ヘッドの微小な位置決めが実現される。圧電素子は、長さ方向に垂直な積層方向において互いに積層された複数の圧電体層を有している。圧電素子は１対の電極を有しており、これらに印加される電圧に応じて変位が発生する。１対の電極の各々は内層電極および表面電極を有している。表面電極は圧電素子の下面上に形成されている部分を有している。サスペンションは、第１部分、第２部分、およびこれらの間の空間を有しており、圧電素子はサスペンションの第１部分と第２部分とに跨るように実装される。具体的には、圧電素子の下面上の表面電極が、導電材を介してサスペンションに実装される。

特開２０１４－１７９３９６号公報

圧電素子（積層セラミック電子部品）を実装するための導電材（導電性部材）は、導電ペースト（流動性を有する電極材料）から形成され得る。具体的には、まず、サスペンション（被実装部材）の第１部分（第１の導体部）と第２部分（第２の導体部）との各々の上へ導電ペーストが塗布される。次に、この導電ペースト上へ積層セラミック電子部品の下面（実装面）が押し付けられる。次に、熱処理によって導電ペーストが硬化されることによって、導電性部材が形成される。

積層セラミック電子部品が上記のように導電ペースト上へ押し付けられることによって、導電ペーストの流動が生じる。この流動によって導電ペーストの一部分が積層セラミック電子部品の内層電極（内部電極）に接近し得る。その結果、導電ペーストから作られた導電性部材と、内層電極（内部電極）との間の距離が、絶縁性の確保の上で望まれる距離よりも小さくなり得る。その場合、積層セラミック部品および被実装部材を有する電子部品組立体の絶縁信頼性、特に高湿度下での絶縁信頼性、を十分に確保することができない。

本発明は以上のような課題を解決するためになされたものであり、その一の目的は、導電ペーストを用いて実装された場合に高い絶縁信頼性を得ることができる積層セラミック電子部品を提供することである。また他の目的は、この積層セラミック電子部品を用いた電子部品組立体を提供することである。

本発明の積層セラミック電子部品は、被実装部材上に導電性部材を用いて接合されることになる実装面と、積層方向において実装面と反対である反対面と、実装面と反対面とをつなぐ第１の側面と、実装面と反対面とをつなぎ長さ方向において第１の側面と反対の第２の側面と、を有している。積層セラミック電子部品は、第１の側面電極層と、第２の側面電極層と、第１の反対面電極層と、第２の反対面電極層と、第１の実装面電極層と、第２の実装面電極層と、反対側誘電体セラミック層と、実装側誘電体セラミック層と、実装側内部電極層とを有している。第１の側面電極層は第１の側面または第２の側面上に配置されている。第２の側面電極層は第２の側面上に配置されている。第１の反対面電極層は、反対面上に配置されており、第１の側面電極層につながれている。第２の反対面電極層は、反対面上に配置されており、第２の側面電極層につながれており、第１の反対面電極層から離されている。第１の実装面電極層は、実装面上に配置されており、第１の側面電極層につながれている。第２の実装面電極層は、実装面上に配置されており、第２の側面電極層につながれており、第１の実装面電極層から離されている。反対側誘電体セラミック層は第１の反対面電極層および第２の反対面電極層に接している。実装側誘電体セラミック層は、第１の実装面電極層および第２の実装面電極層に接している。実装側内部電極層は、実装側誘電体セラミック層によって第１の実装面電極層および第２の実装面電極層から隔てられており、実装側誘電体セラミック層上に配置されており、第１の側面電極層から延びており、第２の側面電極層から離されている。積層方向と長さ方向とを含む断面視で、長さ方向において、第２の反対面電極層が最大厚みを有する位置に対して、第２の実装面電極層が最大厚みを有する位置は、第２の側面に向かってシフトされている。

本発明の積層セラミック電子部品によれば、積層方向と長さ方向とを含む断面視で、長さ方向において、第２の反対面電極層が最大厚みを有する位置に対して、第２の実装面電極層が最大厚みを有する位置は、第２の側面に向かってシフトされている。この場合、本発明者の検討によれば、積層セラミック電子部品の実装のために、反対面に荷重を印加することによって積層セラミック電子部品の実装面が導電ペースト上に押し付けられた際に、実装面の下方における導電ペーストの流動が長さ方向に沿いやすくなる。その結果、実装面と反対面と第１の側面と第２の側面とに囲まれた長手面上において、積層方向に沿っての導電ペーストの過度な上昇が防止される。これにより、長手面上の導電ペーストと、内部電極との間の距離が過度に低下することが防止される。よって、導電ペーストから作られた導電性部材と、内部電極との間の距離が過度に低下することが防止される。以上から、積層セラミック電子部品が導電ペーストを用いて実装された場合に、高い絶縁信頼性を確保することができる。

本発明の実施の形態１における電子部品組立体の構成を概略的に示す上面図である。 図１の線ＩＩ－ＩＩに沿う概略断面図である。 本発明の実施の形態１における積層セラミック電子部品の構成を概略的に示す上面図である。 図３の線ＩＶ－ＩＶに沿う概略断面図である。 図４の積層セラミック電子部品が有する積層体の構成を概略的に示す断面図である。 本発明の実施の形態１における電子部品組立体の製造方法の第１の工程を概略的に示す上面図である。 図６の線ＶＩＩ－ＶＩＩに沿う概略断面図である。 本発明の実施の形態１における電子部品組立体の製造方法の第２の工程を概略的に示す上面図である。 図８の線ＩＸ－ＩＸに沿う概略断面図である。 図４の変形例を示す概略断面図である。 本発明の実施の形態２における積層セラミック電子部品が有する積層体の構成を概略的に示す断面図である。 本発明の実施の形態３における電子部品組立体の構成を概略的に示す上面図である。 図１２の線ＸＩＩＩ－ＸＩＩＩに沿う概略断面図である。 図１２の線ＸＩＶ－ＸＩＶに沿う概略断面図である。 本発明の実施の形態３における積層セラミック電子部品の構成を概略的に示す上面図であり、第１および第２の実装面電極層のレイアウトを破線で示す図である。 本発明の実施の形態３における積層セラミック電子部品の構成を概略的に示す上面図であり、第１の側面電極層につながれた実装側内部電極層のレイアウトを破線で示す図である。 本発明の実施の形態３における積層セラミック電子部品の構成を概略的に示す上面図であり、第２の側面電極層につながれた反対側内部電極層のレイアウトを破線で示す図である。 図１５～図１７の線ＸＶＩＩＩ－ＸＶＩＩＩに沿う概略断面図である。 図１５～図１７の線ＸＩＸ－ＸＩＸに沿う概略断面図である。

以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

＜実施の形態１＞
（構成）
図１は、本実施の形態１における電子部品組立体５００の構成を概略的に示す上面図である。図２は、図１の線ＩＩ－ＩＩに沿う概略断面図である。なお説明の便宜上、図中において、互いに直交する、長さ方向ＤＸ、幅方向ＤＹ、および積層方向ＤＺが示されている。

電子部品組立体５００は、積層セラミック電子部品１００と、被実装部材２００と、導電性部材３００とを有している。積層セラミック電子部品１００は、長さ方向ＤＸにおける変位を発生するアクチュエータ素子である。積層セラミック電子部品１００の構成については後述する。

被実装部材２００は、互いに離れた第１の導体部２１１および第２の導体部２１２を有している。被実装部材２００は支持体２２０を有している。支持体２２０は、第１の導体部２１１を支持する第１の支持部２２１と、第２の導体部２１２を支持する第２の支持部２２２と、第１の支持部２２１と第２の支持部２２２との間の空間部２２３と、を有している。空間部２２３が設けられることによって、第１の支持部２２１上の第１の導体部２１１と、第２の支持部２２２上の第２の導体部２１２との間の変位を、より小さな力で発生させることができる。

導電性部材３００は第１の接合部３０１および第２の接合部３０２を有している。第１の接合部３０１は、積層セラミック電子部品１００の第１の実装面電極層３１と、被実装部材２００の第１の導体部２１１との間を接合している。第２の接合部３０２は、積層セラミック電子部品１００の第２の実装面電極層３２と、被実装部材２００の第２の導体部２１２との間を接合している。

図３は、積層セラミック電子部品１００の構成を概略的に示す上面図である。図４は、図３の線ＩＶ－ＩＶに沿う概略断面図である。図５は、積層セラミック電子部品１００が有する積層体９１の構成を概略的に示す断面図である。

積層セラミック電子部品１００は、被実装部材２００（図１および図２）上に導電性部材３００（図１および図２）を用いて接合されることになる実装面ＰＭ（図４）と、積層方向ＤＺにおいて実装面ＰＭと反対である反対面ＰＯ（図４）と、実装面ＰＭと反対面ＰＯとをつなぐ第１の側面ＰＳ１（図４）と、実装面ＰＭと反対面ＰＯとをつなぎ長さ方向ＤＸにおいて第１の側面ＰＳ１と反対の第２の側面ＰＳ２（図４）と、を有している。また積層セラミック電子部品１００は、実装面ＰＭと反対面ＰＯと第１の側面ＰＳ１と第２の側面ＰＳ２とに囲まれた長手面ＰＬ（図３）を有している。

積層セラミック電子部品１００（図４）は、第１の側面電極層１１と、第２の側面電極層１２と、第１の反対面電極層２１と、第２の反対面電極層２２と、第１の実装面電極層３１と、第２の実装面電極層３２と、積層体９１とを有している。第１の側面電極層１１は第１の側面ＰＳ１上に配置されている。第２の側面電極層１２は第２の側面ＰＳ２上に配置されている。第１の反対面電極層２１は、反対面ＰＯ上に配置されており、第１の側面電極層１１につながれている。第２の反対面電極層２２は、反対面ＰＯ上に配置されており、第２の側面電極層１２につながれており、第１の反対面電極層２１から離されている。第１の実装面電極層３１は、実装面ＰＭ上に配置されており、第１の側面電極層１１につながれている。第２の実装面電極層３２は、実装面ＰＭ上に配置されており、第２の側面電極層１２につながれており、第１の実装面電極層３１から離されている。

積層方向ＤＺと長さ方向ＤＸとを含む断面視（図４）で、長さ方向ＤＸにおいて、第２の反対面電極層２２が最大厚みを有する位置ＸＯ２に対して、第２の実装面電極層３２が最大厚みを有する位置ＸＭ２は、第２の側面ＰＳ２に向かってシフトされている。好ましくはこの条件は、少なくとも、図３の線ＩＶ－ＩＶに示されているように、積層セラミック電子部品１００の中心線（長さ方向ＤＸに沿い、かつ幅方向ＤＹにおける中心を通る線）に沿った断面視において満たされている。より好ましくはこの条件は、さらに他の断面視においても満たされており、例えば、上記中心線から、積層セラミック電子部品１００の幅方向ＤＹにおける最大寸法の１／４ほど離れた２つの線の各々に沿った断面視においても満たされている。なお第２の反対面電極層２２の厚みは、積層方向ＤＺに沿う寸法である。

好ましくは、積層方向ＤＺと長さ方向ＤＸとを含む断面視（図４）で、長さ方向ＤＸにおいて、第１の反対面電極層２１が最大厚みを有する位置ＸＯ１に対して、第１の実装面電極層３１が最大厚みを有する位置ＸＭ１は、第１の側面ＰＳ１に向かってシフトされている。好ましくはこの条件は、少なくとも、図３の線ＩＶ－ＩＶに示されているように、積層セラミック電子部品１００の中心線に沿った断面視において満たされている。より好ましくはこの条件は、さらに他の断面視においても満たされており、例えば、上記中心線から、積層セラミック電子部品１００の幅方向ＤＹにおける最大寸法の１／４ほど離れた２つの線の各々に沿った断面視においても満たされている。なお第１の反対面電極層２１の厚みは、積層方向ＤＺに沿う寸法である。

位置ＸＭ２が位置ＸＯ２からシフトされている寸法は、積層セラミック電子部品１００の最大長さ（長さ方向ＤＸにおける最大寸法）の５％以上であることが好ましい。位置ＸＭ１が位置ＸＯ１からシフトされている寸法についても同様である。

第２の実装面電極層３２は実装面ＰＭ上において階段状の形状を有していることが好ましい。ここで、「階段状の形状」とは、第２の実装面電極層３２の厚み（積層方向ＤＺにおける寸法）が位置ＸＭ２から内側へ（図４における中央へ）向かって減少する位置Ｄ２ａと、第２の実装面電極層３２の厚みがゼロへと減少する位置Ｄ２ｂとの間に配置された、おおよそ一定の厚みを有する部分のことである。

第１の実装面電極層３１は実装面ＰＭ上において階段状の形状を有していることが好ましい。ここで、「階段状の形状」とは、第１の実装面電極層３１の厚み（積層方向ＤＺにおける寸法）が位置ＸＭ１から内側へ（図４における中央へ）向かって減少する位置Ｄ１ａと、第１の実装面電極層３１の厚みがゼロへと減少する位置Ｄ１ｂとの間に配置された、おおよそ一定の厚みを有する部分のことである。

第１の側面電極層１１および第２の側面電極層１２の厚みは、反対面ＰＯから実装面ＰＭへ向かって増大していることが好ましい。なお、第１の側面電極層１１および第２の側面電極層１２の厚みは、長さ方向ＤＸに沿う寸法である。

積層体９１は、複数の誘電体セラミック層４０と、少なくとも１つの内部電極層５０とが交互に積層された構造を有している。誘電体セラミック層４０は、本実施の形態においては、反対側誘電体セラミック層４１と、中間誘電体セラミック層４２と、実装側誘電体セラミック層４３とを含む。内部電極層５０は、本実施の形態においては、反対側内部電極層５１と、実装側内部電極層５２とを含む。

反対側誘電体セラミック層４１は第１の反対面電極層２１および第２の反対面電極層２２に接している。実装側誘電体セラミック層４３は、第１の実装面電極層３１および第２の実装面電極層３２に接している。中間誘電体セラミック層４２は、反対側誘電体セラミック層４１と実装側誘電体セラミック層４３との間に配置されている。反対側誘電体セラミック層４１は、積層セラミック電子部品１００の反対面ＰＯ（図４）に面する反対側表面ＳＯ（図５）を有している。実装側誘電体セラミック層４３は、積層セラミック電子部品１００の実装面ＰＭ（図４）に面する実装側表面ＳＭ（図５）を有している。積層体９１は、反対側表面ＳＯと実装側表面ＳＭとをつなぐ第１の側表面ＳＳ１（図５）と、反対側表面ＳＯと実装側表面ＳＭとをつなぎ長さ方向ＤＸにおいて第１の側表面ＳＳ１と反対の第２の側表面ＳＳ２（図５）と、を有している。

反対側内部電極層５１は、反対側誘電体セラミック層４１によって第１の反対面電極層２１および第２の反対面電極層２２から隔てられており、反対側誘電体セラミック層４１上に配置されている。反対側内部電極層５１は、第２の側面電極層１２から延びており、第１の側面電極層１１から離されている。実装側内部電極層５２は、実装側誘電体セラミック層４３によって第１の実装面電極層３１および第２の実装面電極層３２から隔てられており、実装側誘電体セラミック層４３上に配置されている。実装側内部電極層５２は、第１の側面電極層１１から延びており、第２の側面電極層１２から離されている。

なお本実施の形態においては１つの中間誘電体セラミック層４２が設けられているが、代わりに、複数の中間誘電体セラミック層４２が設けられてもよい。その場合、中間誘電体セラミック層４２の間に内部電極層が設けられてよい。

長手面ＰＬと実装側内部電極層５２との間の距離ＴＤ（図３）は、実装側誘電体セラミック層４３（図４）の厚みよりも小さくてよく、ゼロであってもよい。このように距離ＴＤが小さいことによって、アクチュエータ素子としての積層セラミック電子部品１００が発生し得る変位をより大きくすることができる。距離ＴＤがゼロよりも大きい場合、積層体９１のうち、距離ＴＤに対応する部分は、絶縁体からなる。しかしながらこの部分は、距離ＴＤに対応した薄い厚みしか有していないので、この部分によって十分な絶縁性を確保することができるとは限らない。よって、長手面ＰＬ上へ第２の接合部３０２（図１）が過度に広がっていたとすると、長手面ＰＬにおいて第２の接合部３０２と実装側内部電極層５２との間で、望ましくない短絡が生じてしまう。本実施の形態によれば、後述する理由により、この短絡の発生を防止することができる。

積層セラミック電子部品１００の長さ（長さ方向ＤＸにおける寸法）は、０．４ｍｍ以上１．５ｍｍ以下が好ましく、例えば０．７ｍｍ程度である。積層セラミック電子部品１００の幅（幅方向ＤＹにおける寸法）は、０．１５ｍｍ以上０．５ｍｍ以下が好ましく、例えば０．３ｍｍ程度である。積層セラミック電子部品１００の厚み（積層方向ＤＺにおける寸法）は、０．０３ｍｍ以上０．０７ｍｍ以下が好ましく、例えば０．０６５ｍｍ程度である。

（積層セラミック電子部品の製造方法）
積層セラミック電子部品１００（図４）の製造方法として、第１～第３の例について、以下に説明する。

（１） 第１の例
誘電体セラミック層４０となるグリーンシートが準備される。グリーンシート上に、内部電極層５０となる電極ペーストパターンが形成される。次に、グリーンシートを順次積層することによって、積層体シートが形成される。

積層体シートの上面（反対側表面ＳＯに対応）および下面（実装側表面ＳＭに対応）に、電極ペーストパターンが形成される。この電極ペーストパターンは、第１の反対面電極層２１、第２の反対面電極層２２、第１の実装面電極層３１および第２の実装面電極層３２の一部分に対応することになるものである。電極ペーストパターンは、この時点では、位置ＸＯ１、位置ＸＯ２、位置ＸＭ１および位置ＸＭ２において最大厚みを有する必要はない。

次に、積層体シートを焼成することによって、焼成体シートが形成される。次に、焼成体シートを切断することによって、第１の側表面ＳＳ１および第２の側表面ＳＳ２（図５）が形成される。

次に、第１の側面電極層１１および第２の側面電極層１２に対応する部分を含む電極が追加される。この工程が行われる範囲は、第１の側表面ＳＳ１および第２の側表面ＳＳ２上だけでなく、反対側表面ＳＯの端部上および実装側表面ＳＭの端部上にも及ぶ。よってこの追加される電極は、第１の反対面電極層２１、第２の反対面電極層２２、第１の実装面電極層３１および第２の実装面電極層３２の一部分にも対応する。この工程は、第１の反対面電極層２１が位置ＸＯ１において最大厚みを有し、かつ第２の反対面電極層２２が位置ＸＯ２において最大厚みを有し、かつ第１の実装面電極層３１が位置ＸＭ１において最大厚みを有し、かつ第２の実装面電極層３２が位置ＸＭ２において最大厚みを有するように行われる。

次に、焼成体シートを切断することによって、長手面ＰＬ（図３）が形成される。この切断によって、焼成体シートから、積層セラミック電子部品１００の各々に対応するチップが形成される。各チップに分極処理が施される。これにより、積層セラミック電子部品１００が得られる。

（２） 第２の例
誘電体セラミック層４０となるグリーンシートが準備される。グリーンシート上に、内部電極層５０となる電極ペーストパターンが形成される。次に、グリーンシートを順次積層することによって、積層体シートが形成される。

積層体シートの上面（反対側表面ＳＯに対応）および下面（実装側表面ＳＭに対応）に、電極ペーストパターンが形成される。この電極ペーストパターンは、第１の反対面電極層２１、第２の反対面電極層２２、第１の実装面電極層３１および第２の実装面電極層３２の一部分に対応することになるものである。電極ペーストパターンは、この時点では、位置ＸＯ１、位置ＸＯ２、位置ＸＭ１および位置ＸＭ２において最大厚みを有する必要はない。次に、積層体シートを切断することによって、第１の側表面ＳＳ１および第２の側表面ＳＳ２（図５）が形成される。

次に、第１の側面電極層１１および第２の側面電極層１２に対応する部分を含む電極ペースト層が形成される。この電極ペースト層が形成される範囲は、第１の側表面ＳＳ１および第２の側表面ＳＳ２上だけでなく、反対側表面ＳＯの端部上および実装側表面ＳＭの端部上にも及ぶ。よってこの電極ペースト層は、第１の反対面電極層２１、第２の反対面電極層２２、第１の実装面電極層３１および第２の実装面電極層３２の一部分にも対応する。この電極ペースト層の形成は、第１の反対面電極層２１が位置ＸＯ１において最大厚みを有し、かつ第２の反対面電極層２２が位置ＸＯ２において最大厚みを有し、かつ第１の実装面電極層３１が位置ＸＭ１において最大厚みを有し、かつ第２の実装面電極層３２が位置ＸＭ２において最大厚みを有するように行われる。

具体的には、粘性を有する電極ペーストをスクリーン印刷によって塗布することで、反対側表面ＳＯから第１の側表面ＳＳ１および第２の側表面ＳＳ２の各々へ電極ペーストを流れ落とす工程と、実装側表面ＳＭから第１の側表面ＳＳ１および第２の側表面ＳＳ２の各々へ電極ペーストを流れ落とす工程とが行われる。位置ＸＯ１、位置ＸＯ２、位置ＸＭ１および位置ＸＭ２は、スクリーン印刷に用いられるスクリーンの開口範囲と、電極ペーストの粘性とを調整することによって、制御することができる。

次に、積層体シートを切断することによって、長手面ＰＬ（図３）が形成される。この切断によって、積層体シートから、積層セラミック電子部品１００の各々に対応するチップが形成される。次にこれらチップが焼成される。次に、各チップに分極処理が施される。これにより、積層セラミック電子部品１００が得られる。

（３） 第３の例
誘電体セラミック層４０となるグリーンシートが準備される。グリーンシート上に、内部電極層５０となる電極ペーストパターンが形成される。次に、グリーンシートを順次積層することによって、積層体シートが形成される。

積層体シートの上面（反対側表面ＳＯに対応）および下面（実装側表面ＳＭに対応）に、電極ペーストパターンが形成される。この電極ペーストパターンは、第１の反対面電極層２１、第２の反対面電極層２２、第１の実装面電極層３１および第２の実装面電極層３２の一部分に対応することになるものである。電極ペーストパターンは、この時点では、位置ＸＯ１、位置ＸＯ２、位置ＸＭ１および位置ＸＭ２において最大厚みを有する必要はない。

次に、積層体シートを切断することによって、第１の側表面ＳＳ１および第２の側表面ＳＳ２（図５）と、長手面ＰＬ（図３）とが形成される。この切断によって、積層体シートから、積層セラミック電子部品１００の各々に対応するチップが形成される。次にこれらチップが焼成される。

次に、第１の側面電極層１１および第２の側面電極層１２に対応する部分を含む電極が追加される。この工程が行われる範囲は、第１の側表面ＳＳ１および第２の側表面ＳＳ２上だけでなく、反対側表面ＳＯの端部上および実装側表面ＳＭの端部上にも及ぶ。よってこの追加される電極は、第１の反対面電極層２１、第２の反対面電極層２２、第１の実装面電極層３１および第２の実装面電極層３２の一部分にも対応する。この工程は、第１の反対面電極層２１が位置ＸＯ１において最大厚みを有し、かつ第２の反対面電極層２２が位置ＸＯ２において最大厚みを有し、かつ第１の実装面電極層３１が位置ＸＭ１において最大厚みを有し、かつ第２の実装面電極層３２が位置ＸＭ２において最大厚みを有するように行われる。

次に、各チップに分極処理が施される。これにより、積層セラミック電子部品１００が得られる。

（電子部品組立体の製造方法）
図６は、電子部品組立体５００の製造方法の第１の工程を概略的に示す上面図であり、図７は、図６の線ＶＩＩ－ＶＩＩに沿う概略断面図である。被実装部材２００上に導電ペースト３１０が塗布される。具体的には、被実装部材２００の第１の導体部２１１および第２の導体部２１２のそれぞれの上に、導電ペースト３１０の第１の導電ペースト部３１１および第２の導電ペースト部３１２が形成される。次に、積層セラミック電子部品１００の実装面ＰＭが、図７における矢印に示されるように、導電ペースト３１０上に載置される。

図８は、電子部品組立体５００の製造方法の第２の工程を概略的に示す上面図であり、図９は、図８の線ＩＸ－ＩＸに沿う概略断面図である。実装機の荷重印加部８００によって、積層セラミック電子部品１００の反対面ＰＯに荷重ＬＤが印加される。これにより積層セラミック電子部品１００の実装面ＰＭが導電ペースト３１０上に押し付けられる。荷重ＬＤは、反対面ＰＯにおいて位置ＸＯ１およびＸＯ２に集中しやすく、実装面ＰＭにおいて位置ＸＭ１およびＸＭ２に集中しやすい。本発明者の検討によれば、これらの位置の相対関係が前述したように選択されていることによって、実装面ＰＭの下方における導電ペースト３１０の流動が、長さ方向ＤＸに沿いやすくなる。具体的には、幅方向ＤＹに沿う流動ＦＷに比して長さ方向ＤＸに沿う流動ＦＬが促進される。言い換えれば、長さ方向ＤＸに沿う流動ＦＬに比して、幅方向ＤＹに沿う流動ＦＷが抑制される。その結果、積層セラミック電子部品の長手面ＰＬ（図８）の方へ向かって流出する導電ペースト３１０の量が抑制される。よって、長手面ＰＬ上において積層方向ＤＺに沿って導電ペースト３１０が上昇することが抑制される。

次に、熱処理によって導電ペースト３１０が硬化される。これにより、第１の導電ペースト部３１１および第２の導電ペースト部３１２のそれぞれから、第１の接合部３０１および第２の接合部３０２が形成される。

以上により、電子部品組立体５００（図１および図２）が得られる。

（効果）
本実施の形態の積層セラミック電子部品１００によれば、積層方向ＤＺと長さ方向ＤＸとを含む断面視（図４）で、長さ方向ＤＸにおいて、第２の反対面電極層２２が最大厚みを有する位置ＸＯ２に対して、第２の実装面電極層３２が最大厚みを有する位置ＸＭ２は、第２の側面ＰＳ２に向かってシフトされている。この場合、本発明者の検討によれば、図９に示されるように、積層セラミック電子部品１００の実装のために、反対面ＰＯに荷重ＬＤを印加することによって積層セラミック電子部品１００の実装面ＰＭが導電ペースト３１０上に押し付けられた際に、実装面ＰＭの下方における導電ペースト３１０の流動が長さ方向ＤＸに沿いやすくなる。その結果、長手面ＰＬ（図８）上において、積層方向ＤＺに沿っての導電ペースト３１０の過度な上昇が防止される。これにより、長手面ＰＬ上の導電ペースト３１０と、内部電極との間の距離が過度に低下することが防止される。よって、導電ペースト３１０から作られた導電性部材３００と、内部電極との間の距離が過度に低下することが防止される。以上から、積層セラミック電子部品１００が導電ペースト３１０を用いて実装された場合に、高い絶縁信頼性を確保することができる。

積層セラミック電子部品１００の設計上、実装側内部電極層５２は、第１の側面電極層１１に電気的に接続されていることが必要な一方で、第２の側面電極層１２から電気的に絶縁されていることが必要である。よって実装側内部電極層５２へ第１の実装面電極層３１に接する第１の導電ペースト部３１１が近づいてもほぼ悪影響がない一方で、実装側内部電極層５２へ第２の実装面電極層３２に接する第２の導電ペースト部３１２が近づくと、絶縁信頼性の低下につながる。本実施の形態によれば、この絶縁信頼性の低下を効果的に抑制することができる。

長手面ＰＬと実装側内部電極層５２との間の距離ＴＤ（図３）が実装側誘電体セラミック層４３（図４）の厚みよりも小さい場合、長手面ＰＬ上における積層方向ＤＺに沿っての導電ペースト３１０の上昇に起因して、導電ペースト３１０と実装側内部電極層５２との間の距離が実装側誘電体セラミック層４３の厚みよりも小さくなり得る。これは絶縁信頼性の低下につながる。本実施の形態によれば、この絶縁信頼性の低下を効果的に抑制することができる。

積層方向ＤＺと長さ方向ＤＸとを含む断面視（図４）で、長さ方向ＤＸにおいて、第１の反対面電極層２１が最大厚みを有する位置ＸＯ１に対して、第１の実装面電極層３１が最大厚みを有する位置ＸＭ１は、第１の側面ＰＳ１に向かってシフトされている。前述したように、第１の実装面電極層３１に接する第１の導電ペースト部３１１が実装側内部電極層５２へ近づいてもほぼ悪影響がない。しかしながら、第１の導電ペースト部３１１がさらに、反対側内部電極層５１（より一般的に言えば、実装側内部電極層５２に隣り合う他の内部電極層）へ近づくと、絶縁信頼性の低下につながる。本実施の形態によれば、この絶縁信頼性の低下も抑制することができる。

（実施例）
以下の表に示されるように、実施例１、２、および比較例の積層セラミック電子部品が作製された。

実施例１および２は、位置ＸＯ２に対して位置ＸＭ２が第２の側面ＰＳ２に向かってシフトされ、かつ位置ＸＯ１に対して位置ＸＭ１が第１の側面ＰＳ１に向かってシフトされるように作製された。比較例は、そのようなシフトのないように作製された。実施例２には、第１の実装面電極層３１および第２の実装面電極層３２の各々に、前述した階段状の形状が付与された。実施例１および比較例には、そのような形状が付与されなかった。これら試料について、温度８５℃、湿度７５％、および電圧５０Ｖの条件を用いて、絶縁劣化時間が測定された。絶縁劣化時間は、上記シフトが設けられることによって大きくなり、上記階段状の形状が設けられることによりさらに大きくなった。

（変形例）
積層セラミック電子部品１００（図４）においては、第１の反対面電極層２１および第２の反対面電極層２２は、外端部において平坦な面を有している。これに対して本変形例の積層セラミック電子部品１０１（図１０）においては、第１の反対面電極層２１および第２の反対面電極層２２は、そのようは平坦部を有しておらず、外端部において徐々に小さくなる厚みを有している。本変形例によっても、上記本実施の形態とほぼ同様の効果が得られる。

＜実施の形態２＞
（構成）
図１１は、本実施の形態２における積層セラミック電子部品が有する積層体９２の構成を概略的に示す断面図である。本実施の形態２においては、実施の形態１で説明した電子部品組立体（図２）および積層セラミック電子部品１００（図４）において、積層体９１（図５）に代わって積層体９２が用いられる。

積層体９２の実装側表面ＳＭは、長さ方向ＤＸに沿った表面プロファイルにおいて、凹形状を有している。この表面プロファイルは、例えば、積層セラミック電子部品１００の中心線に沿って測定されればよい。

積層方向ＤＺと長さ方向ＤＸとを含む断面視（図１１）で、実装側表面ＳＭは反対側表面ＳＯに比して大きいことが好ましい。言い換えれば、図中、実装側表面ＳＭの寸法ＬＭは、反対側表面ＳＯの寸法ＬＯに比して大きいことが好ましい。なお寸法ＬＭは、凹形状を有する実装側表面ＳＭに沿った寸法であり、寸法ＬＯは、凸形状を有する反対側表面ＳＯに沿った寸法である。

実装側表面ＳＭと第１の側表面ＳＳ１とは角度ＴＡをなしている。角度ＴＡは９０°未満であることが好ましい。言い換えれば、積層体９２は、実装側表面ＳＭから反対側表面ＳＯへ向かってテーパー形状を有していることが好ましい。第２の側表面ＳＳ２についても同様である。

積層体９２は、グリーンチップを焼成することによって得られる。このグリーンチップは、互いに積層された複数のグリーンシートを有する積層シートから切り出されることによって得られる。この切り出しは、カッターの摺動によって行い得る。積層シートの各グリーンシートの密度を同じとせずにグリーンシート間で密度を相違させることによって、焼結時の収縮の差異に起因して積層体９２に反りを付与することができる。この反りによって、上述した凹形状が得られる。また、カッターの刃先が有する角度を調整することによって、角度ＴＡを調整することができる。

（効果）
実装時に印加される荷重ＬＤ（図９）によって積層セラミック電子部品１００は弾性変形する。本実施の形態によれば、実装側表面ＳＭ（図１１）の凹形状に対応して、実装面ＰＭも凹形状に近い形状を有する。これにより、弾性変形に起因して実装面ＰＭが被実装部材２００の角部ＥＤ（図９）に衝突することが防止される。よって、この衝突に起因しての積層セラミック電子部品１００へのダメージを防止することができる。これにより、上記衝突に起因しての積層セラミック電子部品１００の破損を防止することができる。

特に空間部２２３（図２）が設けられている場合、積層セラミック電子部品１００が角部ＥＤ（図９）に局所的に押し付けられやすいことから、上記のように衝突を防止することは重要である。なお図９においては角部ＥＤが第１の導体部および第２の導体部の縁部に対応しているが、角部ＥＤは第１の支持部２２１および第２の支持部２２２の縁部に対応してもよい。

なお、位置ＸＯ２に対して位置ＸＭ２が第２の側面ＰＳ２に向かってシフトされている場合（図４）、実装面ＰＭが相対的に外側の位置ＸＭ２で支持されつつ、相対的に内側の位置ＸＯ２で反対面ＰＯに荷重ＬＤが印加される。この場合、実装面ＰＭを角部ＥＤへ接近させるような変形が生じやすい。本実施の形態によればそれを効果的に抑制することができる。

積層セラミック電子部品１００の最大長さには通常制約があるところ、長さ方向ＤＸにおいて実装側表面ＳＭが反対側表面ＳＯに比して大きいことにより、実装側表面ＳＭの長さを大きく確保することができる。これにより、実装時に積層セラミック電子部品１００に印加される荷重ＬＤが、より広い範囲に分散される。よって、実装時における積層セラミック電子部品１００の破損の発生を抑制することができる。

（実施例）
以下の表に示されるように、積層セラミック電子部品である試料Ｍ１～Ｍ６および試料Ｏ１～Ｏ４が作製された。

試料Ｍ１～Ｍ６においては、反りによる凹形状が実装側表面ＳＭ（図１１）に配置された。試料Ｏ１～Ｏ４においては、反りによる凹形状が反対側表面ＳＯ（図１１）に配置された。表中、「長さ差異」は寸法ＬＭ（図１１）から寸法ＬＯ（図１１）を差し引いた値であり、「角度」は角度ＴＡ（図１１）である。「長さ差異」および「角度」は、前述したように、カッターの刃先が有する角度を変更することによって調整された。

得られた積層セラミック電子部品について、被実装部材への実装時の割れが生じる確率が調べられた。その結果、長さ差異の絶対値が同一である試料間の比較（試料Ｍ１とＯ１との比較、試料Ｍ２とＯ２との比較、試料Ｍ３とＯ３との比較、および試料Ｍ４とＯ４との比較）から、積層セラミック電子部品の大きさが同じ場合は、実装側表面ＳＭに凹形状が配置されることによって実装時の割れの確率を抑制することができることがわかった。実装側表面ＳＭに凹形状が配置されるものである試料Ｍ１～Ｍ６のうち特に試料Ｍ２～Ｍ６は、０．０２％以下の低い確率を有していた。

また、実装が完了するまでに積層セラミック電子部品に欠けが生じる確率が調べられた。その結果、試料Ｍ１～Ｍ６のうち、長さ差異＋９μｍ以下を有する試料Ｍ１～Ｍ４の確率は０．１０％以下であった。よって、実装時の割れだけでなく製造工程における欠けをも防止するためには、試料Ｍ２～Ｍ４が特に好ましいことがわかった。

＜実施の形態３＞
図１２は、本実施の形態３における電子部品組立体５０３の構成を概略的に示す上面図である。図１３および図１４のそれぞれは、図１２の線ＸＩＩＩ－ＸＩＩＩおよび線ＸＩＶ－ＸＩＶに沿う概略断面図である。

電子部品組立体５０３は、積層セラミック電子部品１０３と、被実装部材２０３と、導電性部材（第１の接合部３０１および第２の接合部３０２）とを有している。積層セラミック電子部品１０３は、長さ方向ＤＸにおける変位を発生するアクチュエータ素子であってよい。なお、長さ方向ＤＸにおける変位が積層方向ＤＺにおいて不均等とされることによって、湾曲変位が生成されてもよい。積層セラミック電子部品１０３は、図示されているように、長さ方向ＤＸにおける一方端のみが支持されることによって、片持ち梁のアクチュエータ素子として用いられ得る。また電子部品組立体５０３にさらに電気的接点（図示せず）が設けられることによって、電子部品組立体５０３はスイッチング素子として用いられ得る。

被実装部材２０３は、互いに離れた第１の導体部２１１および第２の導体部２１２を有している。また被実装部材２０３は支持体２３０を有している。支持体２３０は第１の導体部２１１および第２の導体部２１２を支持している。

図１５～図１７は、本実施の形態３における積層セラミック電子部品１０３の構成を概略的に示す上面図である。図１５における破線は、第１の実装面電極層３１および第２の実装面電極層３２のレイアウトを示す。図１６における破線は、第１の側面電極層１１（図１９）につながれた実装側内部電極層５２のレイアウトを示す。図１７における破線は、第２の側面電極層１２（図１８）につながれた反対側内部電極層５１のレイアウトを破線で示す。図１８は、図１５～図１７の線ＸＶＩＩＩ－ＸＶＩＩＩに沿う概略断面図である。図１９は、図１５～図１７の線ＸＩＸ－ＸＩＸに沿う概略断面図である。

本実施の形態３においては実施の形態１と異なり、第１の側面電極層１１（図１９）は第２の側面ＰＳ２上に配置されている。積層方向ＤＺと長さ方向ＤＸとを含む断面視（図１９）で、長さ方向ＤＸにおいて、第１の反対面電極層２１が最大厚みを有する位置ＸＯ１に対して、第１の実装面電極層３１が最大厚みを有する位置ＸＭ１は、第２の側面ＰＳ２に向かってシフトされている。

なお、本実施の形態３においても実施の形態１と同様に、第２の側面電極層１２（図１８）は第２の側面ＰＳ２上に配置されている。積層方向ＤＺと長さ方向ＤＸとを含む断面視（図１８）で、長さ方向ＤＸにおいて、第２の反対面電極層２２が最大厚みを有する位置ＸＯ２に対して、第２の実装面電極層３２が最大厚みを有する位置ＸＭ２は、第２の側面ＰＳ２に向かってシフトされている。

本実施の形態においては、第１の側面電極層１１の上記配置に対応して、第１の反対面電極層２１（図１５の実線参照）および第１の実装面電極層３１（図１５における破線参照）の各々は、第２の側面ＰＳ２へ達することによって第１の側面電極層１１（図１９）に接続されている。また、実装側内部電極層５２（図１６の破線参照）は、第２の側面ＰＳ２へ達することによって第１の側面電極層１１（図１９）に接続されている。一方で、第２の反対面電極層２２（図１５の実線参照）および第２の実装面電極層３２（図１５における破線参照）の各々は、第２の側面ＰＳ２のうち第１の側面電極層１１（図１９）が設けられた部分から離されている。また、反対側内部電極層５１（図１７の破線参照）は、第２の側面ＰＳ２のうち第１の側面電極層１１（図１９）が設けられた部分から離されている。

なお、上記以外の構成については、上述した実施の形態１または２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。本実施の形態によっても、実施の形態１または２とおおよそ同様の効果が得られる。

なお上記各実施の形態においては積層セラミック電子部品として、長さ方向における変位を発生するアクチュエータ素子について詳述したが、積層セラミック電子部品はこれに限定されるものではない。

ＰＭ 実装面
ＰＯ 反対面
ＳＭ 実装側表面
ＳＯ 反対側表面
ＰＳ１ 第１の側面
ＰＳ２ 第２の側面
ＳＳ１ 第１の側表面
ＳＳ２ 第２の側表面
１１ 第１の側面電極層
１２ 第２の側面電極層
２１ 第１の反対面電極層
２２ 第２の反対面電極層
３１ 第１の実装面電極層
３２ 第２の実装面電極層
４０ 誘電体セラミック層
４１ 反対側誘電体セラミック層
４２ 中間誘電体セラミック層
４３ 実装側誘電体セラミック層
５０ 内部電極層
５１ 反対側内部電極層
５２ 実装側内部電極層
９１，９２ 積層体
１００～１０３ 積層セラミック電子部品
２００，２０３ 被実装部材
２２０，２３０ 支持体
２１１ 第１の導体部
２１２ 第２の導体部
２２１ 第１の支持部
２２２ 第２の支持部
２２３ 空間部
３００ 導電性部材
３０１ 第１の接合部
３０２ 第２の接合部
３１０ 導電ペースト
３１１ 第１の導電ペースト部
３１２ 第２の導電ペースト部
５００，５０３ 電子部品組立体
８００ 荷重印加部

Claims (15)

1. 被実装部材上に導電性部材を用いて接合されることになる実装面と、積層方向において前記実装面と反対である反対面と、前記実装面と前記反対面とをつなぐ第１の側面と、前記実装面と前記反対面とをつなぎ長さ方向において前記第１の側面と反対の第２の側面と、を有する積層セラミック電子部品であって、
   前記第１の側面または前記第２の側面上に配置された第１の側面電極層と、
   前記第２の側面上に配置された第２の側面電極層と、
   前記反対面上に配置され、前記第１の側面電極層につながれた第１の反対面電極層と、
   前記反対面上に配置され、前記第２の側面電極層につながれ、前記第１の反対面電極層から離された第２の反対面電極層と、
   前記実装面上に配置され、前記第１の側面電極層につながれた第１の実装面電極層と、
   前記実装面上に配置され、前記第２の側面電極層につながれ、前記第１の実装面電極層から離された第２の実装面電極層と、
   前記第１の反対面電極層および前記第２の反対面電極層に接する反対側誘電体セラミック層と、
   前記第１の実装面電極層および前記第２の実装面電極層に接する実装側誘電体セラミック層と、
   前記実装側誘電体セラミック層によって前記第１の実装面電極層および前記第２の実装面電極層から隔てられ、前記実装側誘電体セラミック層上に配置され、前記第１の側面電極層から延び、前記第２の側面電極層から離された実装側内部電極層と、
   を備え、
   前記積層方向と前記長さ方向とを含む断面視で、前記長さ方向において、前記第２の反対面電極層が最大厚みを有する位置に対して、前記第２の実装面電極層が最大厚みを有する位置は、前記第２の側面に向かってシフトされている、積層セラミック電子部品。
2. 前記第２の反対面電極層の表面は、一の材料によって構成されている、請求項１に記載の積層セラミック電子部品。
3. 前記積層セラミック電子部品は、前記実装面と前記反対面と前記第１の側面と前記第２の側面とに囲まれた長手面を有しており、
   前記長手面と前記実装側内部電極層との間の距離は前記実装側誘電体セラミック層の厚みよりも小さい、
   請求項１または２に記載の積層セラミック電子部品。
4. 前記第１の側面電極層および前記第２の側面電極層の厚みは、前記反対面から前記実装面へ向かって増大している、請求項１から３のいずれか１項に記載の積層セラミック電子部品。
5. 前記第２の実装面電極層は前記実装面上において階段状の形状を有している、請求項１から４のいずれか１項に記載の積層セラミック電子部品。
6. 前記第１の実装面電極層は前記実装面上において階段状の形状を有している、請求項１から５のいずれか１項に記載の積層セラミック電子部品。
7. 前記実装側誘電体セラミック層は前記実装面に面する実装側表面を有しており、前記実装側表面は、前記長さ方向に沿った表面プロファイルにおいて凹形状を有している、請求項１から６のいずれか１項に記載の積層セラミック電子部品。
8. 前記反対側誘電体セラミック層は前記反対面に面する反対側表面を有しており、前記積層方向と前記長さ方向とを含む断面視で、前記実装側表面は前記反対側表面に比して大きい、請求項７に記載の積層セラミック電子部品。
9. 前記積層セラミック電子部品は、前記長さ方向における変位を発生するアクチュエータ素子である、請求項１から８のいずれか１項に記載の積層セラミック電子部品。
10. 前記第１の側面電極層は前記第１の側面上に配置されている、請求項１から９のいずれか１項に記載の積層セラミック電子部品。
11. 前記積層方向と前記長さ方向とを含む断面視で、前記長さ方向において、前記第１の反対面電極層が最大厚みを有する位置に対して、前記第１の実装面電極層が最大厚みを有する位置は、前記第１の側面に向かってシフトされている、請求項１０に記載の積層セラミック電子部品。
12. 前記第１の側面電極層は前記第２の側面上に配置されている、請求項１から９のいずれか１項に記載の積層セラミック電子部品。
13. 前記積層方向と前記長さ方向とを含む断面視で、前記長さ方向において、前記第１の反対面電極層が最大厚みを有する位置に対して、前記第１の実装面電極層が最大厚みを有する位置は、前記第２の側面に向かってシフトされている、請求項１２に記載の積層セラミック電子部品。
14. 請求項１から９のいずれか１項に記載の積層セラミック電子部品と、
    互いに離れた第１の導体部および第２の導体部を有する前記被実装部材と、
    前記第１の実装面電極層と前記第１の導体部との間を接合する第１の接合部と、前記第２の実装面電極層と前記第２の導体部との間を接合する第２の接合部と、を有する前記導電性部材と、
    を備える、電子部品組立体。
15. 前記積層セラミック電子部品の前記第１の側面電極層は前記第１の側面上に配置されており、
    前記被実装部材は支持体を有しており、前記支持体は、前記第１の導体部を支持する第１の支持部と、前記第２の導体部を支持する第２の支持部と、前記第１の支持部と前記第２の支持部との間の空間部と、を有している、
    請求項１４に記載の電子部品組立体。

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