JP2020009949A - 積層セラミック電子部品および電子部品組立体 - Google Patents

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Abstract

【課題】導電ペーストを用いて実装された場合に高い絶縁信頼性を確保することができる積層セラミック電子部品を提供する。【解決手段】反対側誘電体セラミック層41は第1の反対面電極層21および第2の反対面電極層22に接している。実装側誘電体セラミック層43は、第1の実装面電極層31および第2の実装面電極層32に接している。実装側内部電極層52は、実装側誘電体セラミック層43によって第1の実装面電極層31および第2の実装面電極層32から隔てられており、実装側誘電体セラミック層43上に配置されており、第1の側面電極層11から延びており、第2の側面電極層12から離されている。積層方向DZと長さ方向DXとを含む断面視で、長さ方向DXにおいて、第2の反対面電極層22が最大厚みを有する位置XO2に対して、第2の実装面電極層32が最大厚みを有する位置XM2は、第2の側面PS2に向かってシフトされている。【選択図】図4

Description

本発明は、積層セラミック電子部品および電子部品組立体に関するものである。
特開2014−179396号公報(特許文献1)によれば、磁気ヘッドのサスペンションへ適用可能な圧電素子が開示されている。圧電素子が長さ方向に変位することによって、磁気ヘッドの微小な位置決めが実現される。圧電素子は、長さ方向に垂直な積層方向において互いに積層された複数の圧電体層を有している。圧電素子は1対の電極を有しており、これらに印加される電圧に応じて変位が発生する。1対の電極の各々は内層電極および表面電極を有している。表面電極は圧電素子の下面上に形成されている部分を有している。サスペンションは、第1部分、第2部分、およびこれらの間の空間を有しており、圧電素子はサスペンションの第1部分と第2部分とに跨るように実装される。具体的には、圧電素子の下面上の表面電極が、導電材を介してサスペンションに実装される。
特開2014−179396号公報
圧電素子(積層セラミック電子部品)を実装するための導電材(導電性部材)は、導電ペースト(流動性を有する電極材料)から形成され得る。具体的には、まず、サスペンション(被実装部材)の第1部分(第1の導体部)と第2部分(第2の導体部)との各々の上へ導電ペーストが塗布される。次に、この導電ペースト上へ積層セラミック電子部品の下面(実装面)が押し付けられる。次に、熱処理によって導電ペーストが硬化されることによって、導電性部材が形成される。
積層セラミック電子部品が上記のように導電ペースト上へ押し付けられることによって、導電ペーストの流動が生じる。この流動によって導電ペーストの一部分が積層セラミック電子部品の内層電極(内部電極)に接近し得る。その結果、導電ペーストから作られた導電性部材と、内層電極(内部電極)との間の距離が、絶縁性の確保の上で望まれる距離よりも小さくなり得る。その場合、積層セラミック部品および被実装部材を有する電子部品組立体の絶縁信頼性、特に高湿度下での絶縁信頼性、を十分に確保することができない。
本発明は以上のような課題を解決するためになされたものであり、その一の目的は、導電ペーストを用いて実装された場合に高い絶縁信頼性を得ることができる積層セラミック電子部品を提供することである。また他の目的は、この積層セラミック電子部品を用いた電子部品組立体を提供することである。
本発明の積層セラミック電子部品は、被実装部材上に導電性部材を用いて接合されることになる実装面と、積層方向において実装面と反対である反対面と、実装面と反対面とをつなぐ第1の側面と、実装面と反対面とをつなぎ長さ方向において第1の側面と反対の第2の側面と、を有している。積層セラミック電子部品は、第1の側面電極層と、第2の側面電極層と、第1の反対面電極層と、第2の反対面電極層と、第1の実装面電極層と、第2の実装面電極層と、反対側誘電体セラミック層と、実装側誘電体セラミック層と、実装側内部電極層とを有している。第1の側面電極層は第1の側面または第2の側面上に配置されている。第2の側面電極層は第2の側面上に配置されている。第1の反対面電極層は、反対面上に配置されており、第1の側面電極層につながれている。第2の反対面電極層は、反対面上に配置されており、第2の側面電極層につながれており、第1の反対面電極層から離されている。第1の実装面電極層は、実装面上に配置されており、第1の側面電極層につながれている。第2の実装面電極層は、実装面上に配置されており、第2の側面電極層につながれており、第1の実装面電極層から離されている。反対側誘電体セラミック層は第1の反対面電極層および第2の反対面電極層に接している。実装側誘電体セラミック層は、第1の実装面電極層および第2の実装面電極層に接している。実装側内部電極層は、実装側誘電体セラミック層によって第1の実装面電極層および第2の実装面電極層から隔てられており、実装側誘電体セラミック層上に配置されており、第1の側面電極層から延びており、第2の側面電極層から離されている。積層方向と長さ方向とを含む断面視で、長さ方向において、第2の反対面電極層が最大厚みを有する位置に対して、第2の実装面電極層が最大厚みを有する位置は、第2の側面に向かってシフトされている。
本発明の積層セラミック電子部品によれば、積層方向と長さ方向とを含む断面視で、長さ方向において、第2の反対面電極層が最大厚みを有する位置に対して、第2の実装面電極層が最大厚みを有する位置は、第2の側面に向かってシフトされている。この場合、本発明者の検討によれば、積層セラミック電子部品の実装のために、反対面に荷重を印加することによって積層セラミック電子部品の実装面が導電ペースト上に押し付けられた際に、実装面の下方における導電ペーストの流動が長さ方向に沿いやすくなる。その結果、実装面と反対面と第1の側面と第2の側面とに囲まれた長手面上において、積層方向に沿っての導電ペーストの過度な上昇が防止される。これにより、長手面上の導電ペーストと、内部電極との間の距離が過度に低下することが防止される。よって、導電ペーストから作られた導電性部材と、内部電極との間の距離が過度に低下することが防止される。以上から、積層セラミック電子部品が導電ペーストを用いて実装された場合に、高い絶縁信頼性を確保することができる。
本発明の実施の形態1における電子部品組立体の構成を概略的に示す上面図である。 図1の線II−IIに沿う概略断面図である。 本発明の実施の形態1における積層セラミック電子部品の構成を概略的に示す上面図である。 図3の線IV−IVに沿う概略断面図である。 図4の積層セラミック電子部品が有する積層体の構成を概略的に示す断面図である。 本発明の実施の形態1における電子部品組立体の製造方法の第1の工程を概略的に示す上面図である。 図6の線VII−VIIに沿う概略断面図である。 本発明の実施の形態1における電子部品組立体の製造方法の第2の工程を概略的に示す上面図である。 図8の線IX−IXに沿う概略断面図である。 図4の変形例を示す概略断面図である。 本発明の実施の形態2における積層セラミック電子部品が有する積層体の構成を概略的に示す断面図である。 本発明の実施の形態3における電子部品組立体の構成を概略的に示す上面図である。 図12の線XIII−XIIIに沿う概略断面図である。 図12の線XIV−XIVに沿う概略断面図である。 本発明の実施の形態3における積層セラミック電子部品の構成を概略的に示す上面図であり、第1および第2の実装面電極層のレイアウトを破線で示す図である。 本発明の実施の形態3における積層セラミック電子部品の構成を概略的に示す上面図であり、第1の側面電極層につながれた実装側内部電極層のレイアウトを破線で示す図である。 本発明の実施の形態3における積層セラミック電子部品の構成を概略的に示す上面図であり、第2の側面電極層につながれた反対側内部電極層のレイアウトを破線で示す図である。 図15〜図17の線XVIII−XVIIIに沿う概略断面図である。 図15〜図17の線XIX−XIXに沿う概略断面図である。
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
<実施の形態1>
(構成)
図1は、本実施の形態1における電子部品組立体500の構成を概略的に示す上面図である。図2は、図1の線II−IIに沿う概略断面図である。なお説明の便宜上、図中において、互いに直交する、長さ方向DX、幅方向DY、および積層方向DZが示されている。
電子部品組立体500は、積層セラミック電子部品100と、被実装部材200と、導電性部材300とを有している。積層セラミック電子部品100は、長さ方向DXにおける変位を発生するアクチュエータ素子である。積層セラミック電子部品100の構成については後述する。
被実装部材200は、互いに離れた第1の導体部211および第2の導体部212を有している。被実装部材200は支持体220を有している。支持体220は、第1の導体部211を支持する第1の支持部221と、第2の導体部212を支持する第2の支持部222と、第1の支持部221と第2の支持部222との間の空間部223と、を有している。空間部223が設けられることによって、第1の支持部221上の第1の導体部211と、第2の支持部222上の第2の導体部212との間の変位を、より小さな力で発生させることができる。
導電性部材300は第1の接合部301および第2の接合部302を有している。第1の接合部301は、積層セラミック電子部品100の第1の実装面電極層31と、被実装部材200の第1の導体部211との間を接合している。第2の接合部302は、積層セラミック電子部品100の第2の実装面電極層32と、被実装部材200の第2の導体部212との間を接合している。
図3は、積層セラミック電子部品100の構成を概略的に示す上面図である。図4は、図3の線IV−IVに沿う概略断面図である。図5は、積層セラミック電子部品100が有する積層体91の構成を概略的に示す断面図である。
積層セラミック電子部品100は、被実装部材200(図1および図2)上に導電性部材300(図1および図2)を用いて接合されることになる実装面PM(図4)と、積層方向DZにおいて実装面PMと反対である反対面PO(図4)と、実装面PMと反対面POとをつなぐ第1の側面PS1(図4)と、実装面PMと反対面POとをつなぎ長さ方向DXにおいて第1の側面PS1と反対の第2の側面PS2(図4)と、を有している。また積層セラミック電子部品100は、実装面PMと反対面POと第1の側面PS1と第2の側面PS2とに囲まれた長手面PL(図3)を有している。
積層セラミック電子部品100(図4)は、第1の側面電極層11と、第2の側面電極層12と、第1の反対面電極層21と、第2の反対面電極層22と、第1の実装面電極層31と、第2の実装面電極層32と、積層体91とを有している。第1の側面電極層11は第1の側面PS1上に配置されている。第2の側面電極層12は第2の側面PS2上に配置されている。第1の反対面電極層21は、反対面PO上に配置されており、第1の側面電極層11につながれている。第2の反対面電極層22は、反対面PO上に配置されており、第2の側面電極層12につながれており、第1の反対面電極層21から離されている。第1の実装面電極層31は、実装面PM上に配置されており、第1の側面電極層11につながれている。第2の実装面電極層32は、実装面PM上に配置されており、第2の側面電極層12につながれており、第1の実装面電極層31から離されている。
積層方向DZと長さ方向DXとを含む断面視(図4)で、長さ方向DXにおいて、第2の反対面電極層22が最大厚みを有する位置XO2に対して、第2の実装面電極層32が最大厚みを有する位置XM2は、第2の側面PS2に向かってシフトされている。好ましくはこの条件は、少なくとも、図3の線IV−IVに示されているように、積層セラミック電子部品100の中心線(長さ方向DXに沿い、かつ幅方向DYにおける中心を通る線)に沿った断面視において満たされている。より好ましくはこの条件は、さらに他の断面視においても満たされており、例えば、上記中心線から、積層セラミック電子部品100の幅方向DYにおける最大寸法の1/4ほど離れた2つの線の各々に沿った断面視においても満たされている。なお第2の反対面電極層22の厚みは、積層方向DZに沿う寸法である。
好ましくは、積層方向DZと長さ方向DXとを含む断面視(図4)で、長さ方向DXにおいて、第1の反対面電極層21が最大厚みを有する位置XO1に対して、第1の実装面電極層31が最大厚みを有する位置XM1は、第1の側面PS1に向かってシフトされている。好ましくはこの条件は、少なくとも、図3の線IV−IVに示されているように、積層セラミック電子部品100の中心線に沿った断面視において満たされている。より好ましくはこの条件は、さらに他の断面視においても満たされており、例えば、上記中心線から、積層セラミック電子部品100の幅方向DYにおける最大寸法の1/4ほど離れた2つの線の各々に沿った断面視においても満たされている。なお第1の反対面電極層21の厚みは、積層方向DZに沿う寸法である。
位置XM2が位置XO2からシフトされている寸法は、積層セラミック電子部品100の最大長さ(長さ方向DXにおける最大寸法)の5%以上であることが好ましい。位置XO1が位置XO1からシフトされている寸法についても同様である。
第2の実装面電極層32は実装面PM上において階段状の形状を有していることが好ましい。ここで、「階段状の形状」とは、第2の実装面電極層32の厚み(積層方向DZにおける寸法)が位置XM2から内側へ(図4における中央へ)向かって減少する位置D2aと、第2の実装面電極層32の厚みがゼロへと減少する位置D2bとの間に配置された、おおよそ一定の厚みを有する部分のことである。
第1の実装面電極層31は実装面PM上において階段状の形状を有していることが好ましい。ここで、「階段状の形状」とは、第1の実装面電極層31の厚み(積層方向DZにおける寸法)が位置XM1から内側へ(図4における中央へ)向かって減少する位置D1aと、第1の実装面電極層31の厚みがゼロへと減少する位置D1bとの間に配置された、おおよそ一定の厚みを有する部分のことである。
第1の側面電極層11および第2の側面電極層12の厚みは、反対面POから実装面PMへ向かって増大していることが好ましい。なお、第1の側面電極層11および第2の側面電極層12の厚みは、長さ方向DXに沿う寸法である。
積層体91は、複数の誘電体セラミック層40と、少なくとも1つの内部電極層50とが交互に積層された構造を有している。誘電体セラミック層40は、本実施の形態においては、反対側誘電体セラミック層41と、中間誘電体セラミック層42と、実装側誘電体セラミック層43とを含む。内部電極層50は、本実施の形態においては、反対側内部電極層51と、実装側内部電極層52とを含む。
反対側誘電体セラミック層41は第1の反対面電極層21および第2の反対面電極層22に接している。実装側誘電体セラミック層43は、第1の実装面電極層31および第2の実装面電極層32に接している。中間誘電体セラミック層42は、反対側誘電体セラミック層41と実装側誘電体セラミック層43との間に配置されている。反対側誘電体セラミック層41は、積層セラミック電子部品100の反対面PO(図4)に面する反対側表面SO(図5)を有している。実装側誘電体セラミック層43は、積層セラミック電子部品100の実装面PM(図4)に面する実装側表面SM(図5)を有している。積層体91は、反対側表面SOと実装側表面SMとをつなぐ第1の側表面SS1(図5)と、反対側表面SOと実装側表面SMとをつなぎ長さ方向DXにおいて第1の側表面SS1と反対の第2の側表面SS2(図5)と、を有している。
反対側内部電極層51は、反対側誘電体セラミック層41によって第1の反対面電極層21および第2の反対面電極層22から隔てられており、反対側誘電体セラミック層41上に配置されている。反対側内部電極層51は、第2の側面電極層12から延びており、第1の側面電極層11から離されている。実装側内部電極層52は、実装側誘電体セラミック層43によって第1の実装面電極層31および第2の実装面電極層32から隔てられており、実装側誘電体セラミック層43上に配置されている。実装側内部電極層52は、第1の側面電極層11から延びており、第2の側面電極層12から離されている。
なお本実施の形態においては1つの中間誘電体セラミック層42が設けられているが、代わりに、複数の中間誘電体セラミック層42が設けられてもよい。その場合、中間誘電体セラミック層42の間に内部電極層が設けられてよい。
長手面PLと実装側内部電極層52との間の距離TD(図3)は、実装側誘電体セラミック層43(図4)の厚みよりも小さくてよく、ゼロであってもよい。このように距離TDが小さいことによって、アクチュエータ素子としての積層セラミック電子部品100が発生し得る変位をより大きくすることができる。距離TDがゼロよりも大きい場合、積層体91のうち、距離TDに対応する部分は、絶縁体からなる。しかしながらこの部分は、距離TDに対応した薄い厚みしか有していないので、この部分によって十分な絶縁性を確保することができるとは限らない。よって、長手面PL上へ第2の接合部302(図1)が過度に広がっていたとすると、長手面PLにおいて第2の接合部302と実装側内部電極層52との間で、望ましくない短絡が生じてしまう。本実施の形態によれば、後述する理由により、この短絡の発生を防止することができる。
積層セラミック電子部品100の長さ(長さ方向DXにおける寸法)は、0.4mm以上1.5mm以下が好ましく、例えば0.7mm程度である。積層セラミック電子部品100の幅(幅方向DYにおける寸法)は、0.15mm以上0.5mm以下が好ましく、例えば0.3mm程度である。積層セラミック電子部品100の厚み(積層方向DZにおける寸法)は、0.03mm以上0.07mm以下が好ましく、例えば0.065mm程度である。
(積層セラミック電子部品の製造方法)
積層セラミック電子部品100(図4)の製造方法として、第1〜第3の例について、以下に説明する。
(1) 第1の例
誘電体セラミック層40となるグリーンシートが準備される。グリーンシート上に、内部電極層50となる電極ペーストパターンが形成される。次に、グリーンシートを順次積層することによって、積層体シートが形成される。
積層体シートの上面(反対側表面SOに対応)および下面(実装側表面SMに対応)に、電極ペーストパターンが形成される。この電極ペーストパターンは、第1の反対面電極層21、第2の反対面電極層22、第1の実装面電極層31および第2の実装面電極層32の一部分に対応することになるものである。電極ペーストパターンは、この時点では、位置XO1、位置XO2、位置XM1および位置XM2において最大厚みを有する必要はない。
次に、積層体シートを焼成することによって、焼成体シートが形成される。次に、焼成体シートを切断することによって、第1の側表面SS1および第2の側表面SS2(図5)が形成される。
次に、第1の側面電極層11および第2の側面電極層12に対応する部分を含む電極が追加される。この工程が行われる範囲は、第1の側表面SS1および第2の側表面SS2上だけでなく、反対側表面SOの端部上および実装側表面SMの端部上にも及ぶ。よってこの追加される電極は、第1の反対面電極層21、第2の反対面電極層22、第1の実装面電極層31および第2の実装面電極層32の一部分にも対応する。この工程は、第1の反対面電極層21が位置XO1において最大厚みを有し、かつ第2の反対面電極層22が位置XO2において最大厚みを有し、かつ第1の実装面電極層31が位置XM1において最大厚みを有し、かつ第2の実装面電極層32が位置XM2において最大厚みを有するように行われる。
次に、焼成体シートを切断することによって、長手面PL(図3)が形成される。この切断によって、焼成体シートから、積層セラミック電子部品100の各々に対応するチップが形成される。各チップに分極処理が施される。これにより、積層セラミック電子部品100が得られる。
(2) 第2の例
誘電体セラミック層40となるグリーンシートが準備される。グリーンシート上に、内部電極層50となる電極ペーストパターンが形成される。次に、グリーンシートを順次積層することによって、積層体シートが形成される。
積層体シートの上面(反対側表面SOに対応)および下面(実装側表面SMに対応)に、電極ペーストパターンが形成される。この電極ペーストパターンは、第1の反対面電極層21、第2の反対面電極層22、第1の実装面電極層31および第2の実装面電極層32の一部分に対応することになるものである。電極ペーストパターンは、この時点では、位置XO1、位置XO2、位置XM1および位置XM2において最大厚みを有する必要はない。次に、積層体シートを切断することによって、第1の側表面SS1および第2の側表面SS2(図5)が形成される。
次に、第1の側面電極層11および第2の側面電極層12に対応する部分を含む電極ペースト層が形成される。この電極ペースト層が形成される範囲は、第1の側表面SS1および第2の側表面SS2上だけでなく、反対側表面SOの端部上および実装側表面SMの端部上にも及ぶ。よってこの電極ペースト層は、第1の反対面電極層21、第2の反対面電極層22、第1の実装面電極層31および第2の実装面電極層32の一部分にも対応する。この電極ペースト層の形成は、第1の反対面電極層21が位置XO1において最大厚みを有し、かつ第2の反対面電極層22が位置XO2において最大厚みを有し、かつ第1の実装面電極層31が位置XM1において最大厚みを有し、かつ第2の実装面電極層32が位置XM2において最大厚みを有するように行われる。
具体的には、粘性を有する電極ペーストをスクリーン印刷によって塗布することで、反対側表面SOから第1の側表面SS1および第2の側表面SS2の各々へ電極ペーストを流れ落とす工程と、実装側表面SMから第1の側表面SS1および第2の側表面SS2の各々へ電極ペーストを流れ落とす工程とが行われる。位置XO1、位置XO2、位置XM1および位置XM2は、スクリーン印刷に用いられるスクリーンの開口範囲と、電極ペーストの粘性とを調整することによって、制御することができる。
次に、積層体シートを切断することによって、長手面PL(図3)が形成される。この切断によって、積層体シートから、積層セラミック電子部品100の各々に対応するチップが形成される。次にこれらチップが焼成される。次に、各チップに分極処理が施される。これにより、積層セラミック電子部品100が得られる。
(3) 第3の例
誘電体セラミック層40となるグリーンシートが準備される。グリーンシート上に、内部電極層50となる電極ペーストパターンが形成される。次に、グリーンシートを順次積層することによって、積層体シートが形成される。
積層体シートの上面(反対側表面SOに対応)および下面(実装側表面SMに対応)に、電極ペーストパターンが形成される。この電極ペーストパターンは、第1の反対面電極層21、第2の反対面電極層22、第1の実装面電極層31および第2の実装面電極層32の一部分に対応することになるものである。電極ペーストパターンは、この時点では、位置XO1、位置XO2、位置XM1および位置XM2において最大厚みを有する必要はない。
次に、積層体シートを切断することによって、第1の側表面SS1および第2の側表面SS2(図5)と、長手面PL(図3)とが形成される。この切断によって、積層体シートから、積層セラミック電子部品100の各々に対応するチップが形成される。次にこれらチップが焼成される。
次に、第1の側面電極層11および第2の側面電極層12に対応する部分を含む電極が追加される。この工程が行われる範囲は、第1の側表面SS1および第2の側表面SS2上だけでなく、反対側表面SOの端部上および実装側表面SMの端部上にも及ぶ。よってこの追加される電極は、第1の反対面電極層21、第2の反対面電極層22、第1の実装面電極層31および第2の実装面電極層32の一部分にも対応する。この工程は、第1の反対面電極層21が位置XO1において最大厚みを有し、かつ第2の反対面電極層22が位置XO2において最大厚みを有し、かつ第1の実装面電極層31が位置XM1において最大厚みを有し、かつ第2の実装面電極層32が位置XM2において最大厚みを有するように行われる。
次に、各チップに分極処理が施される。これにより、積層セラミック電子部品100が得られる。
(電子部品組立体の製造方法)
図6は、電子部品組立体500の製造方法の第1の工程を概略的に示す上面図であり、図7は、図6の線VII−VIIに沿う概略断面図である。被実装部材200上に導電ペースト310が塗布される。具体的には、被実装部材200の第1の導体部211および第2の導体部212のそれぞれの上に、導電ペースト310の第1の導電ペースト部311および第2の導電ペースト部312が形成される。次に、積層セラミック電子部品100の実装面PMが、図7における矢印に示されるように、導電ペースト310上に載置される。
図8は、電子部品組立体500の製造方法の第2の工程を概略的に示す上面図であり、図9は、図8の線IX−IXに沿う概略断面図である。実装機の荷重印加部800によって、積層セラミック電子部品100の反対面POに荷重LDが印加される。これにより積層セラミック電子部品100の実装面PMが導電ペースト310上に押し付けられる。荷重LDは、反対面POにおいて位置XO1およびXO2に集中しやすく、実装面PMにおいて位置XM1およびXM2に集中しやすい。本発明者の検討によれば、これらの位置の相対関係が前述したように選択されていることによって、実装面PMの下方における導電ペースト310の流動が、長さ方向DXに沿いやすくなる。具体的には、幅方向DYに沿う流動FWに比して長さ方向DXに沿う流動FLが促進される。言い換えれば、長さ方向DXに沿う流動FLに比して、幅方向DYに沿う流動FWが抑制される。その結果、積層セラミック電子部品の長手面PL(図8)の方へ向かって流出する導電ペースト310の量が抑制される。よって、長手面PL上において積層方向DZに沿って導電ペースト310が上昇することが抑制される。
次に、熱処理によって導電ペースト310が硬化される。これにより、第1の導電ペースト部311および第2の導電ペースト部312のそれぞれから、第1の接合部301および第2の接合部302が形成される。
以上により、電子部品組立体500(図1および図2)が得られる。
(効果)
本実施の形態の積層セラミック電子部品100によれば、積層方向DZと長さ方向DXとを含む断面視(図4)で、長さ方向DXにおいて、第2の反対面電極層22が最大厚みを有する位置XO2に対して、第2の実装面電極層32が最大厚みを有する位置XM2は、第2の側面PS2に向かってシフトされている。この場合、本発明者の検討によれば、図9に示されるように、積層セラミック電子部品100の実装のために、反対面POに荷重LDを印加することによって積層セラミック電子部品100の実装面PMが導電ペースト310上に押し付けられた際に、実装面PMの下方における導電ペースト310の流動が長さ方向DXに沿いやすくなる。その結果、長手面PL(図8)上において、積層方向DZに沿っての導電ペースト310の過度な上昇が防止される。これにより、長手面PL上の導電ペースト310と、内部電極との間の距離が過度に低下することが防止される。よって、導電ペースト310から作られた導電性部材300と、内部電極との間の距離が過度に低下することが防止される。以上から、積層セラミック電子部品100が導電ペースト310を用いて実装された場合に、高い絶縁信頼性を確保することができる。
積層セラミック電子部品100の設計上、実装側内部電極層52は、第1の側面電極層11に電気的に接続されていることが必要な一方で、第2の側面電極層12から電気的に絶縁されていることが必要である。よって実装側内部電極層52へ第1の実装面電極層31に接する第1の導電ペースト部311が近づいてもほぼ悪影響がない一方で、実装側内部電極層52へ第2の実装面電極層32に接する第2の導電ペースト部312が近づくと、絶縁信頼性の低下につながる。本実施の形態によれば、この絶縁信頼性の低下を効果的に抑制することができる。
長手面PLと実装側内部電極層52との間の距離TD(図3)が実装側誘電体セラミック層43(図4)の厚みよりも小さい場合、長手面PL上における積層方向DZに沿っての導電ペースト310の上昇に起因して、導電ペースト310と実装側内部電極層52との間の距離が実装側誘電体セラミック層43の厚みよりも小さくなり得る。これは絶縁信頼性の低下につながる。本実施の形態によれば、この絶縁信頼性の低下を効果的に抑制することができる。
積層方向DZと長さ方向DXとを含む断面視(図4)で、長さ方向DXにおいて、第1の反対面電極層21が最大厚みを有する位置XO1に対して、第1の実装面電極層31が最大厚みを有する位置XM1は、第1の側面PS1に向かってシフトされている。前述したように、第1の実装面電極層31に接する第1の導電ペースト部311が実装側内部電極層52へ近づいてもほぼ悪影響がない。しかしながら、第1の導電ペースト部311がさらに、反対側内部電極層51(より一般的に言えば、実装側内部電極層52に隣り合う他の内部電極層)へ近づくと、絶縁信頼性の低下につながる。本実施の形態によれば、この絶縁信頼性の低下も抑制することができる。
(実施例)
以下の表に示されるように、実施例1、2、および比較例の積層セラミック電子部品が作製された。
Figure 2020009949
実施例1および2は、位置XO2に対して位置XM2が第2の側面PS2に向かってシフトされ、かつ位置XO1に対して位置XM1が第1の側面PS1に向かってシフトされるように作製された。比較例は、そのようなシフトのないように作製された。実施例2には、第1の実装面電極層31および第2の実装面電極層32の各々に、前述した階段状の形状が付与された。実施例1および比較例には、そのような形状が付与されなかった。これら試料について、温度85℃、湿度75%、および電圧50Vの条件を用いて、絶縁劣化時間が測定された。絶縁劣化時間は、上記シフトが設けられることによって大きくなり、上記階段状の形状が設けられることによりさらに大きくなった。
(変形例)
積層セラミック電子部品100(図4)においては、第1の反対面電極層21および第2の反対面電極層22は、外端部において平坦な面を有している。これに対して本変形例の積層セラミック電子部品101(図10)においては、第1の反対面電極層21および第2の反対面電極層22は、そのようは平坦部を有しておらず、外端部において徐々に小さくなる厚みを有している。本変形例によっても、上記本実施の形態とほぼ同様の効果が得られる。
<実施の形態2>
(構成)
図11は、本実施の形態2における積層セラミック電子部品が有する積層体92の構成を概略的に示す断面図である。本実施の形態2においては、実施の形態1で説明した電子部品組立体(図2)および積層セラミック電子部品100(図4)において、積層体91(図5)に代わって積層体92が用いられる。
積層体92の実装側表面SMは、長さ方向DXに沿った表面プロファイルにおいて、凹形状を有している。この表面プロファイルは、例えば、積層セラミック電子部品100の中心線に沿って測定されればよい。
積層方向DZと長さ方向DXとを含む断面視(図11)で、実装側表面SMは反対側表面SOに比して大きいことが好ましい。言い換えれば、図中、実装側表面SMの寸法LMは、反対側表面SOの寸法LOに比して大きいことが好ましい。なお寸法LMは、凹形状を有する実装側表面SMに沿った寸法であり、寸法LOは、凸形状を有する反対側表面SOに沿った寸法である。
実装側表面SMと第1の側表面SS1とは角度TAをなしている。角度TAは90°未満であることが好ましい。言い換えれば、積層体92は、実装側表面SMから反対側表面SOへ向かってテーパー形状を有していることが好ましい。第2の側表面SS2についても同様である。
積層体92は、グリーンチップを焼成することによって得られる。このグリーンチップは、互いに積層された複数のグリーンシートを有する積層シートから切り出されることによって得られる。この切り出しは、カッターの摺動によって行い得る。積層シートの各グリーンシートの密度を同じとせずにグリーンシート間で密度を相違させることによって、焼結時の収縮の差異に起因して積層体92に反りを付与することができる。この反りによって、上述した凹形状が得られる。また、カッターの刃先が有する角度を調整することによって、角度TAを調整することができる。
(効果)
実装時に印加される荷重LD(図9)によって積層セラミック電子部品100は弾性変形する。本実施の形態によれば、実装側表面SM(図11)の凹形状に対応して、実装面PMも凹形状に近い形状を有する。これにより、弾性変形に起因して実装面PMが被実装部材200の角部ED(図9)に衝突することが防止される。よって、この衝突に起因しての積層セラミック電子部品100へのダメージを防止することができる。これにより、上記衝突に起因しての積層セラミック電子部品100の破損を防止することができる。
特に空間部223(図2)が設けられている場合、積層セラミック電子部品100が角部ED(図9)に局所的に押し付けられやすいことから、上記のように衝突を防止することは重要である。なお図9においては角部EDが第1の導体部および第2の導体部の縁部に対応しているが、角部EDは第1の支持部221および第2の支持部222の縁部に対応してもよい。
なお、位置XO2に対して位置XM2が第2の側面PS2に向かってシフトされている場合(図4)、実装面PMが相対的に外側の位置XM2で支持されつつ、相対的に内側の位置XO2で反対面POに荷重LDが印加される。この場合、実装面PMを角部EDへ接近させるような変形が生じやすい。本実施の形態によればそれを効果的に抑制することができる。
積層セラミック電子部品100の最大長さには通常制約があるところ、長さ方向DXにおいて実装側表面SMが反対側表面SOに比して大きいことにより、実装側表面SMの長さを大きく確保することができる。これにより、実装時に積層セラミック電子部品100に印加される荷重LDが、より広い範囲に分散される。よって、実装時における積層セラミック電子部品100の破損の発生を抑制することができる。
(実施例)
以下の表に示されるように、積層セラミック電子部品である試料M1〜M6および試料O1〜O4が作製された。
Figure 2020009949
試料M1〜M6においては、反りによる凹形状が実装側表面SM(図11)に配置された。試料O1〜O4においては、反りによる凹形状が反対側表面SO(図11)に配置された。表中、「長さ差異」は寸法LM(図11)から寸法LO(図11)を差し引いた値であり、「角度」は角度TA(図11)である。「長さ差異」および「角度」は、前述したように、カッターの刃先が有する角度を変更することによって調整された。
得られた積層セラミック電子部品について、被実装部材への実装時の割れが生じる確率が調べられた。その結果、長さ差異の絶対値が同一である試料間の比較(試料M1とO1との比較、試料M2とO2との比較、試料M3とO3との比較、および試料M4とO4との比較)から、積層セラミック電子部品の大きさが同じ場合は、実装側表面SMに凹形状が配置されることによって実装時の割れの確率を抑制することができることがわかった。実装側表面SMに凹形状が配置されるものである試料M1〜M6のうち特に試料M2〜M6は、0.02%以下の低い確率を有していた。
また、実装が完了するまでに積層セラミック電子部品に欠けが生じる確率が調べられた。その結果、試料M1〜M6のうち、長さ差異+9μm以下を有する試料M1〜M4の確率は0.10%以下であった。よって、実装時の割れだけでなく製造工程における欠けをも防止するためには、試料M2〜M4が特に好ましいことがわかった。
<実施の形態3>
図12は、本実施の形態3における電子部品組立体503の構成を概略的に示す上面図である。図13および図14のそれぞれは、図12の線XIII−XIIIおよび線XIV−XIVに沿う概略断面図である。
電子部品組立体503は、積層セラミック電子部品103と、被実装部材203と、導電性部材(第1の接合部301および第2の接合部302)とを有している。積層セラミック電子部品103は、長さ方向DXにおける変位を発生するアクチュエータ素子であってよい。なお、長さ方向DXにおける変位が積層方向DZにおいて不均等とされることによって、湾曲変位が生成されてもよい。積層セラミック電子部品103は、図示されているように、長さ方向DXにおける一方端のみが支持されることによって、片持ち梁のアクチュエータ素子として用いられ得る。また電子部品組立体503にさらに電気的接点(図示せず)が設けられることによって、電子部品組立体503はスイッチング素子として用いられ得る。
被実装部材203は、互いに離れた第1の導体部211および第2の導体部212を有している。また被実装部材200は支持体230を有している。支持体230は第1の導体部211および第2の導体部212を支持している。
図15〜図17は、本実施の形態3における積層セラミック電子部品103の構成を概略的に示す上面図である。図15における破線は、第1の実装面電極層31および第2の実装面電極層32のレイアウトを示す。図16における破線は、第1の側面電極層11(図19)につながれた実装側内部電極層52のレイアウトを示す。図17における破線は、第2の側面電極層12(図18)につながれた反対側内部電極層51のレイアウトを破線で示す。図18は、図15〜図17の線XVIII−XVIIIに沿う概略断面図である。図19は、図15〜図17の線XIX−XIXに沿う概略断面図である。
本実施の形態3においては実施の形態1と異なり、第1の側面電極層11(図19)は第2の側面PS2上に配置されている。積層方向DZと長さ方向DXとを含む断面視(図19)で、長さ方向DXにおいて、第1の反対面電極層21が最大厚みを有する位置XO1に対して、第1の実装面電極層31が最大厚みを有する位置XM1は、第2の側面PS2に向かってシフトされている。
なお、本実施の形態3においても実施の形態1と同様に、第2の側面電極層12(図18)は第2の側面PS2上に配置されている。積層方向DZと長さ方向DXとを含む断面視(図18)で、長さ方向DXにおいて、第2の反対面電極層22が最大厚みを有する位置XO2に対して、第2の実装面電極層32が最大厚みを有する位置XM2は、第2の側面PS2に向かってシフトされている。
本実施の形態においては、第1の側面電極層11の上記配置に対応して、第1の反対面電極層21(図15の実線参照)および第1の実装面電極層31(図15における破線参照)の各々は、第2の側面PS2へ達することによって第1の側面電極層11(図19)に接続されている。また、実装側内部電極層52(図16の破線参照)は、第2の側面PS2へ達することによって第1の側面電極層11(図19)に接続されている。一方で、第2の反対面電極層22(図15の実線参照)および第2の実装面電極層32(図15における破線参照)の各々は、第2の側面PS2のうち第1の側面電極層11(図19)が設けられた部分から離されている。また、反対側内部電極層51(図17の破線参照)は、第2の側面PS2のうち第1の側面電極層11(図19)が設けられた部分から離されている。
なお、上記以外の構成については、上述した実施の形態1または2の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。本実施の形態によっても、実施の形態1または2とおおよそ同様の効果が得られる。
なお上記各実施の形態においては積層セラミック電子部品として、長さ方向における変位を発生するアクチュエータ素子について詳述したが、積層セラミック電子部品はこれに限定されるものではない。
PM 実装面
PO 反対面
SM 実装側表面
SO 反対側表面
PS1 第1の側面
PS2 第2の側面
SS1 第1の側表面
SS2 第2の側表面
11 第1の側面電極層
12 第2の側面電極層
21 第1の反対面電極層
22 第2の反対面電極層
31 第1の実装面電極層
32 第2の実装面電極層
40 誘電体セラミック層
41 反対側誘電体セラミック層
42 中間誘電体セラミック層
43 実装側誘電体セラミック層
50 内部電極層
51 反対側内部電極層
52 実装側内部電極層
91,92 積層体
100〜103 積層セラミック電子部品
200,203 被実装部材
220,230 支持体
211 第1の導体部
212 第2の導体部
221 第1の支持部
222 第2の支持部
223 空間部
300 導電性部材
301 第1の接合部
302 第2の接合部
310 導電ペースト
311 第1の導電ペースト部
312 第2の導電ペースト部
500,503 電子部品組立体
800 荷重印加部

Claims (14)

  1. 被実装部材上に導電性部材を用いて接合されることになる実装面と、積層方向において前記実装面と反対である反対面と、前記実装面と前記反対面とをつなぐ第1の側面と、前記実装面と前記反対面とをつなぎ長さ方向において前記第1の側面と反対の第2の側面と、を有する積層セラミック電子部品であって、
    前記第1の側面または前記第2の側面上に配置された第1の側面電極層と、
    前記第2の側面上に配置された第2の側面電極層と、
    前記反対面上に配置され、前記第1の側面電極層につながれた第1の反対面電極層と、
    前記反対面上に配置され、前記第2の側面電極層につながれ、前記第1の反対面電極層から離された第2の反対面電極層と、
    前記実装面上に配置され、前記第1の側面電極層につながれた第1の実装面電極層と、
    前記実装面上に配置され、前記第2の側面電極層につながれ、前記第1の実装面電極層から離された第2の実装面電極層と、
    前記第1の反対面電極層および前記第2の反対面電極層に接する反対側誘電体セラミック層と、
    前記第1の実装面電極層および前記第2の実装面電極層に接する実装側誘電体セラミック層と、
    前記実装側誘電体セラミック層によって前記第1の実装面電極層および前記第2の実装面電極層から隔てられ、前記実装側誘電体セラミック層上に配置され、前記第1の側面電極層から延び、前記第2の側面電極層から離された実装側内部電極層と、
    を備え、
    前記積層方向と前記長さ方向とを含む断面視で、前記長さ方向において、前記第2の反対面電極層が最大厚みを有する位置に対して、前記第2の実装面電極層が最大厚みを有する位置は、前記第2の側面に向かってシフトされている、積層セラミック電子部品。
  2. 前記積層セラミック電子部品は、前記実装面と前記反対面と前記第1の側面と前記第2の側面とに囲まれた長手面を有しており、
    前記長手面と前記実装側内部電極層との間の距離は前記実装側誘電体セラミック層の厚みよりも小さい、
    請求項1に記載の積層セラミック電子部品。
  3. 前記第1の側面電極層および前記第2の側面電極層の厚みは、前記反対面から前記実装面へ向かって増大している、請求項1または2に記載の積層セラミック電子部品。
  4. 前記第2の実装面電極層は前記実装面上において階段状の形状を有している、請求項1から3のいずれか1項に記載の積層セラミック電子部品。
  5. 前記第1の実装面電極層は前記実装面上において階段状の形状を有している、請求項1から4のいずれか1項に記載の積層セラミック電子部品。
  6. 前記実装側誘電体セラミック層は前記実装面に面する実装側表面を有しており、前記実装側表面は、前記長さ方向に沿った表面プロファイルにおいて凹形状を有している、請求項1から5のいずれか1項に記載の積層セラミック電子部品。
  7. 前記反対側誘電体セラミック層は前記反対面に面する反対側表面を有しており、前記積層方向と前記長さ方向とを含む断面視で、前記実装側表面は前記反対側表面に比して大きい、請求項6に記載の積層セラミック電子部品。
  8. 前記積層セラミック電子部品は、前記長さ方向における変位を発生するアクチュエータ素子である、請求項1から7のいずれか1項に記載の積層セラミック電子部品。
  9. 前記第1の側面電極層は前記第1の側面上に配置されている、請求項1から8のいずれか1項に記載の積層セラミック電子部品。
  10. 前記積層方向と前記長さ方向とを含む断面視で、前記長さ方向において、前記第1の反対面電極層が最大厚みを有する位置に対して、前記第1の実装面電極層が最大厚みを有する位置は、前記第1の側面に向かってシフトされている、請求項9に記載の積層セラミック電子部品。
  11. 前記第1の側面電極層は前記第2の側面上に配置されている、請求項1から8のいずれか1項に記載の積層セラミック電子部品。
  12. 前記積層方向と前記長さ方向とを含む断面視で、前記長さ方向において、前記第1の反対面電極層が最大厚みを有する位置に対して、前記第1の実装面電極層が最大厚みを有する位置は、前記第2の側面に向かってシフトされている、請求項11に記載の積層セラミック電子部品。
  13. 請求項1から8のいずれか1項に記載の積層セラミック電子部品と、
    互いに離れた第1の導体部および第2の導体部を有する前記被実装部材と、
    前記第1の実装面電極層と前記第1の導体部との間を接合する第1の接合部と、前記第2の実装面電極層と前記第2の導体部との間を接合する第2の接合部と、を有する前記導電性部材と、
    を備える、電子部品組立体。
  14. 前記積層セラミック電子部品の前記第1の側面電極層は前記第1の側面上に配置されており、
    被実装部材は支持体を有しており、前記支持体は、前記第1の導体部を支持する第1の支持部と、前記第2の導体部を支持する第2の支持部と、前記第1の支持部と前記第2の支持部との間の空間部と、を有している、
    請求項13に記載の電子部品組立体。
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