JP2023092698A - 積層セラミック電子部品及びその製造方法、並びに製造履歴確認方法 - Google Patents

Abstract

【課題】積層セラミック電子部品のトレーサビリティを向上させる。【解決手段】積層セラミック電子部品の製造方法では、第１剥離フィルムに複数の第１セラミックシートが形成される。上記第１剥離フィルムとは異なる剥離強度を有する第２剥離フィルムに第２セラミックシートが形成される。上記第１剥離フィルムに保持された上記複数の第１セラミックシートと上記第２剥離フィルムに保持された上記第２セラミックシートとに共通の導体パターンが形成される。上記第１剥離フィルムから剥離させた上記複数の第１セラミックシートと上記第２剥離フィルムから剥離させた上記第２セラミックシートとを積層して積層シートが作製される。上記積層シートを切り分けることで複数のセラミック素体が作製される。【選択図】図５

Description

本発明は、積層セラミック電子部品のトレーサビリティに関する。

積層セラミックコンデンサは、複数の内部電極が積層されたセラミック素体に一対の外部電極が設けられた構成を有する。一般的な積層セラミックコンデンサの製造過程では、複数のセラミックシートが積層された積層シートを切り分けることで複数のセラミック素体を一括して製造することができる。

積層セラミックコンデンサなどの各種電子部品には、トレーサビリティの向上が求められる。例えば、積層セラミックコンデンサに故障が発生した場合に、当該積層セラミックコンデンサのセラミック素体が、切り分けられる前において積層シートのどの位置に存在していたかを特定可能なことが求められる。

特許文献１には、レーザ照射によってセラミックシートにパターンを描画する技術が開示されている。この技術を用いて、セラミックシートに積層シートの位置に応じて変化するパターンを描画しておくことで、切り分けられる前の積層シートにおけるセラミック素体の位置情報としてこのパターンを利用可能となる。

特開２００３－１８８０３９号公報

しかしながら、積層セラミックコンデンサでは、セラミックシートにパターンを描画する工程の追加によって製造コストが高くなる。また、製造過程における新たな工程の追加や、新たな部材の追加を伴う設計変更は、エネルギの消費量の増大を伴うため、環境負荷の観点から好ましくない。

以上のような事情に鑑み、本発明の目的は、積層セラミック電子部品のトレーサビリティを向上させることにある。

上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品の製造方法では、第１剥離フィルムに複数の第１セラミックシートが形成される。
上記第１剥離フィルムとは異なる剥離強度を有する第２剥離フィルムに第２セラミックシートが形成される。
上記第１剥離フィルムに保持された上記複数の第１セラミックシートと上記第２剥離フィルムに保持された上記第２セラミックシートとに共通の導体パターンが形成される。
上記第１剥離フィルムから剥離させた上記複数の第１セラミックシートと上記第２剥離フィルムから剥離させた上記第２セラミックシートとを積層して積層シートが作製される。
上記積層シートを切り分けることで複数のセラミック素体が作製される。

この構成では、第１及び第２セラミックシートが第１及び第２剥離フィルムから剥離させられる際に加わる張力によって拡張し、これに伴って第１及び第２セラミックシートに形成された導体パターンも拡張する。異なる剥離強度を有する第１及び第２剥離フィルムから剥離させた第１及び第２セラミックシートでは、導体パターンの拡張率が相互に異なる。このため、各セラミック素体では、第１セラミックシートに形成された導体パターンに対応する内部電極と、第２セラミックシートに形成された導体パターンに対応する内部電極と、で切り分けられる前の積層シートにおける位置に応じた位置ズレが発生する。したがって、この内部電極の位置ズレを、切り分けられる前の積層シートにおける各セラミック素体の位置情報として利用することができる。

上記第２剥離フィルムの剥離強度が上記第１剥離フィルムよりも低くてもよい。この場合、上記第２剥離フィルムから剥離させる際の上記第２セラミックシートの拡張率が、上記第１剥離フィルムから剥離させる際の上記複数の第１セラミックシートの拡張率よりも小さくなる。
上記積層シートでは、複数の第２セラミックシートが連続して積層されていてもよい。
上記複数の第２セラミックシートの積層数が１０層以下であってもよい。

本発明の一形態に係る製造履歴確認方法では、上記導体パターンに対応する内部電極の位置ズレを、切り分けられる前の上記積層シートにおける上記セラミック素体の位置情報として利用する。

本発明の一形態に係る積層セラミック電子部品は、セラミック素体と、外部電極と、を有する。
上記セラミック素体は、第１軸方向に積層された複数の内部電極と、上記第１軸と直交する第２軸に垂直であり、上記複数の内部電極のうちの少なくとも一部が引き出された端面と、上記複数の内部電極の位置が上記第１軸と直交する方向に揃った第１領域と、上記複数の内部電極の位置が上記第１領域に対して上記第１軸と直交する一方向にずれた第２領域と、を有する。
上記外部電極は、上記セラミック素体の上記端面を覆う。

上記複数の内部電極では、上記第１領域に対する上記第２領域での最大の位置ズレ量が５μｍ以上５０μｍ以下であってもよい。
上記セラミック素体は、上記第１軸及び上記第２軸と直交する第３軸に垂直であり、上記複数の内部電極の上記第３軸方向の端部が上記第１領域よりも上記第２領域において近接する側面を更に有してもよい。この場合、上記複数の内部電極のうち上記第２領域に位置する内部電極は、上記側面に近接する上記端部のうち少なくとも一部に形成された酸化領域を有することが好ましい。

積層セラミック電子部品のトレーサビリティを向上させることができる。

本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。 上記積層セラミックコンデンサの図１のＡ－Ａ'線に沿った断面図である。 上記積層セラミックコンデンサの図１のＢ－Ｂ'線に沿った断面図である。 上記積層セラミックコンデンサの図２の部分拡大図である。 上記積層セラミックコンデンサの図３の部分拡大図である。 上記積層セラミックコンデンサの製造方法を示すフローチャートである。 上記製造方法のステップＳ０１を示す平面図である。 上記製造方法のステップＳ０２を示す平面図である。 上記製造方法のステップＳ０３で得られる積層シートの斜視図である。 上記製造方法のステップＳ０３を示す平面図である。 上記製造方法のステップＳ０３を示す平面図である。

以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。

［積層セラミックコンデンサ１０の構成］
図１～３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。

積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、を備える。セラミック素体１１は、Ｘ軸と直交する一対の端面と、Ｙ軸と直交する一対の側面と、Ｚ軸と直交する一対の主面と、を有する６面体として構成される。外部電極１４，１５は、セラミック素体１１の一対の端面を被覆している。

セラミック素体１１の一対の端面、一対の側面、及び一対の主面はいずれも、平坦面として構成される。本実施形態に係る平坦面とは、全体的に見たときに平坦と認識される面であれば厳密に平面でなくてもよく、例えば、表面の微小な凹凸形状や、所定の範囲に存在する緩やかな湾曲形状などを有する面も含まれる。

外部電極１４，１５は、セラミック素体１１を挟んで相互にＸ軸方向に対向している。外部電極１４，１５はそれぞれ、セラミック素体１１の各端面から主面及び側面に延出している。これにより、外部電極１４，１５では、Ｘ－Ｚ平面に平行な断面、及びＸ－Ｙ平面に平行な断面がいずれもＵ字状となっている。

なお、外部電極１４，１５の形状は、図１に示すものに限定されない。例えば、外部電極１４，１５は、セラミック素体１１の両端面から一方の主面のみに延び、Ｘ－Ｚ平面に平行な断面がＬ字状となっていてもよい。また、外部電極１４，１５は、いずれの主面及び側面にも延出していなくてもよい。

外部電極１４，１５は、電気の良導体により形成されている。外部電極１４，１５を形成する電気の良導体としては、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。なお、本実施形態で主成分とは最も含有比率の高い成分を言うものとする。

セラミック素体１１は、誘電体セラミックスで形成されている。セラミック素体１１は、誘電体セラミックスに覆われた複数の第１内部電極１２及び第２内部電極１３を有する。複数の内部電極１２，１３は、いずれもＸ－Ｙ平面に沿って延びるシート状であり、Ｚ軸方向に沿って交互に配置されている。

図２，３には、図示の都合上、セラミック素体１１における内部電極１２，１３の積層数を実際よりも少なく示している。積層セラミックコンデンサ１０では、目的とする容量を得るために、内部電極１２，１３の合計の積層数を、例えば、１００層以上５００層以下の範囲内とすることができる。

内部電極１２，１３は、電気の良導体により形成されている。内部電極１２，１３を形成する電気の良導体としては、典型的にはニッケル（Ｎｉ）が挙げられ、この他にも銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。

セラミック素体１１は、交差部１６と、一対のエンドマージン部１７と、一対のカバー部１８と、一対のサイドマージン部１９と、を有する。セラミック素体１１では、一対のカバー部１８が一対の主面を構成し、一対のエンドマージン部１７が一対の端面を構成し、一対のサイドマージン部１９が一対の側面を構成する。

交差部１６では、内部電極１２，１３がセラミック層を挟んでＺ軸方向に対向している。セラミック素体１１では、第１内部電極１２が交差部１６からエンドマージン部１７を介して第１外部電極１４側の端面に引き出され、第２内部電極１３が交差部１６からエンドマージン部１７を介して第２外部電極１５側の端面に引き出されている。

つまり、セラミック素体１１では、第１内部電極１２が、第１外部電極１４に接続される一方で、エンドマージン部１７によって第２外部電極１５から絶縁されている。また、第２内部電極１３は、第２外部電極１５に接続される一方で、エンドマージン部１７によって第１外部電極１４から絶縁されている。

一対のカバー部１８は、交差部１６及び一対のエンドマージン部１７をＺ軸方向両側から被覆している。一対のサイドマージン部１９は、交差部１６及び一対のエンドマージン部１７をＹ軸方向両側から被覆している。カバー部１８及びサイドマージン部１９は、内部電極１２，１３を保護する機能を有する。

このような構成により、積層セラミックコンデンサ１０では、外部電極１４，１５間に電圧が印加されると、内部電極１２，１３がＺ軸方向に対向する交差部１６において複数のセラミック層に電圧が加わる。これにより、積層セラミックコンデンサ１０では、外部電極１４，１５間の電圧に応じた電荷が蓄えられる。

セラミック素体１１では、内部電極１２，１３間の各セラミック層の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ_３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。

なお、誘電体セラミックスは、チタン酸ストロンチウム（ＳｒＴｉＯ_３）、チタン酸カルシウム（ＣａＴｉＯ_３）、チタン酸マグネシウム（ＭｇＴｉＯ_３）、ジルコン酸カルシウム（ＣａＺｒＯ３）、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ_３）、チタン酸ジルコン酸カルシウムバリウム（（Ｂａ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ_３）、ジルコン酸バリウム（ＢａＺｒＯ_３）、酸化チタン（ＴｉＯ_２）などの組成系でもよい。

図４は、セラミック素体１１における交差部１６と一対のエンドマージン部１７との境界部を拡大して示す部分断面図である。図５は、セラミック素体１１における交差部１６と一対のサイドマージン部１９との境界部を拡大して示す部分断面図である。交差部１６及びエンドマージン部１７は、第１領域Ｒ１と第２領域Ｒ２とによって構成される。

第１領域Ｒ１は、内部電極１２，１３におけるＸ軸及びＹ軸方向の位置がＺ軸方向に沿って揃った領域である。第２領域Ｒ２は、製造履歴に応じて、内部電極１２，１３に、第１領域Ｒ１に位置する内部電極１２，１３に対するＸ軸及びＹ軸方向の少なくとも一方への位置ズレ量が変化するように構成された領域である。

つまり、セラミック素体１１では、第２領域Ｒ２に位置する内部電極１２，１３における第１領域Ｒ１に位置する内部電極１２，１３に対する位置ズレの有無や位置ずれの態様（向きや大きさなど）を製造履歴を確認するための情報として利用することができる。本実施形態に係る製造履歴確認方法の詳細については後述する。

第１領域Ｒ１は、交差部１６及びエンドマージン部１７の大部分を占める。第１領域Ｒ１では、内部電極１２，１３のＸ軸及びＹ軸方向の端部の位置が実質的にＺ軸方向に揃っておいる。具体的に、第１領域Ｒ１では、内部電極１２，１３における、外部電極１４，１５に接続されていない側のＸ軸方向の端部の位置のＸ軸方向のバラツキ範囲、及びＹ軸方向の両端部の位置のＹ軸方向のバラツキ範囲がいずれも１５μｍ以内である。なお、第１領域Ｒ１における複数の内部電極１２，１３のＸ軸及びＹ軸方向の端部の位置は、Ｘ軸及びＹ軸方向のバラツキ範囲における平均位置として規定することができる。

第２領域Ｒ２は、交差部１６及びエンドマージン部１７の一部のみに設けられる。第２領域Ｒ２における第１領域Ｒ１に対する内部電極１２，１３の位置ズレは、内部電極１２，１３における、外部電極１４，１５に接続されていない側のＸ軸方向の端部の位置、及びＹ軸方向の両端部の位置ズレとして表れる。

図４，５に示すセラミック素体１１では、第２領域Ｒ２において、外部電極１４，１５に接続されていない側の複数の内部電極１２，１３のＸ軸方向の端部の位置が第１領域Ｒ１に対して図４の紙面に沿って右側にずれており、複数の内部電極１２，１３のＹ軸方向の両端部の位置が第１領域Ｒ１に対して図５の紙面に沿って右側にずれている。

第２領域Ｒ２に含まれる内部電極１２，１３の層数は、１層以上であればよいが、第２領域Ｒ２における内部電極１２，１３の位置ズレを判別しやすくするために、複数層であることが好ましい。具体的に、第２領域Ｒ２に含まれる内部電極１２，１３の層数は、３層以上であることが好ましく、５層以上であることが更に好ましい。

セラミック素体１１では、第２領域Ｒ２における第１領域Ｒ１に対する内部電極１２，１３のＸ軸及びＹ軸方向の位置ズレ量が、Ｚ軸方向の中央領域で最も大きく、Ｚ軸方向の外側ほど小さくなることが好ましい。これにより、セラミック素体１１では、製造過程における応力が緩和され、クラックや層間剥離の発生を抑制することができる。

セラミック素体１１では、第２領域Ｒ２における第１領域Ｒ１に対する内部電極１２，１３のＸ軸及びＹ軸方向の最大の位置ズレ量が５μｍ以上となるように設計されていることが好ましい。これにより、セラミック素体１１では、内部電極１２，１３の位置ズレの態様を判別しやすくなる。

また、セラミック素体１１では、高い耐湿性を確保する観点から、第２領域Ｒ２における第１領域Ｒ１に対する内部電極１２，１３のＸ軸及びＹ軸方向の最大の位置ズレ量が、好ましくは５０μｍ以下、更に好ましくは３０μｍ以下、最も好ましくは１５μｍ以下となるように設計されていることが好ましい。

セラミック素体１１では、第２領域Ｒ２において内部電極１２，１３のＹ軸方向外向きに位置ズレして突出した部分、つまりセラミック素体１１の側面に近接した位置にある内部電極１２，１３のＹ軸方向の端部の少なくとも一部を酸化によって電気抵抗を低下させた酸化領域とすることが好ましい。これにより、セラミック素体１１では、第２領域Ｒ２における内部電極１２，１３の位置ズレによる耐湿性の低下を抑制することができる。

第２領域Ｒ２に含まれる内部電極１２，１３の層数は、第１領域Ｒ１よりも少なければよいが、積層セラミックコンデンサ１０の性能のバラツキを抑制するために、多すぎることは好ましくない。このため、第２領域Ｒ２に含まれる内部電極１２，１３の層数は、１０層以下に留めることが好ましい。

［積層セラミックコンデンサ１０の製造方法］
図６は、本実施形態に係る積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図７～１１は積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図６に沿って、図７～１１を適宜参照しながら説明する。

（ステップＳ０１：セラミックシート形成）
ステップＳ０１では、第１セラミックシートＳ１及び第２セラミックシートＳ２を形成する。セラミックシートＳ１，Ｓ２は、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートとして構成される。セラミックシートＳ１，Ｓ２の形成には、共通の構成のセラミックスラリーが用いられる。

図７に示すように、第１セラミックシートＳ１は第１剥離フィルムＦ１に形成され、第２セラミックシートＳ２は第２剥離フィルムＦ２に形成される。剥離フィルムＦ１，Ｆ２では、セラミックシートＳ１，Ｓ２を剥離させる際の剥離強度が相互に異なる。本実施形態では、第２剥離フィルムＦ２の剥離強度が第１剥離フィルムＦ１よりも低い。

剥離フィルムＦ１，Ｆ２の剥離強度は、例えば、セラミックシートＳ１，Ｓ２のＸ軸又はＹ軸に沿って延びる４辺の中央部をそれぞれ把持した状態でＺ軸方向上方に引き上げる際に加わる力の最大値として得られる。剥離フィルムＦ１，Ｆ２における剥離強度の比率は、０．５以上０．９以下であることが好ましい。

剥離フィルムＦ１，Ｆ２の剥離強度は、例えば、表面に塗布する離型剤の量や種類などによって変化させることができる。剥離フィルムＦ１，Ｆ２では、基材として、例えば、ＰＥＴ（ポリエチレンテレフタレート）フィルムなどを用いることができ、基材に塗布する離型剤として、例えば、シリコーン系の離型剤を用いることができる。

セラミックシートＳ１，Ｓ２は、例えば、剥離フィルムＦ１，Ｆ２に対し、ドクターブレード法やダイコータ法やグラビアコータ法などによってセラミックスラリーを塗布することでシート状に成形される。セラミックシートＳ１，Ｓ２の厚みは、焼成後のセラミック素体１１の交差部１６におけるセラミック層の厚みに応じて調整される。

（ステップＳ０２：導体パターン形成）
ステップＳ０２では、図８に示すように、セラミックシートＳ１，Ｓ２に共通の第１及び第２導体パターンＰ１，Ｐ２を形成する。第１導体パターンＰ１は第１内部電極１２に対応し、第２導体パターンＰ２は第２内部電極１３に対応する。導体パターンＰ１，Ｐ２は、内部電極１２，１３を構成する金属を主成分とする導体ペーストで形成される。

導体パターンＰ１，Ｐ２は、例えば、セラミックシートＳ１，Ｓ２に対し、スクリーン印刷法やインクジェット印刷法やグラビア印刷法などによって所定のパターンで導体ペーストを塗布することで形成することができる。導体ペーストは、セラミック素体１１の主成分である誘電体セラミックスの粉末を含んでいてもよい。

（ステップＳ０３：積層）
ステップＳ０３では、セラミックシートＳ１，Ｓ２を積層することで図９に示す積層シートＳｘを作製する。積層シートＳｘでは、交差部１６及びエンドマージン部１７に対応する領域に導体パターンＰ１，Ｐ２が交互に位置し、カバー部１８に対応する領域に第１導体パターンＰ１が形成されていない第１セラミックシートＳ１が位置する。

図１０は、セラミックシートＳ１，Ｓ２を剥離フィルムＦ１，Ｆ２から剥離させる操作を示す平面図である。セラミックシートＳ１，Ｓ２を剥離させる際には、セラミックシートＳ１，Ｓ２のＸ軸又はＹ軸に沿って延びる４辺の中央部をそれぞれ把持した状態で剥離フィルムＦ１，Ｆ２からＺ軸方向上方に引き上げる。

セラミックシートＳ１，Ｓ２は、剥離フィルムＦ１，Ｆ２から引き上げる際に加わる張力によってＸ軸及びＹ軸方向に沿って拡張する。図１０Ａには剥離後の第１セラミックシートＳ１の概形が破線で示され、図１０Ｂには剥離後の第２セラミックシートＳ２の概形が破線で示されている。

剥離強度の低い第２剥離フィルムＦ２から剥離される第２セラミックシートＳ２に加わる張力は、剥離強度の高い第１剥離フィルムＦ１から剥離される第１セラミックシートＳ１に加わる張力よりも低くなる。このため、剥離前後における拡張率は、第２セラミックシートＳ２において第１セラミックシートＳ１よりも低くなる。

導体パターンＰ１，Ｐ２は、セラミックシートＳ１，Ｓ２の拡張に伴って、実質的に相似な形状を保ちながら拡張する。つまり、剥離フィルムＦ１，Ｆ２からの剥離後において、第２セラミックシートＳ２に形成された導体パターンＰ１，Ｐ２は、第１セラミックシートＳ１に形成された導体パターンＰ１，Ｐ２よりも小さくなる。

図１１は、積層シートＳｘにおけるセラミックシートＳ１，Ｓ２の積層状態を示している。積層シートＳｘでは、セラミックシートＳ１，Ｓ２がＸ軸及びＹ軸方向の中央に揃えられた状態で積層されている。このため、積層直後の積層シートＳｘは、第２セラミックシートＳ２の４辺が第１セラミックシートＳ１から窪んだ形状となる。

ステップＳ０３では、積層シートＳｘをプレス加工することによって、積層されたセラミックシートＳ１，Ｓ２を圧着させることが好ましい。これにより、高密度のセラミック素体１１が得られる。積層シートＳｘのプレス加工には、例えば、静水圧加圧法や一軸加圧法などを用いることができる。

（ステップＳ０４：切断）
ステップＳ０４では、図９に示す積層シートＳｘをＸ軸及びＹ軸方向に切り分けることで未焼成の複数のセラミック素体１１を作製する。積層シートＳｘの切断には、一般的な切断装置を用いることができ、例えば、押し切り刃を備えた切断装置や回転刃を備えたダイシング装置を用いることができる。

図９には、積層シートＳｘを切り分ける際の切断線Ｌが破線で示され、Ｘ軸方向に延びる切断線ＬがＹ軸方向に等間隔に並び、Ｙ軸方向に延びる切断線ＬがＸ軸方向に等間隔に並んでいる。積層シートＳｘでは、切断線ＬによってＸ軸及びＹ軸方向に区画された部分がそれぞれセラミック素体１１として個片化される。

（ステップＳ０５：焼成）
ステップＳ０５では、ステップＳ０４で得られた未焼成のセラミック素体１１を焼成することで図１～３に示すセラミック素体１１が得られる。ステップＳ０５では、ステップＳ０４で得られた複数のセラミック素体１１を一括して焼成することで、製造効率を向上させることができる。

ステップＳ０５では、セラミック素体１１の第２領域Ｒ２において内部電極１２，１３におけるＹ軸方向外向きに位置ズレした部分に酸化領域が形成される焼成条件で行うことが好ましい。このような焼成条件は、焼成温度や雰囲気や焼成時間などを調整することで実現することが可能である。

（ステップＳ０６：外部電極形成）
ステップＳ０６では、ステップＳ０７で得られたセラミック素体１１のＸ軸方向両端部に外部電極１４，１５を形成することにより、図１～３に示す積層セラミックコンデンサ１０を作製する。ステップＳ０６における外部電極１４，１５の形成方法は、公知の方法から任意に選択可能である。

［積層セラミックコンデンサ１０の製造履歴確認方法］
本実施形態に係る製造履歴確認方法では、上記の製造方法で製造された積層セラミックコンデンサ１０の製造履歴として、セラミック素体１１がステップＳ０４で切り分けられる前のステップＳ０３の段階において積層シートＳｘのどの位置に存在していたかを確認することができる。

図９には、積層シートＳｘ上に、Ｘ軸及びＹ軸方向の中心点Ｃと、中心点Ｃを通る中心線Ｃｘ，Ｃｙが示されている。中心線Ｃｘは、Ｙ軸方向に延び、積層シートＳｘをＸ軸方向に２等分する区画線である。中心線Ｃｙは、Ｘ軸方向に延び、積層シートＳｙをＹ軸方向に２等分する区画線である。

積層シートＳｘにおける中心点Ｃに対応する部分では、領域Ｒ１，Ｒ２間において導体パターンＰ１，Ｐ２にＸ軸及びＹ軸方向の位置ズレ
が生じない。このため、積層シートＳｘにおける中心点Ｃを含む領域に存在したセラミック素体１１では、領域Ｒ１，Ｒ２間において内部電極１２，１３の位置ズレが実質的に見られない。

積層シートＳｘにおける中心線Ｃｘに沿った部分では、領域Ｒ１，Ｒ２間において導体パターンＰ１，Ｐ２にＸ軸方向の位置ズレが発生しない。この一方で、積層シートＳｘにおける中心線Ｃｘに沿った部分では、領域Ｒ１，Ｒ２間における導体パターンＰ１，Ｐ２のＹ軸方向の位置ズレが中心点Ｃから遠ざかるにつれて大きくなる。

このため、積層シートＳｘにおける中心線Ｃｘが通る領域に存在したセラミック素体１１では、いずれも領域Ｒ１，Ｒ２間において内部電極１２，１３のＸ軸方向の位置ズレが実質的に見られず、かつ中心点Ｃからの距離に応じた領域Ｒ１，Ｒ２間における内部電極１２，１３のＹ軸方向の位置ズレが見られる。

積層シートＳｘにおける中心線Ｃｙに沿った部分では、領域Ｒ１，Ｒ２間において導体パターンＰ１，Ｐ２にＹ軸方向の位置ズレが発生しない。この一方で、積層シートＳｘにおける中心線Ｃｙに沿った部分では、領域Ｒ１，Ｒ２間における導体パターンＰ１，Ｐ２のＸ軸方向の位置ズレ量が中心点Ｃから遠ざかるにつれて大きくなる。

このため、積層シートＳｘにおける中心線Ｃｙが通る領域に存在したセラミック素体１１では、いずれも領域Ｒ１，Ｒ２間において内部電極１２，１３のＹ軸方向の位置ズレが実質的に見られず、かつ中心点Ｃからの距離に応じた領域Ｒ１，Ｒ２間における内部電極１２，１３のＸ軸方向の位置ズレが見られる。

図９には、積層シートＳｘ上に、中心線Ｃｘ，Ｃｙで区画された領域Ｄ１，Ｄ２，Ｄ３，Ｄ４が示されている。領域Ｄ１，Ｄ２，Ｄ３，Ｄ４ではいずれも、領域Ｒ１，Ｒ２間における導体パターンＰ１，Ｐ２のＸ軸及びＹ軸方向の位置ズレが中心点ＣからＸ軸及びＹ軸方向に沿って遠ざかるにつれて大きくなる。

このため、積層シートＳｘにおける中心線Ｃｘ，Ｃｙを通らない領域に存在していたセラミック素体１１では、領域Ｒ１，Ｒ２間において、中心点ＣからのＸ軸方向の距離に応じた導体パターンＰ１，Ｐ２のＸ軸方向の位置ズレが見られ、中心点ＣからのＹ軸方向の距離に応じた導体パターンＰ１，Ｐ２のＹ軸方向の位置ズレが見られる。

このように、セラミック素体１１では、領域Ｒ１，Ｒ２間における内部電極１２，１３のＸ軸及びＹ軸方向の位置ズレによって切り分けられる前の積層シートＳｘにおける中心点Ｃに対応する部分からの相対位置を特定することができる。これにより、積層セラミックコンデンサ１０のトレーサビリティが向上する。

このように、本実施形態に係る積層セラミックコンデンサ１０では、新たな工程の追加や、新たな部材の追加を伴うことなく、製造履歴の確認が可能となる。つまり、本実施形態に係る技術を用いることで、環境負荷の増大を伴わずに、製造履歴の情報によって故障の原因を特定することや技術革新の糸口を掴むことが可能となる。したがって、本実施形態の技術は、資源を有効に活用して持続可能な生産、開発に寄与するものである。

［その他の実施形態］
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。

例えば、剥離フィルムＦ１，Ｆ２の剥離強度は相互に異なればよく、つまり第２剥離フィルムＦ２の剥離強度が第１剥離フィルムＦ１よりも高くてもよい。この場合、積層シートＳｘにおけるセラミックシートＳ１，Ｓ２の導体パターンＰ１，Ｐ２には上記とは反対の位置ズレが発生する。

また、ステップＳ０３においてセラミックシートＳ１，Ｓ２をＸ軸及びＹ軸方向の中央からずらして積層してもよい。一例として、セラミックシートＳ１，Ｓ２は、Ｘ軸及びＹ軸方向の４隅のうちの１つを揃えて積層してもよい。これにより、セラミック素体１１の切り分けられる前の積層シートＳｘにおける絶対位置を特定可能となる。

更に、ステップＳ０３でセラミックシートＳ１，Ｓ２を剥離フィルムＦ１，Ｆ２から剥離させる方法は、上記に限定されない。例えば、剥離フィルムＦ１，Ｆ２から剥離させるセラミックシートＳ１，Ｓ２を把持する位置は、４辺の中央部でなく、４つの角部や、相互に対向する２辺の中央部などであってもよい。

加えて、ステップＳ０３では、第２セラミックシートＳ２をＺ軸方向の中央ではなく、Ｚ軸方向の上下方向のいずれかにずらして配置してもよい。これにより、セラミック素体１１では、第２領域Ｒ２のＺ軸方向の位置によって、ステップＳ０３でＺ軸方向のいずれの側から積層されたか、その製造過程を特定することが可能となる。

また更に、本発明は、積層セラミックコンデンサのみならず、内部電極が積層された構成を有する積層セラミック電子部品全般に適用可能である。本発明を適用可能な積層セラミック電子部品としては、積層セラミックコンデンサ以外に、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。

１０…積層セラミックコンデンサ
１１…セラミック素体
１２，１３…内部電極
１４，１５…外部電極
１６…交差部
１７…エンドマージン部
１８…カバー部
１９…サイドマージン部
Ｒ１，Ｒ２…領域
Ｓ１，Ｓ２…セラミックシート
Ｆ１，Ｆ２…剥離フィルム
Ｐ１，Ｐ２…導体パターン
Ｓｘ…積層シート

Claims (9)

1. 第１剥離フィルムに複数の第１セラミックシートを形成し、
   前記第１剥離フィルムとは異なる剥離強度を有する第２剥離フィルムに第２セラミックシートを形成し、
   前記第１剥離フィルムに保持された前記複数の第１セラミックシートと前記第２剥離フィルムに保持された前記第２セラミックシートとに共通の導体パターンを形成し、
   前記第１剥離フィルムから剥離させた前記複数の第１セラミックシートと前記第２剥離フィルムから剥離させた前記第２セラミックシートとを積層して積層シートを作製し、
   前記積層シートを切り分けることで複数のセラミック素体を作製する
   積層セラミック電子部品の製造方法。
2. 請求項１に記載の積層セラミック電子部品の製造方法であって、
   前記第２剥離フィルムの剥離強度が前記第１剥離フィルムよりも低い
   積層セラミック電子部品の製造方法。
3. 請求項２に記載の積層セラミック電子部品の製造方法であって、
   前記第２剥離フィルムから剥離させる際の前記第２セラミックシートの拡張率が、前記第１剥離フィルムから剥離させる際の前記複数の第１セラミックシートの拡張率よりも小さい
   積層セラミック電子部品の製造方法。
4. 請求項１から３のいずれか１項に記載の積層セラミック電子部品の製造方法であって、
   前記積層シートでは、複数の第２セラミックシートが連続して積層されている
   積層セラミック電子部品の製造方法。
5. 請求項４に記載の積層セラミック電子部品の製造方法であって、
   前記複数の第２セラミックシートの積層数が１０層以下である
   積層セラミック電子部品の製造方法。
6. 請求項１から５のいずれか１項に記載の製造方法で製造された積層セラミック電子部品の製造履歴確認方法であって、
   前記導体パターンに対応する内部電極の位置ズレを、切り分けられる前の前記積層シートにおける前記セラミック素体の位置情報として利用する
   製造履歴確認方法。
7. 第１軸方向に積層された複数の内部電極と、前記第１軸と直交する第２軸に垂直であり、前記複数の内部電極のうちの少なくとも一部が引き出された端面と、前記複数の内部電極の位置が前記第１軸と直交する方向に揃った第１領域と、前記複数の内部電極の位置が前記第１領域に対して前記第１軸と直交する一方向にずれた第２領域と、を有するセラミック素体と、
   前記セラミック素体の前記端面を覆う外部電極と、
   を具備する積層セラミック電子部品。
8. 請求項７に記載の積層セラミック電子部品であって、
   前記複数の内部電極では、前記第１領域に対する前記第２領域での最大の位置ズレ量が５μｍ以上５０μｍ以下である
   積層セラミック電子部品。
9. 請求項７又は８に記載の積層セラミック電子部品であって、
   前記セラミック素体は、前記第１軸及び前記第２軸と直交する第３軸に垂直であり、前記複数の内部電極の前記第３軸方向の端部が前記第１領域よりも前記第２領域において近接する側面を更に有し、
   前記複数の内部電極のうち前記第２領域に位置する内部電極は、前記側面に近接する前記端部のうち少なくとも一部に形成された酸化領域を有する
   積層セラミック電子部品。

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