JP7145726B2 - 電源装置、及び突入電流防止回路 - Google Patents

Description

本発明は、電源装置、及び突入電流防止回路に関する。

突入電流を低減する機能を有する電源装置が知られている。このような電源装置では、電源線に電流抑制用の抵抗と並列にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳ電界効果トランジスタ）などのスイッチを挿入し、電源投入時の所定の期間、スイッチをオフ状態にして、突入電流を低減していた。

特開平１０－１４２４６号公報

上述した電源装置では、例えば、入力電源に短絡が発生すると、装置内部の電荷が引き抜かれて逆流電流が発生する場合がある。このような場合には、上述したスイッチがオフ状態に制御されても、スイッチのボディダイオードを通じて逆流電流が流れてしまうことがあった。また、この逆流電流を防止するために、特許文献１に記載されているように、逆流防止のダイオードを挿入することが考えられるが、電源装置の入力電流が大きい場合に逆流防止のダイオードによる損失が大きく、変換効率が低下するという課題があった。

本発明は、上記問題を解決すべくなされたもので、その目的は、変換効率を低下させずに、突入電流を防止しつつ、低電圧時の電流の逆流を防止することができる電源装置、及び突入電流防止回路を提供することにある。

上記問題を解決するために、本発明の一態様は、スイッチのボディダイオードが逆方向になるように、２つのスイッチを電源線に直列に接続し、当該２つのスイッチと並列に接続された抵抗素子を含む突入電流防止部と、入力電圧が所定の電圧以上に上昇した場合に、所定の遅延期間の経過後に前記２つのスイッチをオン状態にし、前記入力電圧が前記所定の電圧未満に低下した場合に、前記所定の遅延期間を設けずに前記２つのスイッチをオフ状態に制御する制御部と、前記入力電圧を検出する電圧検出部とを備え、前記制御部は、前記電圧検出部が検出した前記入力電圧と、前記所定の電圧とを比較する比較部と、前記比較部の出力と、当該比較部の出力を前記所定の遅延期間遅延させた信号とを論理積した制御信号を生成する論理回路とを備え、前記制御信号に基づいて、前記２つのスイッチを制御することを特徴とする電源装置である。

また、本発明の一態様は、上記の電源装置において、前記入力電圧を所定の出力電圧に変換する電圧変換部を備え、前記制御部は、前記制御信号に基づいて、前記電圧変換部を動作させるか否かを制御することを特徴とする。

また、本発明の一態様は、上記の電源装置において、前記所定の電圧は、自装置の下限動作電圧に基づいて定められていることを特徴とする。

また、本発明の一態様は、上記の電源装置において、前記２つのスイッチのそれぞれは、ＭＯＳ電界効果トランジスタであり、前記２つのスイッチは、２つの前記ＭＯＳ電界効果トランジスタのソース端子同士が接続されていることを特徴とする。

また、本発明の一態様は、スイッチのボディダイオードが逆方向になるように、２つのスイッチを電源線に直列に接続し、当該２つのスイッチと並列に接続された抵抗素子を含む突入電流防止部と、入力電圧が所定の電圧以上に上昇した場合に、所定の遅延期間の経過後に前記２つのスイッチをオン状態にし、前記入力電圧が前記所定の電圧未満に低下した場合に、前記所定の遅延期間を設けずに前記２つのスイッチをオフ状態に制御する制御部とを備え、前記入力電圧を検出する電圧検出部とを備え、前記制御部は、前記電圧検出部が検出した前記入力電圧と、前記所定の電圧とを比較する比較部と、前記比較部の出力と、当該比較部の出力を前記所定の遅延期間遅延させた信号とを論理積した制御信号を生成する論理回路とを備え、前記制御信号に基づいて、前記２つのスイッチを制御することを特徴とする突入電流防止回路である。

本発明によれば、電源装置は、スイッチのボディダイオードが逆方向になるように接続されているため、例えば、入力電源が短絡した場合でも、スイッチのボディダイオードを通じて逆流電流が流れることがない。また、制御部が、入力電圧が所定の電圧以上に上昇した場合に、所定の遅延期間の経過後に２つのスイッチをオン状態にすることで、電源装置は、変換効率を低下させずに、突入電流を防止することができる。また、制御部が、入力電圧が所定の電圧未満に低下した場合に、所定の遅延期間を設けずに２つのスイッチをオフ状態に制御することで、素早く低電圧時の電流の逆流を防止することができる。よって、電源装置は、変換効率を低下させずに、低減突入電流を防止しつつ、低電圧時の電流の逆流を防止することができる。

本実施形態による電源装置の一例を示すブロック図である。 本実施形態における制御部の一例を示すブロック図である。 本実施形態による電源装置の起動動作の一例を示すタイミングチャートである。 本実施形態による電源装置の入力電圧が短絡した場合の一例を示すタイミングチャートである。

以下、本発明の一実施形態による電源装置及び突入電流防止回路について、図面を参照して説明する。

図１は、本実施形態による電源装置１の一例を示すブロック図である。
図１に示すように、電源装置１は、突入電流防止部２０と、制御部３０と、入力コネクタ４０と、平滑コンデンサ５０と、ＤＣ－ＤＣコンバータ６０とを備えている。電源装置１は、例えば、電源端子Ｔｐと、電源端子Ｔｎとの間に供給される直流電圧（入力電圧Ｖｉｎ）を、所定の電圧に変換して出力する。なお、突入電流防止部２０と、制御部３０とは、突入電流防止回路１００を構成している。

入力コネクタ４０は、電源端子Ｔｐと、電源端子Ｔｎとを有し、電源装置１に電源電圧（入力電圧Ｖｉｎ）を供給する。電源端子Ｔｐは、正極電源端子であり、電源線Ｌ１（第１電源線）に接続されている。また、電源端子Ｔｎは、負極電源端子であり、電源線Ｌ２（第２電源線）に接続されている。

突入電流防止部２０は、電源線Ｌ２に配置され、電源装置１の起動時（電源投入時）に突入電流を防止するとともに、入力電圧Ｖｉｎが短絡などで低下した場合に、装置内部の電荷が引き抜かれる逆流電流を防止する。突入電流防止部２０は、抵抗（２１～２５）と、ＭＯＳＦＥＴ（１１、１２）とを備えている。
なお、ＭＯＳＦＥＴ１１と、ＭＯＳＦＥＴ１２とは、突入電流防止部２０が備える任意のＭＯＳＦＥＴを示す場合、又は特に区別しない場合には、ＭＯＳＦＥＴ１０として説明する。

ＭＯＳＦＥＴ１０（スイッチの一例）は、例えば、ＮＭＯＳＦＥＴ（Ｎ型ＭＯＳＦＥＴ）であり、ボディダイオードＢＤを有している。本実施形態では、２つのＭＯＳＦＥＴ１０が、ボディダイオードＢＤが逆方向になるように、電源線Ｌ２に直列に接続されている。

ＭＯＳＦＥＴ１１は、ドレイン端子が電源端子Ｔｎに、ゲート端子がノードＮ１に、ソース端子がノードＮ３にそれぞれ接続されている。また、ＭＯＳＦＥＴ１２は、ドレイン端子が電源端子Ｔｎに、ゲート端子がノードＮ１に、ソース端子がノードＮ３にそれぞれ接続されている。

抵抗２１と抵抗２２とは、後述する制御部３０のゲート制御信号（制御信号ＧＤ）の信号線と、ＭＯＳＦＥＴ１１のソース端子との間に、ノードＮ１を介して、直列に接続されている。すなわち、抵抗２１は、第１端が制御信号ＧＤの信号線に、第２端がノードＮ１に接続され、抵抗２２は、第１端がノードＮ１に、第２端が、ＭＯＳＦＥＴ１１のソース端子（ノードＮ３）に接続されている。また、ノードＮ１は、ＭＯＳＦＥＴ１１のゲート端子（制御端子）に接続されている。抵抗２１と抵抗２２とは、制御信号ＧＤの電圧を抵抗分圧して、ＭＯＳＦＥＴ１１の制御に適した電圧に変換する。

抵抗２３と抵抗２４とは、制御部３０の制御信号ＧＤの信号線と、ＭＯＳＦＥＴ１２のソース端子との間に、ノードＮ２を介して、直列に接続されている。すなわち、抵抗２３は、第１端が制御信号ＧＤの信号線に、第２端がノードＮ２に接続され、抵抗２４は、第１端がノードＮ２に、第２端が、ＭＯＳＦＥＴ１２のソース端子（ノードＮ３）に接続されている。また、ノードＮ２は、ＭＯＳＦＥＴ１２のゲート端子（制御端子）に接続されている。抵抗２３と抵抗２４とは、制御信号ＧＤの電圧を抵抗分圧して、ＭＯＳＦＥＴ１２の制御に適した電圧に変換する。

抵抗２５は、２つのＭＯＳＦＥＴ１０と並列に接続された抵抗素子であり、複数の抵抗２５が、電源線Ｌ２に直列に接続されている。抵抗２５は、電源を起動（投入）する際に、電源線Ｌ２に流れる電流を制限する。

このように、突入電流防止部２０は、ＭＯＳＦＥＴ１０（スイッチ）のボディダイオードＢＤが逆方向になるように、２つのＭＯＳＦＥＴ１０を電源線Ｌ２に直列に接続し、当該２つのＭＯＳＦＥＴ１０と並列に接続された抵抗２５（抵抗素子）を含む。

制御部３０は、入力電圧Ｖｉｎが所定の電圧以上に上昇した場合に、所定の遅延期間の経過後に２つのＭＯＳＦＥＴ１０をオン状態にする。また、制御部３０は、入力電圧Ｖｉｎが所定の電圧未満に低下した場合に、所定の遅延期間を設けずに２つのＭＯＳＦＥＴ１０をオフ状態に制御する。ここで、所定の電圧は、自装置（電源装置１）の下限動作電圧に基づいて定められている。すなわち、所定の電圧は、例えば、下限動作電圧において、電源装置１の動作を保証するように、下限動作電圧以下に設定されている。
なお、制御部３０の詳細な構成については後述する。

平滑コンデンサ５０は、電源線Ｌ１と電源線Ｌ２との間に配置され、入力電圧Ｖｉｎを平滑化する。
ＤＣ－ＤＣコンバータ６０（電圧変換部の一例）は、入力電圧Ｖｉｎを所定の出力電圧に変換する。

次に、図２を参照して、制御部３０の構成について説明する。
図２は、本実施形態における制御部の一例を示すブロック図である。
図２に示すように、制御部３０は、入力電圧計測回路３１と、マスク回路３２と、参照電圧源３３と、コンパレータ３４と、遅延回路（３５、３７）と、ＡＮＤ（論理積）回路３６とを備えている。

入力電圧計測回路３１（電圧検出部の一例）は、入力電圧Ｖｉｎを検出する。入力電圧計測回路３１は、入力電圧Ｖｉｎを検出して、例えば、後述する参照電圧Ｖｒｅｆにより上述した所定の電圧以上であるか否かを判定できるように電圧変換する。入力電圧計測回路３１は、例えば、平滑コンデンサ５０の両端における入力電圧Ｖｉｎを検出する。なお、入力電圧計測回路３１の出力信号を信号Ａとする。

マスク回路３２は、入力電圧Ｖｉｎを投入した際（電源装置１を起動する際）に、後述する参照電圧源３３が出力する参照電圧Ｖｒｅｆが安定するまでの間、入力電圧計測回路３１の出力をマスク（遮断）する。なお、マスク回路３２の出力信号を信号Ｂとする。
参照電圧源３３は、例えば、定電圧回路であり、上述した所定の電圧に対応する参照電圧Ｖｒｅｆを生成して出力する。

コンパレータ３４（比較部の一例）は、入力電圧計測回路３１が検出した入力電圧Ｖｉｎと、所定の電圧とを比較する。コンパレータ３４は、例えば、マスク回路３２の出力（信号Ｂ）の電圧と、参照電圧源３３が出力する参照電圧Ｖｒｅｆとを比較し、信号Ｂの電圧が参照電圧Ｖｒｅｆ以上である場合に、Ｈ（Ｈｉｇｈ：ハイ）状態を出力する。また、コンパレータ３４は、信号Ｂの電圧が参照電圧Ｖｒｅｆ未満である場合に、Ｌ（Ｌｏｗ：ロウ）状態を出力する。なお、コンパレータ３４の出力信号を信号Ｃとする。

遅延回路３５は、コンパレータ３４の出力（信号Ｃ）を所定の遅延期間遅延させる。ここで、遅延期間は、例えば、上述した２つのＭＯＳＦＥＴ１０をオフして、抵抗２５によって突入電流を制限する期間である。なお、遅延回路３５の出力信号を信号Ｄとする。

ＡＮＤ回路３６（論理回路の一例）は、コンパレータ３４の出力（信号Ｃ）と、当該コンパレータ３４の出力を所定の遅延期間遅延させた信号（信号Ｄ）とを論理積した制御信号ＧＤを生成する。ＡＮＤ回路３６は、例えば、信号Ｃと信号ＤとがいずれもＨ状態である場合に、制御信号ＧＤにＨ状態を出力する。
また、ＡＮＤ回路３６は、例えば、信号Ｃと信号Ｄとのいずれか又は両方がＬ状態である場合に、制御信号ＧＤにＬ状態を出力する。制御信号ＧＤは、Ｈ状態である場合に、上述した２つのＭＯＳＦＥＴ１０をオン状態（導通状態）にし、Ｌ状態である場合に、上述した２つのＭＯＳＦＥＴ１０をオフ状態（非導通状態）にする。このように、制御部３０は、制御信号ＧＤに基づいて、２つのＭＯＳＦＥＴ１０を制御する。

遅延回路３７は、ＡＮＤ回路３６の出力（制御信号ＧＤ）を所定の遅延期間遅延させて、ＤＣ－ＤＣコンバータ６０の動作を制御する制御信号ＤＤ－ＯＮとして出力する。制御信号ＤＤ－ＯＮは、Ｈ状態である場合に、ＤＣ－ＤＣコンバータ６０を動作させ、Ｌ状態である場合に、ＤＣ－ＤＣコンバータ６０の動作を停止させる。このように、制御部３０は、制御信号ＧＤに基づいて、ＤＣ－ＤＣコンバータ６０を動作させるか否かを制御する。

次に、図面を参照して、本実施形態による電源装置１の動作について説明する。
図３は、本実施形態による電源装置１の起動動作の一例を示すタイミングチャートである。

図３において、波形Ｗ１～波形Ｗ７は、上から順に、入力電圧Ｖｉｎ、信号Ａ、信号Ｂ、信号Ｃ、信号Ｄ、制御信号ＧＤ、及び制御信号ＤＤ－ＯＮの波形を示している。なお、波形Ｗ１～波形Ｗ３の縦軸は、電圧を示し、波形Ｗ４～波形Ｗ７の縦軸は、論理状態を示している。また、各波形の横軸は、時間を示している。

図３に示すように、時刻Ｔ０において、電源が投入されて、入力電圧Ｖｉｎが上昇すると、入力電圧計測回路３１は、入力電圧Ｖｉｎを検出して、入力電圧Ｖｉｎに応じた信号Ａを出力する（波形Ｗ１及び波形Ｗ２参照）。

また、マスク回路３２は、入力電圧Ｖｉｎを投入した際に、時刻Ｔ０においてマスク状態であり、信号Ａがマスクされる。また、初期状態において、制御信号ＧＤは、Ｌ状態であり、２つのＭＯＳＦＥＴ１０がオフされ、電源線Ｌ２は、抵抗２５を介して、突入電流が制限されている状態である。また、制御信号ＤＤ－ＯＮは、Ｌ状態であり、ＤＣ－ＤＣコンバータ６０の動作が停止している状態である。

次に、時刻Ｔ１において、マスク回路３２が、マスク状態を解除すると、マスク回路３２の出力（信号Ｂ）に、信号Ａが出力される（波形Ｗ３を参照）。

また、入力電圧Ｖｉｎ及び信号Ｂが上昇して、時刻Ｔ２において、参照電圧Ｖｒｅｆに達すると、コンパレータ３４は、出力（信号Ｃ）をＬ状態からＨ状態に遷移させる（波形Ｗ３及び波形Ｗ４参照）。すなわち、コンパレータ３４は、信号Ｂの電圧と、参照電圧源３３が出力する参照電圧Ｖｒｅｆとを比較し、信号Ｂの電圧が参照電圧Ｖｒｅｆ以上である場合に、Ｈ状態を出力する。なお、この状態において、ＡＮＤ回路３６は、Ｌ状態であるため、２つのＭＯＳＦＥＴ１０は、オフされている。

次に、時刻Ｔ３において、信号ＣがＨ状態になってから所定の遅延期間ＤＬＹ１が経過すると、遅延回路３５は、信号ＤにＨ状態を出力する（波形Ｗ５参照）。これにより、ＡＮＤ回路３６は、制御信号ＧＤにＨ状態を出力し、２つのＭＯＳＦＥＴ１０をオンさせる（波形Ｗ６参照）。これにより、電源線Ｌ２は、主に、２つのＭＯＳＦＥＴ１０を介して、電流が流れる。なお、期間ＴＲ１が、突入電流を制限するために、２つのＭＯＳＦＥＴ１０をオフ状態にする期間である。

次に、時刻Ｔ４において、制御信号ＧＤがＨ状態になってから所定の遅延期間ＤＬＹ２が経過すると、遅延回路３７は、制御信号ＤＤ－ＯＮにＨ状態を出力する（波形Ｗ７参照）。これにより、ＤＣ－ＤＣコンバータ６０は、動作を開始し、電源装置１が起動される。

また、図４は、本実施形態による電源装置１の入力電圧Ｖｉｎが短絡した場合の一例を示すタイミングチャートである。

図４において、波形Ｗ１１～波形Ｗ１７は、上から順に、入力電圧Ｖｉｎ、信号Ａ、信号Ｂ、信号Ｃ、信号Ｄ、制御信号ＧＤ、及び制御信号ＤＤ－ＯＮの波形を示している。なお、波形Ｗ１１～波形Ｗ１３の縦軸は、電圧を示し、波形Ｗ１４～波形Ｗ１７の縦軸は、論理状態を示している。また、各波形の横軸は、時間を示している。なお、図４において、初期状態は、既に電源装置１が起動している状態であり、２つのＭＯＳＦＥＴ１０は、オン状態である。

図４に示すように、入力電圧Ｖｉｎが短絡して低下し、時刻Ｔ１０において、マスク回路３２の出力（信号Ｂ）の電圧が、参照電圧Ｖｒｅｆ未満になると、コンパレータ３４は、出力（信号Ｃ）をＨ状態からＬ状態に遷移させる（波形Ｗ１３及び波形Ｗ１４参照）。すなわち、コンパレータ３４は、信号Ｂの電圧と、参照電圧源３３が出力する参照電圧Ｖｒｅｆとを比較し、信号Ｂの電圧が参照電圧Ｖｒｅｆ未満である場合に、信号ＣにＬ状態を出力する。

また、信号ＣがＬ状態になると、ＡＮＤ回路３６は、制御信号ＧＤにＬ状態を出力する（波形Ｗ１６参照）。これにより、２つのＭＯＳＦＥＴ１０は、オフされ、逆流電流を防止する。
また、信号ＣがＬ状態になってから所定の遅延期間ＤＬＹ１が経過すると、遅延回路３５は、信号ＤにＬ状態を出力する（波形Ｗ１５参照）。

次に、時刻Ｔ１１において、制御信号ＧＤがＬ状態になってから所定の遅延期間ＤＬＹ２が経過すると、遅延回路３７は、制御信号ＤＤ－ＯＮにＬ状態を出力する（波形Ｗ１７参照）。これにより、ＤＣ－ＤＣコンバータ６０は、動作を停止し、電源装置１の動作が停止される。

以上説明したように、本実施形態による電源装置１は、突入電流防止部２０と、制御部３０とを備える。突入電流防止部２０は、ＭＯＳＦＥＴ１０（スイッチ）のボディダイオードＢＤが逆方向になるように、２つのＭＯＳＦＥＴ１０を電源線Ｌ２に直列に接続し、当該２つのＭＯＳＦＥＴ１０と並列に接続された抵抗２５（抵抗素子）を含む。制御部３０は、入力電圧Ｖｉｎが所定の電圧以上に上昇した場合に、所定の遅延期間（例えば、遅延期間ＤＬＹ１）の経過後に２つのＭＯＳＦＥＴ１０をオン状態にし、入力電圧Ｖｉｎが所定の電圧未満に低下した場合に、所定の遅延期間を設けずに２つのＭＯＳＦＥＴ１０をオフ状態に制御する。

これにより、本実施形態による電源装置１は、ＭＯＳＦＥＴ１０のボディダイオードＢＤが逆方向になるように接続されているため、例えば、入力電源が短絡した場合でも、ＭＯＳＦＥＴ１０のボディダイオードＢＤを通じて逆流電流が流れることがない。また、制御部３０が、入力電圧Ｖｉｎが所定の電圧以上に上昇した場合に、所定の遅延期間（例えば、遅延期間ＤＬＹ１）の経過後に２つのＭＯＳＦＥＴ１０をオン状態にすることで、本実施形態による電源装置１は、変換効率を低下させずに、突入電流を防止することができる。

また、制御部３０が、入力電圧Ｖｉｎが所定の電圧未満に低下した場合に、所定の遅延期間（例えば、遅延期間ＤＬＹ１）を設けずに２つのスイッチをオフ状態に制御することで、素早く低電圧時の電流の逆流（逆流電流）を防止することができる。よって、本実施形態による電源装置１は、変換効率を低下させずに、低減突入電流を防止しつつ、低電圧時の電流の逆流（逆流電流）を防止することができる。

また、本実施形態による電源装置１は、従来技術における逆流防止のダイオードの代わりに、ＭＯＳＦＥＴ１０を用いて入力電流を流すため、例えば、電源装置１の入力電流が大きい場合に、素子による損失を低減することができ、変換効率を向上させることができる。

また、本実施形態による電源装置１は、入力電圧を検出する入力電圧計測回路３１（電圧検出部）を備える。制御部３０は、コンパレータ３４（比較部）と、ＡＮＤ回路３６（論理回路）とを備える。コンパレータ３４は、入力電圧計測回路３１が検出した入力電圧Ｖｉｎと、所定の電圧とを比較する。ＡＮＤ回路３６は、コンパレータ３４の出力と、当該コンパレータ３４の出力（信号Ｃ）を所定の遅延期間（例えば、遅延期間ＤＬＹ１）遅延させた信号Ｄとを論理積した制御信号ＧＤを生成する。
これにより、本実施形態による電源装置１は、入力電圧計測回路３１（電圧検出部）と、コンパレータ３４（比較部）と、ＡＮＤ回路３６（論理回路）という簡易な構成により、変換効率を低下させずに、低減突入電流を防止しつつ、逆流電流を防止することができる。

また、本実施形態による電源装置１は、入力電圧を所定の出力電圧に変換するＤＣ－ＤＣコンバータ６０（電圧変換部）を備える。制御部３０は、制御信号ＧＤに基づいて、ＤＣ－ＤＣコンバータ６０を動作させるか否かを制御する。
これにより、本実施形態による電源装置１は、安全にＤＣ－ＤＣコンバータ６０を動作させることができる。

また、本実施形態では、所定の電圧は、自装置の下限動作電圧に基づいて定められている。所定の電圧は、例えば、下限動作電圧において、電源装置１の動作を保証するように、下限動作電圧以下に設定されている。
これにより、本実施形態による電源装置１は、動作が保証された電源装置１の下限動作電圧まで確実に動作させることができる。

また、本実施形態では、２つのＭＯＳＦＥＴ１０のそれぞれは、ＭＯＳ電界効果トランジスタである。また、２つのＭＯＳＦＥＴ１０は、２つのＭＯＳ電界効果トランジスタのソース端子同士が接続されている。
これにより、本実施形態による電源装置１は、簡易な構成により、変換効率を低下させずに、逆流電流を防止することができる。

また、本実施形態による突入電流防止回路１００は、上述した突入電流防止部２０と、制御部３０とを備える。突入電流防止部２０は、ＭＯＳＦＥＴ１０（スイッチ）のボディダイオードＢＤが逆方向になるように、２つのＭＯＳＦＥＴ１０を電源線Ｌ２に直列に接続し、当該２つのＭＯＳＦＥＴ１０と並列に接続された抵抗２５（抵抗素子）を含む。制御部３０は、入力電圧Ｖｉｎが所定の電圧以上に上昇した場合に、所定の遅延期間（例えば、遅延期間ＤＬＹ１）の経過後に２つのＭＯＳＦＥＴ１０をオン状態にし、入力電圧Ｖｉｎが所定の電圧未満に低下した場合に、所定の遅延期間を設けずに２つのＭＯＳＦＥＴ１０をオフ状態に制御する。

これにより、本実施形態による突入電流防止回路１００は、上述した電源装置１と同様の効果を奏し、変換効率を低下させずに、低減突入電流を防止しつつ、低電圧時の電流の逆流（逆流電流）を防止することができる。

なお、本発明は、上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。
例えば、上記の実施形態において、突入電流防止部２０は、電源端子Ｔｎに接続される電源線Ｌ２上に配置される例を説明したが、これに限定されるものではなく、電源端子Ｔｐに接続される電源線Ｌ１上に配置されるようにしてもよい。

また、上記の実施形態において、２つのスイッチの一例として、２つのＮＭＯＳＦＥＴを用いる例を説明したが、これに限定されるものではなく、例えば、ＰＭＯＳＦＥＴ（Ｐ型ＭＯＳＦＥＴ）やボディダイオードＢＤを備える他のスイッチ素子であってもよい。

例えば、２つのＭＯＳＦＥＴ１０を使用する場合には、論理回路は、ＡＮＤ回路３６の代わりにＮＡＮＤ回路（反転論理積回路）を用いてもよい。このように、コンパレータ３４の出力と、コンパレータ３４の出力を所定の遅延期間遅延させた信号とに基づいて、遅延期間遅延させて２つのスイッチをオンさせる論理回路であれば、他の論理回路であってもよい。

また、上記の実施形態において、２つのＭＯＳＦＥＴ１０は、ソース端子同士を接続ｗする例を説明したが、これに限定されるものではなく、ドレイン端子同士を接続するようにしてもよい。

また、上記の実施形態において、電源装置１は、電圧変換部として、ＤＣ－ＤＣコンバータ６０を備える例を説明したが、これに限定されるものではなく、他の電圧変換部を備えるようにしてもよい。

上述の電源装置１の制御部３０は内部に、コンピュータシステムを有している。そして、上述した制御部３０の処理過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。ここでコンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしてもよい。

また、上述した機能の一部又は全部を、ＬＳＩ（Large Scale Integration）等の集積回路として実現してもよい。上述した各機能は個別にプロセッサ化してもよいし、一部、又は全部を集積してプロセッサ化してもよい。また、集積回路化の手法はＬＳＩに限らず専用回路、又は汎用プロセッサで実現してもよい。また、半導体技術の進歩によりＬＳＩに代替する集積回路化の技術が出現した場合、当該技術による集積回路を用いてもよい。

１ 電源装置
１０、１１、１２ ＭＯＳＦＥＴ
２０ 突入電流防止部
２１、２２、２３、２４、２５ 抵抗
３０ 制御部
３１ 入力電圧計測回路
３２ マスク回路
３３ 参照電圧源
３４ コンパレータ
３５、３７ 遅延回路
３６ ＡＮＤ回路
４０ 入力コネクタ
５０ 平滑コンデンサ
６０ ＤＣ－ＤＣコンバータ
１００ 突入電流防止回路
ＢＤ ボディダイオード

Claims (5)

1. スイッチのボディダイオードが逆方向になるように、２つのスイッチを電源線に直列に接続し、当該２つのスイッチと並列に接続された抵抗素子を含む突入電流防止部と、
   入力電圧が所定の電圧以上に上昇した場合に、所定の遅延期間の経過後に前記２つのスイッチをオン状態にし、前記入力電圧が前記所定の電圧未満に低下した場合に、前記所定の遅延期間を設けずに前記２つのスイッチをオフ状態に制御する制御部と、
   前記入力電圧を検出する電圧検出部と
   を備え、
   前記制御部は、
   前記電圧検出部が検出した前記入力電圧と、前記所定の電圧とを比較する比較部と、
   前記比較部の出力と、当該比較部の出力を前記所定の遅延期間遅延させた信号とを論理積した制御信号を生成する論理回路とを備え、
   前記制御信号に基づいて、前記２つのスイッチを制御する
   ことを特徴とする電源装置。
2. 前記入力電圧を所定の出力電圧に変換する電圧変換部を備え、
   前記制御部は、前記制御信号に基づいて、前記電圧変換部を動作させるか否かを制御する
   ことを特徴とする請求項１に記載の電源装置。
3. 前記所定の電圧は、自装置の下限動作電圧に基づいて定められている
   ことを特徴とする請求項１又は請求項２に記載の電源装置。
4. 前記２つのスイッチのそれぞれは、ＭＯＳ電界効果トランジスタであり、
   前記２つのスイッチは、２つの前記ＭＯＳ電界効果トランジスタのソース端子同士が接続されている
   ことを特徴とする請求項１から請求項３のいずれか一項に記載の電源装置。
5. スイッチのボディダイオードが逆方向になるように、２つのスイッチを電源線に直列に接続し、当該２つのスイッチと並列に接続された抵抗素子を含む突入電流防止部と、
   入力電圧が所定の電圧以上に上昇した場合に、所定の遅延期間の経過後に前記２つのスイッチをオン状態にし、前記入力電圧が前記所定の電圧未満に低下した場合に、前記所定の遅延期間を設けずに前記２つのスイッチをオフ状態に制御する制御部と、
   前記入力電圧を検出する電圧検出部と
   を備え、
   前記制御部は、
   前記電圧検出部が検出した前記入力電圧と、前記所定の電圧とを比較する比較部と、
   前記比較部の出力と、当該比較部の出力を前記所定の遅延期間遅延させた信号とを論理積した制御信号を生成する論理回路とを備え、
   前記制御信号に基づいて、前記２つのスイッチを制御する
   ことを特徴とする突入電流防止回路。

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