JP7117270B2 - イメージ・センサのためのピクセル構造体 - Google Patents
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Description
本出願は、2018年6月5日に出願した米国仮特許出願第62/680,603号、および2018年7月19日に出願した米国仮特許出願第62/700,382号の利益を主張するものであり、これらの仮特許出願は、参照により本明細書に組み込まれており、また、明細書の一部をなしている。
Claims (29)
- 前面および前記前面の反対側の背面を有し、第1のフォトダイオード及び第2のフォトダイオードを含む半導電性スタックであって、
第1のドープ層と、
前記第1のドープ層の上に配置された第2のドープ層と、
前記第2のドープ層の上に配置された第3のドープ層と、
前記第3のドープ層の上に配置された第4のドープ層と
を備える半導電性スタックと、
前記第4のドープ層内に形成されたセンサ・ウェル領域と、
前記第4のドープ層内に、前記センサ・ウェル領域とは別に形成されたフローティング・ディフュージョン領域と、
前記半導電性スタックの上に配置され、また、前記センサ・ウェル領域と前記フローティング・ディフュージョン領域の間に位置決めされた第1のゲート構造体と、
前記フローティング・ディフュージョン領域の周囲に配置され、前記第3のドープ層を通って延在する第2のゲート構造体と
を備え、
前記第2のドープ層は、前記第1のフォトダイオードの一部であり、
前記センサ・ウェル領域は、前記第2のフォトダイオードの一部であり、
前記第3のドープ層は、前記第1のフォトダイオードの一部と前記第2のフォトダイオードの一部との間であって前記第1のフォトダイオードの前記一部と前記フローティング・ディフュージョン領域との間に、前記フローティング・ディフュージョン領域と前記第1のフォトダイオードとの間にポテンシャル・ハンプを生成するように、配置されており、
前記第2のゲート構造体は、ゲート電極および前記ゲート電極を取り囲むゲート絶縁層を備え、
前記第3のドープ層は、前記ゲート絶縁層に接しており、
前記第3のドープ層のドーピング濃度が前記第4のドープ層より高い、
ユニット・ピクセル構造体。 - 前面および前記前面の反対側の背面を有し、第1のフォトダイオード及び第2のフォトダイオードを含む半半導電性スタックであって、
第1のドープ層と、
前記第1のドープ層の上に配置された第2のドープ層と、
前記第2のドープ層の上に配置された第3のドープ層と、
前記第3のドープ層の上に配置された第4のドープ層と
を備える半導電性スタックと、
前記半導電性スタック中に形成され、かつ、行列パターンで配置された複数のユニット・ピクセルであって、前記複数のユニット・ピクセルの各々が、
前記第4のドープ層内に形成されたセンサ・ウェル領域と、
前記第4のドープ層内に、前記センサ・ウェル領域とは別に形成されたフローティング・ディフュージョン領域と、
前記半導電性スタックの上に配置され、また、前記センサ・ウェル領域と前記フローティング・ディフュージョン領域の間に位置決めされた第1のゲート構造体と、
前記フローティング・ディフュージョン領域の周囲に配置され、前記第3のドープ層を通って延在する第2のゲート構造体と
を備える複数のユニット・ピクセルと
を備え、
前記第2のドープ層は、前記第1のフォトダイオードの一部であり、
前記センサ・ウェル領域は、前記第2のフォトダイオードの一部であり、
前記第3のドープ層は、前記第1のフォトダイオードの一部と前記第2のフォトダイオードの一部との間であって前記第1のフォトダイオードの前記一部と前記フローティング・ディフュージョン領域との間に、前記フローティング・ディフュージョン領域と前記第1のフォトダイオードとの間にポテンシャル・ハンプを生成するように、配置されており、
前記第2のゲート構造体は、ゲート電極および前記ゲート電極を取り囲むゲート絶縁層を備え、
前記第3のドープ層は、前記ゲート絶縁層に接しており、
前記第3のドープ層のドーピング濃度が前記第4のドープ層より高い、
イメージ・センサ構造体。 - 前記第2のゲート構造体が前記半導電性スタック中に格子パターンを形成し、前記ユニット・ピクセル構造体の前記センサ・ウェル領域、前記第1のゲート構造体および前記フローティング・ディフュージョン領域が前記格子パターンの開口内に形成される、請求項2に記載のイメージ・センサ構造体。
- 前記複数のユニット・ピクセル構造体の各々を横方向に取り囲む格子パターンを形成する隔離構造体をさらに備え、前記隔離構造体が、前記半導電性スタック全体、および前記複数のユニット・ピクセル構造体のうちの前記格子パターンの開口内に形成されるユニット・ピクセル構造体を貫通する、請求項2に記載のイメージ・センサ構造体。
- 前記センサ・ウェル領域の面積が前記第2のドープ層の面積より小さい、請求項1に記載のユニット・ピクセル構造体又は請求項3に記載のイメージ・センサ構造体。
- 前記センサ・ウェル領域の前記面積が前記第2のドープ層の前記面積の約10%から90%の範囲内である、請求項5に記載のユニット・ピクセル構造体又は請求項3に記載のイメージ・センサ構造体。
- 前記第4のドープ層中の前記センサ・ウェル領域の上に形成されたピンニング打込み領域をさらに備える、請求項1に記載のユニット・ピクセル構造体。
- 前記第1のドープ層、前記第3のドープ層および前記第4のドープ層が第1のドーパント・タイプのドープ層であり、前記第2のドープ層が第2のドーパント・タイプのドープ層であり、前記第3のドープ層が前記第4のドープ層より高いドーピング濃度を有する、請求項1に記載のユニット・ピクセル構造体又は請求項2に記載のイメージ・センサ構造体。
- 前記第3のドープ層の前記ドーピング濃度が前記第4のドープ層より10倍かそれ以下だけ高い、請求項8に記載のユニット・ピクセル構造体又はイメージ・センサ構造体。
- 前記第1のドーパント・タイプがp型であり、前記第2のドーパント・タイプがn型である、請求項8に記載のユニット・ピクセル構造体又はイメージ・センサ構造体。
- 前記第1のドープ層の厚さが約0.1μmから3μmまでの範囲であり、前記第2のドープ層の厚さが約0.5μmから3μmまでの範囲であり、前記第3のドープ層の厚さが約0.1μmから1μmまでの範囲であり、前記第4のドープ層の厚さが約1μmから5μmまでの範囲である、請求項1に記載のユニット・ピクセル構造体又は請求項2に記載のイメージ・センサ構造体。
- 前記第1のゲート構造体が前記半導電性スタックから突出し、前記第2のゲート構造体が前記第1のゲート構造体の突出部の高さより低い高さを有する、請求項1に記載のユニット・ピクセル構造体又は請求項2に記載のイメージ・センサ構造体。
- 前記第2のゲート構造体が前記半導電性スタックの周囲に形成され、前記半導電性スタックを横方向に取り囲む、請求項1に記載のユニット・ピクセル構造体。
- 前記第2のゲート構造体が前記半導電性スタック全体を貫通する、請求項13に記載のユニット・ピクセル構造体又は請求項3に記載のイメージ・センサ構造体。
- 前記ゲート絶縁層が前記半導電性スタックの前記背面から露出し、前記ゲート電極および前記ゲート絶縁層が前記前面から露出する、請求項14に記載のユニット・ピクセル構造体又はイメージ・センサ構造体。
- 前記半導電性スタックの厚さ全体にわたって延在し、かつ、前記第2のゲート構造体の内側の周囲に沿って横方向に延在するゲート隔離ウェル領域をさらに備える、請求項13に記載のユニット・ピクセル構造体。
- 前記半導電性スタックを横方向に取り囲む隔離構造体であって、前記半導電性スタック全体を貫通する隔離構造体をさらに備える、請求項1に記載のユニット・ピクセル構造体。
- 前記隔離構造体が、
前記半導電性スタックを横方向に取り囲む絶縁体インサートと、
前記絶縁体インサートをカプセル封止する誘電体層と、
前記誘電体層および前記絶縁体インサートの上に形成される浅いウェル領域と、
前記誘電体層および前記浅いウェル領域を横方向に取り囲む深いウェル領域と
を備える、請求項17に記載のユニット・ピクセル構造体又は請求項4に記載のイメージ・センサ構造体。 - 前記絶縁体インサートが、酸化物、窒化物、酸窒化物を含む誘電材料で構築される、請求項18に記載のイメージ・センサ構造体。
- 前記隔離構造体が、
前記半導電性スタックを横方向に取り囲むシリコン・インサートと、
前記シリコン・インサートを横方向に取り囲む誘電体層と、
前記誘電体層を横方向に取り囲む深いウェル領域と
を備える、請求項17に記載のユニット・ピクセル構造体又は請求項4に記載のイメージ・センサ構造体。 - 前記シリコン・インサートがポリ・シリコンで構築される、請求項20に記載のユニット・ピクセル構造体又はイメージ・センサ構造体。
- 前記シリコン・インサートのドーパント・タイプが前記第2のゲート構造体のドーパント・タイプとは異なる、請求項20に記載のユニット・ピクセル構造体又はイメージ・センサ構造体。
- 前記シリコン・インサートの前記ドーパント・タイプがp型であり、前記第2のゲート構造体の前記ドーパント・タイプがn型である、請求項20に記載のユニット・ピクセル構造体又はイメージ・センサ構造体。
- 前記シリコン・インサートが前記前面から露出され、また、電圧源に電気結合される、請求項20に記載のユニット・ピクセル構造体又はイメージ・センサ構造体。
- 前記ユニット・ピクセルが、前記第4のドープ層中の前記センサ・ウェル領域の上に形成されたピンニング打込み領域をさらに備える、請求項2に記載のイメージ・センサ構造体。
- 前記半導電性スタックの厚さ全体にわたって延在し、かつ、前記開口の周囲に沿って横方向に延在するゲート隔離ウェル領域をさらに備える、請求項3に記載のイメージ・センサ構造体。
- 前記複数のユニット・ピクセルの第1のゲート構造体が第1の電圧源に電気結合され、前記第2のゲート構造体が第2の電圧源に電気結合される、請求項3に記載のイメージ・センサ構造体。
- 前記センサ・ウェル領域の面積が前記格子パターンの前記開口の面積より小さい、請求項4に記載のイメージ・センサ構造体。
- 前記センサ・ウェル領域の前記面積が前記開口の前記面積の約10%から90%の範囲である、請求項28に記載のイメージ・センサ構造体。
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