KR20100077245A - 이미지센서의 단위픽셀 및 그 제조방법 - Google Patents

이미지센서의 단위픽셀 및 그 제조방법 Download PDF

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Abstract

실시예에 따른 이미지센서의 단위픽셀은, 트랜지스터 예정영역이 정의된 반도체 기판; 상기 트랜지스터 예정영역에 대응하는 상기 반도체 기판에 형성된 채널영역; 상기 채널영역 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트; 상기 게이트 일측에 정렬되도록 상기 반도체 기판의 내부에 형성된 포토다이오드; 상기 게이트 타측에 정렬되도록 상기 반도체 기판의 내부에 형성된 플로팅 확산부를 포함하고, 상기 채널영역은 그 중앙을 기준으로 상기 포토다이오드에 인접하는 제1 채널부 및 상기 플로팅 확산부에 인접하는 제2 채널부를 포함한다.
이미지센서, 단위픽셀, 포토다이오드

Description

이미지센서의 단위픽셀 및 그 제조방법{Unit Pixel in Image Sensor and Method for Manufacturing Thereof}
실시예는 이미지센서의 단위픽셀에 관한 것이다.
이미지 센서(Image sensor)는 광학적 영상((optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게 전하결합소자(charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)(CIS)를 포함한다.
씨모스 이미지센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시키는 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
이러한 씨모스 이미지센서의 단위픽셀은 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토다이오드(Photodiode)의 3개의 트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다.
도 1은 일반적은 4T형 단위픽셀의 회로도이고, 도 2는 도 1에 도시된 단위픽셀을 레이아웃을 나타낸 도면이다.
도 1 및 도 2를 참조하여, 이미지 센서의 단위픽셀(Unit Pixel)은 하나의 포토다이오드(Photodiode:PD)와 네 개의 NMOS로 구성된다. 구체적으로, 빛을 받아 광전하를 생성하는 포토다이오드(PD)와, 상기 포토다이오드(PD)에서 모아진 광전하를 플로팅확산영역(FD)으로 운송하기 위한 트랜스퍼 트랜지스터(Transfer transistor:Transfer Tr), 원하는 값으로 플로팅 확산부의 전위를 세팅하고 전하(Cpd)를 배출하여 플로팅 확산부(FD)를 리셋(Reset)시키기 위한 리셋 트랜지스터(Reset transistor:ResetTr), 소오스 팔로워-버퍼증폭기(Source Follower Buffer Amplifier) 역할을 하는 드라이브 트랜지스터(Drive transistor:Drive Tr), 스위칭역할로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(Select transistor:Select Tr)로 구성된다. 단위픽셀 밖에는 출력신호(Output Signal)을 읽을 수 있도록 로드(Load) 트랜지스터가 형성되어 있다.
도 3은 도 2의 A-A'선 단면도이다.
도 3을 참조하여, 필드 산화막(20)이 형성된 반도체 기판(10)에 채널영역 (30)이 형성되고, 상기 반도체 기판(10) 상에 게이트 절연막(40) 및 폴리게이트(50)가 적층되고, 상기 폴리게이트(50)의 일측에 정렬되어 상기 반도체 기판(10)에 포토다이오드(60)가 형성되고, 상기 폴리게이트(50)의 타측에 정렬되어 상기 반도체 기판(10)에 플로팅 확산부(70)가 형성된다.
상기 이미지센서의 동작은 상기 포토다이오드(60)로 광이 입사되어 광전하가 발생되면, 상기 트랜스퍼 트랜지스터의 게이트(50)가 턴온된다. 그러면 채널에 의해 조절되는 문턱전압이 낮아져 상기 포토다이오드(60)에서 생성된 광전하는 채널 을 통해 플로팅 확산부(70)로 전달될 수 있다. 그리고 이 광전하는 리셋 트랜지스터(Rx)의 턴온에 의해 생성된 리셋신호와 함께 드라이브 트랜지스터(Dx)의 전압버퍼를 거쳐 출력신호로 나가게 되며 뒤이어 CDS 회로에서 두 신호의 차이신호가 양자화(Quantization)되어 신호처리가 이루어지게 된다.
한편 상기 트랜스퍼 트랜지스터의 채널영역은 상기 반도체 기판의 액티브 영역 전체에 Vth를 결정하기 위한 전압을 균일하게 이온주입함으로써 상기 채널영역이 동시에 턴온되도록 형성되어 있다.
그러므로, 광전하의 신호 전달을 방해하는 포텐셜 배리어(potential barrier)는 트랜스퍼 트랜지스터의 게이트 입구에 형성되어 이미지 래그와 같은 문제가 발생될 수 있다. 이러한 이유는 채널 입구에서의 배리어(barrier)는 포토다이오드의 정션 캐패시터(Photodiode Junction Capacitor) 형성을 위한 임플란트 도핑(Implant Doping) 정도에 따라 크게 좌우될 수 있기 때문이다. 예를 들어, n형 도즈(n-type dose)를 높일 경우 배리어가 너무 낮아지게 되어 다크 시그널(Dark signal)이 커질 수 있다. 또는 다크 시그널(Dark signal)을 줄이기 위해 p형 도즈(p-type dose)를 높일 경우 이미지 래그(Image lag)가 증가되는 문제가 있다.
실시예에서는 채널영역의 도핑농도를 다르게 형성함으로써 이미지 래그와 다크 시그널을 동시에 만족시킬 수 있는 이미지센서의 단위픽셀을 제공한다.
실시예에 따른 이미지센서의 단위픽셀은, 트랜지스터 예정영역이 정의된 반도체 기판; 상기 트랜지스터 예정영역에 대응하는 상기 반도체 기판에 형성된 채널영역; 상기 채널영역 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트; 상기 게이트 일측에 정렬되도록 상기 반도체 기판의 내부에 형성된 포토다이오드; 상기 게이트 타측에 정렬되도록 상기 반도체 기판의 내부에 형성된 플로팅 확산부를 포함하고, 상기 채널영역은 그 중앙을 기준으로 상기 포토다이오드에 인접하는 제1 채널부 및 상기 플로팅 확산부에 인접하는 제2 채널부를 포함한다.
실시예에 따른 이미지센서의 단위픽셀 제조방법은, 트랜지스터 예정영역이 정의된 반도체 기판을 준비하는 단계; 상기 트랜지스터 예정영역에 해당하도록 상기 반도체 기판에 제1 채널부 및 제1 채널부와 인접하는 제2 채널부를 형성하는 단계; 상기 제1 채널부 및 제2 채널부 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트를 형성하는 단계; 상기 제1 채널부와 접하도록 상기 게이트 일측에 해당하는 반도체 기판 내부에 포토다이오드를 형성하는 단계; 및 상기 제2 채널부와 접하도록 상기 게이트 타측에 해당하는 상기 반도체 기판 내부에 플로팅 확산부를 형성하는 단계를 포함한다.
실시예에 의하면, 트랜스퍼 트랜지스터의 채널영역의 도핑농도를 다르게 형성하여 채널영역의 포텐셜 배리어를 포토다이오드와 이격되도록 형성하여 게이트 전압을 최적화시킬 수 있다. 이에 따라 포토다이오드의 캐패시티 및 다크 시그널 특성을 개선할 수 있다.
실시예에 따른 이미지센서의 단위픽셀 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(On/Over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도 7은 실시예에 따른 이미지센서의 단위픽셀을 도시한 단면도이다.
실시예에 따른 이미지센서의 단위픽셀은, 트랜지스터 예정영역(TA)이 정의된 반도체 기판(100)과, 상기 트랜지스터 예정영역(TA)에 대응하는 상기 반도체 기판(100)에 형성된 채널영역(120)과, 상기 채널영역(120) 상에 형성된 게이트 절연막(130); 상기 게이트 절연막(130) 상에 형성된 게이트(140)와, 상기 게이트(140) 일측에 정렬되도록 상기 반도체 기판(100)의 내부에 형성된 포토다이오드(150)와, 상기 게이트(140) 타측에 정렬되도록 상기 반도체 기판(100)의 내부에 형성된 플로팅 확산부(160)를 포함한다.
상기 채널영역(120)은 그 중앙을 기준으로 상기 포토다이오드(150)에 인접하 는 제1 채널부(121) 및 상기 플로팅 확산부(160)에 인접하는 제2 채널부(122)를 포함할 수 있다. 상기 제2 채널부(122)의 도핑농도 상기 제1 채널부(121)의 도핑농도보다 높게 형성될 수 있다. 예를 들어, 상기 제1 채널부의 도핑농도는 1×1012~2×1012 dose/㎠이고, 상기 제2 채널부의 도핑농도는 3×1012~10×1012 dose/㎠일 수 있다.
상기와 같이 포토다이오드(150) 및 플로팅 확산부(160)에 인접하는 채널영역(120)의 도핑농도가 다르게 형성된다. 즉, 상기 포토다이오드(150)와 인접하는 상기 제1 채널부(121)는 저전압(Low Vth)에 의해서 턴온될 수 있고 상기 포토다이오드(150)와 이격된 제2 채널부(122)는 고전압(High Vth)에 의해서 턴온될 수 있게 된다. 따라서, 실시예에서의 게이트(140) 턴온 전압(Turn-on Vth)은 상기 제2 채널부(122)를 기준으로 고전압(High Vth)이 인가될 수 있다.
따라서, 상기 포토다이오드(150)의 캐패시터(Capacitor) 형성을 위한 임플란트 도즈(implant dose)량으로 인하여 트랜스퍼 트랜지스터의 게이트(140) 입구에서 조절하기 힘들었던 포텐셜 배리어(Potential barrier)가 상기 제1 및 제2 채널부(121,122)에 의하여 중앙영역으로 이동되어 상기 게이트 전압(Vth)의 최적화를 통해 광전하의 시그널 전달(signal transfer) 효율을 향상시킬 수 있다.
도 7의 도면부호 중 미설명 도면부호는 이하 제조방법에서 설명하기로 한다.
도 4 내지 도 7을 참조하여, 실시예에 따른 이미지센서의 단위픽셀 제조방법을 설명한다.
도 4를 참조하여, 반도체 기판(100)에 제1 채널층(121)이 형성된다.
상기 반도체 기판(100)은 단결정 또는 다결정의 실리콘 기판이며, p형 불순물 또는 n형 불순물이 도핑된 기판일 수 있다. 예를 들어, 상기 반도체 기판(100)은 p형(p++)기판이고, 상기 반도체 기판(100) 상에 에피택셜(epitaxial) 공정을 실시하여 저농도의 p형 에피층이 형성될 수 있다.
상기 반도체 기판(100)에 액티브 영역을 정의하기 위한 소자분리막(110)이 형성된다. 상기 소자분리막(110)은 STI 공정에 의하여 형성될 수 있다. 또한, 상기 소자분리막(110)에 의하여 상기 반도체 기판(100)에는 트랜지스터 예정영역(TA), 포토다이오드 예정영역 및 플로팅 확산부 예정영역이 정의될 수 있다.
그리고, 상기 반도체 기판(100)의 표면에 문턱전압을 조절하고 전하를 이동시키기 위하여 제1 채널층(121)이 형성된다. 상기 제1 채널층(121)은 액티브 영역에 해당하는 상기 반도체 기판(100)의 표면으로 이온주입공정을 실시하여 형성될 수 있다. 상기 제1 채널층(121)은 p형 불순물(p0)로 형성될 수 있다. 예를 들어, 상기 제1 채널층(121)의 도핑농도는 1×1012~2×1012 dose/㎠ 일 수 있다.
한편, 상기 제1 채널층(121)은 상기 트랜스퍼 트랜지스터 예정영역(TA)에 해당하는 상기 반도체 기판(100)의 얕은 영역에만 형성될 수도 있다.
도 5를 참조하여, 상기 반도체 기판(100) 상에 포토레지스트 패턴(200)이 형성된다. 상기 포토레지스트 패턴(200)은 상기 트랜스퍼 트랜지스터 예정영역(TA)의 중앙을 기준으로 그 타측에 해당하는 상기 제1 채널층(121)이 선택적으로 노출되도록 형성될 수 있다. 즉, 상기 포토레지스트 패턴(200)은 상기 포토다이오드 영역과 이격되고 상기 플로팅 확산부와 인접하는 위치의 상기 트랜스퍼 트랜지스터 예정영역(TA)에 해당하도록 상기 제1 채널층(121)만 선택적으로 노출시킬 수 있다.
다음으로 상기 트랜스퍼 트랜지스터 예정영역(TA)의 중앙을 기준으로 그 타측에만 제2 채널부(122)가 형성된다. 상기 제2 채널부(122)는 상기 포토레지스트 패턴(200)을 이온주입마스크로 사용하여 상기 제1 채널층(121)으로 이온주입공정을 진행하여 형성될 수 있다.
상기 제2 채널부(122)는 고농도의 p형 불순물(p+)로 형성될 수 있다. 예를 들어, 상기 제2 채널부(122)의 도핑농도는 3×1012~10×1012 dose/㎠ 일 수 있다.
상기 제2 채널부(122)는 상기 제1 채널층(121)과 동일한 불순물을 이온주입하여 형성되므로 상기 제2 채널부(122)는 상기 제1 채널층(121)보다 높은 도핑농도를 가지게 된다. 이에 따라 상기 제2 채널부(122)의 포텐셜 배리어(potential barrier)는 상기 제1 채널층(121)보다 높게 형성될 수 있다.
이후, 상기 포토레지스트 패턴(200)은 제거될 수 있다.
도 6을 참조하여, 상기 트랜지스터 예정영역(TA)에 해당하는 반도체 기판(100) 상에 게이트 절연막(130) 및 게이트(140)가 형성된다. 상기 게이트 절연막(130) 및 게이트(140)는 상기 반도체 기판(100) 상에 게이트 산화막 및 게이트 전도막을 증착한 다음 패터닝하여 형성될 수 있다. 예를 들어, 상기 게이트 전도막은 폴리실리콘과 같은 전도성 물질, 텅스텐과 같은 금속물질, 금속 실리사이드가 단층 또는 복층으로 형성될 수 있다.
상기 게이트 절연막(130) 및 게이트(140)는 상기 트랜지스터 예정영역(TA) 에 해당하는 상기 반도체 기판(100) 상에 형성되어 상기 채널영역(120)을 정의할 수 있다. 즉, 상기 게이트(140)의 중앙을 기준으로 그 일측에 제1 채널부(121)가 정의되고 그 타측에는 제2 채널부(122)가 정의될 수 있다.
상기와 같이 게이트(140) 하부에 제1 채널부(121) 및 제2 채널부(122)가 형성되어 상기 게이트(140)의 턴온(turn-on) 전압을 최적화할 수 있다.
즉, 상기 게이트(140)를 턴온시키기 위한 전압(Vth)은 상기 제2 채널부(122)의 도핑농도가 기준이 될 수 있다. 이에 따라, 상기 채널영역(120)의 포텐셜 배리어(potential barrier)는 상기 채널영역(120)의 중앙으로 이동될 수 있다.
도 7을 참조하여, 상기 게이트(140) 일측에 정렬되도록 상기 반도체 기판(100)의 내부에 포토다이오드(150)가 형성된다. 상기 포토다이오드(150)는 상기 제1 채널부(121)와 인접하도록 상기 반도체 기판(100)에 형성될 수 있다.
예를 들어, 상기 포토다이오드(150)는 상기 게이트(140)의 일측에 해당하는 상기 반도체 기판(100)을 노출시키는 마스크 패턴(미도시)을 형성한 후 상기 반도체 기판(100)의 깊은영역에 제1 불순물을 이온주입하여 제1 도핑영역(n-)을 형성한다. 그리고, 상기 제1 도핑영역(n-)과 접하도록 상기 반도체 기판(100)의 얕은 영역에 제2 불순물을 이온주입하여 제2 도핑영역(p0)을 형성한다. 따라서, 상기 포토다이오드(150)는 PNP 접합을 가질 수 있다.
상기 채널영역(120)의 포텐셜 배리어(potential barrier)가 상기 채널영역(120)의 중앙으로 이동되어 있으므로 상기 포토다이오드(150) 형성을 위한 이온주입 시 도즈량을 높임으로써 포토다이오드(150)의 캐패시티(capacity)를 높일 수 있다.
다음으로 상기 게이트(140)의 타측에 정렬되도록 상기 반도체 기판(100)의 내부에 플로팅 확산부(160)가 형성된다. 상기 플로팅 확산부(160)는 상기 제2 채널부(122)와 인접하도록 상기 반도체 기판(100)에 형성될 있다.
예를 들어, 상기 플로팅 확산부(160)는 상기 게이트(140)의 타측에 해당하는 상기 반도체 기판(100)을 노출시키는 마스크 패턴(미도시)을 형성한 후 상기 반도체 기판(100)에 고농도의 제1 불순물(n+)을 이온주입하여 형성될 수 있다. 참고로, 상기 플로팅 확산부(160)는 상기 게이트(140)의 타측에 해당하는 반도체 기판(100)의 내부에 LDD 영역을 형성하고, 상기 게이트(140)의 타측벽에 스페이서를 형성한 후 제1 불순물을 이온주입하여 형성할 수도 있다.
상기와 같이 본 실시예는 트랜스퍼 트랜지스터의 광전하 전달특성을 향상시키기 위하여 채널영역(120)의 도핑농도를 다르게 형성하였다.
상기 채널영역(120) 중앙을 기준으로 포토다이오드(150)와 인접하는 제1 채널부(121)는 저농도로 형성되고 상기 포토다이오드(150)와 이격된 제2 채널부(122)는 고농도로 형성될 수 있다. 도핑농도에 따라 상기 제1 채널부(121)는 저전압(Low Vth)에 의하여 동작되고 상기 제2 채널부(122)는 고전압(High Vth)에 의하여 동작할 수 있으므로 상기 게이트(140)에 인가되는 전압은 상기 제2 채널부(122)를 동작시키는 고전압(High Vth)이 기준이 될 수 있다.
이에 따라 일반적으로 트랜스퍼 트랜지스터의 채널입구에서의 배리어(barrier)는 포토다이오드 캐패시터(Photodiode Capacitor) 형성을 위해 임플란 트(implant)하는 도즈(dose)량에 따라 변경될 수 있었는데, 실시예에서는 상기 채널영역(120)의 포텐셜 배리어(pontential barrier)가 상기 제2 채널부(122)에 의하여 중앙으로 이동하여 상기 게이트(140) 전압을 최적화하여 광전하 전송특성을 향상시킬 수 있다.
또한, 포텐셜 배리어가 채널영역(120)의 중앙으로 이동하여 포토다이오드(150)의 도핑농도를 증가시켜 캐패시티를 향상시킬 수 있다.
이상에서 설명한 실시예는, 전술한 실시예 및 도면에 의해 한정되는 것이 아니고 본 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경할 수 있다는 것은 본 실시예가 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 일반적인 이미지센서의 단위픽셀을 나타내는 회로도이다.
도 2는 도 1의 레이아웃을 나타내는 도면이다.
도 3은 도 2의 A-A'선 단면도이다.
도 4 내지 도 7은 실시예에 따른 이미지센서의 단위픽셀 제조공정을 나타내는 도면이다.

Claims (8)

  1. 트랜지스터 예정영역이 정의된 반도체 기판;
    상기 트랜지스터 예정영역에 대응하는 상기 반도체 기판에 형성된 채널영역;
    상기 채널영역 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트;
    상기 게이트 일측에 정렬되도록 상기 반도체 기판의 내부에 형성된 포토다이오드;
    상기 게이트 타측에 정렬되도록 상기 반도체 기판의 내부에 형성된 플로팅 확산부를 포함하고,
    상기 채널영역은 그 중앙을 기준으로 상기 포토다이오드에 인접하는 제1 채널부 및 상기 플로팅 확산부에 인접하는 제2 채널부를 포함하는 이미지센서의 단위픽셀.
  2. 제1항에 있어서,
    상기 제2 채널부의 도핑농도 상기 제1 채널부의 도핑농도보다 높게 형성된 것을 특징으로 하는 이미지센서의 단위픽셀.
  3. 제1항에 있어서,
    상기 게이트의 턴온 전압은 상기 제2 채널부를 기준으로 인가되는 것을 특징 으로 하는 이미지센서의 단위픽셀.
  4. 트랜지스터 예정영역이 정의된 반도체 기판을 준비하는 단계;
    상기 트랜지스터 예정영역에 해당하도록 상기 반도체 기판에 제1 채널부 및 제1 채널부와 인접하는 제2 채널부를 형성하는 단계;
    상기 제1 채널부 및 제2 채널부 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트를 형성하는 단계;
    상기 제1 채널부와 접하도록 상기 게이트 일측에 해당하는 반도체 기판 내부에 포토다이오드를 형성하는 단계; 및
    상기 제2 채널부와 접하도록 상기 게이트 타측에 해당하는 상기 반도체 기판 내부에 플로팅 확산부를 형성하는 단계를 포함하는 이미지센서의 단위픽셀 제조방법.
  5. 제4항에 있어서,
    상기 제2 채널부의 도핑농도는 상기 제1 채널부의 도핑농도 보다 높은 농도로 형성되는 것을 특징으로 하는 이미지센서의 단위픽셀 제조방법.
  6. 제4항에 있어서,
    상기 제1 채널부 및 제2 채널부를 형성하는 단계는,
    상기 반도체 기판의 전면에 제2 불순물을 이온주입하여 제1 채널층을 형성하 는 단계;
    상기 트랜지스터 예정영역의 중앙을 기준으로 그 타측에 해당하는 상기 제1 채널층이 선택적으로 노출되도록 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 이온주입 마스크로 사용하여 상기 제1 채널층으로 제2 불순물을 이온주입하는 단계를 포함하는 이미지센서의 단위픽셀 제조방법.
  7. 제4항에 있어서,
    상기 게이트의 턴온 전압은 상기 제2 채널부를 기준으로 인가되는 것을 특징으로 하는 이미지센서의 단위픽셀 제조방법.
  8. 제4항에 있어서,
    상기 제1 채널부의 포텐셜 배리어는 상기 제2 채널부의 포텐셜 배리어 보다 낮은 것을 특징으로 하는 이미지센서의 단위픽셀 제조방법.
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