KR20100076429A - 이미지센서의 단위픽셀 및 그 제조방법 - Google Patents

이미지센서의 단위픽셀 및 그 제조방법 Download PDF

Info

Publication number
KR20100076429A
KR20100076429A KR1020080134456A KR20080134456A KR20100076429A KR 20100076429 A KR20100076429 A KR 20100076429A KR 1020080134456 A KR1020080134456 A KR 1020080134456A KR 20080134456 A KR20080134456 A KR 20080134456A KR 20100076429 A KR20100076429 A KR 20100076429A
Authority
KR
South Korea
Prior art keywords
insulating
pattern
channel region
gate
semiconductor substrate
Prior art date
Application number
KR1020080134456A
Other languages
English (en)
Inventor
박동빈
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020080134456A priority Critical patent/KR20100076429A/ko
Publication of KR20100076429A publication Critical patent/KR20100076429A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14614—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor having a special gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Ceramic Engineering (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

실시예에 따른 이미지센서는, 반도체 기판의 트랜지스터 예정영역에 형성된 채널영역; 상기 채널영역 상에 형성된 제1 절연패턴; 상기 제1 절연패턴 상에 형성되고 상기 채널영역의 중앙을 경계로 그 일측에 형성된 제2 절연패턴; 상기 제1 및 제2 절연패턴 상에 형성된 게이트; 상기 게이트 일측에 정렬되도록 상기 반도체 기판의 내부에 형성된 플로팅 확산영역; 및 상기 게이트 타측에 정렬되도록 상기 반도체 기판의 내부에 형성된 포토다이오드를 포함한다.
이미지센서, 단위픽셀, 포토다이오드

Description

이미지센서의 단위픽셀 및 그 제조방법{Unit Pixel in Image Sensor and Method for Manufacturing Thereof}
실시예는 이미지센서의 단위픽셀에 관한 것이다.
이미지 센서(Image sensor)는 광학적 영상((optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게 전하결합소자(charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)(CIS)를 포함한다.
씨모스 이미지센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시키는 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
이러한 씨모스 이미지센서의 단위픽셀은 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토다이오드(Photodiode)의 3개의 트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다.
도 1은 일반적은 4T형 단위픽셀의 회로도이고, 도 2는 도 1에 도시된 단위픽셀을 레이아웃을 나타낸 도면이다.
도 1 및 도 2를 참조하여, 이미지 센서의 단위픽셀(Unit Pixel)은 하나의 포토다이오드(Photodiode:PD)와 네 개의 NMOS로 구성된다. 구체적으로, 빛을 받아 광전하를 생성하는 포토다이오드(PD)와, 상기 포토다이오드(PD)에서 모아진 광전하를 플로팅확산영역(FD)으로 운송하기 위한 트랜스퍼 트랜지스터(Transfer transistor:Transfer Tr), 원하는 값으로 플로팅 확산영역의 전위를 세팅하고 전하(Cpd)를 배출하여 플로팅 확산영역(FD)을 리셋(Reset)시키기 위한 리셋 트랜지스터(Reset transistor:ResetTr), 소오스 팔로워-버퍼증폭기(Source Follower Buffer Amplifier) 역할을 하는 드라이브 트랜지스터(Drive transistor:Drive Tr), 스위칭역할로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(Select transistor:Select Tr)로 구성된다. 단위픽셀 밖에는 출력신호(Output Signal)을 읽을 수 있도록 로드(Load) 트랜지스터가 형성되어 있다.
도 3은 도 2의 A-A'선 단면도이다.
도 3을 참조하여, P형의 반도체 기판(10)에 소자분리를 위한 STI 구조의 필드산화막(20)이 형성되고, 상기 반도체 기판(10) 상에 게이트 절연막(30) 및 폴리게이트(40)가 적층되고, 상기 폴리게이트(40)의 일측에 정렬되어 상기 반도체 기판(10)에 포토다이오드(50)가 형성되고, 상기 폴리게이트(40)의 타측에 정렬되어 상기 반도체 기판(10)에 플로팅 확산영역(60)이 형성된다.
상기 이미지센서의 동작은 상기 포토다이오드(50)로 광이 입사되어 광전하가 발생되면, 상기 트랜스퍼 트랜지스터의 게이트(40)가 턴온된다. 그러면 채널에 의해 조절되는 문턱전압이 낮아져 상기 포토다이오드(50)에서 생성된 광전하는 채널 을 통해 플로팅 확산영역(60)으로 전달될 수 있다. 그리고 이 광전하는 리셋 트랜지스터(Rx)의 턴온에 의해 생성된 리셋신호와 함께 드라이브 트랜지스터(Dx)의 전압버퍼를 거쳐 출력신호로 나가게 되며 뒤이어 CDS 회로에서 두 신호의 차이신호가 양자화(Quantization)되어 신호처리가 이루어지게된다.
이미지센서에 있어서 포토다이오드(50)와 트랜스퍼 트랜지스터의 게이트(40) 계면이 픽셀의 특성을 좌우할 수 있는 중요한 부분이다.
특히, 트랜스퍼 트랜지스터의 게이트 절연막(30)이 채널의 전영역에서 균일한 두께(T)를 가지고 있어 이미지 래그(lag)와 같은 문제가 채널 입구에서의 포텐셜 배리어(Potential barrier) 때문에 발생될 수 있다. 이러한 이유는 채널 입구에서의 배리어(barrier)는 포토다이오드의 정션 캐패시터(Photodiode Junction Capacitor) 형성을 위한 임플란트 도핑(Implant Doping) 정도에 따라 크게 좌우될 수 있기 때문이다. 예를 들어, n형 도즈(n-type dose)를 높일 경우 배리어가 너무 낮아지게 되어 다크 시그널(Dark signal)이 커질 수 있다. 또는 다크 시그널(Dark signal)을 줄이기 위해 p형 도즈(p-type dose)를 높일 경우 이미지 래그(Image lag)가 증가되는 문제가 있다.
실시예에서는 트랜스퍼 트랜지스터의 게이트 절연막에 단차를 형성함으로써 게이트 전압의 최적화를 통해 광전하의 전달특성을 향상시킬 수 있는 이미지센서의 단위픽셀을 제공한다.
실시예에 따른 이미지센서는, 반도체 기판의 트랜지스터 예정영역에 형성된 채널영역; 상기 채널영역 상에 형성된 제1 절연패턴; 상기 제1 절연패턴 상에 형성되고 상기 채널영역의 중앙을 경계로 그 일측에 형성된 제2 절연패턴; 상기 제1 및 제2 절연패턴 상에 형성된 게이트; 상기 게이트 일측에 정렬되도록 상기 반도체 기판의 내부에 형성된 플로팅 확산영역; 및 상기 게이트 타측에 정렬되도록 상기 반도체 기판의 내부에 형성된 포토다이오드를 포함한다.
실시예에 따른 이미지센서의 제조방법은, 반도체 기판의 트랜지스터 예정영역에 채널영역을 형성하는 단계; 상기 채널영역 상에 단차를 가지는 절연패턴을 형성하는 단계; 상기 절연패턴 상에 게이트를 형성하는 단계; 상기 게이트 일측에 정렬되도록 상기 반도체 기판의 내부에 플로팅 확산영역을 형성하는 단계; 및 상기 게이트 타측에 정렬되도록 상기 반도체 기판의 내부에 포토다이오드를 형성하는 단계를 포함하고, 상기 절연패턴은 상기 채널영역을 중앙을 경계로 그 타측은 제1 두께로 형성되고, 그 일측은 제1 두께보다 두꺼운 제2 두께로 형성되는 것을 포함한다.
실시예에 의하면, 트랜스퍼 트랜지스터의 포텐셜 배리어를 채널의 중앙영역으로 이동시켜 게이트의 인가전압으로 배리어의 전위를 조절할 수 있다. 이에 따라 포토다이오드 캐패시터를 높이기 위한 임플란트 도즈량을 증가시킬 수 있다.
실시예에 따른 이미지센서의 단위픽셀 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(On/Over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도 8은 실시예에 따른 이미지센서의 단위픽셀을 도시한 단면도이다.
실시예에 따른 이미지센서의 단위픽셀은, 반도체 기판(10)의 트랜지스터 예정영역(TA)에 형성된 채널영역(120)과, 상기 채널영역(120) 상에 형성된 제1 절연패턴(135)과, 상기 제1 절연패턴(135) 상에 형성되고 상기 채널영역(120)의 중앙을 경계로 그 일측에 형성된 제2 절연패턴(145)과, 상기 제1 및 제2 절연패턴(135,145) 상에 형성된 게이트(150)와, 상기 게이트(150) 일측에 정렬되도록 상기 반도체 기판(10)의 내부에 형성된 플로팅 확산영역(170)과, 상기 게이트(150) 타측에 정렬되도록 상기 반도체 기판(10)의 내부에 형성된 포토다이오드(160)를 포함한다.
예를 들어, 상기 제1 절연패턴(135) 및 제2 절연패턴(145)은 산화막으로 형 성될 수 있고, 상기 게이트(150)는 폴리실리콘으로 형성될 수 있다.
상기 제1 절연패턴(135)은 제1 두께(T1)로 형성될 수 있다. 또한, 상기 제2 절연패턴(145)은 상기 제1 절연패턴(135)과 동일한 두께로 형성될 수 있다. 따라서, 상기 채널영역(120)의 중앙을 기준으로 그 타측에 형성되는 제1 절연패턴(135)은 제1 두께(T1)로 형성되고, 상기 채널영역(120)의 중앙을 기준으로 그 일측에 형성되는 제1 및 제2 절연패턴(135,145)은 제1 두께(T1)보다 두꺼운 제2 두께(T2)로 형성될 수 있다.
상기 게이트(150)의 턴온 전압(Vth) 상기 제2 절연패턴(145)에 해당하는 상기 채널영역(120)이 열리도록 인가될 수 있다.
상기와 같이 게이트 산화막으로 사용되는 제1 및 제2 절연패턴(135,145)이 상기 채널영역(120)을 중앙을 기준으로 그 두께가 다르게 형성될 수 있다. 즉, 상기 포토다이오드(160)와 인접하는 부분은 제1 두께(T1)를 가지도록 얇은 산화막(thin oxide)로 형성되고, 상기 플로팅 확산영역(170)과 인접하는 부분은 제1 두께(T1)보다 두꺼운 제2 두께(T2)를 가지도록 두꺼운 산화막(Thick oxide)로 형성될 수 있다.
도 8의 도면부호 중 미설명 도면부호는 이하 제조방법에서 설명하기로 한다.
도 4 내지 도 8을 참조하여, 실시예에 따른 이미지센서의 단위픽셀 제조방법을 설명한다.
도 4를 참조하여, 반도체 기판(10)의 트랜지스터 예정영역(TA)에 채널영역(120)이 형성된다.
상기 반도체 기판(10)은 단결정 또는 다결정의 실리콘 기판이며, p형 불순물 또는 n형 불순물이 도핑된 기판일 수 있다. 예를 들어, 상기 반도체 기판(10)은 p형(p++) 기판이고, 상기 반도체 기판(10) 상에 에피택셜(epitaxial) 공정을 실시하여 저농도의 p형 에피층(p-epi)이 형성될 수 있다.
상기 반도체 기판(10)에 액티브 영역을 정의하기 위한 소자분리막(110)이 형성된다. 상기 소자분리막(110)은 STI 공정에 의하여 형성될 수 있다. 또한, 상기 소자분리막(110)에 의하여 상기 반도체 기판(10)에는 트랜지스터 영역(TA), 포토다이오드 영역 및 플로팅확산 영역이 정의될 수 있다.
상기 채널영역(120)은 상기 반도체 기판(10)의 액티브 영역에 이온주입공정을 실시하여 형성될 수 있다. 예를 들어, 상기 채널영역(120)은 p형 불순물(p0)로 형성될 수 있다. 한편, 상기 채널영역(120)은 트랜지스터의 게이트 예정영역(Transistor Area: TA)에 해당하는 반도체 기판(10)의 얕은 영역에 형성될 수도 있다.
다음으로 상기 반도체 기판(10) 상에 제1 절연막(130) 및 제2 절연막(140)이 형성된다. 예를 들어 상기 제1 및 제2 절연막(130,140)은 산화막으로 형성될 수 있다. 상기 제1 및 제2 절연막(130,140)은 게이트 절연막으로 사용될 수 있다. 상기 제1 절연막(130)은 제1 두께(T1)로 형성될 수 있다. 또한, 상기 제2 절연막(140)은 상기 제1 절연막(130)과 동일한 두께로 형성될 수 있다. 따라서, 상기 제1 절연막(130)과 제2 절연막(140)이 적층된 두께는 제1 두께(T1)보다 두꺼운 제2 두께(T2)를 가질 수 있다.
도 5를 참조하여, 상기 제2 절연막(140) 상에 제1 포토레지스트패턴(210)이 형성된다. 상기 제1 포토레지스트패턴(210)은 상기 트랜지스터 예정영역(TA)의 중앙을 기준으로 그 일측에 해당하는 상기 제2 절연막(140)을 가리고 그 타측에 해당하는 상기 제2 절연막(140)을 노출시키도록 형성된다.
다음으로 상기 제1 포토레지스트패턴(210)을 식각마스크로 사용하여 노출된 상기 제2 절연막(140)을 제거한다. 그러면 상기 제1 포토레지스트패턴(210)의 하부에는 제2 절연막 패턴(141)이 남아있게 된다. 상기 제2 절연막 패턴(141)은 상기 트랜지스터 예정영역(TA)의 중앙을 기준으로 그 일측에 해당하는 상기 제1 절연막(130) 상에만 선택적으로 형성될 수 있다. 따라서, 상기 트랜지스터 예정영역(TA)의 중앙을 기준으로 그 일측에 해당하는 채널영역(120) 상부에는 제2 절연막 패턴(141)이 노출되고 그 타측에 해당하는 상기 채널영역(120) 상부에는 상기 제1 절연막(130)이 노출될 수 있다.
이후, 상기 제1 포토레지스트패턴(210)은 애싱공정에 의하여 제거될 수 있다.
도 6을 참조하여, 상기 제1 절연막(130) 및 제2 절연막 패턴(141) 상에 제2 포토레지스트패턴(220)이 형성된다. 상기 제2 포토레지스트패턴(220)은 상기 트랜지스터 예정영역(TA)에 해당하는 상기 제1 절연막(130) 및 제2 절연막 패턴(141) 상에만 형성될 수 있다.
다음으로 상기 제2 포토레지스트패턴(220)을 식각마스크로 사용하여 노출된 상기 제1 절연막(130) 및 제2 절연막 패턴(141)을 식각한다. 따라서, 상기 채널영 역(120)에 대응하는 상기 반도체 기판(10) 상에 제1 절연패턴(135) 및 제2 절연패턴(145)이 형성된다. 상기 제1 절연패턴(135) 상에 선택적으로 제2 절연패턴(145)이 형성되므로 상기 제1 및 제2 절연패턴(135,145)은 단차를 가지게 된다.
즉, 상기 트랜지스터 예정영역(TA)에 해당하는 상기 반도체 기판(10) 상에 제1 절연패턴(135)이 형성되고, 상기 트랜지스터 예정영역(TA)의 중앙을 기준으로 그 일측에 해당하는 상기 제1 절연패턴(135) 상에 제2 절연패턴(145)이 형성된다. 상기 제1 절연패턴(135)은 제1 두께(T1)로 형성되고, 상기 제1 및 제2 절연패턴(135,145)의 적층막은 상기 제1 두께(T1)보다 두꺼운 제2 두께(T2)를 가지므로 상기 제1 및 제2 절연패턴(135,145)은 단차를 가지게 된다.
상기와 같이 형성된 제1 및 제2 절연패턴(135,145)은 게이트 절연막으로 사용될 수 있다. 상기 제1 및 제2 절연패턴(135,145)은 상기 트랜지스터 예정영역(TA) 상에 형성되어 채널영역(120)을 정의할 수 있게된다. 또한, 상기 제1 및 제2 절연패턴(135,145)이 단차를 가지는 구조를 가지므로 후속공정에 의하여 형성되는 게이트의 턴온 전압을 최적화할 수 있다.
즉, 상기 게이트(150)를 턴온 시키기 위한 전압(Vth)은 상기 제2 두께(T2)에 해당하는 제1 및 제2 절연패턴(135,145) 하부의 채널영역(120)이 기준이 될 수 있다.
이후, 상기 제2 포토레지스트패턴(220)은 제거될 수 있다.
도 7을 참조하여, 상기 제1 및 제2 절연패턴(135,145) 상에 게이트(150)가 형성된다. 예를 들어, 상기 게이트(150)는 상기 반도체 기판(10) 상에 게이트 전도 막을 증착한 다음 상기 제1 및 제2 절연패턴(135,145) 상에만 상기 게이트 전도막이 남아있도록 패터닝하여 형성될 수 있다. 예를 들어, 상기 게이트(150)는 폴리실리콘과 같은 전도성 물질, 텅스텐과 같은 금속물질, 금속 실리사이드 단층 또는 복층으로 형성될 수도 있다.
한편, 실시예에서 상기 제1 및 제2 절연패턴(135,145)을 형성한 후, 상기 게이트(150)를 형성하였지만, 상기 제1 절연막(130) 및 제2 절연막 패턴(141)을 형성하고, 그 상부에 게이트 전도막을 증착한 후 제1, 제2 절연패턴(145) 및 게이트(150)가 동시에 형성되도록 패터닝 될 수도 있다.
도 8을 참조하여, 상기 게이트(150) 타측에 정렬되도록 상기 반도체 기판(10)의 내부에 포토다이오드(160)가 형성된다. 즉, 상기 포토다이오드(160)는 상기 제1 두께(T1)를 가지는 제1 절연패턴(135)에 인접하도록 상기 반도체 기판(10)의 내부에 형성될 수 있다.
예를 들어, 상기 포토다이오드(160)는 상기 게이트(150)의 타측에 해당하는 상기 반도체 기판(10)을 노출시키는 마스크 패턴(미도시)을 형성한 후 상기 반도체 기판(10)의 깊은 영역에 제1 불순물을 이온주입하여 제1 도핑영역(n-)을 형성한다. 그리고, 상기 제1 도핑영역(n-)과 접하도록 상기 반도체 기판(10)의 얕은 영역에 제2 불순물)을 이온주입하여 제2 도핑영역(p0)을 형성한다. 따라서 상기 포토다이오드(160)는 PNP 접합을 가질 수 있다.
다음으로, 상기 게이트(150) 타측에 정렬되도록 상기 반도체 기판(10)의 내부에 플로팅 확산영역(170)이 형성된다. 즉 상기 플로팅 확산영역(170)은 상기 제2 두께(T2)를 가지는 제1 및 제2 절연패턴(135,145)에 인접하도록 상기 반도체 기판(10)의 내부에 형성될 수 있다.
예를 들어, 상기 플로팅 확산영역(170)은 상기 게이트(150)의 일측에 해당하는 상기 반도체 기판(10)을 노출시키는 마스크 패턴(미도시)을 형성한 후 상기 반도체 기판(10)에 고농도의 제1 불순물(n+)을 이온주입하여 형성될 수 있다. 참고로, 상기 플로팅 확산영역(170)은 상기 게이트(150)의 일측에 LDD 영역을 형성하고, 상기 게이트(150)의 일측벽에 스페이서를 형성한 후 제1 불순물을 이온주입하여 형성할 수도 있다.
상기와 같이 본 실시예는 트랜스퍼 트랜지스터의 광전하 전달특성을 향상시키기 위하여 게이트 절연막의 구조를 단차를 가지도록 형성하였다.
이것은 상기 게이트 절연막이 상기 채널영역(120)의 중앙을 기준으로 그 두께를 달리하는 방식을 채용한 것이다. 구체적으로 상기 포토다이오드(160)와 인접하는 게이트 절연막은 상기 제1 절연패턴(135)에 의하여 제1 두께(T1)를 가지도록 형성되고 상기 플로팅 확산영역(170)과 인접하는 게이트 절연막은 제1 및 제2 절연패턴(135,145)에 의하여 제2 두께(T2)를 가지도록 형성될 수 있다.
즉, 상기 포토다이오드(160)와 인접하는 부분에서 얇은 산화막(thin oxide)을 형성함으로써 게이트 전압(Vth)을 낮추어 먼저 턴-온(turn-on)되도록 형성하여 일단 광전하의 시그널을 상기 얇은 산화막(thin oxide)의 하부영역까지 옮겨놓고 상기 게이트 전압을 더욱 올려주면 나머지 두꺼운 산화막(thick oxide)영역도 턴온되면서 채널영역(120)이 완전히 연결될 수 있게 된다.
트랜스퍼 트랜지스터의 게이트(150) 입구에서 조절하기 힘들었던 포텐셜 배리어(Potential barrier)를 트랜스퍼 트랜지스터의 채널영역(120)을 여는 정도, 즉 제2 두께(T2)의 제1 및 제2 절연패턴(135,145) 하부의 채널영역(120)을 턴온 시켜줄 때의 게이트 전압이 기준이 되므로 배리어를 좀더 쉽게 조절할 수 있게된다.
기존에 채널영역의 입구에서의 포텐셜 배리어(potential barier)는 포토다이오드의 캐패시터(capacitor) 형성을 위해 임플란트(impalant)하는 도즈(dose)량에 따라 쉽게 변경될 수 있으므로 트레이드 오프(trade off) 관계에 있는 이미지 래그(image lag)와 다그시그널(dark signal)을 동시에 줄이기 곤란했다.
이에 따라 포텐셜 배리어(potential barier)가 상기 채널영역(120)의 중앙으로 이동되어 상기 게이트(150) 전압의 최적화를 통해 시그널 전송(signal transger) 특성을 향상시킬 수 있다. 또한, 상기 포텐셜 배리어가 상기 채널영역의 중앙으로 이동되어 상기 포토다이오드의 캐패시터(capacitor)를 증가시키기 위한 도즈량을 증가시킬 수 있는 효과가 있다.
이상에서 설명한 실시예는, 전술한 실시예 및 도면에 의해 한정되는 것이 아니고 본 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경할 수 있다는 것은 본 실시예가 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 일반적인 이미지센서의 단위픽셀을 나타내는 회로도이다.
도 2는 도 1의 레이아웃을 나타내는 도면이다.
도 3은 도 2의 A-A'선 단면도이다.
도 4 내지 도 8은 실시예에 따른 이미지센서의 단위픽셀 제조공정을 나타내는 도면이다.

Claims (9)

  1. 반도체 기판의 트랜지스터 예정영역에 형성된 채널영역;
    상기 채널영역 상에 형성된 제1 절연패턴;
    상기 제1 절연패턴 상에 형성되고 상기 채널영역의 중앙을 경계로 그 일측에 형성된 제2 절연패턴;
    상기 제1 및 제2 절연패턴 상에 형성된 게이트;
    상기 게이트 일측에 정렬되도록 상기 반도체 기판의 내부에 형성된 플로팅 확산영역; 및
    상기 게이트 타측에 정렬되도록 상기 반도체 기판의 내부에 형성된 포토다이오드를 포함하는 이미지센서의 단위픽셀.
  2. 제1항에 있어서,
    상기 채널영역 상에 형성된 제1 절연패턴은 제1 두께로 형성되고, 상기 채널영역의 중앙을 경계로 일측에 형성된 제1 및 제2 절연패턴은 제2 두께로 형성된 것을 특징으로 하는 이미지센서의 단위픽셀.
  3. 제1항에 있어서,
    상기 게이트의 턴온 전압(Vth) 상기 제2 절연패턴에 해당하는 상기 채널영역이 열리도록 인가되는 것을 특징으로 하는 이미지센서의 단위픽셀.
  4. 제1항에 있어서,
    상기 제1 절연패턴 및 제2 절연패턴은 산화막으로 형성된 것을 특징으로 하는 이미지센서의 단위픽셀.
  5. 반도체 기판의 트랜지스터 예정영역에 채널영역을 형성하는 단계;
    상기 채널영역 상에 단차를 가지는 절연패턴을 형성하는 단계;
    상기 절연패턴 상에 게이트를 형성하는 단계;
    상기 게이트 일측에 정렬되도록 상기 반도체 기판의 내부에 플로팅 확산영역을 형성하는 단계; 및
    상기 게이트 타측에 정렬되도록 상기 반도체 기판의 내부에 포토다이오드를 형성하는 단계를 포함하고,
    상기 절연패턴은 상기 채널영역을 중앙을 경계로 그 타측은 제1 두께로 형성되고, 그 일측은 제1 두께보다 두꺼운 제2 두께로 형성되는 것을 특징으로 하는 이미지센서의 단위픽셀 제조방법.
  6. 제5항에 있어서,
    상기 절연패턴은 상기 채널영역에 대응하는 너비를 가지도록 상기 반도체 기판 상에 형성된 제1 절연패턴 및 상기 제1 절연패턴 상에 형성되고 상기 채널영역의 중앙을 경계로 그 일측에 형성된 제2 절연패턴을 포함하는 것을 특징으로 하는 이미지센서의 단위픽셀 제조방법.
  7. 제5항에 있어서,
    상기 절연패턴을 형성하는 단계는,
    상기 반도체 기판 상에 제1 절연막 및 제2 절연막을 형성하는 단계;
    상기 채널영역의 중앙을 경계로 그 일측에 해당하는 상기 제2 절연막 상에 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 식각마스크로 사용하여 상기 제2 절연막을 선택적으로 식각하여 제2 절연막 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 제거하는 단계;
    상기 채널영역에 해당하는 상기 제1 절연막 및 제2 절연막 패턴 상에 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 식각마스크로 사용하여 상기 제1 절연막 및 제2 절연막 패턴을 선택적으로 식각하여 제1 절연패턴 및 제2 절연패턴을 형성하는 단계를 포함하는 이미지센서의 단위픽셀 제조방법.
  8. 제5항에 있어서,
    상기 절연패턴은 산화막으로 형성되는 것을 특징으로 하는 이미지센서의 단위픽셀 제조방법.
  9. 제5항에 있어서,
    상기 게이트의 턴온 전압(Vth) 상기 제2 절연패턴에 해당하는 상기 채널영역이 열리도록 인가되는 것을 특징으로 하는 이미지센서의 단위픽셀의 제조방법.
KR1020080134456A 2008-12-26 2008-12-26 이미지센서의 단위픽셀 및 그 제조방법 KR20100076429A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080134456A KR20100076429A (ko) 2008-12-26 2008-12-26 이미지센서의 단위픽셀 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080134456A KR20100076429A (ko) 2008-12-26 2008-12-26 이미지센서의 단위픽셀 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20100076429A true KR20100076429A (ko) 2010-07-06

Family

ID=42638158

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080134456A KR20100076429A (ko) 2008-12-26 2008-12-26 이미지센서의 단위픽셀 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR20100076429A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11411042B2 (en) 2019-11-26 2022-08-09 SK Hynix Inc. Image sensor with variant gate dielectric layers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11411042B2 (en) 2019-11-26 2022-08-09 SK Hynix Inc. Image sensor with variant gate dielectric layers

Similar Documents

Publication Publication Date Title
KR100760913B1 (ko) 씨모스 이미지 센서 및 이의 제조 방법
US8211733B2 (en) Solid-state imaging device and electronic device
US7524695B2 (en) Image sensor and pixel having an optimized floating diffusion
KR100959435B1 (ko) 이미지 센서 및 그 제조방법
GB2334817A (en) Photodiodes for image sensors
US20110240835A1 (en) Photoelectric conversion device manufacturing method thereof, and camera
KR100809322B1 (ko) 이미지 센서 제조 방법 및 이에 따라 제조된 이미지 센서
KR100672701B1 (ko) 씨모스(ｃｍｏｓ) 이미지 센서 및 그의 제조 방법
EP2519973B1 (en) Image sensor with doped transfer gate
KR100760914B1 (ko) 씨모스 이미지 센서의 제조 방법
KR100672668B1 (ko) Ｃｍｏｓ 이미지 센서 및 그의 제조 방법
KR20100076429A (ko) 이미지센서의 단위픽셀 및 그 제조방법
KR100875157B1 (ko) 씨모스 이미지 센서 및 그 제조방법
JP2005302836A (ja) 固体撮像装置の製造方法
KR100440775B1 (ko) 이미지센서 제조 방법
KR100873812B1 (ko) 전하용량을 향상시키기 위한 이미지센서 및 그 제조 방법
KR20060127498A (ko) 암전류를 감소시키기 위한 씨모스 이미지 센서의 제조 방법
KR100464948B1 (ko) 이미지센서의 제조 방법
KR100672700B1 (ko) Ｃｍｏｓ 이미지 센서의 제조 방법
KR20100077245A (ko) 이미지센서의 단위픽셀 및 그 제조방법
KR20100076422A (ko) 이미지센서의 단위픽셀 및 그 제조방법
KR20100076413A (ko) 이미지센서의 단위픽셀 및 그 제조방법
KR20100077602A (ko) 이미지센서의 단위픽셀 및 그 제조방법
KR20100079384A (ko) 이미지센서의 단위픽셀 및 그 제조방법
KR20030041573A (ko) 이미지센서 및 그 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination