KR101797288B1 - 수직 트랜스퍼 게이트 및 주입 절연 영역을 이용한 픽셀 피치 감소법 - Google Patents

수직 트랜스퍼 게이트 및 주입 절연 영역을 이용한 픽셀 피치 감소법 Download PDF

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Abstract

주입 절연 영역에 의해 전기적으로 절연되는 수직 트랜스퍼 게이트 및 픽셀 트랜지스터(예, 트랜스퍼 트랜지스터, 소스 팔로워 트랜지스터, 리셋 트랜지스터 또는 로우 셀렉트 트랜지스터)를 구비한 능동 픽셀 센서(APS)가 제공된다. 반도체 기판은 매립된 감광소자를 갖는다. 수직 트랜스퍼 게이트는 반도체 기판 내로 연장되며 감광소자와 전기적으로 통신하는 채널 영역을 구비한다. 픽셀 트랜지스터는 감광소자 위에 배치되고, 픽셀 동작(예, 리셋, 신호 리드아웃 등)을 용이하게 하도록 구성된다. 주입 절연 영역은 반도체 기판 내에 배치되며 픽셀 트랜지스터를 둘러싸서 전기적으로 절연시킨다. 이 APS를 제조하는 방법도 제공된다.

Description

수직 트랜스퍼 게이트 및 주입 절연 영역을 이용한 픽셀 피치 감소법{AN APPROACH FOR REDUCING PIXEL PITCH USING VERTICAL TRANSFER GATES AND IMPLANT ISOLATION REGIONS}
디지털 카메라 및 광 촬상 장치는 이미지 센서를 채택한다. 이미지 센서는 광학 이미지를, 디지털 이미지로서 표현될 수 있는 디지털 데이터로 변환한다. 이미지 센서는 광학 이미지를 디지털 데이터로 변환하기 위한 단위 디바이스인 픽셀 센서의 어레이를 포함한다. 픽셀 센서는 종종 CCD(charge-coupled device) 또는 CMOS(complementary metal oxide semiconductor) 디바이스로서 드러난다. 그러나, CMOS 픽셀 센서는 최근에 많은 관심을 받고 있다. CCD 픽셀 센서에 비해, CMOS 픽셀 센서는 전력 소비가 적고 사이즈는 작으며, 데이터 처리가 빠르다. 또한, CMOS 센서는 데이터의 다이렉트 디지털 출력을 제공하고, 일반적으로 CCD 픽셀 센서와 비교해 제조 비용이 낮다.
본 개시의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 실무에 따라, 다양한 특징부를 실척으로 도시하지는 않는다. 사실상, 다양한 특징부의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1a는 주입 절연 영역에 의해 전기적으로 절연되는 픽셀 트랜지스터 및 수직 트랜스퍼 게이트를 구비한 능동 픽셀 센서(APS, active pixel sensor)의 일부 실시형태의 평면도이다.
도 1b는 도 1a의 APS의 일부 실시형태의 단면도이다.
도 2는 주입 절연 영역에 의해 전기적으로 절연되는 픽셀 트랜지스터 및 수직 트랜스퍼 게이트를 구비한 APS의 일부 실시형태의 회로도이다.
도 3은 주입 절연 영역에 의해 전기적으로 절연되는 픽셀 트랜지스터 및 수직 트랜스퍼 게이트를 구비한 APS의 어레이를 포함하는 CMPS(complementary metal oxide semiconductor) 이미지 센서(CIS)의 일부 실시형태의 블록도이다.
도 4는 주입 절연 영역에 의해 전기적으로 절연되는 픽셀 트랜지스터 및 수직 트랜스퍼 게이트를 구비한 APS를 제조하는 방법의 일부 실시형태의 흐름도이다.
도 5 내지 도 14는 주입 절연 영역에 의해 전기적으로 절연되는 픽셀 트랜지스터 및 수직 트랜스퍼 게이트를 구비한 APS의 일부 실시형태의 다양한 제조 스테이지에서의 일련의 단면도이다.
본 개시는 이 개시의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시를 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 특징부 위(over) 또는 상(on)의 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 및 제2 특징부 사이에 추가 특징부가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시는 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)과의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방위와 함께, 사용 또는 동작 시의 장치의 상이한 방위를 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방위로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
카메라, 셀룰러 폰, 개인용 디지털 장비(PAD, personal digital assistant), MP3 플레이어, 컴퓨터 및 기타 장치 등의 다수의 휴대용 전자 장치는 촬상을 위한 이미지 센서를 포함한다. 그러한 이미지 센서의 일례가 APS(active pixel sensor) 어레이를 포함하는 CMOS(complementary metal-oxide semiconductor) 이미지 센서(CIS)이다. APS는 포토다이오드 등의 감광소자(photodetector)를 이용하여 입사광의 세기를 기록하고, 복수의 픽셀 트랜지스터에 의한 기록결과(recording)의 디지털 리드아웃(digital readout)을 용이하게 한다. 4 트랜지스터(4T) APS 등의 일부 타입의 APS에 따르면, 복수의 픽셀 트랜지스터는 소스 팔로워 트랜지스터 및 트랜스퍼 트랜지스터를 포함한다.
점차적으로 CIS는 픽셀 피치(즉, APS 간의 거리)를 마이크로 이하 레벨(sub-micrometer level)(예, 0.75 마이크로미터 미만)로 감소시키도록 다운 스케일링되고 있다. 이러한 레벨에서는, 픽셀 트랜지스터와 감광소자 간의 절연이 적절한 동작을 위해 매우 중요하다. CIS의 포토 트랜지스터와 감광소자는 통상 STI(shallow trench isolation) 영역에 의해 서로 절연된다. 그러나, STU 영역을 형성하게 되면 실리콘 기반의 표면이 손상되어 마이크로 이하 레벨에서는 CIS에 결정적으로 해를 미칠 수 있다. 또한, STI 영역은, STI 영역의 산화물을 통해 주입이 이루어지기 때문에, 감광소자의 컬렉터 영역의 균일한 도핑을 막아, 컬렉터 영역에서 주입종(implant species)을 분산시킨다. 이러한 불균일 도핑에 의해, 감광소자의 감도 등의 성능이 저하된다.
절연 외에도, 개별 APS의 표면적이 마이크로미터 이하 피치로 더욱 제한된다. 이에, APS의 충분 용량(full well capacity), 신호대잡음비(SNR) 및 감도가 향상되기 어렵다. 4 트랜지스터 APS 등의 트랜스퍼 트렌지스터를 포함하는 APS의 경우, 소정의 충분 용량에 대한 감광소자 표면적은, 전통적 평면 트랜스퍼 게이트 대신에 수직 트랜스퍼 게이트를 이용하여 감소될 수 있다. 수직 트랜스퍼 게이트는 다른 방식으로 가능한 것보다, 감광소자의 컬렉터 영역이 반도체 기판 내로 더 깊게 매립되어 더 깊게 연장되게 한다. 이에, 감광소자는 소정의 충분 용량을 유지하면서 표면적을 감소시키기 위해 횡방향으로 수축되고 수직으로 확장될 수 있다.
수직 트랜스퍼 게이트를 이용할 경우 APS의 표면적 활용의 개선에도 불구하고 APS의 표면적은 여전히 충분히 이용되지 못한다. STI 영역은 감광소자 위에서의 픽셀 트랜지스터의 배치를 방해한다. 또한, 다수의 감광소자가 공통 트랜지스터를 공유하는 APS(즉, 공유형 픽셀 APS)가 표면적 제약으로 인해 금지된다. 이에, 본 개시는 STI 영역 대신에 주입 절연 영역을, 그리고 평면 트랜스퍼 게이트 대신에 수직 트랜스퍼 게이트를 이용한 개선된 APS를 지향한다.
유리하게도 주입 절연 영역은 CIS가 형성되는 곳 위에 그리고/또는 그 내부에서 반도체 기판의 추가 에칭을 필요로 하지 않으므로, 실리콘 기반의 표면에서 발생하는 손상을 줄이거나 그렇지 않다면 저감시킬 수 있다. 또한, 주입 절연 영역은 유리하게도 감광소자 위에 픽셀 트랜지스터가 배치되게 하여 공유형 픽셀 APS를 허용할 수 있다. 유리하게도 수직 트랜스퍼 게이트는, 다른 방법으로 평면 트랜스퍼 게이트로 가능한 것보다 감광소자의 컬렉터 영역이 더 깊게 매립되게 한다. 총괄적으로, 주입 절연 영역과 수직 트랜스퍼 게이트는 APS 표면적 활용을 증대시킨다. 이에, 픽셀 피치가 더 축소될 수 있고 레이아웃 배치(예, 잡음 저감을 위한 대형 소스 팔로워 트랜지스터)에 더 융통성이 있을 수 있다
도 1a와 도 1b를 참조하면, 평면도(100') 및 단면도(100")가, 반도체 기판(104) 내에 배치되는 APS(102)를 포함하는 반도체 구조 또는 집적 회로의 일부 실시형태에 대해 각각 도시되고 있다. 반도체 기판(104)은 예컨대 약 2-3 마이크로미터 두께이다. 또한, 반도체 기판(104)는 예컨대 실리콘, 게르마늄, 또는 III족 및 V족 원소의 벌크 기판이다. 한편, 반도체 기판(104)은 예컨대 반도체 온 절연체(semiconductor-on-insulator, SOI) 기판이다.
반도체 기판(104)은 하나 이상의 주변 절연 영역(106)과 하나 이상의 픽셀 영역(108a-108d)을 포함한다. 주변 절연 영역(106)은 픽셀 영역(108a-108d)을 둘러싸고 픽셀 영역들(108)을 서로 전기적으로 절연시킨다. 픽셀 영역(108)은 통상 1대1 대응으로 APS(102)의 하나 이상의 픽셀에 대응한다. 픽셀은 APS(102) 상에 입사하는 광자가 국소화될 수 있는 최소 영역이다. 일부 실시형태에 있어서, 픽셀 영역(108)은 단일 픽셀 영역을 포함한다. 다른 실시형태에 있어서, 픽셀 영역(108)은 복수의 픽셀 영역(108)을 포함한다. 예를 들어, 픽셀 영역(108)은 2x2 어레이의 픽셀 영역(즉, 2 로우 및 2 컬럼) 또는 1x4 어레이의 픽셀 영역(즉, 1 로우 및 4 컬럼)을 포함할 수 있다. 픽셀 영역(108)은 반도체 기판(104)의 n 또는 p타입 영역(예, 웰 영역)에 대응하고, 주변 절연 영역(106)은 반도체 기판(104)의 n 또는 p타입 영역에 대응한다. 통상, 픽셀 영역(108)은 주변 절연 영역(106)과 동일한 타입(즉, p 또는 n타입)에 속하지만, 주변 절연 영역(106)보다 저농도로(more lightly) 도핑된다. 예를 들어, 픽셀 영역(108)은 p타입 영역에 대응하는 반면, 주변 절연 영역(106)은 p+타입 영역에 대응한다.
APS(102)의 하나 이상의 감광소자(PD)(110a, 110d)는 통상 1대1 대응으로 픽셀 영역(108)에 대응한다. 감광소자(110)는 그 감광소자(110) 상에 입사한 광자로부터 전하를 축적하도록 구성되는 것으로서, 예컨대 포토다이오드이다. 감광소자(110) 각각은 대응하는 픽셀 영역(108) 내에 매립된 컬렉터 영역(CR)(112a, 112d)와, 이 컬렉터 영역(112)에 접하여 이 영역을 둘러싸는 픽셀 영역(108)을 포함한다. 컬렉터 영역(112)은 예컨대 픽셀 영역(108)의 상단면보다 낮은 약 0.2 마이크로미터 이상으로 배열되고/되거나 컬렉터 영역(112)은 예컨대 약 2-2.8 마이크로미터의 두께를 갖는다. 컬렉터 영역(112)은 축적된 전하를 저장하고, 픽셀 영역(108)과는 대조되는 타입(즉, p 또는 n타입)으로 도핑된 반도체 영역이다. 예를 들어, 컬렉터 영역(112)은, 픽셀 영역(108)이 p타입일 경우 n타입의 도핑 영역에 대응한다.
APS(102)의 하나 이상의 트랜스퍼 트랜지스터(114a-114d)는 대응하는 컬렉터 영역(112)에 근접하여 또는 그 위에 배열되며 대응하는 채널 영역(116a, 116d)(즉, 반전 채널이 형성하는 영역)이 대응하는 컬렉터 영역(112)과 오버래핑된다. 통상, 트랜스퍼 트랜지스터(114)와 컬렉터 영역(112) 사이에는 1대1 대응이 존재한다. 트랜스퍼 트랜지스터(114) 각각은, 대응하는 컬렉터 영역(112)의 픽셀 영역(108)으로, 일부 실시형태에서는, 대응하는 컬렉터 영역(112)으로 연장되는 트렌치(118a, 118d)를 포함한다. 통상적으로, 트렌치(118)는 픽셀 영역(108)의 상단면보다 낮은 약 1000-4000 옹스트롬 이상의 깊이로 연장된다. 트렌치(118)를 충전하는 트랜스퍼 트랜지스터(114)는 트랜스퍼 게이트 유전체 구조(120a, 120d)와 수직 트랜스퍼 게이트(122a-122d)를 포함한다. 트랜스퍼 게이트 유전체 구조(120)는 픽셀 영역(108)과 수직 트랜스퍼 게이트(122) 사이에서 트렌치(118)를 라이닝하여 픽셀 영역(108) 및/또는 컬렉터 영역(112)으로부터 수직 트랜스퍼 게이트(122)를 전기적으로 절연시킨다. 트랜스퍼 게이트 유전체 구조(120)와 수직 트랜스퍼 게이트(122)는 각각 예컨대 실리콘 이산화물 및 폴리실리콘이다. 수직 트랜스퍼 게이트(122) 및 트랜스퍼 게이트 유전체 구조(120)의 측벽을 따라 그리고/또는 그 위에 배치되는 트랜스퍼 트랜지스터(114)는 트랜스퍼 게이트 측벽 구조(124a-124d)를 포함한다. 트랜스퍼 게이트 측벽 구조(124)는 예컨대 실리콘 이산화물 또는 실리콘 질화물 등의 유전체이다.
수직 트랜스퍼 게이트(122)를 채택함으로써, 컬렉터 영역(112)는 대응하는 픽셀 영역(108) 내로 더 깊게 매립되고 더 연장될 수 있다. 이에 유리하게도 같은 충분 용량을 유지하면서, 대응하는 감광소자(110)에 채택된 표면적이 삭감될 수 있다. 또한, 유리하게도 APS(102)의 사이즈가 삭감될 수 있고/있거나 APS(102)의 표면 구성요소(예, 트랜스퍼 트랜지스터(114))의 레이아웃에 융통성이 더 많아질 수 있다.
APS(102)의 FDN(floating diffusion node)(126)가 주변 절연 영역(106) 위에서 트랜스퍼 트랜지스터(114)의 채널 영역(116)과 전기적으로 통신하도록 배치된다. 예를 들어, FDN(126)은 트랜스퍼 트랜지스터(114)의 전체 채널 영역(116) 사이에 배치된다. 트랜스퍼 트랜지스터(114)가 활성화되면(예컨대, 트랜스퍼 트랜지스터(114)의 수직 트랜스퍼 게이트(122)에 전압을 인가함으로써), 반전 채널이 트랜스퍼 트랜지스터(114)의 채널 영역(116) 내에 형성되어, 대응하는 감광소자(110) 내의 축적 전하가 컬렉터 영역(112)으로부터 FDN(126)로 흐를 수 있다. FDN(126)은 예컨대 n타입 등의 픽셀 영역(108)의 타입과 대조되는 타입(즉, p 또는 n타입)으로 도핑된 반도체 영역이다. 통상, FDN(126) 및 컬렉터 영역(112)은 같은 타입을 갖고 트랜스퍼 트랜지스터(114)의 소스/드레인 영역을 겸한다.
소스 팔로워 트랜지스터(128), 그리고 일부 실시형태에 있어서, 리셋(RST) 트랜지스터(130) 및/또는 로우 셀렉터(RS) 트랜지스터(132)가 감광소자(110) 위에 배치된다. 이들 트랜지스터(128, 130, 132)는 FDN(126)에 저장된 전하의 리셋 또는 리드아웃 등의 픽셀 동작을 용이하게 한다.
소스 팔로워 트랜지스터(128)는 축적된 전하를 소실하지 않고서, FDN(126)의 전하를 유지시킬 수 있다. 소스 팔로워 트랜지스터(128)는 소스 팔로워 게이트(138)의 대향 측면 상에 배치된 한 쌍의 소스 팔로워 소스/드레인 영역(134, 136) 및 소스 팔로워 채널 영역(140)을 포함한다. 일부 실시형태에 있어서, 소스 팔로워 게이트(138)는 FDN(126)에 접속되고, 소스 팔로워 소스/드레인 영역(134, 136)은 APS(102)의 출력(도시 생략)과 전원(도시 생략) 사이에 접속된다. 소스 팔로워 트랜지스터(128)는 소스 팔로워 게이트(138)와 주변 절연 및/또는 픽셀 영역(106, 108) 사이에 배치된 소스 팔로워 게이트 유전체 구조(142)와, 소스 팔로워 게이트(138)와 소스 팔로워 게이트 유전체 구조(142)의 측벽을 따라 배치된 소스 팔로워 게이트 측벽 구조(144)를 더 포함한다. 소스 팔로워 게이트(138), 소스 팔로워 게이트 유전체 구조(142), 및 소스 팔로워 게이트 측벽 구조(144)는 각각 예컨대 실리콘 이산화물, 폴리실리콘 및 실리콘 이산화물이다. 소스 팔로워 소스/드레인 영역(134, 136)은 예컨대 n타입 등의 픽셀 영역(108)의 타입과 대조되는 타입으로 도핑된 반도체 영역이다.
리셋 트랜지스터(130)는 활성시에 FDN(126)에 축적된 전하를 제거한다. 리셋 트랜지스터(130)는 리셋 게이트(150)의 대향하는 측면 상에 배치된 한 쌍의 리셋 소스/드레인 영역(146, 148) 및 리셋 채널 영역(도시 생략)을 포함한다. 일부 실시형태에 있어서, 리셋 소스/드레인 영역(146, 148)은 전원과 FDN(126) 사이에 접속된다. 리셋 트랜지스터(130)는 리셋 게이트(150)와 주변 절연 및/또는 픽셀 영역(106, 108) 사이에 배치된 리셋 게이트 유전체 구조(도시 생략)와, 리셋 게이트(150)와 리셋 게이트 유전체 구조의 측벽을 따라 배치된 리셋 게이트 측벽 구조(152)를 더 포함한다. 리셋 게이트(150), 리셋 게이트 유전체 구조, 및 리셋 게이트 측벽 구조(152)는 각각 예컨대 실리콘 이산화물, 폴리실리콘, 및 실리콘 이산화물이다. 리셋 소스/드레인 영역(146, 148)은 예컨대 n타입 등의 픽셀 영역(108)의 타입과 대조되는 타입(즉, p 또는 n타입)으로 도핑된 반도체 영역이다.
로우 셀렉트 트랜지스터(132)는 다른 APS와 행으로 배열될 때에 APS(102)의 선택을 용이하게 한다. 로우 셀렉트 트랜지스터(132)는 로우 셀렉트 게이트(156)의 대향하는 측면 상에 배치된 한 쌍의 로우 셀렉트 소스/드레인 영역(136, 154) 및 로우 셀렉트 채널 영역(도시 생략)을 포함한다. 일부 실시형태에 있어서, 로우 셀렉트 소스/드레인 영역(136, 154)은 소스 팔로워 트랜지스터(128)와 출력 사이에, 또는 전원과 소스 팔로워 트랜지스터(128) 사이에 접속된다. 또한, 일부 실시형태에 있어서, 로우 셀렉트 트랜지스터(132)는 소스/드레인 영역(136)을 소스 팔로워 트랜지스터(128)와 공유한다. 로우 셀렉트 트랜지스터(132)는 로우 셀렉트 게이트(156)와 주변 절연 및/또는 픽셀 영역(106, 108) 사이에 배치된 로우 셀렉트 유전체 구조(도시 생략)와, 로우 셀렉트 게이트(156)와 로우 셀렉트 게이트 유전체 구조의 측벽을 따라 배치된 로우 셀렉트 게이트 측벽 구조(158)를 더 포함한다. 로우 셀렉트 게이트(156), 로우 셀렉트 게이트 유전체 구조, 및 로우 셀렉트 게이트 측벽 구조(158)는 각각 예컨대 실리콘 이산화물, 폴리실리콘, 및 실리콘 이산화물이다. 로우 셀렉트 소스/드레인 영역(136, 154)은 예컨대 n타입 등의 픽셀 영역(108)의 타입과 대조되는 타입으로 도핑된 반도체 영역이다.
주입 절연 영역(160a, 160b)은 APS(102)의 적어도 하나의 픽셀 트랜지스터(114, 128, 130, 132) 및 일부 실시형태에서는 APS(102)의 적어도 하나의 감광소자(110) 주위의 주변 절연 및/또는 픽셀 영역(106, 108) 내에 배치된다. APS(102)의 픽셀 트랜지스터(114, 128, 130, 132)는 트랜스퍼 트랜지스터(114), 소스 팔로워 트랜지스터(128), 리셋 트랜지스터(130) 및 로우 셀렉트 트랜지스터(132)를 포함한다. 주입 절연 영역(160)은 전기 절연을 제공하며, 트랜스퍼 트랜지스터(114) 및/또는 픽셀 트랜지스터(114, 128, 130, 132)의 채널 영역(116, 140)으로부터 그리고 및/또는 컬렉터 영역(112)으로부터 전하가 이동하는 것을 막기 위해, 예컨대 픽셀 영역(108)과 동일한 타입의 고농도로 도핑된(픽셀 영역(108)에 비해) 반도체 영역이다.
주입 절연 영역(160)은 전기 절연을 위한 STI 영역 대신에 이용된다. 주입 절연 영역(160)은 유리하게도, 실리콘 기반 표면에 해를 일으킬 수 있는 픽셀 및/또는 주변 주입 영역(106, 108)의 에칭 없이도 전기 절연을 가능하게 한다. 또한, STI 영역 대신에 주입 절연 영역(160)을 이용함으로써, 유리하게도 컬렉터 영역(112)의 균일한 도핑을 가능하게 한다. STU 영역이 없으므로, 컬렉터 영역(112)의 도핑이 STI 영역의 산화물을 통해 이루어지지 않는다. 따라서, 컬렉터 영역(112) 내에서의 주입종 산란이 없거나 최소이다. 더욱이, STI 영역 대신에 주입 절연 영역(160)을 이용함으로써, 유리하게도 픽셀 트랜지스터(114, 128, 130, 132)가 감광소자(110) 위에 배치될 수 있다. 이에, APS(102)의 사이즈가 삭감될 수 있고 APS(102)의 표면 구성요소의 레이아웃에 융통성이 더 많아질 수 있다.
총괄적으로, 수직 트랜스퍼 게이트(122)와 주입 절연 영역(160)에 의해 APS(102)의 사이즈가 마이크로미터 이하 레벨로 축소될 수 있다. 또한, 수직 트랜스퍼 게이트(122)와 주입 절연 영역(160)에 의해 총괄적으로 APS(102)가 공유형 픽셀 아키텍처를 포함할 수 있다. 전술한 바와 같이, 픽셀은 APS(102) 상에 입사하는 광자가 국소화될 수 있는 최소 영역이며, 감광소자(110)에 대응한다. 공유형 픽셀 아키텍처는 FDN(126)을 공유하는 복수의 감광소자(110)와, 픽셀 트렌지스터(114, 128, 130, 132)를 포함한다. 일부 실시형태에 있어서, 트랜스퍼 트랜지스터(114)는 감광소자(110)에 특유적이다. 예를 들어, 도시하는 바와 같이, APS(102)는 FDN(126)을 공유하는 4개의 감광소자(110), 소스 팔로워 트랜지스터(128), 리셋 트랜지스터(130), 및 로우 셀렉트 트랜지스터(132)를 포함한다.
도 2를 참조하면, 일부 실시형태에 따른 APS(102)의 회로도(200)가 제공된다. 도시되는 바와 같이, APS(102)는 대응하는 트랜스퍼 트랜지스터(114a-114d)를 통해 FDN(126)에 전기적으로 접속된 하나 이상의 감광소자(110a-110d)를 포함한다. 감광소자(110)는 그 감광소자(110) 상에 입사한 광자로부터 전하(예, 전자)를 축적한다. 트랜스퍼 트랜지스터(114)는 전하를 감광소자(110)로부터 FDN(126)으로 선택적으로 이동시킨다. 리셋 트랜지스터(130)는 FDN(126)의 전하를 선택적으로 제거하기 위해 전원(202)과 FDN(126) 사이에 전기적으로 접속된다. 소스 팔로워 트랜지스터(128)는 전원(202)과 출력(204) 사이에 전기적으로 접속되고 FDN(126)에 의해 게이팅되어, FDN(126)의 전하를 제거하지 않고 유지되게 한다. 로우 트랜지스터(132)는 FDN(126)의 전압에 비례한 전압을 선택적으로 출력하기 위해 소스 팔로워 트랜지스터(128)와 출력(204) 사이에 전기적으로 접속된다.
APS(102)의 이용시에, APS(102)는 미리 정해진 통합 기간(integration period) 동안 광학 이미지에 노출된다. 이 기간의 시간 동안, APS(102)는 감광소자(110)의 컬렉터 영역(도시 생략) 내의 광 세기에 비례한 전하를 축적함으로써 감광소자(110) 상에 입사한 광의 세기를 기록한다. 미리 정해진 통합 기간 후에, 축적된 전하량이 각 감광소자(110)마다 판독된다. 일부 실시형태에 있어서 감광소자(110)의 축적 전하량은 FDN(126)에 저장된 전하를 제거하는 리셋 트랜지스터(130)를 순간적으로 활성시킴으로써 판독된다. 그후, 로우 셀렉트 트랜지스터(130)가 활성되고, 감광소자(110)의 트랜스퍼 트랜지스터(114)를 미리 정해진 트랜스퍼 기간 동안 활성시킴으로써 감광소자(110)의 축적 전하량이 FDN(126)에 전달된다. 미리 정해진 트랜스퍼 기간 동안, 출력(204)의 전압이 모니터링된다. 전하가 전달되기 때문에, 출력(204)의 전압은 변하는데, 통상 저하된다. 미리 정해진 트랜스퍼 기간 후에, 출력(204)에서 관찰되는 전압 변화는 감광소자(110)에서 기록된 광의 세기에 비례한다.
도 3을 참조하면, 일부 실시형태에 따른 CIS(302)의 회로도(300)가 제공된다. CIS(302)는 일련의 N>0 로우 및 M>0 컬럼으로 배열된 하나 이상의 APS(306)의 APS 어레이(304)를 포함한다. 예를 들어, APS 어레이(304)는 신식 8 메가픽셀 카메라에 공통되는 것인, N=2448 및 M=3264를 포함할 수 있다. APS(306)는 도 1a, 도 1b 및 도 2에서 설명한 바와 같고, 수직 트랜스퍼 게이트(도시 생략), 감광소자(도시 생략), 그 감광소자 위에 배치된 픽셀 트랜지스터(도시 생략), 및 그 픽셀 트랜지스터에 대한 주입 절연 영역(도시 생략)을 포함한다. 가독성을 위해, APS(306)는 다음의 명명법: APS<컬럼, 로우>에 따라 구분된다.
APS(306)가 본래 "컬러 블라인드(color blind)"이기 때문에(즉, 대응하는 감광소자가 상이한 컬러의 광을 구분할 수 없기 때문에), CIS(302)는 통상 컬러 필터 어레이(도시 생략)를 포함하거나 그렇지 않다면 컬러 필터 어레이와 연관된다. 컬러 필터 어레이는 컬러를 APS(306)에 지정하기 위해 APS 어레이(304) 위에 배치된 소형 컬러 필터의 모자이크이다. 일반적으로 사용되는 컬러 필터 어레이가 베이어 필터(Bayer filter)이다. 베이어 필터는 50% 녹색, 25% 적색 및 25% 청색의 필터 패턴으로 배열된 적색, 녹색 및 청색 필터의 모자이크를 포함한다. 이러한 필터 구성은 적색, 녹색 및 청색이 상이한 조합으로 혼색되어 사람의 눈에 보일 수 있는 컬러의 대부분을 만들어낼 수 있기 때문에 효과적이다.
촬상(image capture)시에, 셔터(도시 생략)가 미리 정해진 통합 기간 동안 APS 어레이(304)를 광학 이미지에 노출시키기 위해 개방된다. 이 기간 동안, APS(306)는 그 각각의 어레이 위치에 입사하는 광을 기록하여 이미지 데이터를 작성한다. 미리 정해진 통합 기간 후에, 이미지 데이터는 컨트롤러(310)에 의해 메모리(308)에 전달되어 저장된다. 또한, 컨트롤러(310)는 각각의 개별 APS(306)에 기록된 광 세기를 결정하여 광학 이미지의 디지털 표현을 재구성한다. 풀컬러(full-color) 이미지를 얻기 위해, 다양한 디모자이킹(demosaicing) 알고리즘이 예컨대, 각 픽셀마다 한 세트의 전체 적색, 녹색 및 청색 값을 통합하는데 이용될 수 있다. 이런 식으로, 컬러 이미지는 사용자가 컴퓨터 상에서 이미지를 공유하고 그 이미지를 친구 등과 공유할 수 있도록 디지털식으로 기록될 수 있다.
도 4를 참조하면, 평면 트랜스퍼 게이트 대신에 수직 트랜스퍼 게이트를 채택하고, STI 영역 대신에 주입 절연 영역을 채택하는 APS를 제조하는 방법의 일부 실시형태에 관한 흐름도(400)가 제공된다. APS의 일례가 도 1a와 도 1b에 도시되어 있다.
이 방법에 따르면, 감광소자가 매립되어 있는 반도체 기판이 제공된다(단계 402).
반도체 기판 내로 연장되는 수직 트랜스퍼 게이트가 형성된다(단계 404). 수직 트랜스퍼 게이트는 감광소자와 전기적으로 통신하는 채널 영역(즉, 수직 트랜스퍼 게이트를 활성화시킬 때 반전 채널이 형성되는 곳)을 구비한다. 수직 트랜스퍼 게이트는 감광소자가 반도체 기판 내로 더 깊게 매립되고 더 멀리 연장되게 한다. 이에 유리하게도 같은 충분 용량을 유지하면서, 감광소자에 채택된 표면적이 삭감될 수 있다. 또한, 유리하게도 APS의 사이즈가 삭감될 수 있고/있거나 APS의 표면 구성요소의 레이아웃에 융통성이 더 많아질 수 있다.
픽셀 트랜지스터가 감광소자 위에 형성된다(단계 406). 픽셀 트랜지스터는 픽셀 동작(예, 리셋, 신호 리드아웃 등)을 용이하게 한다. 픽셀 트랜지스터는 트랜스퍼 트랜지스터, 소스 팔로워 트랜지스터, 리셋 트랜지스터, 및 로우 셀렉트 트랜지스터를 포함한다.
반도체 기판 내에, 채널 영역과 전기적으로 통신하는 FDN이 형성된다(단계 408).
반도체 기판 내에 픽셀 트랜지스터를 둘러싸는 주입 절연 영역이 형성된다(단계 410). 주입 절연 영역은 유리하게도, 실리콘 기반 표면에 해를 일으킬 수 있는, 반도체 기판의 에칭 없이도 픽셀 트랜지스터를 절연시킬 수 있다. 또한, STI 영역 대신에 주입 절연 영역을 이용함으로써, 유리하게도 감광소자의 컬렉터 영역의 균일한 도핑을 가능하게 하고 픽셀 트랜지스터가 감광소자 위에 배치될 수 있다. 후자에 의해 APS의 사이즈가 삭감될 수 있고 APS의 표면 구성요소의 레이아웃에 융통성이 더 많아질 수 있다.
수직 트랜스퍼 게이트 및 절연 주입 영역은 총괄적으로 APS의 사이즈를 마이크로미터 이하 레벨로 축소시킬 수 있고 APS가 다수의 픽셀을 포함할 수 있게 한다. 전술한 바와 같이, 픽셀은 APS 상에 입사하는 광자가 국소화될 수 있는 최소 영역이며, 감광소자에 대응한다.
개시하는 방법(예, 흐름도(400)에 기술하는 방법)은 일련의 단계(act) 또는 이벤트로서 예시되고 설명되지만, 예시하는 그러한 단계 또는 이벤트의 순서가 제한적인 의미로서 해석되어서는 안 된다고 이해하면 될 것이다. 예를 들어, 일부 단계는 상이한 순서로 및/또는 본 명세서에 예시 및/또는 설명하는 것을 제외한 다른 단계 또는 이벤트와 동시에 일어날 수 있다. 또한, 예시하는 단계 모두가, 본 명세서에 설명하는 하나 이상의 양태 또는 실시하는데 필요한 것은 아니며, 본 명세서에 나타내는 단계들 중 하나 이상은 하나 이상의 개별 단계 및/또는 페이즈에서 수행될 수도 있다.
도 5 내지 도 14를 참조하면, 본 방법을 예시하기 위해, 다양한 제조 스테이지에서의 APS의 집적 회로 또는 반도체 구조의 일부 실시형태의 단면도가 제공된다. 도 5 내지 도 14가 방법에 대해 기술되고 있지만, 도 5 내지 도 14에 개시하는 구조는 방법에 제한되는 것이 아니라, 방법과 무관한 구조로서 분리될 수도 있다고 이해하면 될 것이다. 마찬가지로, 방법이 도 5 내지 도 14에 대해 기술되고 있지만, 이 방법은 도 5 내지 도 14에 제한되는 것이 아니라, 도 5 내지 도 14에 개시하는 구조와 무관하게 분리될 수도 있다고 이해하면 될 것이다.
도 5 내지 도 7은 단계 402에 대응하는 일부 실시형태의 단면도(500, 600, 700)를 나타낸다.
도 5에 도시하는 바와 같이, 반도체 기판(104')이 제공된다. 반도체 기판(104')은 예컨대 약 2-3 마이크로미터 두께(T1)를 갖고/갖거나 예컨대 n타입 또는 p타입이다. 또한, 반도체 기판(104')은 예컨대 실리콘, 게르마늄, 또는 III족 및 V족 원소의 벌크 기판이다. 한편, 반도체 기판(104')은 예컨대 반도체 온 절연체(semiconductor-on-insulator, SOI) 기판이다.
도 6에 도시하는 바와 같이, 하나 이상의 주변 절연 영역(106') 및 하나 이상의 픽셀 영역(108a', 108d')이 반도체 기판(104") 내에 형성된다. 주변 절연 영역(106')은 픽셀 영역(108')을 둘러싸고 픽셀 영역(108')을 서로 전기적으로 절연시킨다. 픽셀 영역(108')은 통상 1대1 대응으로 하나 이상의 픽셀에 대응한다. 픽셀 영역(108')은 반도체 기판(104")의 n 또는 p타입 영역(예, 웰 영역)에 대응하고, 주변 절연 영역(106')은 반도체 기판(104")의 n 또는 p타입 영역에 대응한다. 통상, 픽셀 영역(108')은 주변 절연 영역(106')과 동일한 타입(즉, p 또는 n타입)에 속하지만, 주변 절연 영역(106')보다 저농도로 도핑된다.
일부 실시형태에 있어서, 주변 절연 영역(106')은 제1 이온 주입을 수행하여 형성된다. 예를 들어, 제1 마스크층(602)이 반도체 기판(104") 위에 형성된다. 제1 마스크층(602)은 픽셀 영역(108')에 대응하는 반도체 기판(104")의 영역을 마스킹하는 한편, 주변 절연 영역(106')에 대응하는 반도체 기판(104")의 영역은 노출된 채로 둔다. 그런 다음 주변 절연 영역(106')을 형성하도록 제1 이온 주입이 반도체 기판(104")의 노출 영역에 행해진다.
일부 실시형태에 있어서, 픽셀 영역(108')은 제2 이온 주입을 수행하여 형성된다. 예를 들어, 제2 마스크층(도시 생략)이 반도체 기판(104") 위에 형성된다. 제2 마스크층은 주변 절연 영역(106')에 대응하는 반도체 기판(104")의 영역을 마스킹하는 한편, 픽셀 영역(108')에 대응하는 반도체 기판(104")의 영역은 노출된 채로 둔다. 그런 다음 픽셀 영역(108')을 형성하도록 제2 이온 주입이 반도체 기판(104")의 노출 영역에 행해진다. 다른 실시형태에 있어서, 픽셀 영역(108')은 주변 절연 영역(106')을 형성함으로써 형성된다. 예를 들어, 반도체 기판(104")이 주변 절연 영역(106')에 대해 공칭 농도의 도펀트를 가지며 주변 절연 영역(106')에 이용된 것과 같은 타입에 속할 경우, 그 주변 절연 영역(106')에 의해 둘러싸인 반도체 기판(104")의 영역은 픽셀 영역(108')에 대응한다.
도 7에 도시하는 바와 같이, 픽셀 영역(108")에 대응하는 컬렉터 영역(112a', 112d')은 대응하는 픽셀 영역(108") 내에 매립되어 감광소자(110a', 110d')를 형성한다. 통상, 픽셀 영역(108")과 컬렉터 영역(112') 사이에는 1대1 대응이 존재한다. 감광소자(110') 각각은 컬렉터 영역(112') 중 대응하는 것을 포함하고, 감광소자(110') 상에 입사하는 광자로부터 전하를 축적하도록 구성된다. 컬렉터 영역(112')은 예컨대 대응하는 픽셀 영역(108")의 상단면보다 낮은 약 0.2 마이크로미터 이상의 깊이(D1)로 배열되고/되거나 컬렉터 영역(112')은 예컨대 약 2-2.8 마이크로미터의 두께(T2)를 갖는다. 컬렉터 영역(112')은 대응하는 픽셀 영역(108")의 타입과 대조되는 타입(즉, p 또는 n타입)으로 도핑된 반도체 영역이다. 예를 들어, 컬렉터 영역(112')은, 픽셀 영역(108")이 p타입일 경우 n타입의 도핑 영역에 대응한다.
일부 실시형태에 있어서, 컬렉터 영역(112')은 제3 이온 주입을 수행하여 형성된다. 예를 들어, 제3 마스크층(702)이 반도체 기판(104"') 위에 형성된다. 제3 마스크층(702)은 컬렉터 영역(112')에 대응하는 영역 외의, 반도체 기판(104"')의 영역을 마스킹하는 한편, 컬렉터 영역(112')에 대응하는 반도체 기판(104"')의 영역은 노출된 채로 둔다. 그런 다음 컬렉터 영역(112')을 형성하도록 제3 이온 주입이 반도체 기판(104"')의 노출 영역에 행해진다.
도 8 내지 도 10은 단계 404 및 단계 406에 대응하는 일부 실시형태의 단면도(800, 900, 1000)를 나타낸다.
도 8에 도시하는 바와 같이, 컬렉터 영역(112)에 대응하는 트렌치(118a, 118d)가 형성된다. 통상, 트렌치(118)와 컬렉터 영역(112) 사이에는 1대1 대응이 존재한다. 각각의 트렌치(118)는 대응하는 컬렉터 영역(112)의 픽셀 영역(108"') 내로 그리고 일부 실시형태에서는 대응하는 컬렉터 영역(112) 내로 연장된다. 통상적으로, 트렌치(118)는 픽셀 영역(108"')의 상단면보다 낮은 약 1000-4000 옹스트롬 이상의 깊이(D2)로 연장된다.
일부 실시형태에 있어서, 트렌치(118)는 제1 에칭을 수행하여 형성된다. 예를 들어, 제4 마스크층(802)이 반도체 기판(104"") 위에 형성된다. 제4 마스크층(802)은 트렌치(118)에 대응하는 영역 외의, 반도체 기판(104"")의 영역을 마스킹하는 한편, 트렌치(118)에 대응하는 반도체 기판(104"")의 영역은 노출된 채로 둔다. 그런 다음 트렌치(118)를 형성하도록 제1 에칭이 반도체 기판(104"")의 노출 영역에 행해진다.
도 9에 도시하는 바와 같이, 제1 유전체층(902)이 반도체 기판(104"") 위에 등각으로 형성되어 트렌치(118)를 라이닝한다. 제1 유전체층(902)은 예컨대 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물이다.
또한 도 9에 도시하는 바와 같이, 전도체층(904)이 제1 유전체층(902) 위에 형성되어 트렌치(118)를 충전하거나 그렇지 않다면 트렌치(118)를 라이닝한다. 전도체층(904)은 예컨대 텅스텐이나 구리 등의 금속, 또는 폴리실리콘이다.
도 10에 도시하는 바와 같이, 트렌치(118)에 대응하는 트랜스퍼 게이트 유전체 구조(120a, 120d) 및 트렌치(118)에 대응하는 수직 트랜스퍼 게이트(122a, 122d)는 대응하는 트렌치(118)를 충전하여 형성된다. 트랜스퍼 게이트 유전체 구조(120)와 수직 트랜스퍼 게이트(122)는 픽셀 영역(108"')과 수직 트랜스퍼 게이트(122) 사이에 배치된 트랜스퍼 게이트 유전체 구조(120)로 대응하는 트렌치(118)를 라이닝한다.
도 10에 도시하는 바와 같이, (트랜스퍼 트랜지스터 외의)기타 픽셀 트랜지스터의 트랜지스터 게이트(138) 및 대응하는 픽셀 게이트 유전체 구조(140)가 컬렉터 영역(112) 위에 형성된다. 기타 픽셀 트랜지스터 게이트(138)는 그 기타 트랜지스터 게이트(138)와 픽셀 영역(108"') 사이에 전기 절연을 제공하는 대응하는 픽셀 게이트 유전체 구조(140) 위에 형성된다. 기타 픽셀 트랜지스터 게이트(138)는 소스 팔로워 트랜지스터 게이트(138)를, 그리고, 일부 실시형태에서는 로우 셀렉트 트랜지스터 게이트 및 리셋 트랜지스터 게이트를 포함한다.
일부 실시형태에 있어서, 게이트 유전체 구조(120, 140) 및 게이트(122, 138)가, 제1 유전체층(902) 및 전도체층(904)의 셀렉트 영역을 통해 제2 에칭을 수행함으로써 동시에 형성된다. 예를 들어, 제5 마스크층(1002)이 반도체 기판(104"") 위에 형성된다. 제5 마스크층(1002)은 게이트 유전체 구조(120, 140) 및 게이트(122, 138)에 대응하는 영역 외의, 제1 유전체층(902) 및 전도체층(904)의 영역을 마스킹하는 한편, 게이트 유전체 구조(120, 140) 및 게이트(122, 138)에 대응하는 제1 유전체층(902) 및 전도체층(904)의 영역은 노출된 채로 둔다. 그런 다음 게이트 유전체 구조(120, 140) 및 게이트(122, 138)를 형성하도록 제2 에칭이 제1 유전체층(902) 및 전도체층(904)의 노출 영역에 행해진다.
도 11은 단계 408에 대응하는 일부 실시형태의 단면도(1100)를 나타낸다.
도 11에 도시하는 바와 같이, 수직 트랜스퍼 게이트(122)에 대응하는 채널 영역(116a, 116d)과 전기적으로 통신하는 FDN(126)이 주변 절연 영역(106) 위에 형성된다. 통상, 채널 영역(116)과 수직 트랜스퍼 게이트(122) 사이에는 1대1 대응이 존재한다. 수직 트랜스퍼 게이트(122)가 활성화되면(예컨대, 수직 트랜스퍼 게이트(122)에 전압을 인가함으로써), 반전 채널이 대응하는 채널 영역(116) 내에 형성되어, 대응하는 감광소자(110) 내의 축적 전하가 컬렉터 영역(112)으로부터 FDN(126)로 흐를 수 있다. FDN(126)은 예컨대 n타입 등의 픽셀 영역(108"")의 타입과 대조되는 타입(즉, p 또는 n타입)으로 도핑된 반도체 영역이다. 통상, FDN(126) 및 컬렉터 영역(112)은 같은 타입을 갖고 트랜스퍼 트랜지스터(114)의 소스/드레인 영역을 겸한다.
일부 실시형태에 있어서, FDN(126)은 제4 이온 주입을 수행하여 형성된다. 예를 들어, 제6 마스크층(1102)이 반도체 기판(104""') 위에 형성된다. 제6 마스크층(1102)은 FDN(126)에 대응하는 영역 외의, 반도체 기판(104""')의 영역을 마스킹하는 한편, FDN(126)에 대응하는 반도체 기판(104""')의 영역은 노출된 채로 둔다. 그런 다음 FDN(126)을 형성하도록 제4 이온 주입이 반도체 기판(104""')의 노출 영역에 행해진다.
도 12는 단계 410에 대응하는 일부 실시형태의 단면도(1200)를 나타낸다.
도 12에 도시하는 바와 같이, 전기 절연을 위해 픽셀 트랜지스터 게이트(122, 138) 중 하나 이상의 주위의 주변 절연 및/또는 픽셀 영역(106, 108) 내에 주입 절연 영역(160a, 160b)이 형성된다. 주입 절연 영역(160)은 누설 전류를 막기 위해, 예컨대 픽셀 영역(108)과 같은 타입으로 (픽셀 영역(108)에 비해)강하게 도핑된 반도체 영역이다.
일부 실시형태에 있어서, 주입 절연 영역(160)은 제5 이온 주입을 수행하여 형성된다. 예를 들어, 제7 마스크층(1202)이 반도체 기판(104""') 위에 형성된다. 제7 마스크층(1202)은 주입 절연 영역(160)에 대응하는 영역 외의, 반도체 기판(104""')의 영역을 마스킹하는 한편, 주입 절연 영역(160)에 대응하는 반도체 기판(104""')의 영역은 노출된 채로 둔다. 그런 다음 주입 절연 영역(160)을 형성하도록 제5 이온 주입이 반도체 기판(104""')의 노출 영역에 행해진다.
도 13과 도 14는 주입 절연 영역(160)의 형성에 후속하여 행해지는 단계에 대응하는 일부 실시형태의 단면도(1300, 1400)를 나타낸다.
도 13에 도시하는 바와 같이, 제2 유전체층(1302)이 반도체 기판(104)와 게이트(122, 138) 위에 등각으로 형성된다. 제2 유전체층(1302)은 예컨대 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물이다.
도 14에 도시하는 바와 같이, 게이트(122, 138)의 측벽을 라이닝하는 컬렉터 측벽 구조(124a, 124d, 144)가 형성된다. 게이트 측벽 구조(124, 144)는 예컨대 실리콘 이산화물 또는 실리콘 질화물 등의 유전체이다.
일부 실시형태에 있어서, 제2 유전체층(1302)의 셀렉트 영역을 통해 제3 에칭을 수행하여 게이트 측벽 구조(124, 144)가 동시에 형성되어, 측벽을 라이닝하는 제2 유전체층(1302)의 수직 스트레치는 그대로 두면서 제2 유전체층(1302)의 수직 스트레치는 제거한다. 예를 들어, 제2 유전체층(1302)의 두께를 통해 에칭하는데 필요한 대략적 시간 동안 제2 유전체층(1302)에 에칭제가 도포된다.
따라서, 전술한 바와 같이, 본 개시는 APS를 제공한다. 반도체 기판은 매립된 감광소자를 갖는다. 수직 트랜스퍼 게이트가 반도체 기판 내로 연장되며 감광소자와 전기적으로 통신하는 채널 영역을 구비한다. 픽셀 트랜지스터가 감광소자 위에 배치되고, FDN에 저장된 전하의 리드아웃을 용이하게 하도록 구성된다. 주입 절연 영역이 반도체 기판 내에 배치되며 픽셀 트랜지스터를 둘러싸서 전기적으로 절연시킨다.
다른 실시형태에 따르면, 본 개시는 APS를 제조하는 방법을 개시한다. 감광소자가 매립되어 있는 반도체 기판이 제공된다. 반도체 기판 내로 연장되며, 감광소자와 전기적으로 통신하는 채널 영역을 구비하는 수직 트랜스퍼 게이트가 형성된다. 픽셀 동작을 용이하게 하기 위해 픽셀 트랜지스터가 감광소자 위에 형성된다. 주입 절연 영역이 반도체 기판 내에 형성되며 픽셀 트랜지스터를 둘러싸서 전기적으로 절연시킨다.
또 다른 실시형태에 있어서, 본 개시는 APS를 제공한다. 반도체 기판이, 주변 절연 영역에 의해 서로 전기적으로 절연된 제1 및 제2 픽셀 영역을 갖는다. 제1 및 제2 픽셀 영역은 대응하는 감광소자가 매립되어 있다. 제1 및 제2 수직 트랜스퍼 게이트는 픽셀 영역에 대응한다. 제1 및 제2 수직 트랜스퍼 게이트는 반도체 기판 내로 연장되며, 대응하는 픽셀 영역의 감광소자와 전기적으로 통신하는 대응하는 채널 영역을 구비한다. 픽셀 트랜지스터가 감광소자 위에 배치되며 픽셀 동작을 용이하게 하도록 구성된다. 주입 절연 영역이 반도체 기판 내에 배치되며 픽셀 트랜지스터를 둘러싸서 전기적으로 절연시킨다.
이상은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.

Claims (10)

  1. 능동 픽셀 센서(APS, active pixel sensor)에 있어서,
    감광소자(photodetector)가 매립되어 있는 반도체 기판과,
    상기 반도체 기판 내로 연장되는 수직 트랜스퍼 게이트로서, 채널 영역이 상기 감광소자와 전기적으로 통신하는 것인, 상기 수직 트랜스퍼 게이트와,
    상기 감광소자 위에 배치되며, 픽셀 동작을 용이하게 하도록 구성된 픽셀 트랜지스터와,
    상기 반도체 기판 내에 배치되며, 상기 픽셀 트랜지스터를 둘러싸서 전기적으로 절연시키는 주입 절연 영역
    을 포함하고,
    상기 반도체 기판은 상기 감광소자의 컬렉터 영역이 매립되어 있는 픽셀 영역을 포함하고, 상기 채널 영역은 상기 컬렉터 영역과 전기적으로 통신하는 것인 APS.
  2. 제1항에 있어서,
    상기 반도체 기판 내에 배치되며, 상기 채널 영역과 전기적으로 통신하는 FDN(floating diffusion node)을 더 포함하는 APS.
  3. 제1항에 있어서, 상기 픽셀 트랜지스터는 트랜스퍼 트랜지스터, 소스 팔로워 트랜지스터, 리셋 트랜지스터, 및 로우 셀렉트 트랜지스터 중 하나인 것인 APS.
  4. 삭제
  5. 제1항에 있어서, 상기 픽셀 영역은 상기 반도체 기판의 p타입 도핑 영역이고, 상기 컬렉터 영역은 상기 반도체 기판의 n타입 도핑 영역인 것인 APS.
  6. 제1항에 있어서, 상기 반도체 기판은 상기 픽셀 영역을 둘러싸는 주변 절연 영역을 포함하는 것인 APS.
  7. 제1항에 있어서, 상기 주입 절연 영역은 상기 감광소자 위에서 상기 픽셀 트랜지스터를 둘러싸는 상기 반도체 기판의 도핑 영역에 대응하고, 상기 주입 절연 영역은 상기 픽셀 영역과 동일한 도핑 타입을 가지며, 상기 주입 절연 영역은 상기 픽셀 영역보다 고농도로(more highly) 도핑되는 것인 APS.
  8. 제1항에 있어서, 상기 반도체 기판은 매립되어 있는 제2 감광소자를 포함하고, 상기 APS는,
    상기 반도체 기판 내로 연장되는 제2 수직 트랜스퍼 게이트로서, 제2 채널 영역이 상기 제2 감광소자와 전기적으로 통신하는 것인, 상기 제2 수직 트랜스퍼 게이트를 더 포함하는 것인 APS.
  9. 능동 픽셀 센서(APS)를 제조하는 방법에 있어서,
    감광소자(photodetector)가 매립되어 있는 반도체 기판을 제공하는 단계와,
    상기 반도체 기판 내로 연장되는 수직 트랜스퍼 게이트로서, 채널 영역이 상기 감광소자와 전기적으로 통신하는 것인 상기 수직 트랜스퍼 게이트를 형성하는 단계와,
    픽셀 동작을 용이하게 하기 위해 상기 감광소자 위에 픽셀 트랜지스터를 형성하는 단계와,
    상기 반도체 기판 내에, 상기 픽셀 트랜지스터를 둘러싸서 전기적으로 절연시키는 주입 절연 영역을 형성하는 단계
    를 포함하고
    상기 반도체 기판은 상기 감광소자의 컬렉터 영역이 매립되어 있는 픽셀 영역을 포함하고, 상기 채널 영역은 상기 컬렉터 영역과 전기적으로 통신하는 것인 APS의 제조 방법.
  10. 능동 픽셀 센서(APS, active pixel sensor)에 있어서,
    주변 절연 영역에 의해 서로 전기적으로 절연된 제1 및 제2 픽셀 영역을 갖는 반도체 기판으로서, 상기 제1 및 제2 픽셀 영역은 매립되어 있는 대응하는 감광소자를 구비하는 것인 상기 반도체 기판과,
    상기 픽셀 영역에 대응하며, 상기 반도체 기판 내로 연장되는 제1 및 제2 수직 트랜스퍼 게이트로서, 대응하는 채널 영역이 상기 대응하는 픽셀 영역의 감광소자와 전기적으로 통신하는 것인, 상기 제1 및 제2 수직 트랜스퍼 게이트와,
    상기 감광소자 위에 배치되며, 픽셀 동작을 용이하게 하도록 구성된 픽셀 트랜지스터와,
    상기 반도체 기판 내에서 상기 픽셀 트랜지스터를 둘러싸서 전기적으로 절연시키는 주입 절연 영역
    을 포함하는 APS.
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