JP7117132B2 - 表示装置及びその設計方法 - Google Patents
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Description
図1Aは、一実施形態に係る表示装置の構成例を模式的に示す。本実施形態に係る表示装置10の表示領域は、非矩形の外形を有する。矩形は正方形を含む。非矩形は、矩形(四角形)以外の形状であり、例えば、円形、楕円形、星形、ハート形である。図1の例において、表示領域(表示部101)は、円形の外形を有する。表示領域は、マトリックス状に配置された画素で構成されている。一つの画素は、一色又は複数色の副画素で構成されている。以下に説明する例においては、一つの画素は、赤、緑、青の三色の副画素で構成されている。
以下において、データ回路及び走査回路を含む、周辺回路のレイアウトのための設計方法を説明する。上述のように、混合回路部125は、隣接して配置された走査回路ブロックとデータ回路ブロックとを含む。狭額縁のためには、同一段に対向する走査回路ブロックとデータ回路ブロックとが同一のレイアウト高さ(単に高さとも呼ぶ)を有することが有効である。回路ブロックの高さは、幅に垂直な方向の長さである。例えば、図2Bに示すように、回路ブロックの対向辺が仮想線VLと平行である場合、回路ブロックの高さは、仮想線VLに垂直な方向の長さである。
L=((mPc)2+(nPr)2)1/2 (1)
L=P(m2+n2)1/2 (2)
W=mWd+nWg (3)
β=n/m (4)
α=Wg/Wd (5)
Wd=(Pc2+(βPr)2)1/2/(1+αβ) (6)
Wg=α(Pc2+(βPr)2)1/2/(1+αβ) (7)
Wd=P(1+β2)1/2/(1+αβ) (8)
Wg=αP(1+β2)1/2/(1+αβ) (9)
β=n/m=α/k (10)
k=(Pr/Pc)2 (11)
β=α (12)
Wd=P/(1+α2)1/2 (13)
Wg=αP/(1+α2)1/2 (14)
後記する基板の上には、複数の画素回路が形成されている。図11は、画素回路の等価回路と、OLED素子E1とを示す。図12Aは、OLEDの副画素の画素回路のレイアウトを示す。図11、図12Aを参照して、画素回路について説明する。各画素回路(例えば、画素回路201crc)は、駆動トランジスタ211DTと副画素選択用のトランジスタ212STと、保持容量HCとを含む。画素回路は、副画素のOLED素子E1の発光を制御する。トランジスタは、TFTである。なお、図12Aは、アノード電極251の仮想線を破線で示している。
Claims (17)
- 複数の画素列と複数の画素行とを含む表示領域と、
前記表示領域の外形に沿って一列に配列されている複数の行回路ブロック及び複数の列回路ブロックと、
前記表示領域の画素に電源を供給する第1電源線と、を含み、
前記複数の行回路ブロックそれぞれは、対応する画素行への第1信号を供給し、
前記複数の列回路ブロックそれぞれは、対応する画素列への第2信号を供給し、
前記表示領域の外周は、複数の画素の辺を含む連続する複数の段を含み、
前記複数の段の各段は、m画素列それぞれの画素と、n画素行それぞれの画素とで、構成され、m及びnは、段に応じて決まる自然数を表す変数であり、
前記複数の列回路ブロック及び前記複数の行回路ブロックは、前記複数の段のそれぞれに対向する複数の回路ブロックユニットを含み、
前記複数の回路ブロックユニットのそれぞれは、
対向する段の画素行及び画素列の順序と一致する順序で、前記対向する段の外側頂点を結ぶ仮想線に沿って一列に配列された、m個の列回路ブロックとn個の行回路ブロックとで構成され、
前記m個の列回路ブロックの前記仮想線に対向する辺を前記仮想線に射影した長さと、前記n個の行回路ブロックの前記仮想線に対向する辺を前記仮想線に射影した長さと、の総和は、前記仮想線の長さ以下であり、
前記第1電源線は、前記表示領域の外周であって、前記表示領域と、前記複数の行回路ブロック及び前記複数の列回路ブロックとの間に配置され、
前記m個の列回路ブロックを制御する制御信号が供給される配線の延伸方向と、
前記n個の行回路ブロックを制御する制御信号が供給される配線の延伸方向と、
前記n個の行回路ブロックに電位を与える電源配線の延伸方向とが、
前記仮想線と、平行であり、
前記m個の列回路ブロック及び前記n個の行回路ブロックの前記表示領域と対向する辺は、前記仮想線と平行である、表示装置。 - 請求項1に記載の表示装置であって、
前記表示領域の画素回路のそれぞれは、出射光を制御する駆動用トランジスタを含み、
前記行回路ブロックは、前記第1信号の供給を制御する第1制御トランジスタを含み、
前記列回路ブロックは、前記第2信号の供給を制御する第2制御トランジスタを含み、
前記第1制御トランジスタのチャネル部及び前記第2制御トランジスタのチャネル部の少なくとも1つと、前記駆動用トランジスタのチャネル部とは、第1層に配置された、表示装置。 - 請求項2に記載の表示装置であって、
前記複数の行回路ブロックから前記対応する画素行への前記第1信号を伝送する第1信号線と、
前記複数の列回路ブロックから前記対応する画素列への前記第2信号を伝送する第2信号線とを含み、
前記第1信号線と前記第2信号線とは、前記表示領域の外周であって、前記表示領域と、前記複数の行回路ブロック及び複数の列回路ブロックとの間に配置され、
前記第1信号線と前記第2信号線とは、前記第1層とは異なり、更に、絶縁層により絶縁された第2層に配置された、表示装置。 - 請求項3に記載の表示装置であって、
前記表示領域の各画素は、自発光素子を含み、
前記表示装置は、前記第1電源線に接続され、列方向に沿って配置された画素列の各画素の自発光素子に電流を供給する第2電源線を含み、
前記第1電源線と前記第2電源線とは、前記第1層と前記第2層とは異なり、更に、絶縁層により絶縁された第3層に配置された、表示装置。 - 請求項4に記載の表示装置であって、
前記第1制御トランジスタのゲートと前記第2制御トランジスタのゲートの少なくとも
1つと、前記駆動用トランジスタのゲートは、前記第2層に配置された、表示装置。 - 請求項1に記載の表示装置であって、
前記m個の列回路ブロック及び前記n個の行回路ブロックは、前記第1電源線と、前記m個の列回路ブロックを制御する制御信号が供給される前記配線、前記n個の行回路ブロックを制御する制御信号が供給される前記配線、及び前記n個の行回路ブロックに電位を与える前記電源配線を含む配線群と、の間に配置されている、表示装置。 - 請求項1に記載の表示装置であって、
前記m個の列回路ブロックは共通の外形を有し、
前記n個の行回路ブロックは共通の外形を有し、
前記m個の列回路ブロックそれぞれの前記仮想線に対向する辺の長さはWc、
前記n個の行回路ブロックそれぞれの前記仮想線に対向する辺の長さはWr、
前記画素列のピッチはPc、
前記画素行のピッチはPr、であり、
(mWc+nWr)は、((mPc)2+(nPr)2)1/2以下である、表示装置。 - 請求項7に記載の表示装置であって、
(mWc+nWr)=((mPc)2+(nPr)2)1/2
である、表示装置。 - 請求項1に記載の表示装置であって、
前記複数の回路ブロックユニットのそれぞれは、前記対向する段の前記仮想線よりも外側に配置されている、表示装置。 - 請求項1に記載の表示装置であって、
前記m個の列回路ブロックの前記仮想線の法線方向における寸法と、前記n個の行回路ブロックの前記仮想線の前記法線方向における寸法とは同一である、表示装置。 - 請求項1に記載の表示装置であって、
前記m個の列回路ブロックの前記仮想線に対向する辺の長さと、前記n個の行回路ブロックの前記仮想線に対向する辺の長さと、の総和は、前記仮想線の長さと一致する、表示装置。 - 請求項1に記載の表示装置であって、
前記複数の回路ブロックユニットにおいて、列回路ブロックは共通の四角形状を有し、行回路ブロックは共通の四角形状を有する、表示装置。 - 表示装置を設計する方法であって、
前記表示装置は、
複数の画素列と複数の画素行とを含む表示領域と、
前記表示領域の外形に沿って一列に配列されている複数の行回路ブロック及び複数の列回路ブロックと、
前記表示領域の画素に電源を供給する第1電源線と、を含み、
前記複数の列回路ブロックそれぞれは、対応する前記画素列への信号を供給し、
前記複数の行回路ブロックそれぞれは、対応する前記画素行への信号を供給し、
前記表示領域の外周は、前記複数の画素の辺からなる連続する複数の段を含み、
前記複数の段の各段は、m画素列それぞれの画素と、n画素行それぞれの画素とで、構成され、m及びnは、段に応じて決まる自然数を表す変数であり、
前記複数の列回路ブロック及び前記複数の行回路ブロックは、前記複数の段のそれぞれに対向する複数の回路ブロックユニットを含み、
前記方法は、
前記複数の回路ブロックユニットのそれぞれを、
対向する段の画素行及び画素列の順序と一致する順序で、前記対向する段の外側頂点を結ぶ仮想線に沿って一列に配列された、m個の列回路ブロックとn個の行回路ブロックとで構成され、
前記m個の列回路ブロックの前記仮想線に対向する辺を前記仮想線に射影した長さと、
前記n個の行回路ブロックの前記仮想線に対向する辺を前記仮想線に射影した長さと、の総和は、前記仮想線の長さ以下であり、
前記第1電源線は、前記表示領域の外周であって、前記表示領域と、前記複数の行回路ブロック及び前記複数の列回路ブロックとの間に配置され、
前記m個の列回路ブロックを制御する制御信号が供給される配線の延伸方向と、
前記n個の行回路ブロックを制御する制御信号が供給される配線の延伸方向と、
前記n個の行回路ブロックに電位を与える電源配線の延伸方向とが、
前記仮想線と、平行であり、
前記m個の列回路ブロック及び前記n個の行回路ブロックの前記表示領域と対向する辺は、前記仮想線と平行である、ように設計する、方法。 - 請求項13に記載の方法であって、
前記複数の回路ブロックそれぞれを、
前記m個の列回路ブロックは共通の外形を有し、
前記n個の行回路ブロックは共通の外形を有し、
前記m個の列回路ブロックそれぞれの前記線に対向する辺の長さWc、
前記n個の行回路ブロックそれぞれの前記線に対向する辺の長さWr、
前記画素列のピッチPc、
前記画素行のピッチPr、
(mWc+nWr)は、((mPc)2+(nPr)2)1/2以下である、ように設計する、方法。 - 請求項14に記載の方法であって、
前記複数の回路ブロックユニットにおいて、全ての行回路ブロックと列回路ブロックが、同一の長さを有し、
α=Wr/Wc
β=n/m=α/k
k=(Pr/Pc)2
Wc=(Pc2+(βPr)2)1/2/(1+αβ)
Wr=α(Pc2+(βPr)2)1/2/(1+αβ)
より決定されるWc、Wr以下の共通サイズを前記複数の回路ブロックユニットに適用する、方法。 - 請求項1に記載の表示装置であって、
前記m個の列回路ブロックそれぞれの前記仮想線に対向する辺の長さはWc、
前記n個の行回路ブロックそれぞれの前記仮想線に対向する辺の長さはWr、
前記画素列のピッチはPc、
前記画素行のピッチはPr、であり、
Pr=Pc=P、並びに、m=1及びn=1のとき、Wc及びWrは、最小値の√2/2*Pを示す、表示装置。 - 請求項1に記載の表示装置であって、
前記m個の列回路ブロックそれぞれの前記仮想線に対向する辺の長さはWc、
前記n個の行回路ブロックそれぞれの前記仮想線に対向する辺の長さはWr、
前記回路ブロックユニットの前記表示領域と対向する辺の幅は、mWc+nWrである、
表示装置。
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