JP2019020705A - 表示装置及びその設計方法 - Google Patents

Abstract

【課題】回路配置がシンプルで額縁幅の狭い周辺回路レイアウトを実現する。【解決手段】複数の列回路ブロック及び複数の行回路ブロックは、複数の段のそれぞれに対向する複数の回路ブロックユニットを含む。複数の回路ブロックユニットのそれぞれは、対向する段の画素行及び画素列の順序と一致する順序で、対向する段の外側頂点を結ぶ仮想線に沿って一列に配列された、ｍ個の列回路ブロックとｎ個の行回路ブロックとで構成される。ｍ個の列回路ブロックの仮想線に対向する辺を仮想線に射影した長さと、ｎ個の行回路ブロックの仮想線に対向する辺を仮想線に射影した長さと、の総和は、仮想線の長さ以下である。表示領域の画素に電源を供給する第１電源線は、表示領域の外周であって、表示領域と、前記複数の行回路ブロック及び前記複数の列回路ブロックとの間に配置される。【選択図】図２Ａ

Description

本開示は、表示装置及びその設計方法に関する。

従来の表示装置の表示領域は、一般に、矩形形状を有している。最近、ウォッチ型のモバイルディスプレイや車載ディスプレイ等において、デザイン性又は表示領域面積の観点から、非矩形表示領域、特に円形の表示領域が採用されてきている。例えば、特許文献１は、様々な形状の非矩形表示領域を開示している。

走査回路及びデータ回路を含む周辺回路は複数のＴＦＴを含み、例えば、表示領域の外側、表示パネルの外周領域に、内蔵される。表示領域の外形が矩形である場合、一般に、走査回路及びデータ回路は、矩形表示領域の異なる辺に沿って配置される。

特開２０１５−２０３８７０号公報 米国特許第９８３７０２２号

表示領域の外形が非矩形である場合、走査回路とデータ回路の両方を配置する領域が存在することがある。その領域では異なる機能を有する回路を配置するため、配線及び回路要素のレイアウトが複雑になる。また、走査回路とデータ回路とが、表示領域の径方向において二列に配置されることで、額縁幅が広がる結果となる。

例えば、特許文献１に示される例は、共通電圧部、信号線駆動回路及び走査線駆動回路が、表示領域の径方向において重なるように配置される。信号線、走査線及び共通電圧部が、同層で交差しないように配線（回路）レイアウトを十分に検討しなければならず、額縁領域も広くなる。したがって、外形が非矩形の表示領域を含む表示装置において、回路配置がシンプルで幅の狭い周辺回路レイアウトが望まれる。

本開示の一態様の表示装置は、複数の画素列と複数の画素行とを含む表示領域と、前記表示領域の外形に沿って一列に配列されている複数の行回路ブロック及び複数の列回路ブロックと、前記表示領域の画素に電源を供給する第１電源線と、を含む。前記複数の行回路ブロックそれぞれは、対応する画素行への第１信号を供給する。前記複数の列回路ブロックそれぞれは、対応する画素列への第２信号を供給する。前記表示領域の外周は、複数の画素の辺を含む連続する複数の段を含む。前記複数の段の各段は、ｍ画素列それぞれの画素と、ｎ画素行それぞれの画素とで、構成される。ｍ及びｎは、段に応じて決まる自然数を表す変数である。前記複数の列回路ブロック及び前記複数の行回路ブロックは、前記複数の段のそれぞれに対向する複数の回路ブロックユニットを含む。前記複数の回路ブロックユニットのそれぞれは、対向する段の画素行及び画素列の順序と一致する順序で、前記対向する段の外側頂点を結ぶ仮想線に沿って一列に配列された、ｍ個の列回路ブロックとｎ個の行回路ブロックとで構成される。前記ｍ個の列回路ブロックの前記仮想線に対向する辺を前記仮想線に射影した長さと、前記ｎ個の行回路ブロックの前記仮想線に対向する辺を前記仮想線に射影した長さと、の総和は、前記仮想線の長さ以下である。前記第１電源線は、前記表示領域の外周であって、前記表示領域と、前記複数の行回路ブロック及び前記複数の列回路ブロックとの間に配置される。

本開示の一態様によれば、外形が非矩形の表示領域を含む表示装置において、回路配置がシンプルで額縁幅の狭い周辺回路レイアウトを実現できる。

一実施形態に係る表示装置の構成例を模式的に示す。 図１Ａにおいて回路部を含む、表示装置の一部の詳細を示す。 走査回路ブロックとデータ回路ブロックとが混在する回路部と表示部との間の関係の詳細を示す。 図２Ａに示す段に対応する回路ブロックの構成を示す。 データ回路ブロックの構成例を示す。 走査回路ブロックの構成例を示す。 β＝αである条件における、データ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇとαとの関係を示す。 α（＝Ｗｇ／Ｗｄ）が１の条件における、仮想線の長さＬ及び回路ブロックの幅の総和Ｗと、βとの関係の例を示す。 α（＝Ｗｇ／Ｗｄ）が２の条件における、仮想線の長さＬ及び回路ブロックの幅の総和Ｗと、βとの関係の例を示す。 段に共通のレイアウト（データ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇ）を決定するフローチャートの例を示す。 一つの段のデータ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇを決定するフローチャートを示す。 段及び段に対応する回路ブロックの構成例を示す。 図１０ＡにおけるＸＢ-ＸＢ´切断線での断面図である。 画素回路の等価回路と、ＯＬＥＤ素子とを示す。 ＯＬＥＤの副画素の画素回路のレイアウトを示す。 図１２Ａに示すレイアウトにおける半導体層のレイアウト（パターン）を示す。 図１２ＡからＯＬＥＤ電源線と同一の金属層を除いたレイアウトを示す。 図１２ＡにおけるＸＩＩＤ−ＸＩＩＤ´切断線での断面図である。 トップエミッション型の画素構造の例を示す。 表示装置の他の構成例を模式的に示す。

以下、添付図面を参照して本発明の実施形態を説明する。本実施形態は本発明を実現するための一例に過ぎず、本発明の技術的範囲を限定するものではないことに注意すべきである。各図において共通の構成については同一の参照符号が付されている。

［表示装置の構成］
図１Ａは、一実施形態に係る表示装置の構成例を模式的に示す。本実施形態に係る表示装置１０の表示領域は、非矩形の外形を有する。矩形は正方形を含む。非矩形は、矩形（四角形）以外の形状であり、例えば、円形、楕円形、星形、ハート形である。図１の例において、表示領域（表示部１０１）は、円形の外形を有する。表示領域は、マトリックス状に配置された画素で構成されている。一つの画素は、一色又は複数色の副画素で構成されている。以下に説明する例においては、一つの画素は、赤、緑、青の三色の副画素で構成されている。

表示装置１０は、基板１０２上に形成された表示部１０１及び表示部１０１の副画素（画素）を制御する周辺回路を含む。表示部１０１は、副画素それぞれを制御する回路（画素回路）に信号を伝送する走査線１０３及びデータ線１０５を含む。このように、本例の表示装置１０は、アクティブマトリックス表示装置である。図１の例において、左右方向に延在する複数の走査線１０３は、上下方向に配列されている。上下方向に延在する複数のデータ線１０５は、左右方向に配列されている。

副画素の一例は、例えば、対向する電極、電極間の液晶及びカラーフィルタを含んで構成される液晶表示装置の副画素である。液晶表示装置は、副画素におけるバックライトからの光の透過量を制御することで、所望の画像を表示する。透過量は駆動用トランジスタにより制御される。副画素の他の例は、対向する電極と電極間の有機発光層を含んで構成されるＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置の副画素である。ＯＬＥＤ表示装置は、副画素の発光量を駆動用トランジスタにより制御することで、所望の画像を表示する。本開示の特徴は、任意タイプの表示装置に適用することができる。なお、ＯＬＥＤ表示装置については、図１０Ａ以下で詳細に説明する。

副画素を制御する画素回路は、例えば、１又は複数の薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含んで構成される。ＴＦＴは、例えば、ポリシリコンＴＦＴである。各走査線１０３は、表示領域における副画素から、接続されている複数の副画素を選択する。各データ線１０５は、接続されている副画素において、走査線１０３によって選択されている副画素の光量を示す信号を、当該副画素の画素回路に対して与える。

周辺回路は、表示部１０１の外周に沿って弧状に配置されている。周辺回路は、基板１０２上に半導体製造プロセスを使用して直接に実装される。周辺回路は、走査線１０３に信号（いわゆる走査信号）を与える走査回路と、データ線１０５に信号（いわゆるデータ信号）を与えるデータ回路とを含む。図１の例において、周辺回路は、三つの部分に分かれている。

回路部１０７は、走査回路のみで構成されている。回路部１０９は、データ回路のみで構成されている。回路部１２５は、表示部１０１の外縁に沿って回路部１０７と回路部１０９の間に位置し、走査回路とデータ回路とで構成されている。

図１Ｂは、図１Ａにおいて回路部１２５を含む、表示装置１０の一部１４５の詳細を示す。表示部１０１は、マトリックス状に配置された複数の画素１１１を含む。表示部１０１は、複数の画素行１１３及び複数の画素列１１５を含む。画素行１１３は、図１Ｂにおいて左右方向に配列された画素１１１で構成されており、画素列１１５は、図１Ｂにおいて上下方向に配列された画素１１１で構成されている。

回路部１０７の一部、回路部１０９の一部、及び回路部１２５のそれぞれの凡その範囲が、破線で示されている。回路部１０７は、表示部１０１の外周に沿って一列に配列された、複数の走査回路ブロック１７１で構成されている。図１Ｂは、回路部１０７における三つの走査回路ブロック１７１を示す。図１Ｂにおいて、一部の走査回路ブロックのみが、符号１７１で指示されている。

回路部１０９は、表示部１０１の外周に沿って一列に配列された、複数のデータ回路ブロック１９１で構成されている。図１Ｂは、回路部１０９における三つのデータ回路ブロック１９１を示す。図１Ｂにおいて、一部のデータ回路ブロックのみが、符号１９１で指示されている。

回路部１２５は、表示部１０１の外周に沿って一列に配列された、複数の走査回路ブロック１７１及び複数のデータ回路ブロック１９１で構成されている。回路部１２５において、１又は複数の走査回路ブロック１７１からなる組と、１又は複数のデータ回路ブロックからなる組とが、交互に配列されている。

図１Ｂの回路部１２５の例において、一つのデータ回路ブロック１９１、二つの走査回路ブロック１７１、一つのデータ回路ブロック１９１、二つの走査回路ブロック１７１、一つのデータ回路ブロック１９１、一つの走査回路ブロック１７１、二つのデータ回路ブロック１９１、一つの走査回路ブロック１７１、二つのデータ回路ブロック１９１、一つの走査回路ブロック１７１が、この順序で配列されている。

回路部１２５は、表示部１０１（表示領域）の外周の階段状部分に対向している。階段状部分は、連続する複数の段からなる。図１Ｂの例において、階段状部分は五つの段で構成されており、それらのうちの三つの段が、それぞれ、符号１１７Ａ、１１７Ｂ、１１７Ｃで指示されている。

段は、表示部１０１の外周（端）に位置する画素で画定される、言い換えれば、画素の辺で構成されている。具体的には、一つの段は、ｎ個の画素行それぞれの端の画素と、ｍ個の画素列それぞれの端の画素で画定されている。ｎ及びｍは、それぞれ、自然数である。言い換えれば、段は、ｎ画素行及びｍ画素列で画定され、ｎ画素行の端辺及びｍ画素列の端辺で構成されている。端辺は、画素行又は画素列が延びる方向に垂直な辺である。

段の一部を画定する画素が行に属するか列に属するかは、その画素が段を画定する辺、つまり、段の凹部で露出している辺に依存する。その辺が行方向の端辺であれば、当該画素は画素行に属し、辺が列方向の端辺であれば、当該画素は画素列に属すると見なされる。

本例において、走査線１０３は行方向の延び、データ線は列方向に延びている。画素の走査線が段（凹部）において露出している場合、当該画素は当該段において画素行に属すると見なされる。画素のデータ線が段（凹部）において露出している場合、当該画素は当該段において画素列に属すると見なされる。

例えば、段１１７Ａは、三つの画素１１１（ハッチングされた画素参照）で画定されており、具体的には、１列の画素と、２行の画素で画定されている。段１１７Ｂは、二つの画素１１１（ハッチングされた画素参照）で画定されており、具体的には、１列の画素と、１行の画素で画定されている。段１１７Ｃは、三つの画素１１１（ハッチングされた画素参照）で画定されており、具体的には、２列の画素と、１行の画素で画定されている。

段に対向する回路ブロック群は、それぞれ、段を画定する画素行又は画素列への信号を供給する。走査回路ブロック１７１は、対向する段の対応する画素行の走査線と接続し、当該走査線と接続される画素行に信号を与える。データ回路ブロック１９１は、対向する段の対応する画素列の３本のデータ線と接続し、当該データ線と接続される画素列に信号を与える。

図１Ｂに示すように、段を画定する画素行及び画素列の配列順序と、対応する走査回路ブロック１７１及びデータ回路ブロック１９１の配列順序とは一致している。例えば、段１１７Ａにおいて、列、行、行の順で配列されている。対応する（対向する）回路ブロック群は、データ回路ブロック１９１、走査回路ブロック１７１、走査回路ブロック１７１の順で一列に配列された回路ブロックで構成されている。

段１１７Ｂにおいて、列、行の順で配列されている。対応する（対向する）回路ブロック群は、データ回路ブロック１９１、走査回路ブロック１７１の順で一列に配列された回路ブロックで構成されている。さらに、段１１７Ｃにおいて、列、列、行の順で配列されている。対応する（対向する）回路ブロック群は、データ回路ブロック１９１、データ回路ブロック１９１、走査回路ブロック１７１の順で一列に配列された回路ブロックで構成されている。

上述のように、走査回路ブロック１７１とデータ回路ブロック１９１とが混在するように回路ブロックを配列することで、走査回路ブロック１７１とデータ回路ブロック１９１を表示領域の外周に沿って一列に配列でき、狭額縁が実現される。さらに、それら回路ブロック及びそれら回路ブロックと表示部１０１との間の配線の交差が避けられ、よりシンプルな回路構成が実現できる。

走査回路は、走査線１０３を順次選択する。各走査回路ブロック１７１は、一つの走査線に接続されており、その走査線に第１信号（いわゆる走査信号）を与える。本例において、一つの走査線は、一つの画素行１１３に接続され、その画素行１１３を選択する。

データ回路は、走査回路に選択されている画素（副画素）に第２信号（いわゆるデータ信号）を供給する。後述するように、本例において、各データ回路ブロック１９１は、三つのデータ線１０５に接続されており、それらのデータ線１０５を順次選択して、信号を与える。本例において、三つのデータ線は、それぞれ、一つの画素列１１５の副画素列に接続される。

各データ回路ブロック１９１は、接続されている三つのデータ線１０５から一つのデータ線１０５を選択して接続されている画素列１１５から副画素列を選択する。各データ回路ブロック１９１は、選択した副画素列において、走査回路に選択されている副画素にデータ信号を与える。

図２Ａは、走査回路ブロック１７１とデータ回路ブロック１９１とが混在する回路部１２５と表示部１０１との間の関係の詳細を示す。図２Ａは、液晶表示装置の構成例を示す。表示部１０１の外周に沿って、走査回路とデータ回路が交互に配置されている。図２Ａに示すように、画素１１１は、行方向に並ぶ三つの連続する副画素で構成されている。図２Ａは、表示部１０１の外周における３段の階段状部を示す。具体的には、段１１７Ｘ、１１７Ｙ、１１７Ｚが図示されている。

段１１７Ｘ、１１７Ｙ、１１７Ｚの行数及び列数は同一であり、画素列数は１、画素行数は２である。隣接する段１１７Ｘ、１１７Ｙは、一つの画素を共有し、隣接する段１１７Ｙ、１１７Ｚは、一つの画素を共有している。

データ回路ブロック１９１Ａ及び走査回路ブロック１７１Ａ、１７１Ｂが、段１１７Ｘに対向し、それぞれ、相互接続配線１０６及び１０８を介して、データ線１０５及び走査線１０３に接続されている。相互接続配線１０６及び１０８は、それぞれ、データ線及び走査線と同層でも異なる層でもよい。例えば、相互接続配線１０６及び１０８は、走査線と同層であり、データ線とは異なる層である。この点は、他の段と回路ブロックとの間の相互接続配線に同様である。相互接続配線１０８は第１信号線の例であり、相互接続配線１０６は第２信号線の例である。

段１１７Ｘの列数と、対向し接続されるデータ回路ブロックの数が一致する。段１１７Ｘの行数と、対向し接続される走査回路ブロックの数が一致する。データ回路ブロック１９１Ａ及び走査回路ブロック１７１Ａ、１７１Ｂの配列順序は、段１１７Ｘの対応する（信号を供給する）画素列（データ線）及び画素行（走査線）の配列順序に一致している。

データ回路ブロック１９１Ｂ及び走査回路ブロック１７１Ｃ、１７１Ｄが、段１１７Ｙに対向し、それぞれ、相互接続配線１０６及び１０８を介して、そのデータ線１０５及び走査線１０３に接続されている。段１１７Ｙの列数と、対向し接続されるデータ回路ブロックの数が一致する。段１１７Ｙの行数と、対向し接続される走査回路ブロックの数が一致する。データ回路ブロック１９１Ｂ及び走査回路ブロック１７１Ｃ、１７１Ｄの配列順序は、段１１７Ｙの対応する（信号を供給する）画素列（データ線）及び画素行（走査線）の配列順序に一致している。

データ回路ブロック１９１Ｃ及び走査回路ブロック１７１Ｅ、１７１Ｆが、段１１７Ｚに対向し、それぞれ、相互接続配線１０６及び１０８を介して、そのデータ線１０５及び走査線１０３に接続されている。段１１７Ｚの列数と、対向し接続されるデータ回路ブロックの数が一致する。段１１７Ｚの行数と、対向し接続される走査回路ブロックの数が一致する。データ回路ブロック１９１Ｃ及び走査回路ブロック１７１Ｅ、１７１Ｆの配列順序は、段１１７Ｚの対応する（信号を供給する）画素列（データ線）及び画素行（走査線）の配列順序に一致している。

走査回路ブロック１７１Ａ〜１７１Ｆ及びデータ回路ブロック１９１Ａ〜１９１Ｃと、表示部１０１（画素１１１）との間に、周辺ＣＯＭ配線１４７（第１電源線）が配設されている。周辺ＣＯＭ配線１４７は、表示部１０１内に配設されている複数の内部ＣＯＭ配線１４９に接続されている。内部ＣＯＭ配線１４９は、本例において、行方向に延びている。なお、例えば、ＯＬＥＤ表示装置においては、ＣＯＭ配線に代わり電源線が配設される。周辺ＣＯＭ配線１４７を表示部１０１に近づけることにより、電圧降下（ＩＲ ＤＲＯＰ）を抑制し画質劣化を抑制できる。

各段において、相互接続配線１０６及び１０８は、交差することなく離間して配設されている。相互接続配線１０６及び１０８は、周辺ＣＯＭ配線１４７と交差している。相互接続配線１０６及び１０８と周辺ＣＯＭ配線１４７とが異なる層であることで、レイアウトを容易に設計することができる。例えば、周辺ＣＯＭ配線１４７は、データ線と同層である。

図２Ｂは、図２Ａに示す段１１７Ｘ及び段１１７Ｘに対応する回路ブロック１９１Ａ、１７１Ａ、１７１Ｂの構成を示す。以下の説明は、他の段及びそれらに対応する回路ブロックに対しても適用することができる。

段１１７Ｘは、列の画素１１１ｃ、行の画素１１１ｒ１、行の画素１１１ｒ２で画定されている。画素列のピッチ（行方向における画素のピッチ）はＰｃである。画素行のピッチ（列方向における画素のピッチ）はＰｒである。一例において、ＰｃとＰｒは同一である。なお、行方向（又は列方向）における画素のピッチとは、行方向（又は列方向）における各画素の配置の周期、すなわち各画素の配置の繰り返し単位を意味する。

データ回路ブロック１９１Ａは、画素１１１ｃが属する列の三つのデータ線１０５に、相互接続配線１０６を介して接続されている。データ回路ブロック１９１Ａは、表示部１０１（画素１１１）と対向する辺に端子を有し、端子を介してデータ線１０５に接続されている。各相互接続配線１０６は、他の相互接続配線１０６及び１０８、並びに他の回路ブロックと交差することなく延びている。相互接続配線１０６はＣＯＭ配線１４７と交差しているが、これらは異なるメタル層であり、設計時にそれらの接触を考慮する必要はない。

走査回路ブロック１７１Ａ、１７１Ｂは、それぞれ、画素１１１ｒ１、１１１ｒ２が属する行のゲート線（走査線）１０８ｇに、相互接続配線１０８を介して接続されている。ゲート線１０８ｇ、相互接続配線１０８は、同層に配置されている。各相互接続配線１０８は、他の相互接続配線１０６及び他の回路ブロックと交差することなく延びている。相互接続配線１０８はＣＯＭ配線１４７と交差しているが、これらは異なるメタル層であり、設計時にそれらの接触を考慮する必要はない。

図２Ｂに示すように、段１１７Ｘの二つの外側頂点を結ぶ仮想線（対角線）ＶＬが定義される。仮想線ＶＬの長さは、Ｌで表わされている。段１１７Ｘ及び仮想線ＶＬは、直角三角形状の凹部（空間）を画定する。図２Ｂの例において、データ回路ブロック１９１Ａ及び走査回路ブロック１７１Ａ、１７１Ｂは、仮想線ＶＬの外側、つまり、仮想線ＶＬよりも表示部１０１（対応する段）から離れた領域内に配置される。これにより、同層の配線交差を避けるレイアウトを容易に設計できる。設計により、１又は複数の回路ブロックの一部又は全部が仮想線ＶＬの内側に配置されてもよい。

データ回路ブロック１９１Ａが表示部１０１（段１１７Ｘ）と対向する辺の長さは、Ｗｄである。以下において、Ｗｄをデータ回路ブロックのレイアウト幅又は単に幅と呼ぶ。同様に、走査回路ブロック１７１Ａ、１７１Ｂそれぞれが表示部１０１（段１１７Ｘ）と対向する辺の長さは、Ｗｇである。以下において、Ｗｇを走査回路ブロックのレイアウト幅又は単に幅と呼ぶ。

図２Ｂの例において、データ回路ブロック１９１Ａ及び走査回路ブロック１７１Ａ、１７１Ｂは、それぞれ、四角形の外形を有し、特に、矩形の外形を有する。矩形は正方形を含む。これら回路ブロックは、他の外形を有してもよい。例えば、回路ブロックの外形は矩形と異なる平行四辺形でもよく（平行四辺形は矩形を含む）、台形でもよい。台形の回路ブロックは、平行な２辺の短辺が表示部１０１と対向するように配置される。

段１１７Ｘの画素行及び画素列に信号を与える回路ユニットは、データ回路ブロック１９１Ａ及び走査回路ブロック１７１Ａ、１７１Ｂで構成される。当該回路ユニットの外形は、回路ブロック１９１Ａ、１７１Ａ及び１７１Ｂを含む最小の四角形で定義される。回路ユニットの表示部１０１（段１１７Ｘ）と対向する辺の長さ（幅）は、データ回路ブロック１９１Ａの幅Ｗｄ及び走査回路ブロック１７１Ａ、１７１Ｂの幅Ｗｇの和（Ｗｄ＋２Ｗｇ）で表わされる。本例において、回路ユニットにおける回路ブロック間のギャップが存在しない。不要なギャップを減らすことは、狭額縁に寄与する。ギャップが存在してもよい。

図２Ｂの例において、データ回路ブロック１９１Ａ及び走査回路ブロック１７１Ａ、１７１Ｂの表示部１０１と対向する辺は、段１１７Ｘの仮想線ＶＬと平行である。以下において、回路ブロックの表示部１０１（段１１７Ｘ）と対向する辺を、対向辺と呼ぶ。これら対向辺は、仮想線ＶＬと平行でなくてもよい。

仮想線ＶＬに射影したデータ回路ブロック１９１Ａの対向辺の長さと、仮想線ＶＬに射影した走査回路ブロック１７１Ａ、１７１Ｂの対向辺の長さと、の和は、仮想線ＶＬの長さＬ以下である。

図２Ｂの例において、回路ブロック１９１Ａ、１７１Ａ、１７１Ｂの対向辺は仮想線ＶＬと平行である。従って、データ回路ブロック１９１Ａの幅Ｗｄ及び走査回路ブロック１７１Ａ、１７１Ｂの幅Ｗｇの和（Ｗｄ＋２Ｗｇ）が、仮想線ＶＬの長さＬ以下である。段の画素列の数をｍ、段の画素行の数をｎとする。回路ブロックの対向辺が仮想線と平行である場合、（ｎ＊Ｗｇ＋ｍ＊Ｗｄ）は、Ｌ以下である。ここで、Ｌは、画素ピッチＰｃ、Ｐｒを使用して、（（ｍ＊Ｐｃ）^２＋（ｎ＊Ｐｒ）^２）^１／２で表わされる。

上記条件を満たすように設計することにより、容易に、隣接する段の間で、走査回路ブロック及びデータ回路ブロックが干渉しないように（部分的にも重ならないように）、走査回路ブロック及びデータ回路ブロックのレイアウトを決定することができる。

例えば、段に対応する走査回路ブロック及びデータ回路ブロック（からなる回路ユニット）は、仮想線ＶＬの両端点から仮想線ＶＬに垂直に延びる線で画定される領域内に配置される。他の例において、段に対応する走査回路ブロック及びデータ回路ブロック（からなる回路ユニット）は、表示部１０１の中心又は重心から仮想線ＶＬの両端点を介して延びる線で画定される領域内に配置される。

図３は、データ回路ブロック１９１の構成例を示す。データ回路ブロック１９１の外形は矩形であり、その幅はＷｄである。データ回路ブロック１９１は、ＤｅＭＵＸ回路であり、複数のＴＦＴと配線を含んで構成される。複数のＴＦＴを、例えば符号ＴＲｇ１で示す。この複数のＴＦＴは、少なくともデータ信号の供給を制御する第２制御トランジスタを含む。データ回路ブロック１９１は、三つの副画素列からなる一つの画素列に接続される。データ回路ブロック１９１は、コントローラ（不図示）からの指示に従って、三つの副画素列のデータ線を順次選択する。

データ回路ブロック１９１は、Ｔ１配線、Ｔ２配線及びＴ３配線、並びに、Ｄ１端子、Ｄ２端子及びＤ３端子を含む。Ｄ１端子、Ｄ２端子及びＤ３端子は、それぞれ、対応する副画素列のデータ線に接続される。Ｔ１配線、Ｔ２配線及びＴ３配線は、それぞれ、ＴＦＴを介してＤ１端子、Ｄ２端子及びＤ３端子に接続されている。Ｔ１配線、Ｔ２配線及びＴ３配線の延伸方向は、図２Ｂの仮想線ＶＬと平行であることが好ましい。この延伸方向が仮想線ＶＬと平行であることにより、Ｔ１配線、Ｔ２配線及びＴ３配線が配置される領域を狭くすることができ、その結果、狭額縁化を実現できる。Ｔ１配線、Ｔ２配線及びＴ３配線は、データ回路ブロック１９１を制御する信号（例えば、ＯＮ又はＯＦＦを示す制御信号）が供給される配線の一例である。

Ｔ１配線の信号がＯＮであるとき、データ回路ブロック１９１は、ＤＳ配線を介して与えられるデータ信号を、Ｄ１端子からデータ線に出力する。Ｔ２配線の信号がＯＮであるとき、データ回路ブロック１９１は、ＤＳ配線を介して与えられるデータ信号を、Ｄ２端子からデータ線に出力する。Ｔ３配線の信号がＯＮであるとき、データ回路ブロック１９１は、ＤＳ配線を介して与えられるデータ信号を、Ｄ３端子からデータ線に出力する。

図４は、走査回路ブロック１７１の構成例を示す。走査回路ブロック１７１は、シフトレジスタ回路であり、複数のＴＦＴと配線を含んで構成される。複数のＴＦＴを、例えば符号ＴＲｇ２で示す。この複数のＴＦＴは、少なくとも走査信号の供給を制御する第１制御トランジスタを含む。走査回路ブロック１７１の外形は矩形であり、その幅はＷｄである。端子Ｓが、対応する走査線に接続される。

ＶＤＤ配線及びＶＳＳ配線は、電源配線であり、走査回路ブロック１７１に異なる電位を与える。ＣＬＫ１配線及びＣＬＫ２配線は走査回路ブロックを制御する制御信号、例えばクロック信号が供給される配線である。ＶＤＤ配線、ＶＳＳ配線、ＣＬＫ１配線及びＣＬＫ２配線は、走査回路ブロック１７１に共通である。

ＶＤＤ配線、ＶＳＳ配線、ＣＬＫ１配線及びＣＬＫ２配線の延伸方向は、図２Ｂの仮想線ＶＬと平行であることが好ましい。この延伸方向が仮想線ＶＬと平行であることにより、ＶＤＤ配線、ＶＳＳ配線ＣＬＫ１配線及びＣＬＫ２配線が配置される領域を狭くすることができ、その結果、狭額縁化を実現できる。

Ｙｎ配線は端子Ｓと接続されており、走査回路ブロック１７１の走査線への出力を与える。Ｙｎ配線は両隣の走査回路ブロックに接続される。Ｙｎ＋１配線は、次段の走査回路ブロックの出力を与える配線であり、次段の走査回路と接続されている。ＣＬＫ１配線のクロック信号とＣＬＫ２配線のクロック信号は相補関係を有する。ＣＬＫ１信号とＣＬＫ２信号の変化に同期して、走査回路ブロック１７１が、順次、走査線に選択信号を出力する。

上記例において、走査回路ブロックが画素行に信号を与える行回路ブロックであり、データ回路ブロックが画素列に信号を与える列回路ブロックである。これと異なり、走査回路ブロックが列回路ブロックであり、データ回路ブロックが行回路ブロックであってもよい。走査回路ブロック、データ回路ブロック、行回路ブロック及び列回路ブロックは、回路ブロックである。

上記例において、各段に対向する回路ユニットにおいて、データ回路ブロックの外形及び回路構成は共通であり、走査回路ブロックの外形及び回路構成は共通である。図２Ａが示す構成例において、隣接するデータ回路ブロックと走査回路ブロックの高さは共通である。これにより額縁の均一化、回路特性の均整化が実現できる。また図２Ａが示す構成例において、複数の段に対応する全てのデータ回路ブロック及び走査回路ブロックの高さが共通である。

上述のように、一例において、一つの段に対向する全ての回路ブロックの高さは共通である。異なる段の間において、回路ブロックの高さは異なっていてもよい。これにより、表示領域の段に応じて額縁幅を狭くすることができる。全ての回路ブロックの高さが共通である構成は、額縁の均一化、回路特性の均整化を実現できる。

［表示装置の設計］
以下において、データ回路及び走査回路を含む、周辺回路のレイアウトのための設計方法を説明する。上述のように、混合回路部１２５は、隣接して配置された走査回路ブロックとデータ回路ブロックとを含む。狭額縁のためには、同一段に対向する走査回路ブロックとデータ回路ブロックとが同一のレイアウト高さ（単に高さとも呼ぶ）を有することが有効である。回路ブロックの高さは、幅に垂直な方向の長さである。例えば、図２Ｂに示すように、回路ブロックの対向辺が仮想線ＶＬと平行である場合、回路ブロックの高さは、仮想線ＶＬに垂直な方向の長さである。

走査回路ブロックとデータ回路ブロックの大きさは、それらを構成するトランジスタの数やトランジスタのチャネルサイズに依存して変化する。ＤｅＭＵＸ回路であるデータ回路ブロックに対して低いオン抵抗が要求されるため、データ回路ブロックのトランジスタサイズは大きくなる。シフトレジスタ回路である走査回路ブロックは、複雑なロジック回路であり、走査回路ブロックのトランジスタ数が多くなる。

走査回路ブロックの幅Ｗｇとデータ回路ブロックの幅Ｗｄの比αは、Ｗｇ／Ｗｄで表わされる。以下の説明において、走査回路ブロックとデータ回路ブロックの高さは同一である。走査回路ブロック及びデータ回路ブロックの設計において、αは、定数として与えることができる。走査回路ブロックのサイズがデータ回路ブロックのサイズよりも大きい場合、αは１より大きい。逆に、データ回路ブロックのサイズが走査回路ブロックのサイズよりも大きい場合、αは１より小さい。

回路構成が同一である場合、走査回路ブロック及びデータ回路ブロックにおいて、レイアウト高さとレイアウト幅とは、反比例の関係にある。レイアウト幅を大きくすれば、レイアウト高さを小さくする、つまり、額縁幅をより狭くすることができる。

周辺回路のレイアウト設計は、表示部１０１の段に対応（対向）する回路ユニットにおいて、データ回路ブロックと走査回路ブロックそれぞれのレイアウト幅Ｗｄ、Ｗｇを、以下のように決定することができる。

段の画素列数をｍ、段の画素行数をｎ、画素行のピッチをＰｒ、画素列のピッチをＰｃ、とする。上述のように、段の仮想線（対角線）ＶＬの長さＬは、以下のように表わされる。
Ｌ＝（（ｍＰｃ）^２＋（ｎＰｒ）^２）^１／２ （１）

さらに、画素ピッチが行方向と列方向において同一であり、そのピッチをＰと表わす場合、段の仮想線（対角線）ＶＬの長さＬは、以下のように表わされる。
Ｌ＝Ｐ（ｍ^２＋ｎ^２）^１／２ （２）

段に対向し、段の画素行（走査線）及び画素列（データ線）に信号を与えるデータ回路ブロックの数及び走査回路ブロックの数は、それぞれ、ｍ及びｎである。以下の説明において、ｍ個のデータ回路は同一の構成を有し、ｎ個の走査回路ブロックは同一の構成を有する。したがって、段に対向するデータ回路ユニットと走査回路ユニットの幅合計Ｗは以下のように表わされる。
Ｗ＝ｍＷｄ＋ｎＷｇ （３）

回路ブロックの幅の総和Ｗが、段の対角線の長さＬ以下であれば、回路ブロックを表示部１０１に近づけつつ、隣接する段の回路ブロックが互いに干渉する（重複する）ことがないように、容易に回路ブロックをレイアウトすることができる。さらに、回路ブロックの幅の総和Ｗが、段の対角線の長さＬと一致する場合、データ回路ブロックの幅Ｗｄ及び走査回路ブロックの幅Ｗｇが最も大きく、額縁領域が狭い。

上述のように、データ回路ブロックと走査回路ブロックの高さが同一である場合、データ回路ブロックの幅Ｗｄと走査回路ブロックの幅Ｗｇの比αは実質的に一定であり、回路ブロックの幅Ｗｄ、Ｗｇが大きい程回路ブロックの高さが小さくなるからである。なお、各回路ブロックの表示部１０１に対向する辺は仮想線ＶＬに平行である。これらが平行でない場合、すなわち、各回路ブロックの表示部１０１に対向する辺が仮想線ＶＬに対して傾いている場合、回路ブロックの幅の総和に代えて、回路ブロックの幅を仮想線ＶＬに射影した数値を使用することができる。

ここで、以下の変数を定義する。
β＝ｎ／ｍ （４）
α＝Ｗｇ／Ｗｄ （５）

回路ブロックの幅の総和Ｗが、仮想線ＶＬの長さＬと一致する場合、α及びβを使用して、データ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇは、以下のように表わされる。
Ｗｄ＝（Ｐｃ^２＋（βＰｒ）^２）^１／２／（１＋αβ） （６）
Ｗｇ＝α（Ｐｃ^２＋（βＰｒ）^２）^１／２／（１＋αβ） （７）

さらに、画素ピッチが行方向と列方向において同一であり、そのピッチをＰと表わす場合、データ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇは、以下のように表わされる。
Ｗｄ＝Ｐ（１＋β^２）^１／２／（１＋αβ） （８）
Ｗｇ＝αＰ（１＋β^２）^１／２／（１＋αβ） （９）

上述のように、データ回路ブロックと走査回路ブロックの高さが一致している場合、レイアウト設計においてαは定数として与えられ得る。また、βの値は段毎に決まっている値を示す。したがって、レイアウト設計は、上記式を使用して、段毎に最大のデータ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇを決定することができる。

上述のように段毎に回路ブロック幅を決定することで、段毎に狭い額縁領域を実現できる。レイアウト設計は、データ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇを、上記式で与えられる最大値から、所定の要求（条件）に応じて小さくしてもよい。

レイアウト設計は、上述のように、データ回路ブロックと走査回路ブロックが混在する回路部１２５において、表示部１０１の段毎にデータ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇを決めてもよい。これに代えて、レイアウト設計は、段に共通のデータ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇを決定してもよい。これにより、額縁領域の均一化及び回路特性の均整化を実現できる。

データ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇが最も小さい段の値を他の段に適用すれば、隣接する段の間での回路ブロックの干渉を避けつつ、容易に回路ブロックのレイアウトサイズを決定できる。

データ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇは、それぞれ、上記式（６）及び式（７）で与えられる。データ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇは、以下の条件を満たす段において最も小さい値を示す。
β＝ｎ／ｍ＝α／ｋ （１０）
ｋ＝（Ｐｒ／Ｐｃ）^２ （１１）

数式（１０）の条件において、数式（６）及び数式（７）で示されるデータ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇは、任意の段において、回路ブロックの幅の総和Ｗが仮想線の長さＬ以下である。レイアウト設計は、データ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇのこれらの値以下の値を、共通値として全ての段に適用する。

βが、数式（１０）が示す値の段又はこの値に最も近い段において、データ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇは最小値を示す。画素ピッチが行方向と列方向において同一である場合、上記条件は、以下のように表わされる。
β＝α （１２）

数式（１２）が満たされるとき、データ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇは、以下のように表わされる。
Ｗｄ＝Ｐ／（１＋α^２）^１／２ （１３）
Ｗｇ＝αＰ／（１＋α^２）^１／２ （１４）

図５は、式（１２）が満たされる条件における、データ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇとαとの関係を示す。αの増加と共に、データ回路ブロック幅Ｗｄが減少し、走査回路ブロック幅Ｗｇが増加する。

図６は、α（＝Ｗｇ／Ｗｄ）が１の条件における、仮想線ＶＬの長さＬ及び回路ブロックの幅の総和Ｗと、βとの関係の例を示す。破線は段の仮想線ＶＬの長さＬを示す。実線は、段のデータ回路ブロック幅及び走査回路ブロック幅の総和Ｗを示す。

図６及び数式（１２）が示すように、β（＝ｎ／ｍ）が１の場合に、仮想線ＶＬの長さＬと回路ブロック幅の総和Ｗが一致する。図６が示すように、βが１以外の値の場合、回路ブロック幅の総和Ｗは、仮想線ＶＬの長さＬよりも小さい。従って、βが１の段の対角範囲に配置可能な幅のデータ回路ブロック及び走査回路ブロックは、他の任意の段においても配置可能である。βが１以外の段においては、データ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇは、対角範囲Ｌに対して余裕がある。

図７は、α（＝Ｗｇ／Ｗｄ）が２の条件における、仮想線ＶＬの長さＬ及び回路ブロックの幅の総和Ｗと、βとの関係の例を示す。破線は段の仮想線ＶＬの長さＬを示す。実線は、段のデータ回路ブロック幅及び走査回路ブロック幅の総和Ｗを示す。

図７及び数式（１２）が示すように、β（＝ｎ／ｍ）が２の場合に、仮想線ＶＬの長さＬと回路ブロック幅の総和Ｗが一致する。図７が示すように、βが２以外の値の場合、回路ブロック幅の総和Ｗは、仮想線ＶＬの長さＬよりも小さい。従って、βが２の段の対角範囲に配置可能な幅のデータ回路ブロック及び走査回路ブロックは、他の任意の段においても配置可能である。βが２以外の段においては、データ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇは、対角範囲Ｌに対して余裕がある。特にβ<1の段に配置する際に余裕がある。

以下において、レイアウト設計において、各段のデータ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇを決定するフローの例を説明する。図８は、段に共通のレイアウト（データ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇ）を決定するフローチャートの例を示す。画素ピッチは、行方向及び列方向において同一のＰである。例えば、設計者又はシステムが、本フローに従って共通レイアウトを決定できる。

レイアウト設計は、まず、データ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇの仮の値を決定する（Ｓ１０１）。仮の値を、画素ピッチＰ未満の値に決定される。データ回路ブロック及び走査回路ブロックの高さは同一の値に決定する。

次に、仮決定したデータ回路ブロックＷｄ及び走査回路ブロック幅Ｗｇを、それぞれ、Ｐ／（α^２＋１）^１／２及びαＰ／（α^２＋１）^１／２の値と比較する（Ｓ１０２）。数式（１３）及び（１４）に示すように、これらの値は、表示部１０１の段において、データ回路ブロックＷｄ及び走査回路ブロック幅Ｗｇの最小値である。データ回路ブロックＷｄ及び走査回路ブロック幅Ｗｇが、それぞれ、これらの値以下であれば、いずれの段においてもそれらの値を使用することができる。

仮決定したデータ回路ブロックＷｄが、Ｐ／（α^２＋１）^１／２より大きい、又は、走査回路ブロック幅ＷｇがαＰ／（α^２＋１）^１／２よりも大きい場合（Ｓ１０２：ＮＯ）、データ回路ブロック及び走査回路ブロックのサイズを変更する（Ｓ１０３）。具体的には、データ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇを小さくし、それらの高さを大きくする。その後、ステップＳ１０２に戻る。

仮決定したデータ回路ブロックＷｄがＰ／（α^２＋１）^１／２以下であり、走査回路ブロック幅ＷｇがαＰ／（α^２＋１）^１／２以下である場合（Ｓ１０２：ＹＥＳ）、それらの回路ブロック幅を、共通レイアウトの幅と決定する（Ｓ１０４）。全ての段に共通レイアウトを適用する場合、ステップＳ１０４で決定されたレイアウトサイズが全てのデータ回路ブロック及び走査回路ブロックに適用される。

次に、段毎にデータ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇを決定するフローを説明する。図９は、一つの段のデータ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇを決定するフローチャートを示す。

レイアウト設計は、共通レイアウトのαと選択されている段のβとを比較する（Ｓ２０１）。具体的には、図８のフローチャートに従って決定した共通レイアウトのデータ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇを取得し、α＝Ｗｇ／Ｗｄを計算する。さらに、段のβ＝ｎ／ｍの値を計算する。αとβの差分が規定値より小さい場合βがαに近いと判定する。

段のβが共通レイアウトのαの値に近い場合（Ｓ２０１：ＹＥＳ）、共通レイアウトのデータ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇを、当該段の値に決定する（Ｓ２０２）。段のβと共通レイアウトのαとの差分が大きい場合（Ｓ２０１：ＮＯ）、当該段に対してより適切なデータ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇを決定する（Ｓ２０３）。

具体的には、数式（８）及び数式（９）に従って、データ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇをそれぞれ決定する。数式（８）及び数式（９）は、それぞれ、当該段に対する最大のデータ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇを示す最後に、数式（８）及び数式（９）により計算した値を、当該段のデータ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇと決定する（Ｓ２０４）。

上記例は、共通レイアウトを参照することで、新たにデータ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇを決定する段の数を低減する。これと異なり、共通レイアウトを参照することなく、全ての段に対して数式（８）及び数式（９）を使用してデータ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇを決定してもよい。各段のデータ回路ブロック幅Ｗｄ及び走査回路ブロック幅Ｗｇの値は、数式（８）及び数式（９）で決まる値以下の値から選択できる。

次に、画素の他の例として、ＯＬＥＤ画素について説明する。図１０Ａは、図２Ａに示す段１１７Ｘに対応する段１１７Ｘ１及び回路ブロック１９１Ａ、１７１Ａ、１７１Ｂの構成を示す。図２Ａ、図２Ｂは、画素の一例として液晶を含む画素を例示したが、図１０Ａでは、ＯＬＥＤを含む画素について説明する。以下の説明は、他の段及びそれらに対応する回路ブロックに対しても適用することができる。

段１１７Ｘ１は、列の画素２０１ｃ、行の画素２０１ｒ１、行の画素２０１ｒ２で画定されている。画素列のピッチ（行方向における画素のピッチ）はＰｃである。画素行のピッチ（列方向における画素のピッチ）はＰｒである。

データ回路ブロック１９１Ａは、画素２０１ｃが属する列の三つのデータ線２３２に、相互接続配線１０６を介して接続されている。データ回路ブロック１９１Ａは、表示部１０１（画素２０１ｃ等の画素）と対向する辺に端子を有し、端子を介してデータ線２３２に接続されている。各相互接続配線１０６は、他の相互接続配線１０６及１０８、並びに他の回路ブロックと交差することなく延びている。相互接続配線１０６は主電源線２３１ａ（第１電源線）と交差しているが、これらは異なるメタル層であり、設計時にそれらの接触を考慮する必要はない。

走査回路ブロック１７１Ａ、１７１Ｂは、それぞれ、画素２０１ｒ１、２０１ｒ２が属する行のゲート線１０８ｇに、相互接続配線１０８を介して接続されている。ゲート線１０８ｇ、相互接続配線１０８は、同層である。各相互接続配線１０８は、他の相互接続配線１０６及１０８、並びに他の回路ブロックと交差することなく延びている。相互接続配線１０８は主電源線２３１ａと交差しているが、これらは異なるメタル層であり、設計時にそれらの接触を考慮する必要はない。

各副画素は、列方向に沿って伸びるＯＬＥＤ電源線２３１ｂを含む。ＯＬＥＤ電源線２３１ｂは、主電源線２３１ａから分岐する第２電源線である。主電源線２３１ａは、列方向に沿って配置された各副画素に、ＯＬＥＤ電源線２３１ｂを介して、ＯＬＥＤの発光に必要になる電流を供給する。

なお、副画素２０１ｃｒは、画素２０１ｃに含まれる副画素である。図１０Ａに示すように、主電源線２３１ａは、回路ブロック１９１Ａ、１７１Ａ、１７１Ｂと表示部１０１（表示領域）との間に配置されている。主電源線２３１ａを表示領域に近づけることで、電圧降下（ＩＲ ＤＲＯＰ）を抑止できる。これにより、発光輝度が安定化され、画質劣化が抑制され得る。

図１０Ｂは、図１０ＡにおけるＸＢ−ＸＢ´切断線での断面図である。ＴＦＴ（ＴＲ１）、主電源線２３１ａ、データ回路ブロック１９１Ａの相互接続配線１０６、及び走査回路ブロック１７１Ａの相互接続配線１０８が、絶縁基板１５１上に形成されている。ＴＦＴ（ＴＲ１）は、データ回路ブロック１９１Ａの複数のＴＦＴ（ＴＲｇ１）内の一つのＴＦＴであり、第２制御トランジスタの例である。

より具体的には、絶縁膜１５２が絶縁基板１５１上に形成されている。ＴＦＴ（ＴＲ１）のチャネル部（半導体層）２１３が、絶縁膜１５２上に形成されている。ゲート絶縁膜１５６が、チャネル部２１３及び絶縁膜１５２を覆うように形成されている。ゲート電極２２１並びに相互接続配線１０６及び１０８が、ゲート絶縁膜１５６上に形成されている。これらは同一の第１金属層（第２層）内の部分であり、同時形成することができる。

層間絶縁膜１５８が、ゲート電極２２１、相互接続配線１０６及び１０８、並びにゲート絶縁膜１５６を覆うように形成されている。層間絶縁膜１５８及びゲート絶縁膜１５６にコンタクトホールが形成されている。ＴＦＴ（ＴＲ１）のソース／ドレイン電極２３３、２３４が、及び、主電源線２３１ａが、層間絶縁膜１５８上に形成されている。これらは同一の第２金属層内の部分であり、同時形成することができる。

ソース／ドレイン電極２３３、２３４は、コンタクトホールを介してチャネル部２１３に接続されている。また、ソース／ドレイン電極２３４は、コンタクトホールを介して相互接続配線１０６に接続されている。ソース／ドレイン電極２３３、２３４、主電源線２３１ａ及び層間絶縁膜１５８は、最上層の平坦化膜１６１により覆われている。

［画素回路構成］
後記する基板の上には、複数の画素回路が形成されている。図１１は、画素回路の等価回路と、ＯＬＥＤ素子Ｅ１とを示す。図１２Ａは、ＯＬＥＤの副画素の画素回路のレイアウトを示す。図１１、図１２Ａを参照して、画素回路について説明する。各画素回路（例えば、画素回路２０１ｃｒｃ）は、駆動トランジスタ２１１ＤＴと副画素選択用のトランジスタ２１２ＳＴと、保持容量ＨＣとを含む。画素回路は、副画素のＯＬＥＤ素子Ｅ１の発光を制御する。トランジスタは、ＴＦＴである。なお、図１２Ａは、アノード電極２５１の仮想線を破線で示している。

図１１の例において、選択用トランジスタ２１２ＳＴはｐチャネル型ＴＦＴであり、そのゲート端子は、ゲート線１０８ｇ（走査線）に接続されている。ドレイン端子は、データ線２３２に接続されている。ソース端子は、駆動トランジスタ２１１ＤＴのゲート端子に接続されている。

駆動トランジスタ２１１ＤＴはＯＬＥＤ素子Ｅ１の駆動用のトランジスタ（駆動ＴＦＴ）である。駆動トランジスタ２１１ＤＴはｐチャネル型ＴＦＴであり、そのゲート端子は選択用トランジスタ２１２ＳＴのソース端子に接続されている。駆動トランジスタ２１１ＤＴのソース端子はＯＬＥＤ電源線２３１ｂに接続されている。ドレイン端子は、ＯＬＥＤ素子Ｅ１のアノードに接続されている。駆動トランジスタ２１１ＤＴのゲート端子とソース端子との間に保持容量ＨＣ１が物理的に形成されている。

次に、画素回路の動作を説明する。走査回路ブロックがゲート線１０８ｇに選択パルスを出力し、選択用トランジスタ２１２ＳＴを開状態にする。データ線２３２を介してデータ回路ブロック１９１Ａから供給されたデータ電圧（データ信号）は、保持容量ＨＣ１に格納される。保持容量ＨＣ１は、格納された電圧を、１フレーム期間を通じて保持する。保持電圧によって、駆動トランジスタ２１１ＤＴのコンダクタンスがアナログ的に変化し、駆動トランジスタ２１１ＤＴは、発光諧調に対応した順バイアス電流をＯＬＥＤ素子Ｅ１に供給する。

なお、図１２Ａにおいて、図示を簡略化するために、１つの副画素における列方向の長さ分を図示しているが、ＯＬＥＤ電源線２３１ｂ、データ線２３２は、図１０Ａに示すように、列方向に延びている。

図１２Ｂは図１２Ａに示すレイアウトにおける半導体層のレイアウト（パターン）を示す。図１２Ｃは、図１２ＡからＯＬＥＤ電源線２３１ｂと同一の金属層を除いたレイアウトを示す。図１２Ｄは、図１２ＡにおけるＸＩＩＤ−ＸＩＩＤ´切断線での断面図である。

図１２Ｂ及び１２Ｄに示すように、選択用トランジスタ２１２ＳＴのチャネル部（半導体層）２１２及び駆動トランジスタ２１１ＤＴのチャネル部２１１を含む半導体層のパターンが、絶縁膜１５２上に形成されている。チャネル部２１１及びチャネル部２１２は、ＴＦＴ（ＴＲ１）のチャネル部２１３と同一の層（第１層）に配置されている。これらが同一層のパターンに含まれることにより、製造効率を高めることができる。

図１２Ｃ及び１２Ｄに示すように、半導体層のパターンはゲート絶縁膜１５６に覆われている。保持容量ＨＣの電極、駆動トランジスタ２１１ＤＴのゲート電極２２２、及び、走査線（ゲート線）１０８ｇを含む第１金属層のパターンが、ゲート絶縁膜１５６上に形成されている。保持容量ＨＣの電極とゲート電極２２２とは連続している。

図１２Ａ及び１２Ｄに示すように、ＯＬＥＤ電源線２３１ｂを含む第２金属層のパターンが、層間絶縁膜１５８上に形成されている。ＯＬＥＤ電源線２３１ｂは、主電源線２３１ａと同一層（第３層）内に配置されている。層間絶縁膜１５８は、第１金属層のパターン及びゲート絶縁膜１５６を覆っている。第２金属層のパターンは、最上層の平坦化膜１６１により覆われている。

図１３は、トップエミッション型の画素構造の例を示す。トップエミッション型の画素構造は、光が出射する側（図面上側）に、複数の画素に共通のカソード電極１６６が配置される。カソード電極１６６は、表示領域の全面を完全に覆う形状を有する。本開示の特徴は、ボトムエミッション型の画素構造を有するＯＬＥＤ表示装置にも適用できる。ボトムエミッション型の画素構造は、透明アノード電極と反射カソード電極を有し、図面下側に光を出射する。

ＯＬＥＤ素子は、下部電極であるアノード電極、有機発光層、及び上部電極であるカソード電極を含んで構成される。すなわち、複数のＯＬＥＤ素子は、１つのカソード電極１６６と、複数のアノード電極２５１と、複数の有機発光層１６５により形成されている。

絶縁基板１５１は、例えばガラス又は樹脂で形成されており、不撓性又は可撓性基板である。なお、以下の説明において、絶縁基板１５１に近い側を下側、遠い側を上側と記す。ゲート絶縁膜１５６を介して、ゲート電極２２２が形成されている。ゲート電極２２２の層上に層間絶縁膜１５８が形成されている。

表示領域内において、層間絶縁膜１５８上にソース電極１５９、ドレイン電極１６０が形成されている。ソース電極１５９、ドレイン電極１６０は、例えば、高融点金属又はその合金で形成される。ソース電極１５９、ドレイン電極１６０は、層間絶縁膜１５８のコンタクトホールに形成されたコンタクト部１６７、１６８によって、半導体層２１１に接続されている。

ソース電極１５９、ドレイン電極１６０の上に、絶縁性の平坦化膜１６１が形成される。絶縁性の平坦化膜１６１の上に、アノード電極２５１が形成されている。アノード電極２５１は、平坦化膜１６１のコンタクトホールに形成されたコンタクト部によってドレイン電極１６０に接続されている。画素回路（図１１参照）は、アノード電極２５１の下側に形成されている。

アノード電極２５１の上に、ＯＬＥＤ素子を分離する絶縁性の画素定義層（Ｐｉｘｅｌ Ｄｅｆｉｎｉｎｇ Ｌａｙｅｒ：ＰＤＬ）１６３が形成されている。ＯＬＥＤ素子は、積層された、アノード電極２５１、有機発光層１６５、及びカソード電極１６６（の部分）で構成される。

絶縁性のスペーサ１６４は、２つのアノード電極２５１の間における、画素定義層１６３の面上に形成されている。スペーサ１６４の頂面は画素定義層１６３の上面よりも高い（封止基板３００に近い）位置にあり、封止基板３００が変形した場合に、封止基板３００を支持して、ＯＬＥＤ素子と封止基板３００との間隔を維持する。

アノード電極２５１及び画素定義層１６３の一部の上に、有機発光層１６５が形成されている。有機発光層１６５の上にカソード電極１６６が形成されている。カソード電極１６６は、透明電極である。カソード電極１６６は、有機発光層１６５からの可視光の全て又は一部を透過させる。

アノード電極２５１、有機発光層１６５及びカソード電極１６６の積層膜が、ＯＬＥＤ素子を構成する。カソード電極１６６は、分離して形成されているアノード電極２５１及び有機発光層１６５（ＯＬＥＤ素子）に共通である。なお、カソード電極１６６の上には、不図示のキャップ層が形成されてもよい。

封止基板３００は、透明な絶縁基板であって、例えばガラス基板である。封止基板３００は、ＯＬＥＤ素子を封止する。封止基板３００の光出射面（前面）に、λ／４位相差板３０１と偏光板３０２とが配置され、外部から入射した光の反射を抑制する。なお、封止基板３００に替えて、例えば、薄膜封止（ＴＦＥ：Ｔｈｉｎ Ｆｉｌｍ Ｅｎｃａｐｓｕｌａｔｉｏｎ）により、ＯＬＥＤ素子を封止してもよい。

図１４は、表示装置の他の構成例を模式的に示す。図１４に示すように、非矩形の形状の他の例として、表示装置１０Ａの表示領域１０１Ａの一部が直線で、曲線状の角部を含む形状がある。

以上、本発明の実施形態を説明したが、本発明が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。

１０ 表示装置、１０１ 表示部、１０２ 基板、１０３ 走査線、１０５ データ線、１０６ 相互接続配線、１０７ 回路部、１０９ 回路部、１１１ 画素、１１３ 画素行、１１５ 画素列、１１７ 段、１２５ 混合回路部、１７１ 走査回路ブロック、１９１ データ回路ブロック

Claims (15)

1. 複数の画素列と複数の画素行とを含む表示領域と、
   前記表示領域の外形に沿って一列に配列されている複数の行回路ブロック及び複数の列回路ブロックと、
   前記表示領域の画素に電源を供給する第１電源線と、を含み、
   前記複数の行回路ブロックそれぞれは、対応する画素行への第１信号を供給し、
   前記複数の列回路ブロックそれぞれは、対応する画素列への第２信号を供給し、
   前記表示領域の外周は、複数の画素の辺を含む連続する複数の段を含み、
   前記複数の段の各段は、ｍ画素列それぞれの画素と、ｎ画素行それぞれの画素とで、構成され、ｍ及びｎは、段に応じて決まる自然数を表す変数であり、
   前記複数の列回路ブロック及び前記複数の行回路ブロックは、前記複数の段のそれぞれに対向する複数の回路ブロックユニットを含み、
   前記複数の回路ブロックユニットのそれぞれは、
   対向する段の画素行及び画素列の順序と一致する順序で、前記対向する段の外側頂点を結ぶ仮想線に沿って一列に配列された、ｍ個の列回路ブロックとｎ個の行回路ブロックとで構成され、
   前記ｍ個の列回路ブロックの前記仮想線に対向する辺を前記仮想線に射影した長さと、前記ｎ個の行回路ブロックの前記仮想線に対向する辺を前記仮想線に射影した長さと、の総和は、前記仮想線の長さ以下であり、
   前記第１電源線は、前記表示領域の外周であって、前記表示領域と、前記複数の行回路ブロック及び前記複数の列回路ブロックとの間に配置される、表示装置。
2. 請求項１に記載の表示装置であって、
   前記表示領域の画素回路のそれぞれは、出射光を制御する駆動用トランジスタを含み、
   前記行回路ブロックは、前記第１信号の供給を制御する第１制御トランジスタを含み、
   前記列回路ブロックは、前記第２信号の供給を制御する第２制御トランジスタを含み、
   前記第１制御トランジスタのチャネル部及び前記第２制御トランジスタのチャネル部の少なくとも１つと、前記駆動用トランジスタのチャネル部とは、第１層に配置された、表示装置。
3. 請求項２に記載の表示装置であって、
   前記複数の行回路ブロックから前記対応する画素行への前記第１信号を伝送する第１信号線と、
   前記複数の列回路ブロックから前記対応する画素列への前記第２信号を伝送する第２信号線とを含み、
   前記第１信号線と前記第２信号線とは、前記表示領域の外周であって、前記表示領域と、前記複数の行回路ブロック及び複数の列回路ブロックとの間に配置され、
   前記第１信号線と前記第２信号線とは、前記第１層とは異なり、更に、絶縁層により絶縁された第２層に配置された、表示装置。
4. 請求項３に記載の表示装置であって、
   前記表示領域の各画素は、自発光素子を含み、
   前記表示装置は、前記第１電源線に接続され、列方向に沿って配置された画素列の各画素の自発光素子に電流を供給する第２電源線を含み、
   前記第１電源線と前記第２電源線とは、前記第１層と前記第２層とは異なり、更に、絶縁層により絶縁された第３層に配置された、表示装置。
5. 請求項４に記載の表示装置であって、
   前記第１制御トランジスタのゲートと前記第２制御トランジスタのゲートの少なくとも１つと、前記駆動用トランジスタのゲートは、前記第２層に配置された、表示装置。
6. 請求項１に記載の表示装置であって、
   前記ｍ個の列回路ブロックを制御する制御信号が供給される配線の延伸方向と、
   前記ｎ個の行回路ブロックを制御する制御信号が供給される配線の延伸方向と、
   前記ｎ個の行回路ブロックに電位を与える電源配線の延伸方向とが、
   前記仮想線と、平行である、表示装置。
7. 請求項１に記載の表示装置であって、
   前記ｍ個の列回路ブロックは共通の外形を有し、
   前記ｎ個の行回路ブロックは共通の外形を有し、
   前記ｍ個の列回路ブロックそれぞれの前記仮想線に対向する辺の長さはＷｃ、
   前記ｎ個の行回路ブロックそれぞれの前記仮想線に対向する辺の長さはＷｒ、
   前記画素列のピッチはＰｃ、
   前記画素行のピッチはＰｒ、であり、
   （ｍＷｃ＋ｎＷｒ）は、（（ｍＰｃ）^２＋（ｎＰｒ）^２）^１／２以下である、表示装置。
8. 請求項７に記載の表示装置であって、
   （ｍＷｃ＋ｎＷｒ）＝（（ｍＰｃ）^２＋（ｎＰｒ）^２）^１／２
   である、表示装置。
9. 請求項１に記載の表示装置であって、
   前記複数の回路ブロックユニットのそれぞれは、前記対向する段の前記仮想線よりも外側に配置されている、表示装置。
10. 請求項１に記載の表示装置であって、
    前記ｍ個の列回路ブロックの前記仮想線の法線方向における寸法と、前記ｎ個の行回路ブロックの前記仮想線の前記法線方向における寸法とは同一である、表示装置。
11. 請求項１に記載の表示装置であって、
    前記ｍ個の列回路ブロックの前記仮想線に対向する辺の長さと、前記ｎ個の行回路ブロックの前記仮想線に対向する辺の長さと、の総和は、前記仮想線の長さと一致する、表示装置。
12. 請求項１に記載の表示装置であって、
    前記複数の回路ブロックユニットにおいて、列回路ブロックは共通の四角形状を有し、行回路ブロックは共通の四角形状を有する、表示装置。
13. 表示装置を設計する方法であって、
    前記表示装置は、
    複数の画素列と複数の画素行とを含む表示領域と、
    前記表示領域の外形に沿って一列に配列されている複数の行回路ブロック及び複数の列回路ブロックと、
    前記表示領域の画素に電源を供給する第１電源線と、を含み、
    前記複数の列回路ブロックそれぞれは、対応する前記画素列への信号を供給し、
    前記複数の行回路ブロックそれぞれは、対応する前記画素行への信号を供給し、
    前記表示領域の外周は、前記複数の画素の辺からなる連続する複数の段を含み、
    前記複数の段の各段は、ｍ画素列それぞれの画素と、ｎ画素行それぞれの画素とで、構成され、ｍ及びｎは、段に応じて決まる自然数を表す変数であり、
    前記複数の列回路ブロック及び前記複数の行回路ブロックは、前記複数の段のそれぞれに対向する複数の回路ブロックユニットを含み、
    前記方法は、
    前記複数の回路ブロックユニットのそれぞれを、
    対向する段の画素行及び画素列の順序と一致する順序で、前記対向する段の外側頂点を結ぶ仮想線に沿って一列に配列された、ｍ個の列回路ブロックとｎ個の行回路ブロックとで構成され、
    前記ｍ個の列回路ブロックの前記仮想線に対向する辺を前記仮想線に射影した長さと、
    前記ｎ個の行回路ブロックの前記仮想線に対向する辺を前記仮想線に射影した長さと、の総和は、前記仮想線の長さ以下であり、
    前記第１電源線は、前記表示領域の外周であって、前記表示領域と、前記複数の行回路ブロック及び前記複数の列回路ブロックとの間に配置される、ように設計する、方法。
14. 請求項１３に記載の方法であって、
    前記複数の回路ブロックそれぞれを、
    前記ｍ個の列回路ブロックは共通の外形を有し、
    前記ｎ個の行回路ブロックは共通の外形を有し、
    前記ｍ個の列回路ブロックそれぞれの前記線に対向する辺の長さＷｃ、
    前記ｎ個の行回路ブロックそれぞれの前記線に対向する辺の長さＷｒ、
    前記画素列のピッチＰｃ、
    前記画素行のピッチＰｒ、
    （ｍＷｃ＋ｎＷｒ）は、（（ｍＰｃ）^２＋（ｎＰｒ）^２）^１／２以下である、ように設計する、方法。
15. 請求項１４に記載の方法であって、
    前記複数の回路ブロックユニットにおいて、全ての行回路ブロックと列回路ブロックが、同一の長さを有し、
    α＝Ｗｒ／Ｗｃ
    β＝ｎ／ｍ＝α／ｋ
    ｋ＝（Ｐr／Ｐc）^２
    Ｗｃ＝（Ｐｃ^２＋（βＰｒ）^２）^１／２／（１＋αβ）
    Ｗｒ＝α（Ｐｃ^２＋（βＰｒ）^２）^１／２／（１＋αβ）
    より決定されるＷｃ、Ｗｒ以下の共通サイズを前記複数の回路ブロックユニットに適用する、方法。