JP2018022116A - 表示装置 - Google Patents
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Abstract
Description
本開示の一側面は、表示領域が非矩形状の表示装置において、額縁を狭くすることを目的とする。
以下、実施の形態について図面を参照して詳細に説明する。なお、明細書、特許請求の範囲における“第1”、“第2”等の序数は、要素間の関係を明確にするため、および要素間の混同を防ぐために付している。したがって、これらの序数は、要素を数的に限定しているものではない。
第1から第pの走査線の一例は、走査線SL1からSLnである。第3象限と第4象限とに第1から第qの交差走査線の第1配線が配置されている。第1から第qの交差走査線の一例は、交差走査線SLn+1からSL2nである。
実施の形態2は、表示部11を3層メタル構造で形成する形態に関する。3層メタル構造とは、金属層を3層含む構造である。図9は表示部11の断面図の一例である。実施の形態1と同様な構成については、同じ符号を付し、説明を省略する。
本実施の形態は、走査ドライバブロックS1からS2nの連続動作を円滑に行う形態に関する。上述したように、走査ドライバブロックS1からS2nは順次、走査信号を出力する。走査ドライバブロックは一般的にはシフトレジスタ型が用いられており、前段の走査ドライバブロックの出力信号が、後段の走査ドライバブロックの入力信号となる。
しかしながら、走査ドライバブロックSnと走査ドライバドライバブロックSn+1とは、表示部11を間に挟んで対向する位置にある。そのため、走査信号を伝達するために周辺部に長い配線が必要となる。その結果、表示部11の配線設計での大きな負担となる。本実施の形態は、この点についての対策を行う。
本実施の形態は、遅延時間のずれを改善する形態に関する。表示装置1においては、走査信号の立ち上がりにより、画素回路のスイッチトランジスタ(図7では第2トランジスタTr2)がオンとなり、データ信号の電圧に応じた電荷が保持容量に蓄積される。ここで、走査信号が立ち上がってから、スイッチトランジスタがONになるまで、遅延がある。ここでは、この遅延の時間のことを遅延時間という。遅延時間が発生するのは、表示装置1の大型化・高精細化に伴い、走査線は長くなっているからである。また走査線は、交差する信号線も多い。そのため、スイッチトランジスタのON抵抗、寄生容量が大きくなるため、スイッチトランジスタのゲートに入力される走査信号の波形が鈍る。その結果、遅延時間が発生する。
本実施の形態は、すべての走査線が第1の方向に沿う第1配線と、第2の方向に沿う第2配線とから構成される交差走査線となる形態に関する。図12は走査線の配置例を示す平面図である。図12において、上述の実施の形態と同様な構成については、同じ符号を付し、説明を省略する。
今回開示された実施の形態はすべての点で例示であって、制限的なものでは無いと考えられるべきである。本発明の範囲は、上記した意味では無く、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
10 基板
11 表示部
12 TFT回路配置領域
B 連絡配線
C 保持容量
DL1〜DL6m データ線
DM1〜DMm データドライバブロック
A1 第1辺部
A2 第2辺部
A3 第3辺部
A4 第4辺部
Q1 第1象限
Q2 第2象限
Q3 第3象限
Q4 第4象限
S1〜S2n 走査ドライバブロック
SL1〜SLn 走査線
SLn+1〜SL2n 交差走査線
SM1〜SM2n 第1配線
Sa1〜Sa2n 第2配線
Claims (16)
- 非矩形状の表示領域内に、第1方向と第2方向とに沿って配列された、複数の画素と、
前記第1方向に沿う第1画素群に接続し前記第1方向に沿う走査線と、
前記第1方向に沿う第2画素群に接続し前記第1方向に沿う第1配線と、前記第2方向に沿う第2配線とを含む交差走査線と、
前記第2方向に沿う第3画素群に接続し前記第2方向に沿うデータ線と、
前記表示領域の外周辺部において、前記走査線と対向する第1辺部に配置され、前記走査線に走査信号を出力し更に前記交差走査線の第2配線を介して前記第1配線に走査信号を出力する走査回路群と、
前記外周辺部において前記1辺部と対向する第2辺部に配置され、前記走査信号が入力される画素の発光輝度に応じたデータ信号を前記データ線に出力するデータ信号回路群と
を備える表示装置。 - 第1〜第p(pは2以上の整数)の走査線と、
第1〜第q(qは2以上の整数)の交差走査線とを備え、
前記第1〜第pの走査線の各々は、前記第2の方向に向けて順次配置され、
前記第1〜第qの交差走査線の第1配線の各々は、前記第2の方向に向けて順次配置され、
前記走査回路群は、(p+q)個の走査回路を含み、
p個の走査回路の各々は、前記第1辺部における、前記第2配線に対向する第3辺部に、前記第1〜第pの走査線の各々に対応して配置され、
q個の走査回路の各々は、前記第1辺部における、前記第3辺部に対向する第4辺部に、前記第1〜第qの交差走査線の第2配線の各々に対応して配置される
請求項1に記載の表示装置。 - 第i(iは1以上、q未満の整数)の交差走査線の第2配線の長さは、第i+1の交差走査線の第2の配線の長さよりも短く、前記第iの交差走査線の第1配線の長さは、前記第i+1の交差走査線の第1の配線の長さよりも長い
請求項2に記載の表示装置。 - 前記表示領域を第1〜第4象限に分けた場合において、
前記第1象限と前記第2象限とに前記第1〜第pの走査線が配置され、
前記第3象限と前記第4象限とに前記第1〜第qの交差走査線の第1配線が配置される
請求項3に記載の表示装置。 - 前記第3辺部は、前記表示領域の第2象限の外周辺部であって、
前記第4辺部は、前記表示領域の第1象限の外周辺部であって、
前記第2辺部は、前記表示領域の第3象限と第4象限との外周辺部である
請求項4に記載の表示装置。 - 前記画素は、有機発光層を含む発光部と、容量と前記容量の電圧に応じた電流を前記発光部に流す駆動トランジスタとを含む画素回路とを有し、
前記画素回路は基板面に層状に形成され、前記発光部は、前記画素回路が形成された層の上側に形成され、
層状に形成された前記画素回路において、前記駆動トランジスタに含まれるソースとドレインの少なくとも1つに接続する配線が形成される配線層に前記第2配線と前記データ線とが形成され、前記容量の金属電極が形成される層に前記走査線と前記第1配線とが形成される
請求項1に記載の表示装置。 - 前記画素は、有機発光層を含む発光部と、容量と前記容量の電圧に応じた電流を前記発光部に流す駆動トランジスタとを含む画素回路とを有し、
前記画素回路は基板面に層状に形成され、前記発光部は、前記画素回路が形成された層の上側に形成され、
層状に形成された前記画素回路において、前記駆動トランジスタに含まれるソースとドレインの少なくとも1つに接続する配線が形成される配線層に前記データ線が形成され、前記容量の第1金属電極が形成される層に前記走査線と前記第1配線とが形成され、前記容量の第2金属電極が形成される層に前記第2配線が形成される
請求項1に記載の表示装置。 - 前記第qの走査線に走査信号を出力する走査回路は、第1の交差走査線に走査信号を出力する走査回路に、前記第qの走査線を介して、走査開始タイミングを示すタイミング信号を出力する
請求項3に記載の表示装置。 - 前記走査線は、さらに、前記第2方向に伸びる第3配線を含む
請求項1に記載の表示装置。 - 非矩形状の表示領域内に、第1方向と第2方向とに沿って配置された、複数の画素と、
前記第1方向に沿う第2画素群に接続し前記第1方向に沿う第1配線と、前記第2方向に沿う第2配線とを含む交差走査線と、
前記第2方向に沿う第1画素群に接続し前記第2方向に沿うデータ線と、
前記表示領域の外周辺部において前記第1配線と対向する第1辺部に配置され、前記交差走査線の第2配線を介して前記第1配線に走査信号を出力する走査回路群と、
前記外周辺部において前記1辺部と対向する第2辺部に配置され、前記走査信号が入力される画素の発光輝度に応じたデータ信号を前記データ線に出力するデータ信号回路群と
を備える表示装置。 - 第1〜第n(nは2以上の整数)の交差走査線を備え、
前記第1〜第nの交差走査線の第1配線の各々は、前記第2の方向に向けて順次配置され、
前記走査回路群は、n個の走査回路を含み、
第1〜第m(mは1以上、n未満の整数)の走査回路は、前記第1方向の位置が内側から外側に向かうように、前記第2方向の位置が外側から内側に向かうように、前記第1〜第mの交差走査線の第2配線の各々に対応して配置され、
第m+1〜第nの走査回路は、前記第1方向の位置が外側から内側に向かうように、前記第2方向の位置が内側から外側に向かうように、前記第m+1から第nの交差走査線の第2配線の各々に対して配置される
請求項10に記載の表示装置。 - 第i(iは1以上、m以下の整数)の交差走査線の第2配線の長さは、第i+1の交差走査線の第2の配線の長さよりも長く、前記第iの交差走査線の第1配線の長さは、前記第i+1の交差走査線の第1配線の長さよりも短く、
第j(jはm+1以上、n以下の整数)の交差走査線の第2配線の長さは、第j+1の交差走査線の第2の配線の長さよりも短く、前記第jの交差走査線の第1配線の長さは、前記第j+1の交差走査線の第1配線の長さよりも長い
請求項11に記載の表示装置。 - 前記表示領域を第1〜第4象限に分けた場合において、
前記第1象限と前記第2象限とに前記第1〜第mの交差走査線の第1配線が配置され、
前記第3象限と前記第4象限とに前記第m〜第nの交差走査線の第1配線が配置される
請求項12に記載の表示装置。 - 前記第1〜第mの走査回路は、前記表示領域の第2象限の外周辺部に配置され、
前記第m+1〜第nの走査回路は、前記表示領域の第1象限の外周辺部に配置され、
前記第2辺部は、前記表示領域の第3象限と第4象限との外周辺部である
請求項13に記載の表示装置。 - 前記画素は、有機発光層を含む発光部と、容量と前記容量の電圧に応じた電流を前記発光部に流す駆動トランジスタとを含む画素回路とを有し、
前記画素回路は基板面に層状に形成され、前記発光部は、前記画素回路が形成された層の上側に形成され、
層状に形成された前記画素回路において、前記駆動トランジスタに含まれるソースとドレインの少なくとも1つに接続する配線が形成される配線層に前記第2配線と前記データ線とが形成され、前記容量の金属電極が形成される層に前記第1配線が形成される
請求項10に記載の表示装置。 - 前記画素は、有機発光層を含む発光部と、容量と前記容量の電圧に応じた電流を前記発光部に流す駆動トランジスタとを含む画素回路とを有し、
前記画素回路は基板面に層状に形成され、前記発光部は、前記画素回路が形成された層の上側に形成され、
層状に形成された前記画素回路において、前記駆動トランジスタに含まれるソースとドレインの少なくとも1つに接続する配線が形成される配線層に前記データ線が形成され、前記容量の第1金属電極が形成される層に前記第1配線が形成され、前記容量の第2金属電極が形成される層に前記第2配線が形成される
請求項10に記載の表示装置。
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