JP7114255B2 - 画素駆動回路及びその駆動方法、アレイ基板、表示装置 - Google Patents

画素駆動回路及びその駆動方法、アレイ基板、表示装置 Download PDF

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Description

本発明の実施例は画素駆動回路及びその駆動方法、アレイ基板、表示装置に関する。
有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、以下、ＯＬＥＤと略称）表示装置は、自己発光が可能で、応答速度が速く、コントラストが高く、視野角が広い等多くの利点を有し、現在、広く注目されている表示装置である。
ＯＬＥＤ表示装置は行列状に配列された複数の画素を含み、各画素のグレースケール表示の駆動及び制御は画素内部の画素駆動回路に依存する。従来の画素駆動回路において、一般的に、駆動スイッチング素子が画素における対応するＯＬＥＤを駆動することによって、ＯＬＥＤ表示装置の画面表示を実現する。該駆動スイッチング素子は動作過程で、そのゲートが長時間に高バイアスで動作し、この長時間の高バイアス作用によって駆動スイッチング素子の物理的特性が不安定になり、駆動スイッチング素子に閾値電圧ドリフトの現象が発生しやすくなってしまい、正常走査信号の出力に影響を与える。
本発明の一実施例は画素駆動回路を提供し、基準制御信号と基準信号とを受信し、前記基準制御信号の制御によって前記基準信号を出力するように配置されるドリフト抑制ユニットと、
ゲート制御信号、データ信号及び電源電圧信号を受信し、前記ゲート制御信号と電源電圧信号との制御によって前記データ信号を出力するように配置されるデータ書き込みユニットと、
前記ドリフト抑制ユニットに接続され、且つ前記データ書き込みユニットに接続され、さらに出力ノードに接続され、電源電圧信号を受信し、駆動信号を生成して前記出力ノードに出力するように配置される補償ユニットと、
前記駆動信号の駆動によって動作するように配置され、前記出力ノードに接続され、且つ電源の負極に接続される動作ユニットと、を備える。
本発明の別の実施例は画素駆動回路の駆動方法を提供し、前記画素駆動回路は、ドリフト抑制ユニット、データ書き込みユニット、補償ユニット及び動作ユニットを備え、前記補償ユニットと前記動作ユニットとの共通端子が出力ノードであり、
前記駆動方法は、複数の駆動周期を含み、
各前記駆動周期は、
前記ドリフト抑制ユニットに基準制御信号と基準信号とが入力され、前記ドリフト抑制ユニットが前記基準制御信号の制御によって、電位が０未満の前記基準信号を前記補償ユニットに出力するドリフト抑制期間と、
前記ドリフト抑制ユニットに基準制御信号と基準信号とが入力され、前記ドリフト抑制ユニットが前記基準制御信号の制御によって、前記基準信号を前記補償ユニットに出力し、前記補償ユニットを動作状態にし、前記補償ユニットに低電位の電源電圧信号を入力し、前記出力ノードの電位をリセット電位にリセットするリセット期間と、
前記データ書き込みユニットにゲート制御信号、データ信号及び高電位の電源電圧信号が入力され、前記データ書き込みユニットが前記ゲート制御信号と高電位の電源電圧信号との制御によって、前記データ信号を前記補償ユニットに出力し、前記補償ユニットに高電位の電源電圧信号を入力し、前記出力ノードの電位を前記リセット電位から第１電位にプルアップする補償期間と、
前記データ書き込みユニットにゲート制御信号、データ信号及び高電位の電源電圧信号が入力され、前記データ書き込みユニットが前記ゲート制御信号と高電位の電源電圧信号との制御によって、前記データ信号を前記補償ユニットに出力し、前記補償ユニットが浮遊状態にある前記電源電圧信号によって、前記出力ノードの電位を前記第１電位から第２電位にプルアップするデータ書き込み期間と、
前記補償ユニットに高電位の電源電圧信号が入力され、前記補償ユニットが前記高電位の電源電圧信号の作用によって駆動信号を生成し、前記駆動信号によって前記動作ユニットを駆動する動作期間と、を含む。
本発明の別の実施例は画素駆動回路を提供し、ドリフト抑制ユニット、データ書き込みユニット、補償ユニット、動作ユニット、第１ノード及び第２ノードを備え、前記補償ユニットの制御端子が前記第１ノードに接続され、前記補償ユニットの第１端子が電源電圧信号を受信し、前記補償ユニットの第２端子が前記第２ノードに接続され、前記ドリフト抑制ユニットの制御端子が基準制御信号を受信し、前記ドリフト抑制ユニットの第１端子が基準信号を受信し、前記ドリフト抑制ユニットの第２端子が前記第１ノードに接続され、前記データ書き込みユニットの第１制御端子がゲート制御信号を受信し、前記データ書き込みユニットの第２制御端子が前記電源電圧信号を受信し、前記データ書き込みユニットの第１端子がデータ信号を受信し、前記データ書き込みユニットの第２端子が前記第１ノードに接続され、前記動作ユニットの第１端子が前記第２ノードに接続され、前記動作ユニットの第２端子が電源の負極に接続される
本発明の別の実施例は、前記画素駆動回路を備えるアレイ基板を提供する。
本発明の別の実施例は、前記アレイ基板を備える表示装置を提供する。
本発明の実施例の技術案を明瞭に説明するために、以下では実施例の図面を簡単に説明するが、勿論、以下で説明される図面は本発明の一部の実施例に過ぎず、本発明を制限するものではない。
本発明の実施例に係る画素駆動回路の構造を示す模式図である。 本発明の実施例の一例に係る画素駆動回路の構造を示す模式図である。 本発明の実施例に係る画素駆動回路の制御タイミングを示す図である。 本発明の実施例に係る表示装置を示す模式図である。
本発明の実施例の目的、技術案及び利点をより明瞭にするために、以下では本発明の実施例の図面をもって、本発明の実施例の技術案を明瞭且つ完全に説明する。勿論、説明される実施例は本発明の一部の実施例に過ぎず、全部の実施例ではない。説明される本発明の実施例に基づいて、当業者が創造的な労働を必要とせずに想到し得る他の実施例はすべて、本発明の保護範囲に属する。
特に断らない限り、ここで使用される技術用語又は科学技術用語は、当業者が理解できる一般的な意味を有する。本開示に記載の「第１」、「第２」及び類似する用語は、順序、数量又は重要性を示すものではなく、異なる構成要素を区別するためのものにすぎない。同様に、「備える」又は「含む」等の類似する用語は、該用語の前に記載された要素又は部材が、該用語の後に挙げられる要素又は部材及びそれらと同等のものをカバーすることを指し、他の要素又は部材を排除しない。「接続」又は「連結」等の類似する用語は、物理的又は機械的な接続に限定されるのではなく、直接的又は間接的な接続にかかわらず、電気的な接続も含む。「上」、「下」、「左」、「右」等は、相対的な位置関係を指すだけであり、説明された対象の絶対的な位置が変化した後、該相対的な位置関係も対応して変化する可能性がある。
本発明の実施例に係る画素駆動回路及びその駆動方法、アレイ基板、表示装置を更に説明するために、以下では、明細書の図面を参照しながら詳細に説明する。
図１Ａ及び図２に示すように、本発明の実施例に係る画素駆動回路の１つの駆動周期は、ドリフト抑制期間ｐ１、リセット期間ｐ２、補償期間ｐ３、データ書き込み期間ｐ４及び動作期間ｐ５を含む。該画素駆動回路は、ドリフト抑制ユニット（又はドリフト抑制サブ回路）１、データ書き込みユニット（又はデータ書き込みサブ回路）２、補償ユニット（又は補償サブ回路）３及び動作ユニット（又は動作サブ回路）４を備える。例えば、補償ユニット３は駆動スイッチング素子Ｔｄを備える（図１Ｂを参照）。
ドリフト抑制ユニット１は基準制御信号Ｇ１と基準信号ＶＳＴＲＥＳＳとを受信し、ドリフト抑制ユニット１はドリフト抑制期間ｐ１とリセット期間ｐ２とに、基準制御信号Ｇ１の制御によって基準信号ＶＳＴＲＥＳＳを補償ユニット３の制御端子に出力することに用いられる。また、ドリフト抑制期間ｐ１に、例えば基準信号ＶＳＴＲＥＳＳの電位が０未満であり、補償期間ｐ３、データ書き込み期間ｐ４及び動作期間ｐ５に、ドリフト抑制ユニット１は信号を出力しない。
データ書き込みユニット２はゲート制御信号Ｇ３、データ信号Ｄａｔａ及び電源電圧信号ＶＤＤを受信する。データ信号Ｄａｔａの電位がデータ電位である。データ書き込みユニット２は補償期間ｐ３とデータ書き込み期間ｐ４とに、ゲート制御信号Ｇ３と電源電圧信号ＶＤＤとの制御によってデータ信号Ｄａｔａを補償ユニット３の制御端子に出力することに用いられる。ドリフト抑制期間ｐ１、リセット期間ｐ２及び動作期間ｐ５に、データ書き込みユニット２は信号を出力しない。
補償ユニット３は、ドリフト抑制ユニット１に接続されると共に、データ書き込みユニット２に接続される。さらに、補償ユニット３は、出力ノードｐｏｓに接続され、電源電圧信号ＶＤＤを受信する。補償ユニット３はリセット期間ｐ２に、基準信号ＶＳＴＲＥＳＳと低電位の電源電圧信号ＶＤＤとによって、出力ノードｐｏｓの電位をリセット電位にリセットする。補償期間ｐ３に、補償ユニット３はデータ信号Ｄａｔａと高電位の電源電圧信号ＶＤＤとによって、出力ノードｐｏｓの電位をリセット電位から第１電位にプルアップする。データ書き込み期間ｐ４に、補償ユニット３はデータ信号Ｄａｔａと浮遊状態にある電源電圧信号ＶＤＤとによって、出力ノードｐｏｓの電位を第１電位から第２電位にプルアップする。動作期間ｐ５に、補償ユニット３は高電位の電源電圧信号ＶＤＤの作用によって、駆動信号を生成して出力ノードｐｏｓに出力する。ドリフト抑制期間ｐ１に補償ユニット３は信号を出力しない。
動作ユニット４は、出力ノードｐｏｓに接続され、さらに電源の負極ＥＬＶＳＳに接続される。動作ユニット４は、動作期間ｐ５に、駆動信号の駆動によって動作する。
図１と図２に示すように、上記画素駆動回路の１つの駆動周期の動作過程は以下のとおりである。
ドリフト抑制期間ｐ１に、ドリフト抑制ユニット１は、基準制御信号Ｇ１と基準信号ＶＳＴＲＥＳＳとを受信し、基準制御信号Ｇ１の制御によって、電位が０未満の基準信号ＶＳＴＲＥＳＳを補償ユニット３に出力する。
リセット期間ｐ２に、ドリフト抑制ユニット１は、基準制御信号Ｇ１と基準信号ＶＳＴＲＥＳＳとを受信し、基準制御信号Ｇ１の制御によって、補償ユニット３を動作状態にさせるように基準信号ＶＳＴＲＥＳＳを補償ユニット３に出力する。それと同時に、補償ユニット３は低電位の電源電圧信号ＶＤＤを受信し、出力ノードｐｏｓの電位をリセット電位にリセットすることを実現する。
補償期間ｐ３に、データ書き込みユニット２は、ゲート制御信号Ｇ３、データ信号Ｄａｔａ及び高電位の電源電圧信号ＶＤＤを受信し、ゲート制御信号Ｇ３と高電位の電源電圧信号ＶＤＤとの制御によって、データ信号Ｄａｔａを補償ユニット３に出力する。それと同時に、補償ユニット３は高電位の電源電圧信号ＶＤＤを受信し、出力ノードｐｏｓの電位をリセット電位から第１電位にプルアップすることを実現する。
データ書き込み期間ｐ４に、データ書き込みユニット２は、ゲート制御信号Ｇ３、データ信号Ｄａｔａ及び高電位の電源電圧信号ＶＤＤを受信し、ゲート制御信号Ｇ３と高電位の電源電圧信号ＶＤＤとの制御によって、データ信号Ｄａｔａを補償ユニット３に出力する。それと同時に、補償ユニット３は浮遊状態にある電源電圧信号ＶＤＤによって、出力ノードｐｏｓの電位を第１電位から第２電位にプルアップする。
動作期間ｐ５に、補償ユニット３は、高電位の電源電圧信号ＶＤＤを受信し、高電位の電源電圧信号ＶＤＤの作用によって駆動信号を生成し、駆動信号によって動作ユニット４を駆動する。
上記画素駆動回路の構造及び画素駆動回路の１つの駆動周期での動作過程から分かるように、本発明の実施例に係る画素駆動回路において、ドリフト抑制期間ｐ１に、ドリフト抑制ユニット１は基準制御信号Ｇ１の制御によって電位が０未満の基準信号ＶＳＴＲＥＳＳを補償ユニット３に出力し、補償ユニット３における駆動スイッチング素子Ｔｄのゲート電位を負電位に変更することができる。駆動スイッチング素子Ｔｄのゲート電位が負電位である場合、駆動スイッチング素子Ｔｄの閾値電圧Ｖｔｈが負方向へドリフトし、その時、そのドリフト程度が閾値電圧Ｖｔｈの正方向へのドリフト程度よりはるかに小さい。このように、各駆動周期内に、駆動スイッチング素子のゲート電位が負電位と正電位（高電位）との間に交互に切り替えられ、補償ユニット３における駆動スイッチング素子Ｔｄのゲートが長時間に高バイアスで動作することに起因する閾値電圧Ｖｔｈのドリフト問題を回避でき、走査信号の正常な出力を確保することができる。
駆動スイッチング素子Ｔｄは各種の適切な駆動トランジスタであってもよく、該駆動トランジスタはアモルファスシリコントランジスタ、多結晶シリコントランジスタ、酸化物半導体トランジスタ等であってもよい。なお、酸化物半導体で製造される駆動スイッチング素子Ｔｄに対して、そのゲートが単一のバイアスによる影響を受けやすい。このような酸化物駆動スイッチング素子Ｔｄを利用して動作ユニット４を駆動する場合、本発明の実施例に係る画素駆動回路によって、同様に、酸化物駆動スイッチング素子のゲートが長時間に高バイアスで動作することに起因する閾値電圧Ｖｔｈのドリフト問題を回避することができ、走査信号の正常な出力を確保することができる。
なお、本発明の実施例に係る画素駆動回路において、補償ユニット３が利用する電源電圧信号ＶＤＤの電位は、高電位、低電位及び浮遊という３つの状態を有する。補償ユニット３が浮遊状態の電源電圧信号ＶＤＤを利用することは、補償ユニット３が電位の電源電圧信号ＶＤＤを一切受信しないことを指す。
また、ドリフト抑制ユニット１、データ書き込みユニット２及び補償ユニット３の共通端子は入力ノードＮ＿１であり、補償ユニット３と動作ユニット４との共通端子は出力ノードｐｏｓである。
以下、図１Ｂに示される具体的な回路構造を例として本発明の実施例に係る画素駆動回路を説明する。
図１に示すように、本実施例に係る画素駆動回路のドリフト抑制ユニット１は第１スイッチング素子Ｔ１を備える。該第１スイッチング素子Ｔ１の制御端子が基準制御信号Ｇ１を受信し、第１スイッチング素子Ｔ１の入力端子が基準信号ＶＳＴＲＥＳＳを受信し、第１スイッチング素子Ｔ１の出力端子が補償ユニット３に接続される。
データ書き込みユニット２は第２スイッチング素子Ｔ２と第３スイッチング素子Ｔ３とを備える。第２スイッチング素子Ｔ２の制御端子が電源電圧信号ＶＤＤを受信し、第２スイッチング素子Ｔ２の入力端子が第３スイッチング素子Ｔ３の出力端子に接続され、第２スイッチング素子Ｔ２の出力端子が補償ユニット３に接続され、第３スイッチング素子Ｔ３の制御端子がゲート制御信号Ｇ３を受信し、第３スイッチング素子Ｔ３の入力端子がデータ信号Ｄａｔａを受信する。
補償ユニット３は駆動スイッチング素子Ｔｄを備え。該駆動スイッチング素子Ｔｄの制御端子がドリフト抑制ユニット１に接続されると共に、データ書き込みユニット２に接続される。該駆動スイッチング素子Ｔｄの入力端子が電源電圧信号ＶＤＤを受信し、該駆動スイッチング素子Ｔｄの出力端子が出力ノードｐｏｓに接続される。第１コンデンサＣ１は、第１端子が駆動スイッチング素子Ｔｄの制御端子に接続され、第２端子が駆動スイッチング素子Ｔｄの出力端子に接続される。
動作ユニット４は発光素子Ｄを備える。該発光素子Ｄの陽極が出力ノードｐｏｓに接続され、その陰極が電源の負極ＥＬＶＳＳに接続され、発光素子Ｄが駆動信号の駆動によって発光することができる。該発光素子Ｄは、例えば発光ダイオードであり、例えば有機発光ダイオードである。
別の例では、動作ユニット４は第２コンデンサＣ２を備えてもよい。発光素子Ｄの両端の電圧を保持するように、該第２コンデンサＣ２の第１端子が発光素子Ｄの陽極に接続され、該第２コンデンサＣ２の第２端子が発光素子Ｄの陰極に接続される。
上記実施例に係る具体的な画素駆動回路の動作過程は１つの駆動周期内に、順次に以下に示す５つの期間を含む。
ドリフト抑制期間ｐ１では、電位が０未満の基準信号ＶＳＴＲＥＳＳを補償ユニット３に出力し、補償ユニット３における駆動スイッチング素子Ｔｄのゲートを負圧状態にする。この期間内に、基準制御信号Ｇ１が高電位にあり、第１スイッチング素子Ｔ１を導通するように制御する。それにより、入力ノードＮ＿１の電位ＶＮ＿１が基準信号ＶＳＴＲＥＳＳの電位（すなわち負電位）に等しくなるように、電位が０未満の基準信号ＶＳＴＲＥＳＳが第１スイッチング素子Ｔ１の出力端子から出力する。すなわち、補償ユニット３における駆動スイッチング素子Ｔｄのゲート電位を負電位になる。電源電圧信号ＶＤＤが低電位ＶＤＤ＿Ｌにあり、それにより第２スイッチング素子Ｔ２を遮断するように制御し、データ書き込みユニット２が信号を出力しなくなる。
リセット期間ｐ２では、出力ノードｐｏｓの電位Ｖｐｏｓをリセット電位にリセットし、一つ前の駆動周期の情報を削除する。この期間内に、基準制御信号Ｇ１が高電位にあり、第１スイッチング素子Ｔ１を導通するように制御する。それにより、入力ノードＮ＿１の電位ＶＮ＿１が基準信号ＶＳＴＲＥＳＳの電位に等しく、駆動スイッチング素子Ｔｄを導通状態にするように、基準信号ＶＳＴＲＥＳＳ（この段階に基準信号ＶＳＴＲＥＳＳの電位が駆動スイッチング素子Ｔｄの閾値電圧Ｖｔｈ以上である）が第１スイッチング素子Ｔ１の出力端子から出力する。この時、電源電圧信号ＶＤＤを低電位ＶＤＤ＿Ｌにすると、出力ノードｐｏｓの電位Ｖｐｏｓがリセット電位（すなわち電源電圧信号ＶＤＤの低電位ＶＤＤ＿Ｌ）に変更される。駆動スイッチング素子Ｔｄのゲートソース電圧Ｖｇｓ＝ＶＮ＿１－Ｖｐｏｓ＞Ｖｔｈになり、スイッチング素子Ｔｄが導通し続けるように駆動し、出力ノードｐｏｓの電位ＶｐｏｓがＶＤＤ＿Ｌ（すなわちリセット電位）に保持する。また、この期間の電源電圧信号ＶＤＤが低電位ＶＤＤ＿Ｌにあり、第２スイッチング素子Ｔ２を遮断するように制御することができ、データ書き込みユニット２が信号を出力しなくなる。なお、この期間内に駆動スイッチング素子Ｔｄが導通を保持するが、Ｖｐｏｓ＝ＶＤＤ＿Ｌであるため、発光素子Ｄをオンにして発光させることができない。
補償期間ｐ３では、出力ノードｐｏｓの電位Ｖｐｏｓをリセット電位から第１電位にプルアップし、出力ノードｐｏｓの電位Ｖｐｏｓを補償する。この期間内に、基準制御信号Ｇ１が低電位にあり、第１スイッチング素子Ｔ１を遮断するように制御することによって、第１スイッチング素子Ｔ１が基準信号ＶＳＴＲＥＳＳの出力を停止する。それと同時に、電源電圧信号ＶＤＤを高電位ＶＤＤ＿Ｈにし、即ち、第２スイッチング素子Ｔ２を導通するように制御することができる。また、第３スイッチング素子Ｔ３がゲート制御信号Ｇ３の作用によって、周期的に導通・遮断される。ゲート制御信号Ｇ３が第３スイッチング素子Ｔ３を導通するように制御する時、低電位データ信号Ｄａｔａ＿Ｌ（データ信号Ｄａｔａの低電位Ｄａｔａ＿Ｌが駆動スイッチング素子Ｔｄの閾値電圧Ｖｔｈ以上である）が第３スイッチング素子Ｔ３の出力端子から第２スイッチング素子Ｔ２の入力端子に出力され、さらに第２スイッチング素子Ｔ２の出力端子を介して入力ノードＮ＿１と第１コンデンサＣ１と（第１コンデンサＣ１内に格納される）に出力される。ゲート制御信号Ｇ３が第３スイッチング素子Ｔ３を遮断するように制御する時、第１コンデンサＣ１に格納された低電位データ信号Ｄａｔａ＿Ｌが入力ノードＮ＿１の電位ＶＮ＿１を維持し続けることができ、駆動スイッチング素子Ｔｄがこの段階で常に導通状態にあることを確保することができる。この段階で電源電圧信号ＶＤＤが高電位ＶＤＤ＿Ｈにあり、且つ駆動スイッチング素子Ｔｄが導通するため、出力ノードｐｏｓの電位Ｖｐｏｓがリセット電位から上昇し、駆動スイッチング素子Ｔｄのゲートソース電圧Ｖｇｓが（Ｄａｔａ＿Ｌ－ＶＤＤ＿Ｌ）から徐々に降下し、Ｖｇｓ＝Ｖｔｈになるまで、駆動スイッチング素子Ｔｄが遮断する。この時、出力ノードｐｏｓの電位Ｖｐｏｓ＝Ｄａｔａ＿Ｌ－Ｖｔｈであり、（Ｄａｔａ＿Ｌ－Ｖｔｈ）は第１電位である。なお、この段階内に、Ｖｇｓ＞Ｖｔｈである場合、駆動スイッチング素子Ｔｄが導通するが、出力ノードｐｏｓの電位Ｖｐｏｓがそれほど高くなく、発光素子Ｄをオンにして発光させるように駆動できない。Ｖｇｓ＝Ｖｔｈになると、駆動スイッチング素子Ｔｄが遮断し、高電位ＶＤＤ＿Ｈにある電源電圧信号ＶＤＤが出力ノードｐｏｓに伝送できず、従って、依然として発光素子Ｄが発光できない。
データ書き込み期間ｐ４では、出力ノードｐｏｓの電位Ｖｐｏｓを第１電位から第２電位にプルアップして、駆動スイッチング素子Ｔｄの閾値電圧Ｖｔｈによる発光素子Ｄへの影響を排除する。この期間内に、基準制御信号Ｇ１が依然として低電位にあり、すなわち第１スイッチング素子Ｔ１が依然として遮断し、第１スイッチング素子Ｔ１が基準信号ＶＳＴＲＥＳＳを出力せず。電源電圧信号ＶＤＤが依然として高電位ＶＤＤ＿Ｈにあり、第２スイッチング素子Ｔ２が導通し続け、ゲート制御信号Ｇ３が高電位にあって第３スイッチング素子Ｔ３を導通する。それにより、第３スイッチング素子Ｔ３が高電位データ信号Ｄａｔａ＿Ｈを第２スイッチング素子Ｔ２の入力端子に出力するように制御し、さらに第２スイッチング素子Ｔ２によって高電位データ信号Ｄａｔａ＿Ｈを入力ノードＮ＿１と第１コンデンサＣ１とに出力する。このように、入力ノードＮ＿１の電位ＶＮ＿１がデータ信号Ｄａｔａの高電位Ｄａｔａ＿Ｈであり、入力ノードＮ＿１の電位ＶＮ＿１の変化量が高電位データ信号Ｄａｔａ＿Ｈと低電位データ信号Ｄａｔａ＿Ｌとの差（Ｄａｔａ＿Ｈ－Ｄａｔａ＿Ｌ）である。続いて、ゲート制御信号Ｇ３を低電位にし、第３スイッチング素子Ｔ３を遮断し、第１コンデンサＣ１に格納された高電位データ信号Ｄａｔａ＿Ｈによって駆動スイッチング素子Ｔｄの導通を維持し続ける。この期間に、駆動スイッチング素子Ｔｄの入力端子が電位の電源電圧信号ＶＤＤを一切受信しないように制御し、すなわち、駆動スイッチング素子Ｔｄが浮遊状態の電源電圧信号ＶＤＤを受信し、第１コンデンサＣ１にブートストラップ効果を発生させ、出力ノードｐｏｓの電位Ｖｐｏｓを（Ｄａｔａ＿Ｌ－Ｖｔｈ）から第２電位にブートストラップする。入力ノードＮ＿１の電位ＶＮ＿１の変化量が（Ｄａｔａ＿Ｈ－Ｄａｔａ＿Ｌ）であるため、出力ノードｐｏｓの変化量がα（Ｄａｔａ＿Ｈ－Ｄａｔａ＿Ｌ）になり、ただしα＝Ｃ１／（Ｃ１＋Ｃ２）である。それにより、第２電位が、Ｖｐｏｓ＝Ｄａｔａ＿Ｌ－Ｖｔｈ＋α（Ｄａｔａ＿Ｈ－Ｄａｔａ＿Ｌ）になる。なお、この期間内に、駆動トランジスタが電源電圧信号ＶＤＤを受信しないため、発光素子Ｄが発光しない。
動作期間ｐ５では、駆動スイッチング素子Ｔｄが導通し、高電位ＶＤＤ＿Ｈにある電源電圧信号ＶＤＤを受信することによって、発光素子Ｄをオンにして発光させるように駆動することができる。この期間内に、基準制御信号Ｇ１が低電位にあり、第１スイッチング素子Ｔ１を遮断するように制御する。ゲート制御信号Ｇ３が低電位にあり、第３スイッチング素子Ｔ３を遮断するように制御する。それにより、入力ノードＮ＿１の電位ＶＮ＿１がＤａｔａ＿Ｈに保持し、駆動スイッチング素子Ｔｄが導通し、出力ノードｐｏｓの電位Ｖｐｏｓが［Ｄａｔａ＿Ｌ－Ｖｔｈ＋α（Ｄａｔａ＿Ｈ－Ｄａｔａ＿Ｌ）］に保持して変更せず。したがって、駆動スイッチング素子Ｔｄのゲートソース電圧Ｖｇｓが一定であり、すなわち、
［式１］
Ｖｇｓ＝ＶＮ＿１－Ｖｐｏｓ＝Ｄａｔａ＿Ｈ－［Ｄａｔａ＿Ｌ－Ｖｔｈ＋α（Ｄａｔａ＿Ｈ－Ｄａｔａ＿Ｌ）］
［式２］
Ｖｇｓ＝（１－α）（Ｄａｔａ＿Ｈ－Ｄａｔａ＿Ｌ）＋Ｖｔｈ
である。
［式３］
発光素子Ｄの動作電流の演算式：
ＩＤ＝Ｋ（Ｖｇｓ－Ｖｔｈ）２
Ｋは定数であり、上式（２）を式（３）に代入して、式（４）が得られる。
［式４］
ＩＤ＝Ｋ［（１－α）（Ｄａｔａ＿Ｈ－Ｄａｔａ＿Ｌ）＋Ｖｔｈ－Ｖｔｈ］２
ＩＤ＝Ｋ［（１－α）（Ｄａｔａ＿Ｈ－Ｄａｔａ＿Ｌ）］２
上式（４）から分かるように、発光素子Ｄの動作電流は駆動スイッチング素子Ｔｄの閾値電圧Ｖｔｈとは関係がなく、すなわち、閾値電圧Ｖｔｈのドリフトによる駆動スイッチング素子Ｔｄの発光素子Ｄの動作電流のずれをよく補償することができる。また、上式（４）から分かるように、発光素子Ｄの動作電流はＶｄｄとも関係がなく、すなわち、電源線の電圧降下（ＩＲ Ｄｒｏｐ）による変化を補償できる。したがって、本開示の実施例は、発光素子Ｄの発光輝度の一定を確保するだけでなく、画素駆動回路の動作の安定性を確保することができる。
また、動作期間ｐ５では、入力ノードＮ＿１が浮遊の状態にあり、したがって、入力ノードＮ＿１の電位ＶＮ＿１が駆動スイッチング素子Ｔｄの入力端子電位の上昇に伴って高くなり、駆動スイッチング素子Ｔｄをオンにしやすく、駆動スイッチング素子Ｔｄの閾値電圧Ｖｔｈに対してよい補償作用を奏する。
なお、本実施例は上記具体的な回路構造のみを例として、提供された画素駆動回路を説明し、本発明の他の実施例では、画素駆動回路のドリフト抑制ユニット１、データ書き込みユニット２、補償ユニット３及び動作ユニット４はそれぞれ他の構造で実現してもよく、ここで詳しく説明しない。
上記実施例に係る補償ユニット３が利用する高電位の電源電圧信号ＶＤＤと低電位の電源電圧信号ＶＤＤとは、例えばアレイ基板の外部駆動チップ（図示せず）により提供される。
上記例示的な画素駆動回路に基づき、図１Ａを示すように、本発明の実施例は補償ユニット３に接続される電源ユニット５をさらに備えてもよく、該電源ユニット５は電源制御信号Ｇ４と電源電圧信号ＶＤＤとを受信する。電源ユニット５は、ドリフト抑制期間ｐ１とリセット期間ｐ２に、電源制御信号Ｇ４の制御によって低電位の電源電圧信号ＶＤＤを補償ユニット３に出力し、補償期間ｐ３と動作期間ｐ５に、電源制御信号Ｇ４の制御によって高電位の電源電圧信号ＶＤＤを補償ユニット３に出力し、データ書き込み期間ｐ４に、電源制御信号Ｇ４の制御によって補償ユニット３が受信した電源電圧信号ＶＤＤを浮遊状態にする。
上記電源ユニット５の構造は様々であり、図１Ｂの例では同様に電源ユニット５の具体的な構造が示され、その動作過程を詳細に説明する。勿論、与えられるこの構造に限らない。
電源ユニット５は第４スイッチング素子Ｔ４を備え、第４スイッチング素子Ｔ４の制御端子が電源制御信号Ｇ４を受信し、第４スイッチング素子Ｔ４の入力端子が電源電圧信号ＶＤＤを受信し、第４スイッチング素子Ｔ４の出力端子が補償ユニット３に接続される。例えば、第４スイッチング素子Ｔ４が高電位に導通し、低電位に遮断することを例とし、ドリフト抑制期間ｐ１とリセット期間ｐ２とに、電源制御信号Ｇ４が高電位であり、第４スイッチング素子Ｔ４が導通し、電源電圧信号ＶＤＤが低電位ＶＤＤ＿Ｌであり、それにより、第４スイッチング素子Ｔ４の出力端子が低電位の電源電圧信号ＶＤＤを出力する。補償期間ｐ３と動作期間ｐ５とに、電源制御信号Ｇ４が依然として高電位であり、第４スイッチング素子Ｔ４は導通を保持し、電源電圧信号ＶＤＤが高電位ＶＤＤ＿Ｈであり、それにより第４スイッチング素子Ｔ４の出力端子が高電位の電源電圧信号ＶＤＤを出力する。データ書き込み期間ｐ４に、電源制御信号Ｇ４が低電位であり、第４スイッチング素子Ｔ４が遮断し、それにより第４スイッチング素子Ｔ４の出力端子の電位が浮遊状態であり、すなわち駆動スイッチング素子Ｔｄが電位の電源電圧信号ＶＤＤを一切利用しない。勿論、第４スイッチング素子Ｔ４は、高電位に遮断、低電位に導通のスイッチング素子を利用してもよい。この場合では、第４スイッチング素子Ｔ４の電源制御信号Ｇ４のタイミングと上記電源制御信号Ｇ４のタイミングとが逆になり、すなわち、データ書き込み期間ｐ４のみに高電位であり、他の期間に低電位である。
上記技術案において、電源電圧信号ＶＤＤを補償ユニット３に入力するように制御する電源ユニット５を追加することによって、電源電圧信号ＶＤＤの変化状態を高電位及び低電位のみにすることができ、すなわち、データ書き込みユニット２及び補償ユニット３に対する電源電圧信号ＶＤＤの作用をよく調和させる。
上記説明では、本開示はＮ型トランジスタを例として説明したが、当業者であれば、本開示の実施例がＰ型トランジスタによって実現してもよいことがわかる。異なるタイプのトランジスタに対して、トランジスタの制御端子の制御電圧のレベルを調整する必要がある。例えば、Ｎ型トランジスタは、制御信号が高レベルである場合、オン状態にあり、制御信号が低レベルである場合、遮断状態にある。例えば、Ｐ型トランジスタは、制御電圧が低レベルである場合、オン状態にあり、制御信号が高レベルである場合、遮断状態にある。
上記実施例に係る画素駆動回路の動作過程をより明確に説明するために、以下、具体例を例示する。
［実施例１］
酸化物で製造されたスイッチング素子を画素駆動回路における駆動スイッチング素子Ｔｄにし、すなわち駆動スイッチング素子Ｔｄの閾値電圧が０Ｖである。
ドリフト抑制期間ｐ１では、入力ノードＮ＿１の電位ＶＮ＿１を負電位にすることを実現するように、基準信号ＶＳＴＲＥＳＳの電位を－１６Ｖにする。
リセット期間ｐ２では、駆動スイッチング素子Ｔｄの導通を実現するように、基準信号ＶＳＴＲＥＳＳの電位を０Ｖに上昇させる。同時に、電源制御信号Ｇ４の電位を２５Ｖにして、第４スイッチング素子Ｔ４を導通し、電源電圧信号ＶＤＤの低電位ＶＤＤ＿Ｌを－４Ｖにして、出力ノードｐｏｓの電位Ｖｐｏｓを－４Ｖにリセットする。
補償期間ｐ３では、出力ノードｐｏｓの電位Ｖｐｏｓを－４Ｖから４Ｖにプルアップすることを実現するように、電源電圧信号ＶＤＤの高電位ＶＤＤ＿Ｈを２０Ｖにし、データ信号Ｄａｔａの低電位Ｄａｔａ＿Ｌを０Ｖにする。
データ書き込み期間ｐ４では、電源電圧信号ＶＤＤの高電位ＶＤＤ＿Ｈが依然として２０Ｖに保持し、電源制御信号Ｇ４の電位を－５Ｖにし、第４スイッチング素子Ｔ４を遮断し、ゲート制御信号Ｇ３を２５Ｖにし、第３スイッチング素子Ｔ３を導通し、データ信号Ｄａｔａの実際の高電位Ｄａｔａ＿Ｈに基づいて、Ｄａｔａ＿Ｈを駆動スイッチング素子Ｔｄのゲートに書き込むことを実現し、且つ出力ノードｐｏｓの電位Ｖｐｏｓを第２電位にプルアップすることを実現する。
動作期間ｐ５では、電源電圧信号ＶＤＤの高電位ＶＤＤ＿Ｈが依然として２０Ｖに保持し、同時に、電源制御信号Ｇ４の電位を２５Ｖにし、第４スイッチング素子Ｔ４を導通し、駆動スイッチング素子Ｔｄが導通し、２０ＶのＶＤＤ＿Ｈを受信し、それにより、発光素子Ｄをオンにして発光させるように駆動することを実現する。
本発明の実施例はさらに画素駆動回路の駆動方法を提供し、上記実施例に係る画素駆動回路を駆動することに用いられ、上記画素駆動回路は、ドリフト抑制ユニット１、データ書き込みユニット２、補償ユニット３及び動作ユニット４を備える。補償ユニット３と動作ユニット４との共通端子が出力ノードｐｏｓであり、駆動方法は複数の駆動周期を含み、各駆動周期は、ドリフト抑制期間ｐ１、リセット期間ｐ２、補償期間ｐ３、データ書き込み期間ｐ４、及び動作期間ｐ５を含む。
ドリフト抑制期間ｐ１では、ドリフト抑制ユニット１に基準制御信号Ｇ１と基準信号ＶＳＴＲＥＳＳとが入力され、ドリフト抑制ユニット１が基準制御信号Ｇ１の制御によって、電位が０未満の基準信号ＶＳＴＲＥＳＳを補償ユニット３に出力する。
リセット期間ｐ２では、ドリフト抑制ユニット１に基準制御信号Ｇ１と基準信号ＶＳＴＲＥＳＳとが入力され、ドリフト抑制ユニット１が基準制御信号Ｇ１の制御によって、基準信号ＶＳＴＲＥＳＳを補償ユニット３に出力し、補償ユニット３を動作状態にし、補償ユニット３に低電位の電源電圧信号ＶＤＤを入力し、出力ノードｐｏｓの電位をリセット電位にリセットする。
補償期間ｐ３では、データ書き込みユニット２にゲート制御信号Ｇ３、データ信号Ｄａｔａ及び高電位の電源電圧信号ＶＤＤが入力され、データ書き込みユニット２がゲート制御信号Ｇ３と高電位の電源電圧信号ＶＤＤとの制御によって、データ信号Ｄａｔａを補償ユニット３に出力し、補償ユニット３に高電位の電源電圧信号ＶＤＤを入力し、出力ノードｐｏｓの電位をリセット電位から第１電位にプルアップする。
データ書き込み期間ｐ４では、データ書き込みユニット２にゲート制御信号Ｇ３、データ信号Ｄａｔａ及び高電位の電源電圧信号ＶＤＤが入力され、データ書き込みユニット２がゲート制御信号Ｇ３と高電位の電源電圧信号ＶＤＤとの制御によって、データ信号Ｄａｔａを補償ユニット３に出力し、補償ユニット３が浮遊状態にある電源電圧信号ＶＤＤによって、出力ノードｐｏｓの電位を第１電位から第２電位にプルアップする。
動作期間ｐ５では、補償ユニット３に高電位の電源電圧信号ＶＤＤが入力され、補償ユニット３が高電位の電源電圧信号ＶＤＤの作用によって駆動信号を生成し、駆動信号によって動作ユニット４を駆動する。
本発明の実施例に係る画素駆動回路の駆動方法において、ドリフト抑制期間ｐ１に、ドリフト抑制ユニット１は基準制御信号Ｇ１の制御によって電位が０未満の基準信号ＶＳＴＲＥＳＳを補償ユニット３に出力して、補償ユニット３における駆動スイッチング素子Ｔｄのゲート電位を負電位にすることができる。それにより、各駆動周期内に、駆動スイッチング素子Ｔｄのゲート電位が負電位と正電位（高電位）との間に切り替えられ、補償ユニット３における駆動スイッチング素子Ｔｄのゲートが長時間に高バイアスで動作することに起因する閾値電圧Ｖｔｈのドリフト問題を回避し、走査信号の正常な出力を確保することができる。
上記実施例に係る画素駆動回路は補償ユニット３に接続される電源ユニット５をさらに備えてもよく、電源ユニット５は電源制御信号Ｇ４と電源電圧信号ＶＤＤとを受信する。ドリフト抑制期間ｐ１とリセット期間ｐ２に、電源ユニット５に電源制御信号Ｇ４と低電位の電源電圧信号ＶＤＤとが入力され、電源ユニット５は電源制御信号Ｇ４の制御によって低電位の電源電圧信号ＶＤＤを補償ユニット３に出力する。補償期間ｐ３と動作期間ｐ５とに、電源ユニット５は電源制御信号Ｇ４の制御によって高電位の電源電圧信号ＶＤＤを補償ユニット３に出力する。データ書き込み期間ｐ４に、電源ユニット５は電源制御信号Ｇ４の制御によって補償ユニット３が受信する電源電圧信号ＶＤＤを浮遊状態にする。
上記画素駆動回路に電源ユニット５を導入する場合、対応する駆動方法によって生じる有益な効果は上記構造の実施例で説明されており、ここで説明しない。
本実施例はさらに、上記の各技術案に係る画素駆動回路を１つ又は複数備えるアレイ基板を提供する。上記の各技術案に係る画素駆動回路は、補償ユニット３における駆動スイッチング素子Ｔｄのゲートが長時間に高バイアスで動作することに起因する閾値電圧Ｖｔｈのドリフト問題を回避し、走査信号の正常な出力を確保するため、本実施例に係るアレイ基板もそれらの利点を有する。
本実施例はさらに、上記アレイ基板を備える表示装置を提供する。該表示装置は、補償ユニット３における駆動スイッチング素子Ｔｄのゲートが長時間に高バイアスで動作することに起因する閾値電圧Ｖｔｈのドリフト問題を回避し、走査信号の正常な出力を確保することができる。
図３は本開示の一実施例に係る表示装置を示す概要的なブロック図である。該表示パネルはアレイ基板８を備え、該アレイ基板８は複数の画素ユニット８１で構成されたアレイを備え、各画素ユニット８１は上記いずれかの実施例に記載の画素回路を備える。該表示装置はさらにデータ駆動回路６及びゲート駆動回路７を備えてもよく、それぞれデータ信号及びゲート制御信号等を提供する。該表示装置は電源電圧信号（Ｖｄｄ）等を提供するチップ等を備えてもよい。データ駆動回路６はデータ線６１を介して画素ユニット８１に電気的に接続され、ゲート駆動回路７はゲート線７１を介して画素ユニット８１に電気的に接続される。各サブ画素ユニットにおける発光素子がＯＬＥＤである場合は、該表示装置はＡＭＯＬＥＤである。
なお、本実施例に係る表示装置は、電子ペーパー、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、有機発光ダイオード）パネル、携帯電話、タブレットＰＣ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲータ等の表示機能を有する任意の製品又は部材であってもよい。
以上は本発明の例示的な実施形態に過ぎず、本発明の保護範囲を制限するためのものではなく、本発明の保護範囲は添付の特許請求の範囲に決定される。
本願は２０１６年７月１３日に出願した中国特許申請第２０１６１０５５１７８８．４号の優先権を主張し、ここで、上記中国特許申請の全内容を援用して本願の一部として組み込む。
１ ドリフト抑制ユニット
２ データ書き込みユニット
３ 補償ユニット
４ 動作ユニット
５ 電源ユニット
ｐ１ ドリフト抑制期間
ｐ２ リセット期間
ｐ３ 補償期間
ｐ４ データ書き込み期間
ｐ５ 動作期間
Ｔ１ 第１スイッチング素子
Ｔ２ 第２スイッチング素子
Ｔ３ 第３スイッチング素子
Ｔ４ 第４スイッチング素子
Ｔｄ 駆動スイッチング素子
Ｃ１ 第１コンデンサ
Ｃ２ 第２コンデンサ
Ｄ 発光素子
Ｇ１ 基準制御信号
Ｇ３ ゲート制御信号
Ｇ４ 電源制御信号
Ｄａｔａ データ信号
ＶＤＤ 電源電圧信号
ＥＬＶＳＳ 電源の負極
Ｎ＿１ 入力ノード
ｐｏｓ 出力ノード
ＶＳＴＲＥＳＳ 基準信号

Claims (19)

  1. 画素駆動回路であって、
    基準制御信号と基準信号とを受信し、前記基準制御信号の制御によって前記基準信号を出力するように配置されるドリフト抑制ユニットと、
    ゲート制御信号、データ信号及び電源電圧信号を受信し、前記ゲート制御信号と電源電圧信号との制御によって前記データ信号を出力するように配置されるデータ書き込みユニットと、
    駆動スイッチング素子を備える駆動ユニットであって、前記駆動スイッチング素子の制御端子が、前記データ書き込みユニットに接続され、前記データ書き込みユニットが出力する前記データ信号を受信し、さらに前記ドリフト抑制ユニットに接続され、前記ドリフト抑制ユニットが出力する前記基準信号を受信し、前記駆動スイッチング素子の前記制御端子が前記データ信号と前記基準信号とを交互に受信して前記駆動スイッチング素子の閾値電圧ドリフトを抑制し、前記駆動スイッチング素子の出力端子が出力ノードに接続され、前記駆動スイッチング素子の入力端子が前記電源電圧信号を受信し、前記駆動ユニットが駆動信号を生成して前記出力ノードに出力するように配置される、駆動ユニットと、
    発光素子を備える動作ユニットであって、前記発光素子の陽極が、前記出力ノードに接続され、前記駆動ユニットが出力する前記駆動信号を受信し、前記発光素子の陰極が、電源の負極に接続され、前記発光素子を介して動作電流を形成し、前記発光素子が前記駆動信号の駆動によって発光するように配置される、動作ユニットと、を備え、
    前記データ書き込みユニットは、第２スイッチング素子と第３スイッチング素子を備え、
    前記第２スイッチング素子の制御端子が電源電圧信号を受信し、前記第２スイッチング素子の入力端子が前記第３スイッチング素子の出力端子に接続され、前記第２スイッチング素子の出力端子が前記駆動ユニットに接続され、
    前記第３スイッチング素子の制御端子が前記ゲート制御信号を受信し、前記第３スイッチング素子の入力端子が前記データ信号を受信する
    ことを特徴とする画素駆動回路。
  2. 前記ドリフト抑制ユニットは、
    制御端子が前記基準制御信号を受信し、入力端子が前記基準信号を受信し、出力端子が前記駆動ユニットに接続される第１スイッチング素子を備える
    ことを特徴とする請求項１に記載の画素駆動回路。
  3. 第１端子が前記駆動スイッチング素子の制御端子に接続され、第２端子が前記駆動スイッチング素子の出力端子に接続される第１コンデンサと、を備える
    ことを特徴とする請求項１に記載の画素駆動回路。
  4. 前記動作ユニットは、さらに、
    第１端子が前記発光素子の陽極に接続され、第２端子が前記発光素子の陰極に接続される第２コンデンサを備える
    ことを特徴とする請求項１に記載の画素駆動回路。
  5. 前記画素駆動回路は、さらに、
    電源制御信号と前記電源電圧信号とを受信するように配置され、前記駆動ユニットに接続される電源ユニットを備える
    ことを特徴とする請求項１～４のいずれか一項に記載の画素駆動回路。
  6. 前記電源ユニットは、
    制御端子が前記電源制御信号を受信し、入力端子が前記電源電圧信号を受信し、出力端子が前記駆動ユニットに接続される第４スイッチング素子を備える
    ことを特徴とする請求項５に記載の画素駆動回路。
  7. 画素駆動回路の駆動方法であって、
    前記画素駆動回路は、ドリフト抑制ユニット、データ書き込みユニット、駆動ユニット及び動作ユニットを備え、前記駆動ユニットと前記動作ユニットとの共通端子が出力ノードであり、前記駆動ユニットが駆動スイッチング素子を備え、前記駆動スイッチング素子の出力端子が前記出力ノードに接続され、前記データ書き込みユニットは、第２スイッチング素子と第３スイッチング素子とを備え、前記第２スイッチング素子の制御端子が電源電圧信号を受信し、前記第２スイッチング素子の入力端子が前記第３スイッチング素子の出力端子に接続され、前記第２スイッチング素子の出力端子が前記駆動ユニットに接続され、前記第３スイッチング素子の制御端子がゲート制御信号を受信し、前記第３スイッチング素子の入力端子がデータ信号を受信し、
    前記駆動方法は、複数の駆動周期を含み、
    各前記駆動周期は、
    前記ドリフト抑制ユニットに基準制御信号と基準信号とが入力され、前記ドリフト抑制ユニットが前記基準制御信号の制御によって、電位が０未満の前記基準信号を前記駆動スイッチング素子の制御端子に出力するドリフト抑制期間と、
    前記ドリフト抑制ユニットに基準制御信号と基準信号とが入力され、前記ドリフト抑制ユニットが前記基準制御信号の制御によって、前記基準信号を前記駆動スイッチング素子の前記制御端子に出力し、前記駆動スイッチング素子を動作状態にし、前記駆動スイッチング素子の入力端子に低電位の電源電圧信号を入力し、前記出力ノードの電位をリセット電位にリセットするリセット期間と、
    前記データ書き込みユニットにゲート制御信号、データ信号及び高電位の電源電圧信号が入力され、前記データ書き込みユニットが前記ゲート制御信号と高電位の電源電圧信号との制御によって、前記データ信号を前記駆動スイッチング素子の前記制御端子に出力し、前記駆動スイッチング素子の前記入力端子に高電位の電源電圧信号を入力し、前記出力ノードの電位を前記リセット電位から第１電位にプルアップする補償期間と、
    前記データ書き込みユニットにゲート制御信号、データ信号及び高電位の電源電圧信号が入力され、前記データ書き込みユニットが前記ゲート制御信号と高電位の電源電圧信号との制御によって、前記データ信号を前記駆動スイッチング素子の前記制御端子に出力し、前記駆動スイッチング素子が浮遊状態にある前記電源電圧信号によって、前記出力ノードの電位を前記第１電位から第２電位にプルアップするデータ書き込み期間と、
    前記駆動スイッチング素子の前記入力端子に高電位の電源電圧信号が入力され、前記駆動スイッチング素子が前記高電位の電源電圧信号の作用によって駆動信号を生成し、前記駆動信号によって前記動作ユニットを駆動する動作期間と、を含む
    ことを特徴とする画素駆動回路の駆動方法。
  8. 前記画素駆動回路は、さらに、前記駆動スイッチング素子の前記入力端子に接続され、電源制御信号と前記電源電圧信号とを受信する電源ユニットを備え、
    前記ドリフト抑制期間と前記リセット期間とに、前記電源ユニットに電源制御信号と低電位の電源電圧信号とが入力され、前記電源ユニットが前記電源制御信号の制御によって低電位の電源電圧信号を前記駆動スイッチング素子の前記入力端子に出力し、
    前記補償期間と前記動作期間とに、前記電源ユニットが前記電源制御信号の制御によって高電位の電源電圧信号を前記駆動スイッチング素子の前記入力端子に出力し、
    前記データ書き込み期間に、前記電源ユニットが前記電源制御信号の制御によって前記駆動スイッチング素子が受信した前記電源電圧信号を浮遊状態にする
    ことを特徴とする請求項７に記載の画素駆動回路の駆動方法。
  9. 請求項１～６のいずれか一項に記載の画素駆動回路を備える
    ことを特徴とするアレイ基板。
  10. 請求項９に記載のアレイ基板を備える
    ことを特徴とする表示装置。
  11. 画素駆動回路であって、ドリフト抑制ユニット、データ書き込みユニット、駆動ユニット、動作ユニット、第１ノード及び第２ノードを備え、
    前記ドリフト抑制ユニットの制御端子が基準制御信号を受信し、前記ドリフト抑制ユニットの第１端子が基準信号を受信し、前記ドリフト抑制ユニットの第２端子が前記基準制御信号の制御によって前記第１ノードに前記基準信号を出力するように前記第１ノードに接続され、
    前記データ書き込みユニットの第１制御端子がゲート制御信号を受信し、前記データ書き込みユニットの第２制御端子が電源電圧信号を受信し、前記データ書き込みユニットの第１端子がデータ信号を受信し、前記データ書き込みユニットの第２端子が前記ゲート制御信号と前記電源電圧信号の制御によって前記第１ノードに前記データ信号を出力するように前記第１ノードに接続され、
    前記駆動ユニットの制御端子が、前記第１ノードに接続され、前記データ書き込みユニットが出力する前記データ信号と前記ドリフト抑制ユニットが出力する前記基準信号とを交互に受信して前記駆動ユニットの閾値電圧ドリフトを抑制し、前記駆動ユニットの第１端子が前記電源電圧信号を受信し、前記駆動ユニットの第２端子が前記第２ノードに駆動信号を出力するように前記第２ノードに接続され、
    前記動作ユニットの第１端子が前記駆動ユニットが出力する前記駆動信号を受信するように前記第２ノードに接続され、前記動作ユニットの第２端子が電源の負極に接続され、前記動作ユニットを介して動作電流を形成し、前記動作ユニットが前記駆動信号の制御によって動作し、
    前記データ書き込みユニットは、第２スイッチング素子と第３スイッチング素子とを備え、
    前記第２スイッチング素子の制御端子が前記電源電圧信号を受信し、前記第２スイッチング素子の入力端子が前記第３スイッチング素子の出力端に接続され、前記第２スイッチング素子の出力端子が前記第１ノードに接続され、
    前記第３スイッチング素子の制御端子が前記ゲート制御信号を受信し、前記第３スイッチング素子の入力端子が前記データ信号を受信する
    ことを特徴とする画素駆動回路。
  12. 制御端子が電源制御信号を受信し、第１端子が前記電源電圧信号を受信し、第２端子が前記駆動ユニットの第１端子に接続される電源ユニットをさらに備える
    ことを特徴とする請求項１１に記載の画素駆動回路。
  13. 前記ドリフト抑制ユニットは、
    制御端子が前記基準制御信号を受信し、入力端子が前記基準信号を受信し、出力端子が前記第１ノードに接続される第１スイッチング素子を備える
    ことを特徴とする請求項１１または１２に記載の画素駆動回路。
  14. 前記駆動ユニットは、
    制御端子が前記第１ノードに接続され、入力端子が前記電源電圧信号を受信し、出力端子が前記第２ノードに接続される駆動スイッチング素子と、
    第１端子が前記第１ノードに接続され、第２端子が前記第２ノードに接続される第１コンデンサと、を備える
    ことを特徴とする請求項１１または１２に記載の画素駆動回路。
  15. 前記動作ユニットは、
    陽極が前記第２ノードに接続され、陰極が前記電源の負極に接続され、駆動信号の駆動によって発光する発光素子を備える
    ことを特徴とする請求項１１または１２に記載の画素駆動回路。
  16. 前記動作ユニットは、さらに、
    第１端子が前記発光素子の陽極に接続され、第２端子が前記発光素子の陰極に接続される第２コンデンサを備える
    ことを特徴とする請求項１５に記載の画素駆動回路。
  17. 前記電源ユニットは、
    制御端子が前記電源制御信号を受信し、入力端子が前記電源電圧信号を受信し、出力端子が前記駆動ユニットに接続される第４スイッチング素子を備える
    ことを特徴とする請求項１２に記載の画素駆動回路。
  18. 請求項１２に記載の画素駆動回路の駆動方法であって、複数の駆動周期を含み、
    各前記駆動周期は、
    前記ドリフト抑制ユニットに前記基準制御信号と前記基準信号とが入力され、前記ドリフト抑制ユニットが前記基準制御信号の制御によって、電位が０未満の前記基準信号を前記駆動ユニットに出力するドリフト抑制期間と、
    前記ドリフト抑制ユニットに前記基準制御信号と前記基準信号とが入力され、前記ドリフト抑制ユニットが前記基準制御信号の制御によって、前記基準信号を前記駆動ユニットに出力し、前記駆動ユニットを動作状態にし、前記駆動ユニットに低電位の前記電源電圧信号を入力し、出力ノードの電位をリセット電位にリセットするリセット期間と、
    前記データ書き込みユニットに前記ゲート制御信号、前記データ信号及び高電位の前記電源電圧信号が入力され、前記データ書き込みユニットが前記ゲート制御信号と高電位の前記電源電圧信号との制御によって、前記データ信号を前記駆動ユニットに出力し、前記駆動ユニットに高電位の前記電源電圧信号を入力し、前記出力ノードの電位を前記リセット電位から第１電位にプルアップする補償期間と、
    前記データ書き込みユニットに前記ゲート制御信号、前記データ信号及び高電位の前記電源電圧信号が入力され、前記データ書き込みユニットが前記ゲート制御信号と高電位の前記電源電圧信号との制御によって、前記データ信号を前記駆動ユニットに出力し、前記駆動ユニットが浮遊状態にある前記電源電圧信号によって、前記出力ノードの電位を前記第１電位から第２電位にプルアップするデータ書き込み期間と、
    前記駆動ユニットに高電位の電源電圧信号が入力され、前記駆動ユニットが前記高電位の電源電圧信号の作用によって駆動信号を生成し、前記駆動信号によって前記動作ユニットを駆動する動作期間と、を含む
    ことを特徴とする請求項１１に記載の画素駆動回路の駆動方法。
  19. 前記画素駆動回路は、さらに、前記駆動ユニットに接続され、電源制御信号と前記電源電圧信号とを受信する電源ユニットを備え、
    前記方法は、さらに、前記ドリフト抑制期間と前記リセット期間とに、前記電源制御信号の制御によって低電位の前記電源電圧信号を前記駆動ユニットに出力し、前記補償期間と前記動作期間とに、前記電源制御信号の制御によって高電位の前記電源電圧信号を前記駆動ユニットに出力し、前記データ書き込み期間に、前記電源制御信号の制御によって前記駆動ユニットが受信した前記電源電圧信号を浮遊状態にすることを含む
    ことを特徴とする請求項１８に記載の画素駆動回路の駆動方法。
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