JP7097713B2 - 選択的なSiO2堆積を用いた自己整合コンタクトの形成方法 - Google Patents

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Description

関連出願の相互参照
この出願は、2017年2月14日に出願された米国仮特許出願番号第62/458,858号に関するものであり、この優先権を主張し、その全内容は、参照によって本願明細書に組み込まれる。
技術分野
本発明は、基板を処理するための方法に関するものであり、特には、選択的なSiO堆積を用いて、自己整合コンタクトを形成するための方法に関するものである。
金属酸化物半導体(MOS)トランジスタ、例えば、MOS電界効果トランジスタ(MOSFET)は、集積回路の製造において一般に用いられる。MOSトランジスタは、いくつかの構成要素、例えば、ゲート電極、ゲート誘電体層、スペーサ、及び、ソース及びドレイン拡散領域を含む。層間絶縁膜(ILD)は、典型的にはMOSトランジスタ上に形成され、拡散領域をカバーする。
MOSトランジスタとの電気接続は、典型的には金属、例えば、タングステンから形成されるコンタクトプラグを介して行われる。コンタクトプラグは、最初にILD層をパターンニングし、ビアを拡散領域まで形成することにより製造されてもよい。パターニングプロセスは、一般的に、フォトリソグラフィープロセスである。次に、金属は、ビア内に堆積され、コンタクトプラグを形成する。別々のコンタクトプラグは、同一又は類似のプロセスを用いてゲート電極まで形成される。
コンタクトプラグの製造中に発生しうる1つの問題は、コンタクトとゲートとの短絡の形成である。コンタクトとゲートとの短絡は、コンタクトプラグが正しく整合せず、ゲート電極と電気的に接触するときに発生する短絡回路である。コンタクトとゲートとの短絡を防止する1つの従来の方法は、レジストレーション(registration)及び臨界寸法(CD)を制御することによるものである。都合の悪いことに、小さいゲートピッチを有するトランジスタのために、ゲート及びコンタクト寸法のための厳格なCD制御は、製造可能なプロセスウィンドウを制限する。それゆえ、コンタクトがゲートに短絡する可能性は非常に高い。トランジスタのゲートピッチ寸法がさらに縮小されると、臨界寸法がより小さくなるので、この問題はより一般的になる。
自己整合パターニングは、オーバレイ駆動パターニングに置換する必要があり、その費用効果的な縮小は、EUV導入後にさえ継続しうる。薄膜の選択的な堆積は、大いに縮小された技術ノードをパターニングする際の鍵となるステップである。
選択的なSiO堆積を用いた自己整合コンタクトを形成する方法は、各種実施形態に記載されている。一実施形態によれば、方法は、誘電体層面及び金属含有面を含む平坦化した基板を提供するステップと、誘電体層面を金属含有触媒層でコーティングするステップと、平坦化した基板を、シラノールガスを含むプロセスガスに期間中、露出するステップであって、SiO層を誘電体層面上の金属含有触媒層上に選択的に堆積するステップと、を含む。
一実施形態によれば、方法は、エッチング停止層をSiO層上及び金属含有面上に堆積するステップと、層間絶縁層を平坦化した基板上に堆積するステップと、凹型フィーチャを層間絶縁層内でエッチングし、金属含有面より上のエッチング停止層上で停止するステップと、凹型フィーチャを金属で充填するステップと、をさらに含む。
一実施形態によれば、方法は、誘電体層面及び金属含有面を含む平坦化した基板を提供するステップと、誘電体層面を第1の金属含有触媒層でコーティングするステップと、平坦化した基板を、シラノールガスを含むプロセスガスに期間中、露出するステップであって、SiO層を誘電体層面上に堆積し、より薄い追加のSiO層を金属含有面上に堆積するステップと、を含み、露出するステップは、酸化及び加水分解剤なしで、約150℃以下の基板温度で実行される。方法は、エッチングプロセスにて、追加のSiO層を金属含有面から除去するステップと、コーティングするステップ、露出するステップ及び除去するステップを少なくとも一回繰り返し、誘電体層面上のSiO層の厚さを増加するステップと、をさらに含む。
この明細書に組み込まれ、一部を構成する添付の図面は、上述した本発明の一般的説明及び以下の詳細な説明とともに本発明の実施形態を示し、本発明を説明するように機能する。
図1Aから図1Fは、本発明の一実施形態に従って、基板を処理する方法を断面図によって概略的に示す。 図2Aから図2Fは、本発明の一実施形態に従って、基板を処理する方法を断面図によって概略的に示す。 図3は、本発明の一実施形態に従って、基板に選択的に堆積されるSiO膜の断面透過型電子顕微鏡(TEM)画像を示す。 図4は、本発明の一実施形態に従って、基板に堆積されるSiO膜の断面TEM画像を示す。
ゲートピッチの縮小によって生じる1つの問題は、コンタクトとゲートとの短絡の可能性である。この種のコンタクトが発生すると、MOSトランジスタを効果的に破壊する短絡が作成される。短絡を減少する現在の方法は、レジストレーションを制御し、より小さい臨界寸法でコンタクトをパターニングすることを含む。しかしながら、ゲートピッチが縮小してきたので、レジストレーション要件は、既存の技術によって満たすのが非常に困難になっている。
一実施形態によれば、MOSトランジスタの製造の間、コンタクトとゲートとの短絡の可能性を減少するための方法が記載されている。以下の説明では、例示的実施態様のさまざまな態様は、当業者によって、自分たちの仕事の要旨を他の当業者に伝えるために一般に使用される用語を用いて記載されている。しかしながら、本発明が、記載されている態様のいくつかのみによって実行されてもよいということは、当業者にとって明らかである。説明のために、特定の数、材料及び構成は、例示的実施態様の完全な理解を提供するために記載される。しかしながら、本発明が具体的な詳細なしで実行されてもよいということは、当業者にとって明らかである。他の例において、周知のフィーチャは、例示的実施態様を分かりにくくしないために省略又は単純化される。
図1Aから図1Fは、本発明の一実施形態に従って、基板を処理する方法を断面図によって概略的に示す。図1Aに示される典型的な平坦化した基板100は、一般に半導体装置において見られるさまざまな材料層を含むが、本発明の実施形態は、より単純な半導体装置に適用されてもよいし、又は、より高度な半導体装置に適用されてもよい。平坦化した基板100は、酸化物層102(例えば、SiO)、窒化層104(例えば、SiN)、ゲートコンタクト層106、キャップ層108(例えば、SiN又はSiCN)、ソース/ドレイン層112(例えば、Si又はSiC)、露出した誘電体層面120を有する誘電体層110(例えば、SiO)、露出した金属含有面124を有する金属含有層114(例えば、トレンチ・ケイ素化合物層:CoSi、NiSi又はMoSi)を含む。例示的な平坦化した基板100において、金属含有層114は、コンタクト領域の一部でもよく、ゲート酸化層116は、さらなる処理の間、コンタクトとゲートとの短絡の傾向があるゲート領域の一部でもよい。平坦化した基板100は、化学機械研磨(CMP)プロセスを使用して準備されてもよい。
図1Bは、誘電体層面120を金属含有触媒層118でコーティングした後の平坦化した基板100を示す。誘電体層面120は、水酸基(-OH)によって終端処理されてもよく、水酸基(-OH)は、金属含有面124上と比較して、誘電体層面120上における良好なコーティング選択性を提供する。本発明のいくつかの実施形態によれば、金属含有触媒層118は、アルミニウム(Al)、チタン(Ti)、又は、アルミニウム及びチタンの両方を備えてもよい。一実施形態によれば、金属含有触媒層118は、Al、Al、AlN、AlON、Al含有前駆体、Al含有合金、CuAl、TiAlN、TaAlN、Ti、TiAlC、TiO、TiON、TiN、Ti含有前駆体、Ti含有合金及びこれらの組み合わせからなる群から選択されてもよい。金属含有触媒層118は、平坦化した基板100を金属含有前駆体蒸気及びオプションで酸素含有ガス及び/又は窒素含有ガスに露出することによって形成されてもよい。一実施形態によれば、露出することは、平坦化した基板100を、金属含有触媒層118に優先して吸着する金属含有ガスパルスに露出することによって進行してもよく、金属含有触媒層118は、誘電体層面120上の約1つの単分子層の厚さである。金属は、平坦化した基板100の表面に影響を及ぼし、単分子層の厚さ未満の化学吸着層を形成してもよい。一例では、金属含有触媒層118は、吸着された金属含有前駆体、例えば、トリメチル・アルミニウム(TMA、AlMe)を含んでもよい。
本発明の実施形態は、多種多様なAl含有前駆体を利用してもよい。例えば、多くのアルミニウム前駆体は、式:
AlL
を有し、L、L、Lは、個々のアニオン性配位子であり、Dは、中性のドナー配位子であり、xは、0、1又は2とすることができる。L、L、L配位子の各々は、アルコキシド、ハロゲン化物、アリールオキシド、アミド、シクロペンタジエニル、アルキル、シリル、アミジナート、β-ジケトナート、ケトイミナート、シラノエート及びカルボン酸塩の群から個々に選択されてもよい。D配位子は、エーテル、フラン、ピリジン、ピロール、ピロリジン、アミン、クラウンエーテル、グライム及びニトリルの群から選択されてもよい。
アルミニウム前駆体の他の例は、AlMe、AlEt、AlMeH、[Al(OsBu)、Al(CHCOCHCOCH、AlCl、AlBr、AlI、Al(OiPr)、[Al(NMe、Al(iBu)Cl、Al(iBu)、Al(iBu)H、AlEtCl、EtAl(OsBu)及びAl(THD)を含む。
本発明の実施形態は、多種多様なTi含有前駆体を利用してもよい。例は、「Ti-N」分子内結合を有するTi含有前駆体を含み、Ti(NEt(TDEAT)、Ti(NMeEt)(TEMAT)及びTi(NMe(TDMAT)を含む。他の例は、「Ti-C」分子内結合を含むTi含有前駆体を含み、Ti(COCH)(η-CCl、Ti(η-C)Cl、Ti(η-C)Cl、Ti(η-CCl、Ti(η-C(CH)Cl、Ti(CH)(η-CCl、Ti(η-CCl、Ti((η-C(CHCl、Ti((η-C(CHCl、Ti(η-C(μ-Cl)、Ti(η-C(CO)、Ti(CH(η-C)、Ti(CH(η-C、Ti(CH、Ti(η-C)(η-C)、Ti(η-C)(η-C)、Ti(C(η-C、Ti((C(η-H)、Ti(η-C(CH、Ti(η-C(CH(H)及びTi(CH(η-C(CHである。TiClは、「Ti-ハロゲン」結合を含むハロゲン化チタン前駆体の例である。
図1Cを次に参照すると、平坦化した基板100を、シラノールガスを含むプロセスガスに露出することによって、SiO膜130は、金属含有面124に対して(金属含有面124には堆積されずに)、金属含有触媒層118上に選択的に堆積される。本発明の実施形態によれば、金属含有触媒層118は、シラノールガスからのSiO膜130の選択的な堆積に触媒作用を及ぼし、この触媒効果は、堆積されたSiO膜130が約5nmの厚さになるまで観察される。プロセスガスへの露出は、金属含有面124上の意味のあるSiO堆積を生じない期間中、実行されてもよい。本発明の実施形態によれば、平坦化した基板100は、酸化及び加水分解剤なしで、シラノールガスを含むプロセスガスに露出される。いくつかの実施形態によれば、シラノールガスは、トリス(tert-ペントキシ)シラノール(TPSOL)、トリス(tert-ブトキシ)シラノール及びビス(tert-ブトキシ)(イソプロポキシ)シラノールからなる群から選択されてもよい。
発明者らは、酸化及び加水分解剤がSiO膜堆積のために必要でないということを発見した。いくつかの例では、プロセスガスは、不活性ガス、例えば、アルゴンをさらに含んでもよい。一実施形態では、プロセスガスは、シラノールガス及び不活性ガスからなってもよい。さらに、一実施形態によれば、基板温度は、露出する間、約150℃以下でもよい。他の実施形態では、基板温度は、約120℃以下でもよい。さらに他の実施形態では、基板温度は、約100℃以下でもよい。
図1Dは、エッチング停止層140をSiO膜130上及び金属含有面124上に堆積した後の平坦化した基板100を示す。エッチング停止層140は、例えば、Alを含むことができる。
平坦化した基板100のさらなる処理は、層間絶縁層(IDL)150を堆積し、IDL150内のフィーチャをエッチングし、エッチングをエッチング停止層140上で停止することを含むことができる。その後、バリア層158がフィーチャ内に堆積され、フィーチャは金属で充填される。一例では、金属充填フィーチャ160は、タングステン(W)、ルテニウム(Ru)、銅(Cu)又はコバルト(Co)を含むことができる。図1Eに概略的に示されるように、金属充填フィーチャ160は、下にある金属含有層114及びゲート酸化層116と整合しなくてもよい。これは、金属充填フィーチャ160の各々の間の間隔を増加するための意図的な不整合に起因する場合もあるし、又は、重ね合わせ誤差による意図的でない不整合に起因する場合もある。発明者らは、誘電体層110上の選択的に堆積されるSiO膜130が、金属含有層114及びゲート酸化層116が金属充填フィーチャ160により短絡する可能性を大いに減少するということに気付いた。
図1Fは、平坦化した基板100のさらなる処理を示し、さらなる処理は、金属充填フィーチャ160内のホールのエッチングと、バリア層168及び金属膜170のホール内の堆積と、を含む。一例では、金属膜170は、銅(Cu)を含むことができる。
図2Aから図2Fは、本発明の一実施形態に従って、基板を処理する方法を断面図によって概略的に示す。図1Bの平坦化した基板100は、図2Aの平坦化した基板200として再現された。図2Aは、誘電体層面120を金属含有触媒層118でコーティングした後の平坦化した基板200を示す。誘電体層面120は、水酸基(-OH)によって終端処理されてもよく、水酸基(-OH)は、金属含有面124と比較して、誘電体層面120上における良好なコーティング選択性を提供する。
図2Bを次に参照すると、平坦化した基板200を、シラノールガスを含むプロセスガスに露出することによって、SiO膜130は金属含有触媒層118上に堆積され、より薄いSiO膜132は金属含有面124上に堆積される。プロセスガスへの露出は、図1Cの選択的な堆積より長くてもよく、その結果、選択性が失われ、より薄いSiO膜132が金属含有面124上に堆積される。
金属含有面124上の不必要なSiO膜132は、エッチングプロセスにて、例えば、化学酸化物除去(COR)プロセスを用いることによって、又は、希釈フッ化水素(DHF)溶液を用いることによって除去されてもよい。SiO膜130のいくらかの薄膜化は、SiO膜132の除去の間発生してもよい。結果として生じる平坦化した基板200は、図2Cに示される。
誘電体層面120を金属含有触媒層118でコーティングすることと、シラノールガスを含むプロセスガスへの露出を用いたSiO堆積プロセスと、エッチングプロセスと、は少なくとも一回繰り返され、SiO膜130の厚さを増加してもよい。図2Dは、プロセスを7回繰り返し、自己整合凹型フィーチャ142をSiO膜130内に形成した後の平坦化した基板200を示す。
図2Eに、平坦化した基板200のさらなる処理が示され、さらなる処理は、バリア層164を凹型フィーチャ142内に堆積することと、凹型フィーチャ140を金属162で充填することと、を含む。金属162は、例えば、タングステン(W)、コバルト(Co)、ルテニウム(Ru)又はアルミニウム(Al)を含むことができる。
図2Fは、平坦化した基板200のさらなる処理を示し、さらなる処理は、金属162内のホールのエッチングと、バリア層174及び金属膜172のホール内の堆積と、を含む。金属膜170は、例えば、タングステン(W)、コバルト(Co)、ルテニウム(Ru)又はアルミニウム(Al)を含むことができる。
図3は、平坦化した基板30の断面TEM画像を示す。SiO膜301は、TaNバリア層304及びW金属プラグ302に対して、SiO層300上に選択的に堆積された。SiO堆積は、W金属プラグ302上には観察されなかった。SiO堆積は、6秒TMAを露出した後、60秒TPSOLを露出することによって実行された。
図4は、平坦化した基板40の断面TEM画像を示す。SiO膜401はSiO層400上に堆積され、より薄いSiO膜403はTaNバリア層404及びW金属プラグ402上に堆積された。SiO膜401は、約8.2nmの厚さを有し、SiO膜403は、約2.8nmの厚さをW金属プラグ402上に有する。SiO堆積は、6回の堆積サイクルを用いて実行され、各サイクルは、6秒のTMAの露出後の60秒のTPSOLの露出を含んでいた。
選択的なSiO堆積を用いて自己整合コンタクトを形成するための基板処理方法の複数の実施形態が記載されてきた。本発明がその1つ又は複数の実施形態の説明により示され、実施形態がかなり詳細に記載されてきたが、実施形態は、いかなる形であれ、添付の請求項の範囲をこの種の詳細に制限することを意図しない。追加の利点及び変更態様は、当業者にとって容易に現れる。それゆえ、本発明のより広い態様は、具体的な詳細、代表的な装置及び方法ならびに図示及び記載された例に限定されるものではない。したがって、一般的な発明の概念を逸脱しない範囲でこの種の詳細から出発してもよい。

Claims (17)

  1. 基板処理方法であって、
    誘電体層面及び金属含有面を含む平坦化した基板を提供するステップと、
    前記誘電体表面を水酸基によって終端処理するステップと、
    前記終端処理するステップの後に、前記誘電体層面を金属含有触媒層でコーティングするステップと、
    前記平坦化した基板を、SiO層を前記誘電体層面上の前記金属含有触媒層上に選択的に堆積するシラノールガスを含むプロセスガスにある期間中、露出するステップと、
    を含み、前記平坦化した基板を、前記シラノールガスを含む前記プロセスガスに露出する前記ステップは、酸化及び加水分解剤なしで、約150℃以下の基板温度で実行される、
    方法。
  2. エッチング停止層を前記SiO層上及び前記金属含有面上に堆積するステップをさらに含む、
    請求項1に記載の方法。
  3. 層間絶縁層を前記平坦化した基板上に堆積するステップと、
    凹型フィーチャを前記層間絶縁層内でエッチングし、前記金属含有面より上の前記エッチング停止層で停止するステップと、
    前記凹型フィーチャを金属で充填するステップと、
    をさらに含む、
    請求項2に記載の方法。
  4. 前記エッチング停止層は、Alを含む、
    請求項2に記載の方法。
  5. 前記SiO層は、SiOの隆起したフィーチャを前記金属含有面に隣接して形成する、
    請求項1に記載の方法。
  6. 前記シラノールガスは、トリス(tert-ペントキシ)シラノール、トリス(tert-ブトキシ)シラノール及びビス(tert-ブトキシ)(イソプロポキシ)シラノールからなる群から選択される、
    請求項1に記載の方法。
  7. 基板温度は、前記露出するステップの間、約100℃以下である、
    請求項1に記載の方法。
  8. 前記プロセスガスは、シラノールガス及び不活性ガスからなる、
    請求項1に記載の方法。
  9. 前記SiO層は、前記金属含有触媒層上に自己制限プロセスで堆積される、
    請求項1に記載の方法。
  10. 前記SiO層の厚さは、約5nmである、
    請求項9に記載の方法。
  11. 前記露出するステップは、
    前記平坦化した基板を、より薄い追加のSiO層を前記金属含有面上に堆積する前記シラノールガスを含む前記プロセスガスに追加のある期間中、露出するステップと、
    エッチングプロセスにて、前記追加のSiO層を前記金属含有面から除去するステップと、
    をさらに含む、
    請求項1に記載の方法。
  12. 前記コーティングするステップ、前記露出するステップ及び前記除去するステップを少なくとも一回繰り返し、前記誘電体層面上の前記SiO層の厚さを増加するステップをさらに含む、
    請求項11に記載の方法。
  13. 基板処理方法であって、
    誘電体層面及び金属含有面を含む平坦化した基板を提供するステップと、
    前記誘電体層面を金属含有触媒層でコーティングするステップと、
    前記平坦化した基板を、シラノールガスを含むプロセスガスに、ある期間中、酸化及び加水分解剤なしで、約150℃以下の基板温度で露出するステップであって、前記金属含有面に対して、SiO層を前記誘電体層面上に選択的に堆積するステップと、
    エッチング停止層を前記SiO層上及び前記金属含有面上に堆積するステップと、
    層間絶縁層を前記平坦化した基板上に堆積するステップと、
    凹型フィーチャを前記層間絶縁層内でエッチングし、前記金属含有面より上の前記エッチング停止層上で停止するステップであって、前記エッチング停止層は前記金属含有面上に残る、ステップと、
    前記凹型フィーチャを金属で充填するステップと、
    を含む方法。
  14. 前記エッチング停止層は、Alを含む、
    請求項13に記載の方法。
  15. 前記SiO層は、SiOの隆起したフィーチャを前記金属含有面に隣接して形成する、
    請求項13に記載の方法。
  16. 基板処理方法であって、
    誘電体層面及び金属含有面を含む平坦化した基板を提供するステップと、
    前記誘電体層面を第1の金属含有触媒層でコーティングするステップと、
    前記平坦化した基板を、SiO層を前記誘電体層面上に堆積し、より薄い追加のSiO層を前記金属含有面上に堆積するシラノールガスを含むプロセスガスにある期間中、酸化及び加水分解剤なしで、約150℃以下の基板温度で露出するステップと、
    エッチングプロセスにて、前記追加のSiO層を前記金属含有面から除去するステップと、
    前記コーティングするステップ、前記露出するステップ及び前記除去するステップを少なくとも一回繰り返し、前記誘電体層面上の前記SiO層の厚さを増加するステップと、
    を含む方法。
  17. 前記SiO層は、SiOの隆起したフィーチャを前記金属含有面に隣接して形成する、
    請求項16に記載の方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10847363B2 (en) 2017-11-20 2020-11-24 Tokyo Electron Limited Method of selective deposition for forming fully self-aligned vias
US10957579B2 (en) 2018-11-06 2021-03-23 Samsung Electronics Co., Ltd. Integrated circuit devices including a via and methods of forming the same
CN110010460B (zh) * 2019-03-26 2021-03-16 贵阳学院 一种低维材料形成方法
TWI801614B (zh) * 2019-06-21 2023-05-11 聯華電子股份有限公司 半導體元件及其製作方法
KR20210024384A (ko) 2019-08-23 2021-03-05 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11227792B2 (en) * 2019-09-19 2022-01-18 International Business Machines Corporation Interconnect structures including self aligned vias
US11361989B2 (en) * 2020-02-11 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing interconnect structures including air gaps
WO2022169934A1 (en) * 2021-02-08 2022-08-11 Tokyo Electron Limited Liquid phase conformal silicon oxide spin-on deposition
US11482454B2 (en) 2021-02-17 2022-10-25 Tokyo Electron Limited Methods for forming self-aligned contacts using spin-on silicon carbide
US11756790B2 (en) 2021-03-09 2023-09-12 Tokyo Electron Limited Method for patterning a dielectric layer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010225899A (ja) 2009-03-24 2010-10-07 Elpida Memory Inc 半導体装置の製造方法
JP2013080861A (ja) 2011-10-05 2013-05-02 Toshiba Corp 半導体装置
US20160293731A1 (en) 2014-11-24 2016-10-06 International Business Machines Corporation Replacement metal gate dielectric cap

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0362571A3 (en) * 1988-10-07 1990-11-28 International Business Machines Corporation Method for forming semiconductor components
JP3469251B2 (ja) * 1990-02-14 2003-11-25 株式会社東芝 半導体装置の製造方法
JP4063619B2 (ja) * 2002-03-13 2008-03-19 Necエレクトロニクス株式会社 半導体装置の製造方法
US7294593B2 (en) 2002-11-21 2007-11-13 Kimberly-Clark Worldwide, Inc. Absorbent article material with elastomeric borders
US6867152B1 (en) 2003-09-26 2005-03-15 Novellus Systems, Inc. Properties of a silica thin film produced by a rapid vapor deposition (RVD) process
US8158488B2 (en) 2004-08-31 2012-04-17 Micron Technology, Inc. Method of increasing deposition rate of silicon dioxide on a catalyst
US7271112B1 (en) * 2004-12-30 2007-09-18 Novellus Systems, Inc. Methods for forming high density, conformal, silica nanolaminate films via pulsed deposition layer in structures of confined geometry
US7625820B1 (en) 2006-06-21 2009-12-01 Novellus Systems, Inc. Method of selective coverage of high aspect ratio structures with a conformal film
US7569475B2 (en) * 2006-11-15 2009-08-04 International Business Machines Corporation Interconnect structure having enhanced electromigration reliability and a method of fabricating same
US20170092533A1 (en) 2015-09-29 2017-03-30 Applied Materials, Inc. Selective silicon dioxide deposition using phosphonic acid self assembled monolayers as nucleation inhibitor
US10049913B2 (en) 2016-04-12 2018-08-14 Tokyo Electron Limited Methods for SiO2 filling of fine recessed features and selective SiO2 deposition on catalytic surfaces
KR20170135115A (ko) * 2016-05-30 2017-12-08 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010225899A (ja) 2009-03-24 2010-10-07 Elpida Memory Inc 半導体装置の製造方法
JP2013080861A (ja) 2011-10-05 2013-05-02 Toshiba Corp 半導体装置
US20160293731A1 (en) 2014-11-24 2016-10-06 International Business Machines Corporation Replacement metal gate dielectric cap

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