JP7055870B2 - 電子素子搭載用基板、電子装置および電子モジュール - Google Patents

電子素子搭載用基板、電子装置および電子モジュール Download PDF

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Description

本発明は、電子素子搭載用基板、電子装置および電子モジュールに関するものである。
従来、電子素子搭載用基板は、第１主面と第２主面と側面とを有する絶縁基板と、絶縁基板の第１主面および第２主面に位置した電子素子の搭載部と金属層とを有している。電子素子搭載用基板において、電子素子の搭載部に電子素子を搭載することにより電子装置となる（特開2013-175508号公報参照。）。
本開示の電子素子搭載用基板は、第１主面および該第１主面と反対側に位置する第２主面を有する第１基板と、平面視で該第１基板の内側に位置し、炭素材料からなり、厚み方向における前記第１主面側に位置した第３主面および該第３主面と反対側に位置する第４主面を有する第２基板と、平面視で前記第１基板と前記第２基板との間に位置し、炭素材料からなり、厚み方向における前記第１主面側に位置した第５主面および該第５主面と反対側に位置する第６主面を有する第３基板と、厚み方向における前記第１主面側に位置する、第１電子素子を搭載する第１搭載部とを有しており、前記第２基板および前記第３基板は、それぞれにおいて熱伝導が小さい方向と熱伝導が大きい方向を有しており、前記第２基板と前記第３基板とは、それぞれにおける熱伝導の小さい方向が互いに垂直に交わり、それぞれにおける熱伝導の大きい方向が互いに垂直に交わるように位置している。
本開示の電子装置は、上記構成の記載の電子素子搭載用基板と、該電子素子搭載用基板の第１搭載部に搭載された第１電子素子とを有している。
本開示の電子モジュールは、上記構成の電子装置と、該電子装置が接続されたモジュール用基板とを有する。
（ａ）は、第１の実施形態における電子素子搭載用基板を示す上面図であり、（ｂ）は（ａ）の下面図である。 図１に示された電子素子搭載用基板の第１基板と、第２基板と、第３基板とをそれぞれ分解した斜視図である。 図１（ａ）に示された電子素子搭載用基板のＡ－Ａ線における縦断面図である。 図１に示された電子素子搭載用基板に電子素子を搭載した状態を示す上面図である。 （ａ）は、第２の実施形態における電子素子搭載用基板を示す上面図であり、（ｂ）は（ａ）の下面図である。 図５に示された電子素子搭載用基板の第１基板と、第２基板と、第３基板とをそれぞれ分解した斜視図である。 図５（ａ）に示された電子素子搭載用基板のＡ－Ａ線における縦断面図である。 図５に示された電子素子搭載用基板に電子素子を搭載した状態を示す上面図である。 図８に示された電子素子搭載用基板に電子素子を搭載した状態のＡ－Ａ線における縦断面図である。 （ａ）は、第３の実施形態における電子素子搭載用基板を示す上面図であり、（ｂ）は（ａ）の下面図である。 図10に示された電子素子搭載用基板の第１基板と、第２基板と、第３基板とをそれぞれ分解した斜視図である。 （ａ）は、図10（ａ）に示された電子素子搭載用基板のＡ－Ａ線における縦断面図であり、（ｂ）はＢ－Ｂ線における縦断面図である。 （ａ）は、第４の実施形態における電子素子搭載用基板を示す上面図であり、（ｂ）は（ａ）の下面図である。 図１３に示された電子素子搭載用基板の第１基板と、第２基板と、第３基板とをそれぞれ分解した斜視図である。 （ａ）は、図１３（ａ）に示された電子素子搭載用基板のＡ－Ａ線における縦断面図であり、（ｂ）は、図１３（ａ）に示された電子素子搭載用基板のＢ－Ｂ線における縦断面図である。 図１３に示された電子素子搭載用基板に電子素子を搭載した状態を示す上面図である。 （ａ）は、図１６に示された電子素子搭載用基板に電子素子を搭載した状態のＡ－Ａ線における縦断面図であり、（ｂ）は、図１６に示された電子素子搭載用基板に電子素子を搭載した状態のＢ－Ｂ線における縦断面図である。 （ａ）は、第５の実施形態における電子素子搭載用基板を示す上面図であり、（ｂ）は（ａ）の下面図である。 図18に示された電子素子搭載用基板の第１基板、第４基板、第５基板と、第２基板と、第３基板とをそれぞれ分解した斜視図である。 図18（ａ）に示された電子素子搭載用基板のＡ－Ａ線における縦断面図である。 図18に示された電子素子搭載用基板に電子素子を搭載した状態を示す上面図である。 図21に示された電子装置のＡ－Ａ線における縦断面図である。
本開示のいくつかの例示的な実施形態について、添付の図面を参照しつつ説明する。
（第１の実施形態）
本開示の第１の実施形態における電子素子搭載用基板１は、図１～図４に示された例のように、第１基板11と、第２基板12と、第３基板13とを含んでいる。電子装置は、電子素子等用基板１と、電子素子搭載用基板１の搭載部１ａ（第１搭載部１ａともいう）に搭載された電子素子２（第１電子素子２ともいう）と、電子素子搭載用基板１が搭載された配線基板とを含んでいる。電子装置は、例えば電子モジュールを構成するモジュール用基板上の接続パッドに接合材を用いて接続される。
本実施形態における電子素子搭載用基板１は、第１主面および第１主面と反対側に位置する第２主面を有する第１基板11と、平面視で第１基板11内に位置し、炭素材料からなり、厚み方向における第１主面側に位置した第３主面および第３主面と反対側に位置する第４主面を有する第２基板12と、平面視で第１基板11と第２基板12との間に位置し、炭素材料からなり、厚み方向における第１主面側に位置した第５主面および第５主面と反対側に位置する第６主面を有する第３基板13と、厚み方向における第１主面側に位置する、電子素子を搭載する搭載部１ａとを有している。第２基板12および第３基板13は、それぞれにおいて熱伝導が小さい方向と熱伝導が大きい方向を有しており、第２基板12と第３基板13とは、それぞれにおける熱伝導の小さい方向が互いに垂直に交わり、それぞれにおける熱伝導の大きい方向が互いに垂直に交わるように位置している。図１～図４において、電子素子２は仮想のｘｙｚ空間におけるｘｙ平面に実装されている。図１～図４において、上方向とは、仮想のｚ軸の正方向のことをいう。なお、以下の説明における上下の区別は便宜的なものであり、実際に電子素子搭載用基板１等が使用される際の上下を限定するものではない。
第１基板11は、図２に示す例において、斜視にて不可視となる第１基板11の外面および第１基板11の貫通穴11ａの内面とを点線にて示している。第２基板12および第３基板13は、図１、図２、図４に示す例において、網掛けにて示している。
第１基板11は、第１主面（図１～図４では上面）および第２主面（図１～図４では下面）を有している。第１主面と第２主面とは反対側に位置している。第１基板11は、単層または複数の絶縁層からなり、平面視において、第１主面および第２主面のそれぞれに対して二組の対向する辺（４辺）を有した方形の板状の形状を有している。第１基板11は、第１主面から第２主面にかけて貫通する貫通穴11ａを有している。貫通穴11ａは、平面視にて、方形状等の多角形状、円形状等の形状をしている。第１基板11は、第２基板2および第３基板13と、電子素子２とを支持するための支持体として機能される。
第１基板11は、例えば、酸化アルミニウム質焼結体（アルミナセラミックス），窒化アルミニウム質焼結体，ムライト質焼結体またはガラスセラミックス焼結体等のセラミックスを用いることができる。第１基板11は、例えば窒化アルミニウム質焼結体である場合であれば、窒化アルミニウム（ＡｌＮ），酸化エルビニウム（Ｅｒ2Ｏ3），酸化イットリウム（Ｙ2Ｏ3）等の原料粉末に適当な有機バインダーおよび溶剤等を添加混合して泥漿物を作製する。上記の泥漿物を、従来周知のドクターブレード法またはカレンダーロール法等を採用してシート状に成形することによってセラミックグリーンシートを作製する。必要に応じて、セラミックグリーンシートを複数枚積層し、高温（約1800℃）で焼成することによって、単層または複数の絶縁層からなる第１基板11が製作される。
第２基板12は、第３主面（図１～図４では上面）および第４主面（図１～図４では下面）を有している。第３主面と第４主面とは反対側に位置している。
第３基板13は、第５主面（図１～図４は上面）および第６主面（図１～図４では下面）を有している。第５主面と第６主面とは反対側に位置している。
第２基板12および第３基板13は、図１～図４に示される例のように、第１基板11に埋め込まれている。第２基板12と第３基板13は、平面視で隣接している、すなわち、図１～図４に示される例のように、第３基板13は、平面視で第１基板11と第２基板12との間に位置している。
第２基板12および第３基板13は、例えば、炭素材料からなり、六員環が共有結合でつながったグラフェンが積層した構造体として形成される。各面がファンデルワールス力で結合された材料である。
金属層14は、第１基板11の第１主面に設けられている。金属層14は、ボンディングワイヤ等の接続部材３の接続部として用いられ、電子素子２とモジュール用基板の接続パッドとを電気的に接続するためのものである。
金属層14は、薄膜層およびめっき層とを含んでいる。薄膜層は、例えば、密着金属層とバリア層とを有している。薄膜層を構成する密着金属層は、第１基板11の第１主面に形成される。密着金属層は、例えば、窒化タンタル、ニッケル－クロム、ニッケル－クロムーシリコン、タングステン－シリコン、モリブデン－シリコン、タングステン、モリブデン、チタン、クロム等から成り、蒸着法、イオンプレーティング法、スパッタリング法等の薄膜形成技術を採用することにより、第１基板11の第１主面または第４基板15の第８主面に被着される。例えば真空蒸着法を用いて形成する場合には、第１基板11または第４基板15を真空蒸着装置の成膜室内に設置して、成膜室内の蒸着源に密着金属層と成る金属片を配置し、その後、成膜室内を真空状態（１０-2Ｐａ以下の圧力）にするとともに、蒸着源に配置された金属片を加熱して蒸着させ、上記の蒸着した金属片の分子を第１基板11に被着させることにより、密着金属層と成る薄膜金属の層を形成する。そして、薄膜金属層が形成された第１基板11にフォトリソグラフィ法を用いてレジストパターンを形成した後、エッチングによって余分な薄膜金属層を除去することにより、密着金属層が形成される。密着金属層の上面にはバリア層が被着され、バリア層は密着金属層とめっき層と接合性、濡れ性が良く、密着金属層とめっき層とを強固に接合させるとともに密着金属層とめっき層との相互拡散を防止する作用をなす。バリア層は、例えば、ニッケルークロム、白金、パラジウム、ニッケル、コバルト等から成り、蒸着法、イオンプレーティング法、スパッタリング法等の薄膜形成技術により密着金属層の表面に被着される。
密着金属層の厚さは0.01～0.5μｍ程度が良い。0.01μｍ未満では、第１基板11上に密着金属層を強固に密着させることが困難となる傾向がある。0.5μｍを超える場合は密着金属層の成膜時の内部応力によって密着金属層の剥離が生じ易くなる。また、バリア層の厚さは0.05～１μｍ程度が良い。0.05μｍ未満では、ピンホール等の欠陥が発生してバリア層としての機能を果たしにくくなる傾向がある。１μｍを超える場合は、成膜時の内部応力によりバリア層の剥離が生じ易くなる。
めっき層は、電解めっき法または無電解めっき法によって、薄膜層の露出した表面に被着される。めっき層は、ニッケル，銅，金または銀等の耐食性、接続部材との接続性に優れる金属から成るものであり、例えば、厚さ0.5～５μｍ程度のニッケルめっき層と0.1～３μｍ程度の金めっき層とが順次被着される。上記によって、金属層14が腐食することを効果的に抑制できるとともに、金属層14と接続部材３との接合を強固にできる。
また、バリア層上に、銅（Ｃｕ）、金（Ａｕ）等の金属層を配置し、めっき層が良好に形成されるようにしても構わない。上記の金属層は、薄膜層と同様な方法により形成される。
第１基板11は、熱伝導率に優れた窒化アルミニウム質焼結体が好適に用いられる。第１基板11と第２基板12とは、第１基板11の貫通孔11ａの内面と第２基板12の外面とが、例えば、ＴiＣｕＡｇ合金、ＴｉＳｎＡｇＣｕ等の活性ろう材からなる接合材により接着される。第１基板11と第３基板13とは、第１基板11の貫通孔11ａの内面と第３基板13の外面とが、例えば、ＴiＣｕＡｇ合金、ＴｉＳｎＡｇＣｕ等の活性ろう材からなる接合材により接着される。接合材は、第１基板11と第２基板12との間、または第１基板11と第３基板13との間に10μｍ程度の厚みに形成される。
第１基板11は、平面視にて、方形の枠状をしており、第２基板12および第３基板13を埋め込むための貫通穴11ａを有している。第２基板12は、平面視にて、方形状をしている。第３基板13は、平面視にて、方形状をしている。第１基板11と、第２基板12と、第３基板13とを接着することにより、方形状の複合基板が形成される。なお、方形状とは、正方形状、長方形状等の四角形状である。平面視にて、第１基板11は正方形の枠状をしており、第２基板12および第３基板13は長方形状をしており、正方形状の複合基板が形成される。
第１基板11の基板厚みＴ１は、例えば、100μｍ～2000μｍ程度であり、第２基板12の基板厚みＴ２は、例えば、100μｍ～2000μｍ程度である。第３基板13の基板厚みＴ３は、例えば、100μｍ～2000μｍ程度である。第１基板11の厚みＴ１と第２基板12の厚みＴ２とは、同程度の厚みに形成される（0.9Ｔ１≦Ｔ２≦1.1Ｔ１）。また、第１基板11の厚みＴ１と第３基板13の厚みＴ３とは、同程度の厚みに形成される（0.9Ｔ１≦Ｔ３≦1.1Ｔ１）。
第１基板11と、第２基板12と、第３基板13とを接合材により接合して複合基板を製作した後、第１基板11の第１主面に金属層14を設けることで、電子素子搭載用基板１が形成される。
第１基板11の熱伝導率κは、平面方向におけるｘ方向とｙ方向とで略一定であり、第１基板11の厚み方向におけるｚ方向も平面方向におけるｘ方向とｙ方向と同等である（κｘ≒κｙ≒κｚ）。例えば、第１基板11として、窒化アルミニウム質焼結体が用いられる場合、第１基板11は、100～200Ｗ／ｍ・Ｋ程度の熱伝導率κである基板が用いられる。
第２基板12の熱伝導率λ１は、第２基板12の平面方向におけるｘ方向とｙ方向とで大きさが異なっている。第２基板12の熱伝導率λは、平面方向におけるｘ方向と厚み方向におけるｚ方向とが同等であり、平面方向におけるｙ方向が異なっている。第２基板12のそれぞれの方向における熱伝導率λｘ１、λｙ１、λｚ１の関係は、「熱伝導率λｘ１≒熱伝導率λｚ１＞＞熱伝導率λｙ１」である。例えば、第２基板12の熱伝導率λｘ１および熱伝導率λｚ１は、1000Ｗ／ｍ・Ｋ程度であり、第２基板12の熱伝導率λｙ１は、４Ｗ／ｍ・Ｋ程度である。
第３基板13の熱伝導率λ２は、第３基板13の平面方向におけるｘ方向とｙ方向とで大きさが異なっている。第３基板13の熱伝導率λは、平面方向におけるｙ方向と厚み方向におけるｚ方向とが同等であり、平面方向におけるｘ方向が異なっている。第３基板13のそれぞれの方向における熱伝導率λｘ２、λｙ２、λｚ２の関係は、「熱伝導率λｙ２≒熱伝導率λｚ２＞＞熱伝導率λｘ２」である。例えば、第３基板13の熱伝導率λｙ２および熱伝導率λｚ２は、1000Ｗ／ｍ・Ｋ程度であり、第３基板13の熱伝導率λｘ１は、４Ｗ／ｍ・Ｋ程度である。第２基板12の熱伝導率λ１と第３基板13の熱伝導率λ２とは、熱伝導率の大きい方向と熱伝導率が小さい方向とが異なっている。なお、本実施形態の図および後述する実施形態の図において、便宜上、熱伝導率κｘ、κｙ、κｚ、λｘ１、λｙ１、λｚ１、λｘ２、λｙ２、λｚ２のいずれかを省略したものを含んでいる。
電子素子搭載用基板１の第２基板12の搭載部１ａ上に、電子素子２を搭載することによって、電子装置を作製することができる。なお、電子素子２を搭載した電子素子搭載用基板１を配線基板もしくは電子素子搭載用パッケージに搭載することによって電子装置を作製する場合であっても構わない。電子素子搭載用基板１に搭載される電子素子２は、例えばＬＤ（Ｌａｓｅｒ Ｄｉｏｄｅ）、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の発光素子、ＰＤ（Ｐｈｏｔｏ Ｄｉｏｄｅ）等の受光素子である。例えば、電子素子２は、Ａｕ－Ｓｎ等の接合材によって、第２基板12の搭載部１ａ上に固定された後、ボンディングワイヤ等の接続部材３を介して電子素子２の電極と金属層14とが電気的に接続されることによって電子素子搭載用基板１に搭載される。電子素子搭載用基板１が搭載される配線基板もしくは電子素子搭載用パッケージを用いる場合、配線基板または電子素子搭載用パッケージは、例えば、第１基板11と同様に、セラミックス等の絶縁基体を用いることができ、表面に配線導体を有している。そして、電子素子搭載用基板１が搭載される配線基板もしくは電子素子搭載用パッケージを用いる場合、電子素子搭載用基板１の金属層14と配線基板もしくは電子素子搭載用パッケージの配線導体とが電気的に接続される。
本実施形態の電子素子搭載用基板１によれば、第１主面および第１主面と反対側に位置する第２主面を有する第１基板11と、平面視で第１基板11内に位置し、炭素材料からなり、厚み方向における第１主面側に位置した第３主面および該第３主面と反対側に位置する第４主面を有する第２基板12と、平面視で第１基板11と第２基板12との間に位置し、炭素材料からなり、厚み方向における第１主面側に位置した第５主面および第５主面と反対側に位置する第６主面を有する第３基板13と、厚み方向における第１主面側に位置する、電子素子２を搭載する搭載部１ａとを有しており、第２基板12および第３基板13は、それぞれにおいて熱伝導が小さい方向と熱伝導が大きい方向を有しており、第２基板12と第３基板13とは、それぞれにおける熱伝導の小さい方向が互いに垂直に交わり（λｙ１の方向⊥λｘ２の方向）、それぞれにおける熱伝導の大きい方向が互いに垂直に交わるように位置している（λｘ１の方向⊥λｙ２の方向）。上記構成により、搭載部１ａに電子素子２を搭載して作動させた際、電子素子２の熱を第２基板12の熱伝導率の大きい方向（λｘ１の方向）と第３基板13の熱伝導率が大きい方向（λｙ２の方向）に、それぞれ平面視で異なる方向に分散して伝熱させることができるので、熱伝導に優れ、信頼性に優れた電子素子搭載用基板１とすることができる。
また、第３基板13は矩形状であり、平面視において、第２基板12は、第３基板13の長手方向の熱伝導より第３基板13の長手方向に垂直に交わる方向の熱伝導が大きく、第３基板13は、長手方向に垂直に交わる方向の熱伝導より長手方向の熱伝導が大きい。上記構成により、第２基板12上に電子素子２を搭載して作動した際、第２基板12の辺に相対する領域への伝熱を抑制するとともに、第２基板12の第３基板13が隣接する方向に垂直な方向への伝熱を抑制して第３基板13へと伝熱しやすくし、第３基板13側に伝熱した熱は、第２基板12の外縁に沿って第２基板12が隣接する方向に垂直な方向に伝熱されやすく、平面視にて第２基板12が隣接する方向への伝熱が第２基板12に相対している所定の周囲領域に対して伝熱させやすくし、所定の領域（外部への放熱部等）に伝熱させやすくすることができ、信頼性に優れた電子素子搭載用基板１とすることができる。
また、後述する図５～図９に示す例のように、平面視において、第３基板13が、第２基板12を挟むように位置していると、第２基板12および第３基板13上に電子素子２を搭載して作動した際、第３基板13上で発熱した電子素子２の熱は、電子素子２の相対する２辺側にて第２基板12を挟む方向よりも第３基板13が第２基板12を挟む方向に垂直に交わる方向へ伝熱しやすくなるため、第３基板13上に位置する電子素子２の外縁側から電子素子２の中央側への伝熱することを抑制し、電子素子２の機能低下を抑制し、長期間効果的に作動させることができる。
第２基板12は、第３基板13の長手方向の熱伝導より第２基板12の厚み方向における熱伝導率が大きく、第３基板13は、長手方向に垂直に交わる方向の熱伝導より長手方向の熱伝導率が大きい。第２基板12の面と第３基板13の面とが相対しており、第２基板12上に電子素子２を搭載して作動した際、第３基板13の面と相対した第２基板12の面全体で伝熱したとしても、第２基板12の外縁に沿って第２基板12が隣接する方向に垂直な方向に伝熱されやすく、平面視にて第２基板12が隣接する方向への伝熱が第２基板12に相対している所定の周囲領域に対して伝熱させやすくし、所定の領域（外部への放熱部等）に伝熱させやすくすることができ、信頼性に優れた電子素子搭載用基板１とすることができる。
また、電子素子２として発光素子を用いる場合、第１主面側に位置する搭載部１ａ上に搭載された発光素子の熱を良好に放熱し、発光素子を良好に発光することができる電子素子搭載用基板１とすることができる。
本実施形態の電子装置によれば、上記構成の電子素子搭載用基板１と、電子素子搭載用基板１の搭載部１ａに搭載された電子素子２とを有していることによって、長期信頼性に優れた電子装置とすることができる。
本実施形態の電子装置が、電子素子搭載用基板１の金属層14とモジュール用基板の接続パッドに半田等の接合材を介して接続されて、電子モジュールとなる。上記により、電子素子２とモジュール用基板の接続パッドとが電気的に接続される。
また、電子装置が、電子素子搭載用基板１が搭載された配線基板または電子素子収納用パッケージを有している場合、配線基板または電子素子収納用パッケージの配線導体とモジュール用基板の接続パッドに半田等の接合材を介して接続されて、電子モジュールとなる。上記により、電子素子２とモジュール用基板の接続パッドとが電気的に接続される。
本実施形態の電子モジュールによれば、上記構成の電子装置と、電子装置が接続されたモジュール用基板とを有することによって、長期信頼性に優れたものとすることができる。
第１基板11の第１主面に設けた金属層14は、上述の例では、薄膜法により形成しているが、金属層14は、従来周知のコファイア法またはポストファイア法を用いて形成しても構わない。
（第２の実施形態）
次に、本開示の第２の実施形態による電子装置について、図５～図９および図１～図４を参照しつつ説明する。
本開示の第２の実施形態における電子素子搭載用基板１において、平面視において、第３基板13は、第２基板12より第３基板の長手方向に突出している。図１～図４の例においても同様である。
第１基板11は、図６に示す例において、斜視にて不可視となる第１基板11の外面および第１基板11の貫通穴11ａの内面とを点線にて示している。第２基板12および第３基板13は、図５、図６、図８に示す例において、網掛けにて示している。
また、第３基板13は矩形状であり、平面視において、第３基板13が、第２基板12より第３基板の13の長手方向に突出していることから、第２基板12から第３基板へと伝熱した熱を、電子素子搭載用基板１の外部方向へとより良好に伝熱させやすくすることができるともに、第３基板13と接する第２基板12の角部近傍の熱を、第３基板13を介して所定の領域に伝熱させやすくすることができ、信頼性に優れた電子素子搭載用基板１とすることができる。なお、第３基板13は、両端が第２基板12より第３基板の13の長手方向に突出してもよく、仮想のｙ軸の正方向側の端あるいは仮想のｙ軸の負方向側の端が、第２基板12より第３基板の13の長手方向に突出してもよい。
第２基板12は、第３基板13の長手方向の熱伝導より第２基板12の厚み方向における熱伝導率が大きく、第３基板13は、長手方向に垂直に交わる方向の熱伝導より長手方向の熱伝導率が大きい。第２基板12の面と第３基板13の面とが相対しており、第２基板12上に電子素子２を搭載して作動した際、第３基板13の面と相対した第２基板12の面全体で伝熱したとしても、第２基板12の外縁に沿って第２基板12が隣接する方向に垂直な方向に伝熱されやすく、平面視にて第２基板12が隣接する方向への伝熱が第２基板12に相対している所定の周囲領域に対して伝熱させやすくし、所定の領域（外部への放熱部等）に伝熱させやすくすることができ、信頼性に優れた電子素子搭載用基板１とすることができる。
また、電子素子２として発光素子を用いる場合、第２基板12の搭載部１ａ上に搭載された発光素子の熱を良好に放熱し、発光素子を良好に発光することができる電子素子搭載用基板１とすることができる。
第１基板11は、平面視にて、方形の枠状をしており、第２基板12および第３基板13を埋め込むための貫通穴11ａを有している。第２基板12は、平面視にて、方形状をしている。第３基板13は、平面視にて、方形状をしている。第３基板13は、第２基板12より第３基板の13の長手方向に突出しており、第３基板13の長さＬ２は、第２基板12の長さＬ１よりも長い（Ｌ２＞Ｌ１）。第１基板11と、第２基板12と、第３基板13とを接着することにより、方形状の複合基板が形成される。平面視にて、第１基板11は正方形の枠状をしており、第２基板12および第３基板13は長方形状をしており、正方形状の複合基板が形成される。
また、第３基板13の長手方向の長さＬ２は、第３基板13の長手方向に沿って配置された複数の金属層14等の領域の長さＬ３よりも長い（Ｌ２＞Ｌ３）と、第２基板12から第３基板13に伝熱した熱が金属層14等の領域よりも外側の領域まで伝わるので、複数の金属層14等の領域側に伝熱させることを抑制し、第３基板13を介して所定の領域に伝熱させやすくすることができ、信頼性に優れた電子素子搭載用基板１とすることができる。
また、第３基板13の長手方向に突出している領域が、第２基板12の周囲に配置された複数の金属層14等の領域よりも外側まで突出していると、複数の金属層14等の領域側に伝熱させることを抑制し、第３基板13を介して所定の領域に伝熱させやすくすることができ、信頼性に優れた電子素子搭載用基板１とすることができる。
第２の実施形態の電子素子搭載用基板１は、その他は上述の実施形態の電子素子搭載用基板１と同様の製造方法を用いて製作することができる。
（第３の実施形態）
次に、本開示の第３の実施形態による電子装置について、図10～図12を参照しつつ説明する。
本開示の第３の実施形態における電子素子搭載用基板１において、上記した実施形態の電子素子搭載用基板１と異なる点は、厚み方向における第２主面側に位置する、第２電子素子３を搭載する第２搭載部１ｂを有しており、平面視において、第２基板12は、厚み方向の熱伝導より平面方向の熱伝導が大きい点である。
第３の実施形態における電子素子搭載用基板１は、平面視において、第２基板12と第３基板13との間に、枠状に位置した第３基板13を有している。枠状に位置した第３基板13は、第２基板12を囲んでいる。
第３の実施形態における電子素子搭載用基板１において、仮想のｘ軸方向に相対する２個の第３基板13（図10、図11における薄い網掛け）は、熱伝導率λ２であり、仮想のｙ軸方向相対する２個の第３基板13（図10、図11における濃い網掛け）は、熱伝導率がλ３である。第２基板12の熱伝導率λと、第３基板13の熱伝導率λ２と、第３基板13の熱伝導率λ３とは、熱伝導率の大きい方向と熱伝導率が小さい方向とがそれぞれ異なっている。
第３基板13の熱伝導率λ３は、第３基板13の平面方向におけるｘ方向とｙ方向とで大きさが異なっている。第３基板13のそれぞれの方向における熱伝導率λｘ３、λｙ３、λｚ３の関係は、「熱伝導率λｘ３≒熱伝導率λｚ３＞＞熱伝導率λｙ３」である。第３基板13の熱伝導率λ３は、平面方向におけるｘ方向と厚み方向におけるｚ方向とが同等であり、平面方向におけるｙ方向が異なっている。例えば、第３基板13の熱伝導率λｘ３および熱伝導率λｚ３は、1000Ｗ／ｍ・Ｋ程度であり、第３基板13の熱伝導率λｙ３は、４Ｗ／ｍ・Ｋ程度である。なお、本実施形態の図および後述する実施形態の図において、便宜上、熱伝導率λｘ３、λｙ３、λｚ３のいずれかを省略したものを含んでいる。
厚み方向における第２主面側に位置する、第２電子素子３を搭載する第２搭載部１ｂを有しており、第２基板12が、厚み方向の熱伝導より平面方向の熱伝導が大きいことから、第１搭載部１ａに第１電子素子２を搭載し、第２搭載部１ｂに第２電子素子３を搭載して作動した際、第１電子素子２および第２電子素子３から発熱した熱が、互いに反対側に位置する第１搭載部１ａおよび第２搭載部１ｂから第１搭載部１ａおよび第２搭載部１ｂの外周側の平面方向に伝熱させやすくすることで、第１搭載部１ａおよび第２搭載部１ｂにおける熱の滞留を抑制し、第１搭載部１ａに搭載された第１電子素子２および第２搭載部１ｂに搭載された第２電子素子３の作動を阻害させることがなく、第１電子素子２および第２電子素子３を良好に機能させることができる。
また、第３基板13が、第２基板12の辺が延びる方向の熱伝導率が、第２基板12の辺が延びる方向に垂直に交わる方向の熱伝導率より大きいと、第２基板12の外縁側に伝熱した熱を、第２基板12の辺が延びる方向および第３基板13の厚み方向に拡散して放熱させやすくするので、第１搭載部１ａに第１電子素子２を搭載し、第２搭載部１ｂに第２電子素子３を搭載して作動した際、熱を良好に外部に放出させることができ、第１搭載部１ａに搭載された第１電子素子２および第２搭載部１ｂに搭載された第２電子素子３の作動を阻害させることがなく、第１電子素子２および第２電子素子３を良好に機能させることができる。なお、第３基板13は枠状であってもよく、平面視で第２基板12を囲んでいる。また、矩形状の第３基板13を例えば４個用いて、平面視で第２基板12を囲むように位置して枠状としてもよい。
第３の実施形態の電子素子搭載用基板１は、その他は上述の実施形態の電子素子搭載用基板１と同様の製造方法を用いて製作することができる。
（第４の実施形態）
次に、本開示の第４の実施形態による電子装置について、図13～図17を参照しつつ説明する。
本開示の第４の実施形態における電子素子搭載用基板１において、上記した実施形態の電子素子搭載用基板１と異なる点は、第２基板12と第３基板13とが平面方向で互い違いに位置している点である。第１基板11の内側に、第２基板12および第３基板13が各２個で２列×２行の合計４個が位置している。
第２基板12と第３基板13とが平面方向で互い違いに位置していることから、搭載部１ａに電子素子２を搭載して作動させた際、電子素子２の熱を第２基板12の熱伝導率の大きい方向（λｘ１の方向）と第３基板13の熱伝導率が大きい方向（λｙ２の方向）に、それぞれ平面視で異なる方向により分散して伝熱させることができるので、熱伝導に優れ、信頼性に優れた電子素子搭載用基板１とすることができる。
また、平面視において、搭載部１ａは、第２基板12および第３基板13との境界を跨ぐように位置していることから、搭載部１ａに電子素子２を搭載して作動させた際、電子素子２の熱を第２基板12の熱伝導率の大きい方向（λｘ１の方向）と第３基板13の熱伝導率が大きい方向（λｙ２の方向）に、それぞれ平面視で異なる方向に効果的に分散して伝熱させることができるので、熱伝導に優れ、信頼性に優れた電子素子搭載用基板１とすることができる。
第４の実施形態の電子素子搭載用基板１は、その他は上述の実施形態の電子素子搭載用基板１と同様の製造方法を用いて製作することができる。
（第５の実施形態）
次に、本開示の第５の実施形態による電子装置について、図18～図22を参照しつつ説明する。
本開示の第５の実施形態における電子素子搭載用基板１において、上記した実施形態の電子素子搭載用基板１と異なる点は、第１基板11の第１主面に設けられ、第１主面と対向する第７主面（図18～図22では下面）および第７主面と反対側に位置する第８主面（図18～図22では上面）を有する第４基板15と、第１基板11の第２主面に設けられ、第２主面と対向する第９主面（図18～図22では上面）および第９主面と反対側に位置する第１０主面（図18～図22では下面）を有する第５基板16とを有している点である。
第１基板11、第４基板15、第５基板16は、図19に示す例において、斜視にて不可視となる第１基板11の外面、第４基板15の外面、第５基板16の外面、第１基板11の貫通穴11ａの内面とを点線にて示している。第２基板12および第３基板13は、図19に示す例において、網掛けにて示している。
第４基板15および第５基板16は、例えば、酸化アルミニウム質焼結体（アルミナセラミックス），窒化アルミニウム質焼結体，ムライト質焼結体またはガラスセラミックス焼結体等のセラミックスを用いることができる。第４基板15および第５基板16は、上述のセラミックスからなる第１基板11と同様の材料、方法により製作することができる。
第４基板15および第５基板16は、熱伝導率に優れた窒化アルミニウム質焼結体が好適に用いられる。第１基板11として、窒化アルミニウム質焼結体が用いられる場合、第４基板15および第５基板16は、窒化アルミニウム質焼結体が用いられてもよい。第４基板15の第８主面と、第１基板11の第１主面、第２基板12の第３主面、第３基板13の第５主面とが、例えば、ＴiＣｕＡｇ合金、ＴｉＳｎＡｇＣｕ等の活性ろう材からなる接合材により接着される。第５基板16の第９主面と、第１基板11の第２主面、第２基板12の第４主面、第３基板13の第６主面とが、例えば、ＴiＣｕＡｇ合金、ＴｉＳｎＡｇＣｕ等の活性ろう材からなる接合材により接着される。接合材は、第４基板15と、第１基板11、第２基板12、第３基板13との間、または、第５基板16と、第１基板11、第２基板12、第３基板13との間に数10μｍ程度の厚みに形成される。
第４基板15の熱伝導率κ２は、平面方向におけるｘ方向とｙ方向とで略一定であり、第４基板15の厚み方向におけるｚ方向も平面方向におけるｘ方向とｙ方向と同等である（κｘ２≒κｙ２≒κｚ２）。例えば、第４基板15として、窒化アルミニウム質焼結体が用いられる場合、第４基板15は、100～200Ｗ／ｍ・Ｋ程度の熱伝導率κ２である基板が用いられる。
第５基板16の熱伝導率κ３は、平面方向におけるｘ方向とｙ方向とで略一定であり、第５基板16の厚み方向におけるｚ方向も平面方向におけるｘ方向とｙ方向と同等である（κｘ３≒κｙ３≒κｚ３）。例えば、第５基板16として、窒化アルミニウム質焼結体が用いられる場合、第５基板16は、100～200Ｗ／ｍ・Ｋ程度の熱伝導率κ３である基板が用いられる。なお、本実施形態の図において、便宜上、熱伝導率κｘ２、κｙ２、κｚ２、κｘ３、κｙ３、κｚ３のいずれかを省略したものを含んでいる。
また、第５の実施形態の電子素子搭載用基板１において、第１基板11は、例えば、銅（Ｃｕ）、銅－タングステン（Ｃｕ－Ｗ）、銅－モリブデン（Ｃｕ－Ｍｏ）等の金属材料を用いることもできる。例えば、第１基板11として銅が用いられる場合、第１基板11として、400Ｗ／ｍ・Ｋ程度の熱伝導率κである基板が用いられる。
第４基板15の基板厚みＴ４は、例えば、50μｍ～500μｍ程度である。第２基板12と第４基板15とは、Ｔ２＞Ｔ４であり、第３基板13と第４基板15とは、Ｔ３＞Ｔ４であると、電子素子２の熱を第４基板15を介して第２基板12および第３基板13に良好に放熱することができる。
また、第５基板16の厚みＴ５は、第１基板11の基板厚みＴ１と同様に、例えば、50μｍ～500μｍ程度である。第４基板15の厚みＴ４と第５基板16の厚みＴ５とは、10％程度の範囲内において同等の厚みで設けられている（0.90Ｔ５≦Ｔ４≦1.10Ｔ５）と、より効果的に電子素子搭載用基板１の歪みを抑制することで良好に光を放出しやすくすることができる。例えば、第４基板15の厚みが100μｍである場合、第５基板16の厚みは、100μｍ（90μｍ～110μｍ）であることが好ましい。
第１基板11は、平面視にて、方形の枠状をしており、第２基板12および第３基板13を埋め込むための貫通穴11ａを有している。第２基板12は、平面視にて、方形状をしている。第３基板13は、平面視にて、方形状をしている。第４基板15は、平面視にて方形状をしている。第５基板16は、平面視にて、方形状をしている。第１基板11と、第２基板12と、第３基板13と、第４基板15と、第５基板16とを接着することにより、方形状の複合基板が形成される。平面視にて、第１基板11は正方形の枠状をしており、第２基板12および第３基板13は長方形状をしており、第４基板15および第５基板16は、正方形状をしており、正方形状の複合基板が形成される。
また、第５の実施形態の電子素子搭載用基板１において、第５基板16は、枠状であっても構わない。
また、第４基板15の厚みＴ４は、電子素子搭載用基板１の中央側と外周側、すなわち平面視にて、第２基板12と重なる領域における厚みと、第１基板11と重なる領域における厚みとを異ならせても構わない。第２基板12と重なる領域における第４基板15の厚みが、第１基板11と重なる領域における第４基板15の厚みより大きいと、第４基板15に搭載された電子素子２の熱をより良好に第２基板12側に伝熱させやすくすることができる。
また、第５基板16の厚みＴ５は、電子素子搭載用基板１の中央側と外周側、すなわち平面視にて、第２基板12と重なる領域における厚みと、第１基板11と重なる領域における厚みとを異ならせても構わない。
第５の実施形態の電子素子搭載用基板１は、その他は上述の実施形態の電子素子搭載用基板１と同様の製造方法を用いて製作することができる。
本開示は、上述の実施形態の例に限定されるものではなく、種々の変更は可能である。例えば、第１の実施形態の電子素子搭載用基板１～第５の実施形態の電子素子搭載用基板１において、複合基板の角部に切欠き部または面取り部を有している方形状であっても構わない。
また、本開示の電子素子搭載用基板１において、第１の実施形態の電子素子搭載用基板１～第５の実施形態の電子素子搭載用基板１のいずれかを組み合わせたものであっても構わない。例えば、第２の実施形態の電子素子搭載用基板１、第３の実施形態の電子素子搭載用基板１、第４の実施形態の電子素子搭載用基板１において、第５の実施形態の電子素子搭載用基板１のように、第４基板15および第５基板16を有する電子素子搭載用基板１であっても構わない。
また、第２～第５の実施形態の電子素子搭載用基板１において、第５基板16を第３基板16の３辺において、第２基板12と第３基板13との間に位置していても構わない。
また、搭載部１ａ上に、電子素子２の搭載層を設けておいても構わない。上記の搭載層は、金属層14と同様の材料および方法により製作することができる。
また、第２基板12および第３基板13の表面に、例えば、最表面がＡｕめっき層等である金属めっき層を設けていても構わない。

Claims (11)

  1. 第１主面および該第１主面と反対側に位置する第２主面を有する第１基板と、
    平面視で該第１基板の内側に位置し、炭素材料からなり、厚み方向における前記第１主面側に位置した第３主面および該第３主面と反対側に位置する第４主面を有する第２基板と、
    平面視で前記第１基板と前記第２基板との間に位置し、炭素材料からなり、厚み方向における前記第１主面側に位置した第５主面および該第５主面と反対側に位置する第６主面を有する第３基板と、
    厚み方向における前記第１主面側に位置する、第１電子素子を搭載する第１搭載部と、
    厚み方向における前記第２主面側に位置する、第２電子素子を搭載する第２搭載部とを有しており、
    前記第２基板および前記第３基板は、それぞれにおいて熱伝導が小さい方向と熱伝導が大きい方向を有しており、
    前記第２基板と前記第３基板とは、それぞれにおける熱伝導の小さい方向が互いに垂直に交わり、それぞれにおける熱伝導の大きい方向が互いに垂直に交わるように位置しており、
    平面視において、前記第２基板は、厚み方向の熱伝導より平面方向の熱伝導が大きいことを特徴とする電子素子搭載用基板。
  2. 前記第３基板は矩形状であり、平面視において、前記第２基板は、前記第３基板の長手方向の熱伝導より前記第３基板の長手方向に垂直に交わる方向の熱伝導が大きく、前記第３基板は、長手方向に垂直に交わる方向の熱伝導より長手方向の熱伝導が大きいことを特徴とする請求項１に記載の電子素子搭載用基板。
  3. 平面視において、前記第３基板は、前記第２基板を挟むように位置していることを特徴とする請求項２に記載の電子素子搭載用基板。
  4. 平面視において、前記第３基板は、前記第２基板より前記第３基板の長手方向に突出していることを特徴とする請求項２または請求項３に記載の電子素子搭載用基板。
  5. 前記第３基板は、前記第２基板の辺が延びる方向の熱伝導率が、前記第２基板の辺が延びる方向に垂直に交わる方向の熱伝導率より大きいことを特徴とする請求項１に記載の電子素子搭載用基板。
  6. 前記第２基板と前記第３基板とは、平面方向で互い違いに位置していることを特徴とする請求項１に記載の電子素子搭載用基板。
  7. 平面視において、第１搭載部は、第２基板および第３基板との境界を跨ぐように位置していることを特徴とする請求項６に記載の電子素子搭載用基板。
  8. 前記第１主面に設けられ、前記第１主面と対向する第７主面および該第７主面と反対側に位置する第８主面を有する第４基板と、前記第２主面に設けられ、前記第２主面と対向する第９主面および該第９主面と反対側に位置する第１０主面を有する第５基板とを有していることを特徴とする請求項１乃至請求項７のいずれかに記載の電子素子搭載用基板。
  9. 請求項１乃至請求項８のいずれかに記載の電子素子搭載用基板と、
    該電子素子搭載用基板の第１搭載部に搭載された第１電子素子と、
    該電子素子搭載用基板の第２搭載部に搭載された第２電子素子とを有していることを特徴とする電子装置。
  10. 前記電子素子搭載用基板が搭載された配線基板または電子素子収納用パッケージを有していることを特徴とする請求項９に記載の電子装置。
  11. 請求項９または請求項１０に記載の電子装置と、
    該電子装置が接続されたモジュール用基板とを有することを特徴とする電子モジュール。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3817041B1 (en) * 2018-06-26 2023-08-16 Kyocera Corporation Electronic element mounting substrate, electronic device, and electronic module
WO2023058201A1 (ja) * 2021-10-07 2023-04-13 Tdk株式会社 積層電極、電極付き歪抵抗膜および圧力センサ

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005347616A (ja) 2004-06-04 2005-12-15 Fujitsu Ltd ヒートスプレッダ、電子装置、およびヒートスプレッダ製造方法
JP2008124326A (ja) 2006-11-14 2008-05-29 Shimane Pref Gov 熱伝導経路プレート、電子部品基板及び電子部品筺体
WO2008087373A2 (en) 2007-01-17 2008-07-24 Queen Mary & Westfield College Structures with improved properties
JP2011159662A (ja) 2010-01-29 2011-08-18 Toyota Central R&D Labs Inc 半導体装置
JP2011199202A (ja) 2010-03-23 2011-10-06 Toyota Central R&D Labs Inc 熱拡散部材、放熱部材及び冷却装置
WO2016079921A1 (ja) 2014-11-19 2016-05-26 株式会社デンソー 半導体装置およびそれを用いた電子部品
JP2016149450A (ja) 2015-02-12 2016-08-18 株式会社豊田中央研究所 半導体モジュール

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150743A (ja) * 1998-11-11 2000-05-30 Furukawa Electric Co Ltd:The 半導体装置用基板及びその製造方法
JP2007311770A (ja) * 2006-04-17 2007-11-29 Mitsubishi Electric Corp 半導体装置
US7763973B1 (en) * 2007-04-05 2010-07-27 Hewlett-Packard Development Company, L.P. Integrated heat sink for a microchip
JP2008263126A (ja) * 2007-04-13 2008-10-30 Oki Data Corp 半導体装置、該半導体装置の製造方法、ｌｅｄヘッド、及び画像形成装置
WO2009032310A1 (en) * 2007-09-07 2009-03-12 Specialty Minerals (Michigan) Inc. Layered heat spreader and method of making the same
US8085531B2 (en) * 2009-07-14 2011-12-27 Specialty Minerals (Michigan) Inc. Anisotropic thermal conduction element and manufacturing method
US20110127562A1 (en) * 2009-07-23 2011-06-02 Chien-Min Sung Electronic Substrate Having Low Current Leakage and High Thermal Conductivity and Associated Methods
JP2011124456A (ja) * 2009-12-12 2011-06-23 Molex Inc 冷却装置、電子機器
JP2011258755A (ja) * 2010-06-09 2011-12-22 Denso Corp 熱拡散体および発熱体の冷却装置
JP5537673B2 (ja) * 2010-11-29 2014-07-02 京セラ株式会社 電子部品搭載用パッケージおよびそれを用いた電子装置
JP5316602B2 (ja) * 2010-12-16 2013-10-16 株式会社日本自動車部品総合研究所 熱拡散部材の接合構造、発熱体の冷却構造、及び熱拡散部材の接合方法
JP5621698B2 (ja) * 2011-04-08 2014-11-12 株式会社日本自動車部品総合研究所 発熱体モジュール及びその製造方法
JP5944690B2 (ja) 2012-02-23 2016-07-05 京セラ株式会社 配線基板の製造方法
JP6271867B2 (ja) * 2012-07-31 2018-01-31 京セラ株式会社 電子部品搭載用基板
DE112013006640B4 (de) * 2013-02-20 2018-05-03 Mitsubishi Electric Corporation Kühlvorrichtung und mit Kühlvorrichtung ausgestattetes Leistungsmodul
US9433077B2 (en) * 2014-02-14 2016-08-30 International Business Machines Corporation Substrate device and electric circuit arrangement having first substrate section perpendicular to second substrate section
TW201626520A (zh) * 2014-12-26 2016-07-16 Lintec Corp 熱傳導性接著薄片、其製造方法及使用其之電子裝置
US20170083061A1 (en) * 2015-09-23 2017-03-23 Microsoft Technology Licensing, Llc Hybrid thermal solution for electronic devices
JP6605973B2 (ja) * 2016-01-28 2019-11-13 京セラ株式会社 電子部品搭載用パッケージ、電子装置および電子モジュール
KR102565119B1 (ko) * 2016-08-25 2023-08-08 삼성전기주식회사 전자 소자 내장 기판과 그 제조 방법 및 전자 소자 모듈
JP6767204B2 (ja) * 2016-08-25 2020-10-14 京セラ株式会社 電子部品搭載用基板、電子装置および電子モジュール

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005347616A (ja) 2004-06-04 2005-12-15 Fujitsu Ltd ヒートスプレッダ、電子装置、およびヒートスプレッダ製造方法
JP2008124326A (ja) 2006-11-14 2008-05-29 Shimane Pref Gov 熱伝導経路プレート、電子部品基板及び電子部品筺体
WO2008087373A2 (en) 2007-01-17 2008-07-24 Queen Mary & Westfield College Structures with improved properties
JP2011159662A (ja) 2010-01-29 2011-08-18 Toyota Central R&D Labs Inc 半導体装置
JP2011199202A (ja) 2010-03-23 2011-10-06 Toyota Central R&D Labs Inc 熱拡散部材、放熱部材及び冷却装置
WO2016079921A1 (ja) 2014-11-19 2016-05-26 株式会社デンソー 半導体装置およびそれを用いた電子部品
JP2016149450A (ja) 2015-02-12 2016-08-18 株式会社豊田中央研究所 半導体モジュール

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