JP7051246B2 - 電源装置 - Google Patents

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Description

本発明は、電源装置に関する。
従来、電源装置として、例えば、単一のインダクタと、複数のスイッチング素子とを備え、単一のインダクタから出力される電力を、複数のスイッチング素子により複数の異なる電圧の電力に変換して出力する単一インダクタマルチ出力回路がある。なお、特許文献１には、中間タップ付きコイルを備え、複数の電圧の電力を供給するスイッチング電源装置が開示されている。
特開２００４－１３５４４２号公報
ところで、上述の単一インダクタマルチ出力回路は、例えば、スイッチング素子の寄生ダイオードの逆回復特性に起因して流れる電流によりノイズが発生し、このノイズによりスイッチング損失が生じるおそれがある。
そこで、本発明は、上記に鑑みてなされたものであって、複数の異なる電圧の電力を適正に供給することができる電源装置を提供することを目的とする。
上述した課題を解決し、目的を達成するために、本発明に係る電源装置は、一端から入力した電力を他端に出力する電力変換用インダクタと、前記電力変換用インダクタの他端に接続され電力を出力する第１出力端子と、前記第１出力端子とは異なる端子であり前記電力変換用インダクタの他端に接続され電力を出力する第２出力端子と、前記電力変換用インダクタの他端と前記第１出力端子との間に設けられ前記電力変換用インダクタから前記第１出力端子に出力される電流を調整する第１スイッチング素子と、前記電力変換用インダクタの他端と前記第２出力端子との間に設けられ前記電力変換用インダクタから前記第２出力端子に出力される電流を調整する第２スイッチング素子と、前記第２スイッチング素子に並列に接続され電流を通電又は遮断する第３スイッチング素子、及び、前記第３スイッチング素子と前記第２出力端子との間に設けられるソフトスイッチング用インダクタを有するソフトスイッチング回路と、前記第１スイッチング素子、前記第２スイッチング素子、及び、前記ソフトスイッチング回路を制御する制御部と、を備え、前記制御部は、前記第３スイッチング素子をオンすることで前記第１出力端子からの電位を引き下げ、第２スイッチング素子の入力端子と出力端子との間の電位差を０とし、第２スイッチング素子をオンしたときのスイッチング損失を抑制することを特徴とする。
上記電源装置において、前記制御部は、前記第１スイッチング素子をオンし、且つ、前記第２スイッチング素子及び前記第３スイッチング素子をオフすることで、前記第１出力端子から第１電力を出力する第１電力出力モードと、前記第２スイッチング素子をオンし、且つ、前記第１スイッチング素子及び前記第３スイッチング素子をオフすることで、記第２出力端子から第２電力を出力する第２電力出力モードとを有し、前記第１電力出力モードから前記第２電力出力モードに切り替える場合、前記第１スイッチング素子及び前記第２スイッチング素子をオフし、且つ、前記第３スイッチング素子をオンすることで、前記第１スイッチング素子の寄生ダイオードの逆回復特性に起因して流れる電流を前記第２出力端子に出力することが好ましい。
上記電源装置において、前記ソフトスイッチング回路は、前記第１出力端子から出力される電力の電圧を降圧して前記第２出力端子に出力する降圧チョッパ回路を構成し、且つ、前記第２出力端子から出力される電力の電圧を昇圧して前記第１出力端子に出力する昇圧チョッパ回路を構成することが好ましい。
本発明に係る電源装置は、第１スイッチング素子の寄生ダイオードの逆回復特性に起因して流れる電流を第２出力端子に出力するので、当該電流によるノイズが第２スイッチング素子のスイッチング動作に影響することを抑制でき、複数の異なる電圧の電力を適正に供給することができる。
図１は、実施形態に係る多出力電源装置の構成例を示す回路図である。 図２は、実施形態に係る多出力電源装置の第１動作例を示す回路図である。 図３は、実施形態に係る多出力電源装置の第１動作例を示すシーケンス図である。 図４は、実施形態に係る多出力電源装置の第２動作例を示す回路図である。 図５は、実施形態に係る多出力電源装置の第２動作例を示すシーケンス図である。 図６は、実施形態に係る多出力電源装置の第３動作例を示す回路図である。 図７は、実施形態に係る多出力電源装置の第３動作例を示すシーケンス図である。 図８は、実施形態に係る多出力電源装置の第４動作例を示す回路図である。 図９は、実施形態に係る多出力電源装置の第４動作例を示すシーケンス図である。 図１０は、実施形態に係る多出力電源装置の第５動作例を示す回路図である。 図１１は、実施形態に係る多出力電源装置の第５動作例を示すシーケンス図である。 図１２は、実施形態に係る多出力電源装置の第６動作例を示す回路図である。 図１３は、実施形態に係る多出力電源装置の第６動作例を示すシーケンス図である。 図１４は、実施形態に係る多出力電源装置の第７動作例を示す回路図である。 図１５は、実施形態に係る多出力電源装置の第７動作例を示すシーケンス図である。 図１６は、実施形態の変形例に係る多出力電源装置の構成例を示す回路図である。
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。更に、以下に記載した構成は適宜組み合わせることが可能である。また、本発明の要旨を逸脱しない範囲で構成の種々の省略、置換又は変更を行うことができる。
〔実施形態〕
図面を参照しながら実施形態に係る多出力電源装置（電源装置）１について説明する。図１は、実施形態に係る多出力電源装置１の構成例を示す回路図である。多出力電源装置１は、高圧の電源１０から複数の異なる電源を構成するものである。多出力電源装置１は、例えば、車両に搭載され、当該車両の各電装部品に電力を供給する。多出力電源装置１は、図１に示すように、電源１０と、フルブリッジ回路２０と、トランス３０と、整流回路４０と、ＳＩＭＯ（単一インダクタマルチ出力；Ｓｉｎｇｌｅ Ｉｎｄｕｃｔｏｒ Ｍｕｌｔｉｐｌｅ Ｏｕｔｐｕｔ）回路５０と、出力部６０と、ソフトスイッチング回路としてのチョッパ回路７０と、ダイオードＤ１と、制御部８０とを備える。
電源１０は、直流電力を供給するものである。電源１０は、例えば、複数の電池セルが直列に接続されて構成されている。電源１０は、絶縁が必要な比較的高い電圧の電力を供給する。
フルブリッジ回路２０は、直流電力を交流電力に変換するものである。フルブリッジ回路２０は、４つのスイッチング素子を含んで構成されている。フルブリッジ回路２０は、例えば、ＦＥＴ（Ｆｉｅｌｄ-ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；電界効果トランジスタ）Ｑ５と、ＦＥＴＱ６と、ＦＥＴＱ７と、ＦＥＴＱ８とを含んで構成される。ＦＥＴＱ５～Ｑ８は、例えば、Ｎチャネル型のＭＯＳ（Ｍｅｔａｌ-Ｏｘｉｄｅ-Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴである。
フルブリッジ回路２０は、ＦＥＴＱ５のソース端子とＦＥＴＱ６のドレイン端子とが接続されることで第１直列回路を形成している。第１直列回路は、ＦＥＴＱ５のドレイン端子が電源１０の正極に接続され、ＦＥＴＱ６のソース端子が電源１０の負極に接続されている。
フルブリッジ回路２０は、ＦＥＴＱ７のソース端子とＦＥＴＱ８のドレイン端子とが接続されることで第２直列回路を形成している。第２直列回路は、ＦＥＴＱ７のドレイン端子が電源１０の正極に接続され、ＦＥＴＱ８のソース端子が電源１０の負極に接続されている。また、第２直列回路は、ＦＥＴＱ７のドレイン端子がＦＥＴＱ５のドレイン端子に接続され、ＦＥＴＱ８のソース端子がＦＥＴＱ６のソース端子に接続されることで、第１直列回路に並列接続されている。
フルブリッジ回路２０は、制御部８０に接続され、当該制御部８０によりＦＥＴＱ５～Ｑ８が制御される。フルブリッジ回路２０は、電源１０から供給される直流電力をＦＥＴＱ５～Ｑ８により交流電力に変換し当該交流電力をトランス３０の１次巻線に出力する。なお、フルブリッジ回路２０と電源１０との間には平滑用のコンデンサＣ１が設けられている。
トランス３０は、交流電力の電圧を変圧するものである。トランス３０は、１次巻線と、２次巻線とを含んで構成される。１次巻線及び２次巻線は、互いに絶縁された状態で磁気結合される。１次巻線は、フルブリッジ回路２０に接続されている。１次巻線は、例えば、一端がＦＥＴＱ５のソース端子とＦＥＴＱ６のドレイン端子との間の接続線に接続され、他端がＦＥＴＱ７のソース端子とＦＥＴＱ８のドレイン端子との間の接続線に接続されている。
２次巻線は、整流回路４０に接続されている。２次巻線は、例えば、一端が後述するＦＥＴＱ９のソース端子とＦＥＴＱ１０のドレイン端子との間の接続線に接続され、他端がＦＥＴＱ１１のソース端子とＦＥＴＱ１２のドレイン端子との間の接続線に接続されている。トランス３０の変圧の度合は、１次巻線と２次巻線との巻数比（変圧比）に応じて定められる。トランス３０は、その極性が同極性であり、フルブリッジ回路２０から供給される交流電力を変圧して整流回路４０に出力する。
整流回路４０は、交流電力を直流電力に整流するものである。整流回路４０は、４つのスイッチング素子を含んで構成されている。整流回路４０は、例えば、ＦＥＴＱ９と、ＦＥＴＱ１０と、ＦＥＴＱ１１と、ＦＥＴＱ１２とを含んで構成される。整流回路４０は、ＦＥＴＱ９～Ｑ１２によりブリッジ回路を構成し、全波整流を行う。
整流回路４０は、ＦＥＴＱ９のソース端子とＦＥＴＱ１０のドレイン端子とが接続されることで第１直列回路を形成している。第１直列回路は、ＦＥＴＱ９のドレイン端子がＳＩＭＯ回路５０に接続され、ＦＥＴＱ１０のソース端子がグランドＧに接続されている。
整流回路４０は、ＦＥＴＱ１１のソース端子とＦＥＴＱ１２のドレイン端子とが接続されることで第２直列回路を形成している。第２直列回路は、ＦＥＴＱ１１のドレイン端子がＳＩＭＯ回路５０に接続され、ＦＥＴＱ１２のソース端子がグランドＧに接続されている。また、第２直列回路は、ＦＥＴＱ１１のドレイン端子がＦＥＴＱ９のドレイン端子に接続され、ＦＥＴＱ１２のソース端子がＦＥＴＱ１０のソース端子に接続されることで、第１直列回路に並列接続されている。
整流回路４０は、上述したように、ＦＥＴＱ９のソース端子とＦＥＴＱ１０のドレイン端子との間の接続線には、２次巻線の一端が接続されている。整流回路４０は、ＦＥＴＱ１１のソース端子とＦＥＴＱ１２のドレイン端子との間の接続線には、２次巻線の他端が接続されている。整流回路４０は、制御部８０に接続され、当該制御部８０によりＦＥＴＱ９～Ｑ１２が制御される。整流回路４０は、トランス３０により変圧された交流電力を直流電力に整流し当該直流電力をＳＩＭＯ回路５０に出力する。
ＳＩＭＯ回路５０は、単一のインダクタＬ１を複数の電源で共有し、複数の異なる電圧の電力を得るものである。ＳＩＭＯ回路５０は、インダクタＬ１と、ＦＥＴＱ１と、ＦＥＴＱ２とを含んで構成される。インダクタＬ１は、一端から入力した直流電力を他端に出力し、当該直流電力（脈流）を平滑するものである。インダクタＬ１は、整流回路４０とＦＥＴＱ１、Ｑ２との間に設けられている。インダクタＬ１は、一端がＦＥＴＱ９のドレイン端子とＦＥＴＱ１１のドレイン端子との間の接続線に接続され、他端がＦＥＴＱ１のソース端子及びＦＥＴＱ２のドレイン端子に接続されている。インダクタＬ１は、整流回路４０により整流された直流電力を平滑し、平滑した直流電力をＦＥＴＱ１又はＦＥＴＱ２に出力する。
ＦＥＴＱ１は、例えば、Ｎチャネル型のＭＯＳＦＥＴである。ＦＥＴＱ１は、インダクタＬ１の他端と第１出力端子６１との間に設けられている。ＦＥＴＱ１は、ソース端子がインダクタＬ１の他端に接続され、ドレイン端子が第１出力端子６１に接続されている。ＦＥＴＱ１は、ゲート端子が制御部８０に接続され、当該制御部８０により制御される。ＦＥＴＱ１は、インダクタＬ１から第１出力端子６１に出力される電流を調整し、第１電圧Ｖｏ１の電力を第１出力端子６１に出力する。
ＦＥＴＱ２は、例えば、Ｎチャネル型のＭＯＳＦＥＴである。ＦＥＴＱ２は、インダクタＬ１の他端と第２出力端子６２との間に設けられている。ＦＥＴＱ２は、ドレイン端子がインダクタＬ１の他端に接続され、ソース端子が第２出力端子６２に接続されている。ＦＥＴＱ２は、ゲート端子が制御部８０に接続され、当該制御部８０により制御される。ＦＥＴＱ２は、インダクタＬ１から第２出力端子７２に出力される電流を調整し、第１電圧Ｖｏ１よりも低い第２電圧Ｖｏ２の電力を第２出力端子６２に出力する。
出力部６０は、直流電力を出力するものである。出力部６０は、ＦＥＴＱ１、Ｑ２に接続され、当該ＦＥＴＱ１、Ｑ２から出力される直流電力を出力する。出力部６０は、第１出力端子６１と、第２出力端子６２とを含んで構成される。第１出力端子６１及び第２出力端子６２は、それぞれ異なる端子である。第１出力端子６１は、ＦＥＴＱ１を介してインダクタＬ１の他端に接続される。第１出力端子６１は、例えば、ＦＥＴＱ１のドレイン端子に接続され、ＦＥＴＱ１から出力された第１電圧Ｖｏ１の直流電力を外部に出力する。なお、ＦＥＴＱ１と第１出力端子６１との間には、平滑用のコンデンサＣ２が設けられている。
第２出力端子６２は、ＦＥＴＱ２を介してインダクタＬ１の他端に接続される。第２出力端子６２は、例えば、ＦＥＴＱ２のソース端子に接続され、ＦＥＴＱ２から出力された第２電圧Ｖｏ２の直流電力を外部に出力する。なお、ＦＥＴＱ２と第２出力端子６２との間には、平滑用のコンデンサＣ３が設けられている。
チョッパ回路７０は、ＦＥＴＱ１の寄生ダイオードの逆回復特性に起因して流れる逆回復電流ＩＲ（図４等参照）によるノイズを抑制する機能を有する回路である。チョッパ回路７０は、ＦＥＴＱ３と、ＦＥＴＱ４と、インダクタＬ２とを含んで構成される。チョッパ回路７０は、制御部８０に接続され、当該制御部８０によりＦＥＴＱ３、Ｑ４が制御される。ＦＥＴＱ３は、例えば、Ｎチャネル型のＭＯＳＦＥＴである。ＦＥＴＱ３は、ＳＩＭＯ回路５０のＦＥＴＱ２に並列に接続されている。ＦＥＴＱ３は、例えば、ドレイン端子がＦＥＴＱ２のドレイン端子に接続され、ソース端子がＦＥＴＱ２のソース端子に接続されている。ＦＥＴＱ３は、ＦＥＴＱ１の寄生ダイオードの逆回復特性に起因して流れる逆回復電流ＩＲを通電し、インダクタＬ２を介して第２出力端子６２に出力する。
ＦＥＴＱ４は、Ｎチャネル型のＭＯＳＦＥＴであり、ソース端子がグランドＧに接続され、ドレイン端子がＦＥＴＱ３のソース端子及びインダクタＬ２を接続する接続線に接続されている。
インダクタＬ２は、ＦＥＴＱ３と第２出力端子６２との間に設けられる。インダクタＬ２は、当該インダクタＬ２の直流重畳特性がインダクタＬ１の直流重畳特性よりも小さく設定されている。インダクタＬ２は、一端がＦＥＴＱ３のソース端子に接続され、他端が第２出力端子６２に接続されている。インダクタＬ２は、ＦＥＴＱ３から出力された直流電力を平滑し、平滑した直流電力を第２出力端子６２に出力する。
チョッパ回路７０は、上述の逆回復電流ＩＲによるノイズを抑制する機能の他に、電力変換の機能も有する。チョッパ回路７０は、例えば、第１出力端子６１から出力される電力の第１電圧Ｖｏ１を第２電圧Ｖｏ２に降圧して第２出力端子６２に出力する降圧チョッパ回路を構成する。また、チョッパ回路７０は、第２出力端子６２から出力される電力の第２電圧Ｖｏ２を第１電圧Ｖｏ１に昇圧して第１出力端子６１に出力する昇圧チョッパ回路を構成する。
ダイオードＤ１は、アノード端子がチョッパ回路７０のＦＥＴＱ３及びインダクタＬ２の間に接続され、カソード端子が整流回路４０及びＳＩＭＯ回路５０の間に接続されている。ここで、上述したように、インダクタＬ２は、直流重畳特性がインダクタＬ１よりも小さく設定されている。このため、ダイオードＤ１は、ＦＥＴＱ３をオンすることでインダクタＬ１からインダクタＬ２に流れる電流をインダクタＬ１に還流させている（フリーホイール動作）。
制御部８０は、各種回路を制御するものである。制御部８０は、ＣＰＵ、記憶部を構成するＲＯＭ、ＲＡＭ及びインターフェースを含む周知のマイクロコンピュータを主体とする電子回路を含んで構成される。制御部８０は、フルブリッジ回路２０に接続され、当該フルブリッジ回路２０を制御し、電源１０から供給される直流電力を交流電力に変換して当該交流電力をトランス３０に出力する。制御部８０は、整流回路４０に接続され、当該整流回路４０を制御し、トランス３０により変圧された交流電力を直流電力に整流し当該直流電力をＳＩＭＯ回路５０に出力する。
制御部８０は、ＳＩＭＯ回路５０に接続され、当該ＳＩＭＯ回路５０を制御し、整流回路４０により整流された直流電力を、複数の異なる電圧の直流電力に変換する。制御部８０は、例えば、整流回路４０により整流された直流電力を第１電圧Ｖｏ１の電力に変換して第１出力端子６１から出力する。また、制御部８０は、整流回路４０により整流された直流電力を第１電圧Ｖｏ１よりも低い電圧である第２電圧Ｖｏ２の電力に変換して第２出力端子６２から出力する。
制御部８０は、チョッパ回路７０に接続され、当該チョッパ回路７０を制御し、ＦＥＴＱ１の寄生ダイオードの逆回復特性に起因して流れる逆回復電流ＩＲを、インダクタＬ２を介して第２出力端子６２に出力する。制御部８０は、チョッパ回路７０を制御し、第１出力端子６１から出力される電力の第１電圧Ｖｏ１を第２電圧Ｖｏ２に降圧して第２出力端子６２に出力する。制御部８０は、チョッパ回路７０を制御し、第２出力端子６２から出力される電力の第２電圧Ｖｏ２を第１電圧Ｖｏ１に昇圧して第１出力端子６１に出力する。
次に、図２～図１５を参照して多出力電源装置１の動作例について説明する。なお、図２、図４、図６、図８、図１０、図１２、図１４に示す回路図は、図１に示す回路図と同等の構成であるが、説明の理解を容易にするために、例えば、整流回路４０をダイオードを用いて記載する等、一部回路構成を変更している。図３、図５、図７、図９、図１１、図１３、図１５に示すシーケンス図は、トランス３０の電圧Ｖtr_p、ＦＥＴＱ１～Ｑ３のオンオフ動作、インダクタＬ１に流れるインダクタ電流ＩＬ、第１出力端子６１に出力されるインダクタ電流ＩＬ１、第２出力端子６２に出力されるインダクタ電流ＩＬ２、及び、第２出力端子６２に出力される逆回復電流ＩＲを示している。
図２は、実施形態に係る多出力電源装置１の第１動作例を示す回路図である。図３は、実施形態に係る多出力電源装置１の第１動作例を示すシーケンス図である。制御部８０は、図２及び図３に示すように、時刻ｔ１において、ＦＥＴＱ１をオンし且つＦＥＴＱ２、Ｑ３をオフすることで、インダクタ電流ＩＬ１を第１出力端子６１から出力する（第１電力出力モード）。このとき、制御部８０は、インダクタ電流ＩＬ２を第２出力端子６２から出力しない。
図４は、実施形態に係る多出力電源装置１の第２動作例を示す回路図である。図５は、実施形態に係る多出力電源装置１の第２動作例を示すシーケンス図である。制御部８０は、図４及び図５に示すように、時刻ｔ２において、ＦＥＴＱ１をオフし且つＦＥＴＱ３をオンすることで、ＦＥＴＱ１のソース端子とＦＥＴＱ２のドレイン端子との間の電位を引き下げる。そして、制御部８０は、ＦＥＴＱ１の寄生ダイオードの逆回復特性に起因して流れる逆回復電流ＩＲを第２出力端子６２に出力する。これにより、ＦＥＴＱ１とＦＥＴＱ２との間の電位は、第１電圧Ｖｏ１から第２電圧Ｖｏ２に変動し始める。このとき、制御部８０は、インダクタ電流ＩＬ１を第１出力端子６１から出力せず、且つ、インダクタ電流ＩＬ２を第２出力端子６２から出力しない。ダイオードＤ１は、ＦＥＴＱ３をオンすることでインダクタＬ１からインダクタＬ２に流れるインダクタ電流ＩＬ２をインダクタＬ１に還流させる。
図６は、実施形態に係る多出力電源装置１の第３動作例を示す回路図である。図７は、実施形態に係る多出力電源装置１の第３動作例を示すシーケンス図である。制御部８０は、図６及び図７に示すように、時刻ｔ３において、ＦＥＴＱ２をオンすることで、インダクタ電流ＩＬ２を第２出力端子６２から出力する。ここで、時刻ｔ３は、逆回復電流ＩＲが終了し、ＦＥＴＱ１とＦＥＴＱ２との間の電位が第２電圧Ｖｏ２になるタイミングである。このとき、ＦＥＴＱ２は、ドレイン端子とソース端子との間の電位差が０Ｖとなるため、逆回復電流ＩＲによるノイズを抑制したソフトスイッチング（ＺＶＳ；Ｚｅｒｏ Ｖｏｌｔａｇｅ Ｓｗｉｔｃｈｉｎｇ）が可能となる。このとき、制御部８０は、インダクタ電流ＩＬ１を第１出力端子６１から出力しない。
図８は、実施形態に係る多出力電源装置１の第４動作例を示す回路図である。図９は、実施形態に係る多出力電源装置１の第４動作例を示すシーケンス図である。制御部８０は、図８及び図９に示すように、時刻ｔ４において、ＦＥＴＱ３をオフすることでソフトスイッチング動作を終了し、第２出力端子６２からインダクタ電流ＩＬ２を出力する（第２電力出力モード）。このとき、制御部８０は、インダクタ電流ＩＬ１を第１出力端子６１から出力しない。
図１０は、実施形態に係る多出力電源装置１の第５動作例を示す回路図である。図１１は、実施形態に係る多出力電源装置１の第５動作例を示すシーケンス図である。制御部８０は、図１０及び図１１に示すように、時刻ｔ５において、トランス３０の電圧Ｖtr_pが反転し、第２出力端子６２からインダクタ電流ＩＬ２を出力する。このとき、制御部８０は、インダクタ電流ＩＬ１を第１出力端子６１から出力しない。
図１２は、実施形態に係る多出力電源装置１の第６動作例を示す回路図である。図１３は、実施形態に係る多出力電源装置１の第６動作例を示すシーケンス図である。制御部８０は、図１２及び図１３に示すように、時刻ｔ６において、ＦＥＴＱ２をオフすることで、ＦＥＴＱ１の寄生ダイオードを介してインダクタ電流ＩＬ１を第１出力端子６１から出力する。このとき、制御部８０は、インダクタ電流ＩＬ２を第２出力端子６２から出力しない。
図１４は、実施形態に係る多出力電源装置１の第７動作例を示す回路図である。図１５は、実施形態に係る多出力電源装置１の第７動作例を示すシーケンス図である。制御部８０は、図１４及び図１５に示すように、時刻ｔ７において、ＦＥＴＱ１をオンすることで、インダクタ電流ＩＬ１を第１出力端子６１から出力する（第１電力出力モード）。このとき、制御部８０は、インダクタ電流ＩＬ２を第２出力端子６２から出力しない。このようにして、多出力電源装置１は、第１電力出力モードと第２電力出力モードとを切り替える。
次に、多出力電源装置１による電力変換について説明する。制御部８０は、第１出力端子６１と第２出力端子６２との間で電力変換を行う。このとき、制御部８０は、フルブリッジ回路２０及び整流回路４０を停止している。制御部８０は、第１出力端子６１から第２出力端子６２に電力を出力する場合、チョッパ回路７０を制御し、ＦＥＴＱ３をオンし且つＦＥＴＱ４をオフすることで第１出力端子６１からインダクタＬ２に電力を出力し、次に、ＦＥＴＱ３をオフし且つＦＥＴＱ４をオンする動作を繰り返すことで、インダクタＬ２に出力された電力の第１電圧Ｖｏ１を第２電圧Ｖｏ２に降圧して第２出力端子６２に出力する。
また、制御部８０は、第２出力端子６２から第１出力端子６１に電力を出力する場合、チョッパ回路７０を制御し、ＦＥＴＱ４をオンし且つＦＥＴＱ３をオフすることで第２出力端子６２からインダクタＬ２に電力を出力し、次に、ＦＥＴＱ３をオンし且つＦＥＴＱ４をオフする動作を繰り返すことで、インダクタＬ２に出力された電力の第２電圧Ｖｏ２を第１電圧Ｖｏ１に昇圧して第１出力端子６１に出力する。
以上のように、実施形態に係る多出力電源装置１は、インダクタＬ１と、第１出力端子６１と、第２出力端子６２と、ＦＥＴＱ１と、ＦＥＴＱ２と、チョッパ回路７０と、制御部８０とを備える。インダクタＬ１は、一端から入力した電力を他端に出力する。第１出力端子６１は、インダクタＬ１の他端に接続され電力を出力する。第２出力端子６２は、第１出力端子６１とは異なる端子でありインダクタＬ１の他端に接続され電力を出力する。ＦＥＴＱ１は、インダクタＬ１の他端と第１出力端子６１との間に設けられインダクタＬ１から第１出力端子６１に出力される電流を調整する。ＦＥＴＱ２は、インダクタＬ１の他端と第２出力端子６２との間に設けられインダクタＬ１から第２出力端子６２に出力される電流を調整する。チョッパ回路７０は、ＦＥＴＱ３及びインダクタＬ２を有する。ＦＥＴＱ３は、ＦＥＴＱ２に並列に接続され、電流を通電又は遮断する。インダクタＬ２は、ＦＥＴＱ３と第２出力端子６２との間に設けられる。制御部８０は、ＦＥＴＱ１、ＦＥＴＱ２、及び、チョッパ回路７０を制御する。制御部８０は、例えば、ＦＥＴＱ３をオンすることで第１出力端子６１からの電位を引き下げ、ＦＥＴＱ２のドレイン端子（入力端子）とソース端子（出力端子）との間の電位差を０とし、ＦＥＴＱ２をオンしたときのスイッチング損失を抑制する。
この構成により、多出力電源装置１は、ＦＥＴＱ１の寄生ダイオードの逆回復特性に起因して流れる逆回復電流ＩＲによるノイズがＦＥＴＱ２のスイッチング動作に影響することを抑制できる。これにより、多出力電源装置１は、ＦＥＴＱ２のスイッチング損失を抑制することができ、当該ＦＥＴＱ２の発熱を抑制することができる。多出力電源装置１は、従来のように複雑な放熱構造や大型フィルター等を用いる必要がないので、装置の大型化を抑制することができ、軽量化することができる。また、多出力電源装置１は、逆回復電流ＩＲを第２出力端子６２に出力することで、電流の損失を抑制できる。この結果、多出力電源装置１は、複数の異なる電圧の電力を適正に供給することができる。また、多出力電源装置１は、上述のようにＦＥＴＱ２のスイッチング損失を抑制できるので、スイッチング周波数を容易に上げることができ、この結果、トランス３０やインダクタＬ１を小型化することができる。
上記多出力電源装置１において、制御部８０は、ＦＥＴＱ１をオンし、且つ、ＦＥＴＱ２及びＦＥＴＱ３をオフすることで、第１出力端子６１から第１電力（第１電圧Ｖｏ１）を出力する第１電力出力モードを有する。また、制御部８０は、ＦＥＴＱ２をオンし、且つ、ＦＥＴＱ１及びＦＥＴＱ３をオフすることで、第２出力端子６２から第２電力（第２電圧Ｖｏ２）を出力する第２電力出力モードとを有する。そして、制御部８０は、第１電力出力モードから第２電力出力モードに切り替える場合、ＦＥＴＱ１及びＦＥＴＱ２をオフし、且つ、ＦＥＴＱ３をオンすることで、ＦＥＴＱ１の寄生ダイオードの逆回復特性に起因して流れる逆回復電流ＩＲを第２出力端子６２に出力する。この構成により、多出力電源装置１は、第１電力出力モードから第２電力出力モードに切り替える場合に、逆回復電流ＩＲによるノイズがＦＥＴＱ２のスイッチング動作に影響することを抑制でき、複数の異なる電圧の電力を適正に供給することができる。
上記多出力電源装置１において、チョッパ回路７０は、第１出力端子６１から出力される電力の電圧を降圧して第２出力端子６２に出力する降圧チョッパ回路を構成し、且つ、第２出力端子６２から出力される電力の電圧を昇圧して第１出力端子６１に出力する昇圧チョッパ回路を構成する。この構成により、多出力電源装置１は、ソフトスイッチング用のチョッパ回路７０を降圧チョッパ回路及び昇圧チョッパ回路として兼用することができる。これにより、多出力電源装置１は、部品点数の増加を抑制することができるので、装置の大型化を抑制できると共に製造コストの増加を抑制できる。
〔変形例〕
次に、実施形態に係る多出力電源装置１の変形例について説明する。図１６は、実施形態の変形例に係る多出力電源装置１Ａの構成例を示す回路図である。変形例に係る多出力電源装置１Ａは、ダイオードＤ１を備えていない点で実施形態に係る多出力電源装置１と異なる。変形例に係る多出力電源装置１Ａは、小電力用の電源装置であり、小電力の場合には、ＦＥＴＱ３をオンすることでインダクタＬ１からインダクタＬ２に流れる電流をインダクタＬ１に還流させる動作を不要とすることができるので、図１６に示すように、ダイオードＤ１を不要とすることができる。
上記説明では、チョッパ回路７０は、電力変換を行う例について説明したが、電力変換を行わなくてもよい。
ＦＥＴＱ１～Ｑ１２は、Ｎチャネル型のＭＯＳＦＥＴである例について説明したが、これに限定されず、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のその他のスイッチング素子であってもよい。
１ 多出力電源装置（電源装置）
Ｌ１ インダクタ（電力変換用インダクタ）
６１ 第１出力端子
６２ 第２出力端子
Ｑ１ ＦＥＴ（第１スイッチング素子）
Ｑ２ ＦＥＴ（第２スイッチング素子）
Ｑ３ ＦＥＴ（第３スイッチング素子）
Ｌ２ インダクタ（ソフトスイッチング用インダクタ）
７０ チョッパ回路（ソフトスイッチング回路）
８０ 制御部
ＩＲ 逆回復電流（電流）

Claims (3)

  1. 一端から入力した電力を他端に出力する電力変換用インダクタと、
    前記電力変換用インダクタの他端に接続され電力を出力する第１出力端子と、
    前記第１出力端子とは異なる端子であり前記電力変換用インダクタの他端に接続され電力を出力する第２出力端子と、
    前記電力変換用インダクタの他端と前記第１出力端子との間に設けられ前記電力変換用インダクタから前記第１出力端子に出力される電流を調整する第１スイッチング素子と、
    前記電力変換用インダクタの他端と前記第２出力端子との間に設けられ前記電力変換用インダクタから前記第２出力端子に出力される電流を調整する第２スイッチング素子と、
    前記第２スイッチング素子に並列に接続され電流を通電又は遮断する第３スイッチング素子、及び、前記第３スイッチング素子と前記第２出力端子との間に設けられるソフトスイッチング用インダクタを有するソフトスイッチング回路と、
    前記第１スイッチング素子、前記第２スイッチング素子、及び、前記ソフトスイッチング回路を制御する制御部と、を備え、
    前記制御部は、前記第３スイッチング素子をオンすることで前記第１出力端子からの電位を引き下げ、第２スイッチング素子の入力端子と出力端子との間の電位差を０とし、第２スイッチング素子をオンしたときのスイッチング損失を抑制することを特徴とする電源装置。
  2. 前記制御部は、前記第１スイッチング素子をオンし、且つ、前記第２スイッチング素子及び前記第３スイッチング素子をオフすることで、前記第１出力端子から第１電力を出力する第１電力出力モードと、
    前記第２スイッチング素子をオンし、且つ、前記第１スイッチング素子及び前記第３スイッチング素子をオフすることで、記第２出力端子から第２電力を出力する第２電力出力モードとを有し、
    前記第１電力出力モードから前記第２電力出力モードに切り替える場合、前記第１スイッチング素子及び前記第２スイッチング素子をオフし、且つ、前記第３スイッチング素子をオンすることで、前記第１スイッチング素子の寄生ダイオードの逆回復特性に起因して流れる電流を前記第２出力端子に出力する請求項１に記載の電源装置。
  3. 前記ソフトスイッチング回路は、前記第１出力端子から出力される電力の電圧を降圧して前記第２出力端子に出力する降圧チョッパ回路を構成し、且つ、前記第２出力端子から出力される電力の電圧を昇圧して前記第１出力端子に出力する昇圧チョッパ回路を構成する請求項１又は２に記載の電源装置。
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