JP7048776B1

JP7048776B1 - Programmable devices, systems, verification support methods, and programs

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Publication number: JP7048776B1
Application number: JP2021008389A
Authority: JP
Inventors: 保光筒井
Original assignee: NEC Platforms Ltd
Current assignee: NEC Platforms Ltd
Priority date: 2021-01-22
Filing date: 2021-01-22
Publication date: 2022-04-05
Anticipated expiration: 2041-01-22
Also published as: JP2022112559A

Abstract

PROBLEM TO BE SOLVED: To facilitate verification of a plurality of programmable devices connected by an interface for communication.
A programmable device 10 has a generation unit 101 and an acquisition unit 102. The first programmable device includes a first conversion unit that performs at least one of a process of converting internal data into data for communication and a process of converting data for communication into internal data. The second programmable device, which is connected to the first programmable device via the communication interface, has a process of converting internal data into communication data, a process of converting communication data into internal data, and a process of converting communication data into internal data. A second conversion unit that performs at least one of the above is configured. The generation unit 101 generates a trigger signal based on the first signal representing the operating state of the first conversion unit and the second signal representing the operating state of the second conversion unit. The acquisition unit 102 acquires internal data according to the trigger signal.
[Selection diagram] Fig. 1

Description

本発明は、プログラマブルデバイスなどに関する。 The present invention relates to programmable devices and the like.

プログラマブルデバイスに形成される回路の機能を評価する技術がある。特許文献１に記載の技術では、製品用のＦＰＧＡに形成された回路の論理検証を行うため、観測用のＦＰＧＡをシリアルインターフェースにより製品用のＦＰＧＡ（Ｆｉｅｌｄ－ＰｒｏｇｒａｍｍｂｌｅＧａｔｅＡｒｒａｙ）に接続し、製品用のＦＰＧＡの動作と等価の動作を観測用のＦＰＧＡによって検証する。 There is a technique to evaluate the function of the circuit formed in the programmable device. In the technique described in Patent Document 1, in order to verify the logic of the circuit formed in the FPGA for the product, the FPGA for observation is connected to the FPGA for the product (Field-Programmable Gate Array) by the serial interface, and the FPGA for the product is used. The operation equivalent to the operation of the FPGA of is verified by the FPGA for observation.

また、例えば、特許文献２に記載の技術では、プログラマブルデバイスにおいて、パラレルデータをシリアルデータに変換するシリアライザと、シリアルデータをパラレルデータに変換するデシリアライザと、を評価する。 Further, for example, in the technique described in Patent Document 2, in a programmable device, a serializer that converts parallel data into serial data and a deserializer that converts serial data into parallel data are evaluated.

特開２０１３－０８０３３２号公報Japanese Unexamined Patent Publication No. 2013-08332 特開２０１０－２１２７７１号公報Japanese Unexamined Patent Publication No. 2010-212771

特許文献１，２には、プログラマブルデバイス単体の検証を行う技術が記載されている。通信用のインターフェースによって接続される複数のプログラマブルデバイスを用いたシステムに対する検証を行う場合がある。このような場合、各プログラマブルデバイス単体によって検証を行うと、各プログラマブルデバイスのタイミングによってプログラマブルデバイスのデータの取得が行われる。このため、システムに対する検証において、複数のプログラマブルデバイスにおいて同一のタイミングによってデータが取得できず、検証が困難となる問題点がある。 Patent Documents 1 and 2 describe a technique for verifying a single programmable device. Verification may be performed on a system using multiple programmable devices connected by a communication interface. In such a case, if the verification is performed by each programmable device alone, the data of the programmable device is acquired at the timing of each programmable device. Therefore, in the verification of the system, there is a problem that the data cannot be acquired at the same timing in a plurality of programmable devices, which makes the verification difficult.

本発明の目的の一例は、通信用のインターフェースで接続される複数のプログラマブルデバイスの検証の容易化を図るプログラマブルデバイスなどを提供することにある。 An example of an object of the present invention is to provide a programmable device for facilitating verification of a plurality of programmable devices connected by an interface for communication.

本発明の一態様におけるプログラマブルデバイスは、第１プログラマブルデバイスに構成された第１変換手段であって、内部のデータを通信用のデータに変換する処理と、当該通信用のデータを当該内部のデータに変換する処理と、の少なくともいずれかを行う第１変換手段の動作を表す第１信号と、前記第１プログラマブルデバイスと通信用のインターフェースを介して接続される第２プログラマブルデバイスに構成された第２変換手段であって、内部のデータを通信用のデータに変換する処理と、当該通信用のデータを当該内部のデータに変換する処理と、の少なくともいずれかを行う第２変換手段の動作を表す第２信号と、に基づいて、前記第１プログラマブルデバイスの前記内部のデータと、前記第２プログラマブルデバイスの前記内部のデータと、を取得するタイミングを制御する信号を生成する生成手段と、生成された前記信号に応じて、前記第１プログラマブルデバイスの前記内部のデータと、前記第２プログラマブルデバイスの前記内部のデータと、を取得する取得手段と、を備える。 The programmable device in one aspect of the present invention is a first conversion means configured in the first programmable device, which is a process of converting internal data into communication data and conversion of the communication data into the internal data. A first signal representing the operation of the first conversion means that performs at least one of the processes of converting to data, and a second programmable device connected to the first programmable device via a communication interface. 2 The operation of the second conversion means, which is a conversion means and performs at least one of a process of converting internal data into data for communication and a process of converting data for communication into the internal data. A generation means and a generation means for generating a signal for controlling the timing of acquiring the internal data of the first programmable device and the internal data of the second programmable device based on the second signal to be represented. The acquisition means for acquiring the internal data of the first programmable device and the internal data of the second programmable device in response to the signal.

本発明の一態様におけるシステムは、内部のデータを通信用のデータに変換する処理と、当該通信用のデータを当該内部のデータに変換する処理と、の少なくともいずれかを行う第１変換手段が構成された第１プログラマブルデバイスと、内部のデータを通信用のデータに変換する処理と、当該通信用のデータを当該内部のデータに変換する処理と、の少なくともいずれかを行う第２変換手段が構成された第２プログラマブルデバイスと、第３プログラマブルデバイスと、を備え、前記第３プログラマブルデバイスは、前記第１変換手段の動作状態を表す第１信号と、前記第２変換手段の動作状態を表す第２信号と、に基づいて、前記第１プログラマブルデバイスの前記内部のデータと、前記第２プログラマブルデバイスの前記内部のデータと、を取得するタイミングを制御する信号を生成する生成手段と、生成された前記信号に応じて、前記第１プログラマブルデバイスの前記内部のデータと、前記第２プログラマブルデバイスの前記内部のデータと、を取得する取得手段と、を備える。 In the system according to one aspect of the present invention, the first conversion means that performs at least one of a process of converting internal data into data for communication and a process of converting data for communication into the internal data is provided. A second conversion means that performs at least one of a first programmable device configured, a process of converting internal data into data for communication, and a process of converting data for communication into the internal data. A configured second programmable device and a third programmable device are provided, and the third programmable device represents a first signal representing an operating state of the first conversion means and an operating state of the second conversion means. Based on the second signal, a generation means for generating a signal for controlling the timing of acquiring the internal data of the first programmable device and the internal data of the second programmable device is generated. The acquisition means for acquiring the internal data of the first programmable device and the internal data of the second programmable device in response to the signal.

本発明の一態様における検証支援方法は、プログラマブルデバイスが、第１プログラマブルデバイスに構成された第１変換手段であって、内部のデータを通信用のデータに変換する処理と、当該通信用のデータを当該内部のデータに変換する処理と、の少なくともいずれかを行う第１変換手段の動作を表す第１信号と、前記第１プログラマブルデバイスと通信用のインターフェースを介して接続される第２プログラマブルデバイスに構成された第２変換手段であって、内部のデータを通信用のデータに変換する処理と、当該通信用のデータを当該内部のデータに変換する処理と、の少なくともいずれかを行う第２変換手段の動作を表す第２信号と、に基づいて、前記第１プログラマブルデバイスの前記内部のデータと、前記第２プログラマブルデバイスの前記内部のデータと、を取得するタイミングを制御する信号を生成し、生成された前記信号に応じて、前記第１プログラマブルデバイスの前記内部のデータと、前記第２プログラマブルデバイスの前記内部のデータと、を取得する。 In the verification support method according to one aspect of the present invention, the programmable device is a first conversion means configured in the first programmable device, and is a process of converting internal data into data for communication and data for communication. The first signal representing the operation of the first conversion means that performs at least one of the processes of converting the data into the internal data, and the second programmable device connected to the first programmable device via a communication interface. The second conversion means configured in the above, which performs at least one of a process of converting internal data into data for communication and a process of converting data for communication into the internal data. Based on the second signal representing the operation of the conversion means, a signal for controlling the timing of acquiring the internal data of the first programmable device and the internal data of the second programmable device is generated. , The internal data of the first programmable device and the internal data of the second programmable device are acquired according to the generated signal.

本発明の一態様におけるプログラムは、第１プログラマブルデバイスに構成された第１変換手段であって、内部のデータを通信用のデータに変換する処理と、当該通信用のデータを当該内部のデータに変換する処理と、の少なくともいずれかを行う第１変換手段の動作を表す第１信号と、前記第１プログラマブルデバイスと通信用のインターフェースを介して接続される第２プログラマブルデバイスに構成された第２変換手段であって、内部のデータを通信用のデータに変換する処理と、当該通信用のデータを当該内部のデータに変換する処理と、の少なくともいずれかを行う第２変換手段の動作を表す第２信号と、に基づいて、前記第１プログラマブルデバイスの前記内部のデータと、前記第２プログラマブルデバイスの前記内部のデータと、を取得するタイミングを制御する信号を生成し、生成された前記信号に応じて、前記第１プログラマブルデバイスの前記内部のデータと、前記第２プログラマブルデバイスの前記内部のデータと、を取得する、処理をプログラマブルデバイスに実行させる。 The program in one aspect of the present invention is a first conversion means configured in the first programmable device, which is a process of converting internal data into communication data and converting the communication data into the internal data. A second signal configured to represent the operation of the first conversion means that performs at least one of the conversion processes and a second programmable device connected to the first programmable device via a communication interface. Represents the operation of the second conversion means, which is a conversion means and performs at least one of a process of converting internal data into data for communication and a process of converting data for communication into the internal data. Based on the second signal, a signal for controlling the timing of acquiring the internal data of the first programmable device and the internal data of the second programmable device is generated, and the generated signal is generated. In response to this, the programmable device is made to perform a process of acquiring the internal data of the first programmable device and the internal data of the second programmable device.

本発明によれば、複数のプログラマブルデバイスの検証の容易化を図る。 According to the present invention, verification of a plurality of programmable devices is facilitated.

実施の形態１にかかるシステムの一構成例を示すブロック図である。It is a block diagram which shows one configuration example of the system which concerns on Embodiment 1. FIG. 実施の形態１にかかるプログラマブルデバイスの一動作例を示すフローチャートである。It is a flowchart which shows one operation example of the programmable device which concerns on Embodiment 1. FIG. 実施の形態２にかかるシステムの構成例を示すブロック図である。It is a block diagram which shows the configuration example of the system which concerns on Embodiment 2. キャプチャ例を示す説明図である。It is explanatory drawing which shows the capture example. 実施の形態２にかかるシステムの一動作例を示すフローチャートである。It is a flowchart which shows one operation example of the system which concerns on Embodiment 2. 実施の形態３にかかるシステムの一例を示す説明図である。It is explanatory drawing which shows an example of the system which concerns on Embodiment 3. FIG. 実施の形態３にかかるシステムの一動作例を示すフローチャートである。It is a flowchart which shows one operation example of the system which concerns on Embodiment 3. FIG. システムとコンピュータ装置との接続例を示す説明図である。It is explanatory drawing which shows the connection example of a system and a computer apparatus.

以下に図面を参照して、本発明にかかるプログラマブルデバイス、システム、検証支援方法、およびプログラムの実施の形態を詳細に説明する。本実施の形態は、開示の技術を限定するものではない。ここで、プログラマブルデバイス（プログラマブルロジックデバイス）とは、製造後に購入者や設計者が構成を設定できる集積回路である。本実施の形態では、プログラマブルデバイスの種類は特に限定されない。プログラマブルデバイスとしては、例えば、ＦＰＧＡなどが挙げられる。 Hereinafter, embodiments of the programmable device, system, verification support method, and program according to the present invention will be described in detail with reference to the drawings. The present embodiment does not limit the disclosed technology. Here, the programmable device (programmable logic device) is an integrated circuit whose configuration can be set by the purchaser or the designer after manufacturing. In this embodiment, the type of programmable device is not particularly limited. Examples of the programmable device include FPGA and the like.

（実施の形態１）
図１は、実施の形態１にかかるシステムの一構成例を示すブロック図である。プログラマブルデバイス１０は、第１プログラマブルデバイスのデータと、第２プログラマブルデバイスのデータと、を同一のタイミングで取り込む。第１プログラマブルデバイスと、第２プログラマブルデバイスとは、例えば、通信用のインターフェースによって接続される。通信用のインターフェースとしては、シリアルインターフェースが挙げられる。プログラマブルデバイス１０は、第１プログラマブルデバイスおよび第２プログラマブルデバイスの少なくともいずか一方であってもよい。もしくは、プログラマブルデバイス１０は、第１プログラマブルデバイスおよび第２プログラマブルデバイスと異なっていてもよい。 (Embodiment 1)
FIG. 1 is a block diagram showing a configuration example of the system according to the first embodiment. The programmable device 10 takes in the data of the first programmable device and the data of the second programmable device at the same timing. The first programmable device and the second programmable device are connected by, for example, an interface for communication. Examples of the interface for communication include a serial interface. The programmable device 10 may be at least one of a first programmable device and a second programmable device. Alternatively, the programmable device 10 may be different from the first programmable device and the second programmable device.

一般に、第１プログラマブルデバイスは、データの送信時に、内部のデータを通信用のデータに変換する処理と、データの受信時に、受信した通信用のデータを内部のデータに変換する処理と、の少なくともいずれかを行う第１変換部を有する。通信用のインターフェースがシリアルインターフェースの場合、第１変換部は、例えば、内部用のデータとしてのパラレルデータを通信用のデータとしてのシリアルデータに変換する処理とシリアルデータをパラレルデータに変換する処理と、の少なくともいずれかを行う。シリアルインターフェースの場合、第１変換部は、例えば、パラレルデータをシリアルデータに変換するシリアライザと、シリアルデータをパラレルデータに変換するデシリアライザと、の少なくともいずれか一方の機能を有する。第１信号は、第１変換部の動作状態を示す。具体的に、第１信号は、例えば、第１変換部の動作を制御する制御信号（第１制御信号）であってもよい。 Generally, the first programmable device has at least a process of converting internal data into data for communication at the time of transmitting data and a process of converting received data for communication into internal data at the time of receiving data. It has a first conversion unit that performs either of them. When the communication interface is a serial interface, the first conversion unit may, for example, perform a process of converting parallel data as internal data into serial data as communication data and a process of converting serial data into parallel data. Do at least one of. In the case of a serial interface, the first conversion unit has at least one of a function of, for example, a serializer that converts parallel data into serial data and a deserializer that converts serial data into parallel data. The first signal indicates the operating state of the first conversion unit. Specifically, the first signal may be, for example, a control signal (first control signal) that controls the operation of the first conversion unit.

一般に、第２プログラマブルデバイスは、データの送信時に、内部のデータを通信用のデータに変換する処理と、データの受信時に、受信した通信用のデータを内部のデータに変換する処理と、の少なくともいずれかを行う第２変換部を有する。通信用のインターフェースがシリアルインターフェースの場合、第２変換部は、内部のデータとしてのパラレルデータを通信用のデータとしてのシリアルデータに変換する処理とシリアルデータをパラレルデータに変換する処理と、の少なくともいずれかを行う。第２変換部は、例えば、パラレルデータをシリアルデータに変換するシリアライザと、シリアルデータをパラレルデータに変換するデシリアライザと、の少なくともいずれか一方の機能を有する。第２信号は、第２変換部の動作状態を示す。具体的に、第２信号は、例えば、第２変換部の動作を制御する制御信号（第２制御信号）であってもよい。 In general, the second programmable device has at least a process of converting internal data into data for communication at the time of transmitting data and a process of converting received data for communication into internal data at the time of receiving data. It has a second conversion unit that performs either of them. When the communication interface is a serial interface, the second conversion unit has at least a process of converting parallel data as internal data into serial data as communication data and a process of converting serial data into parallel data. Do either. The second conversion unit has, for example, at least one of a serializer that converts parallel data into serial data and a deserializer that converts serial data into parallel data. The second signal indicates the operating state of the second conversion unit. Specifically, the second signal may be, for example, a control signal (second control signal) that controls the operation of the second conversion unit.

通信用のインターフェースがシリアルインターフェースの場合を用いてより詳細に説明する。例えば、第１プログラマブルデバイスから第２プログラマブルデバイスへシリアルデータが送信される場合、第１変換部は、第１プログラマブルデバイスの内部のパラレルデータをシリアルデータに変換する。第２変換部は、第１プログラマブルデバイスからのシリアルデータをパラレルデータに変換する。また、例えば、第２プログラマブルデバイスから第１プログラマブルデバイスへシリアルデータが送信される場合、第２変換部は、第２プログラマブルデバイスの内部のパラレルデータをシリアルデータに変換する。第１変換部は、第２プログラマブルデバイスからのシリアルデータをパラレルデータに変換する。 The case where the interface for communication is a serial interface will be described in more detail. For example, when serial data is transmitted from the first programmable device to the second programmable device, the first conversion unit converts the parallel data inside the first programmable device into serial data. The second conversion unit converts the serial data from the first programmable device into parallel data. Further, for example, when serial data is transmitted from the second programmable device to the first programmable device, the second conversion unit converts the parallel data inside the second programmable device into serial data. The first conversion unit converts the serial data from the second programmable device into parallel data.

プログラマブルデバイス１０は、生成部１０１と、取得部１０２と、を有する。生成部１０１と、取得部１０２とは、いずれもプログラマブルデバイス１０に構成される回路である。もしくは、生成部１０１と、取得部１０２とは、プログラマブルデバイス１０に構成されたプロセッサによって実現されてもよい。より具体的に、例えば、プログラマブルデバイス１０に構成されたプロセッサは、プログラマブルデバイス１０の記憶部などに記憶されたプログラムをロードする。プロセッサは、プログラムにコーディングされている各処理を実行する。これにより、生成部１０１と、取得部１０２と、の処理が実現されてもよい。 The programmable device 10 has a generation unit 101 and an acquisition unit 102. Both the generation unit 101 and the acquisition unit 102 are circuits configured in the programmable device 10. Alternatively, the generation unit 101 and the acquisition unit 102 may be realized by a processor configured in the programmable device 10. More specifically, for example, the processor configured in the programmable device 10 loads the program stored in the storage unit of the programmable device 10. The processor performs each process coded in the program. As a result, the processing of the generation unit 101 and the acquisition unit 102 may be realized.

生成部１０１は、第１信号と第２信号に基づいて、第１プログラマブルデバイスの内部のデータと、第２プログラマブルデバイスの内部のデータと、を取得するタイミングを制御する信号を生成する。この信号をトリガ信号と呼ぶ。具体的に、生成部１０１は、第１信号と第２信号に基づいて、転送が可能な状態であることを特定する。シリアルインターフェースの場合、生成部１０１は、第１信号と第２信号とに基づいて、シリアル転送が可能な状態において第１プログラマブルデバイスのパラレルデータと、第２プログラマブルデバイスのパラレルデータとを取得可能とするトリガ信号を生成する。シリアル転送が可能な状態とは、例えば、第１変換部および第２変換部の一方がパラレルデータからシリアルデータへ変換する送信をエラーが無く可能で、かつ、第１変換部および第２変換部の他方がシリアルデータからパラレルデータへ変換する受信をエラーが無く可能である状態を指す。 The generation unit 101 generates a signal for controlling the timing of acquiring the data inside the first programmable device and the data inside the second programmable device based on the first signal and the second signal. This signal is called a trigger signal. Specifically, the generation unit 101 identifies that the transfer is possible based on the first signal and the second signal. In the case of a serial interface, the generation unit 101 can acquire the parallel data of the first programmable device and the parallel data of the second programmable device in a state where serial transfer is possible based on the first signal and the second signal. Generate a trigger signal. The state in which serial transfer is possible means that, for example, one of the first conversion unit and the second conversion unit can transmit data to be converted from parallel data to serial data without error, and the first conversion unit and the second conversion unit are capable of transmission. The other of the above refers to the state in which reception that converts serial data to parallel data is possible without error.

そして、取得部１０２は、トリガ信号に応じて、第１プログラマブルデバイスの内部のデータと、第２プログラマブルデバイスの内部のデータと、を取得する。また、取得部１０２は、トリガ信号に応じて、さらに、第１信号と、第２信号と、の少なくともいずれかを取得してもよい。 Then, the acquisition unit 102 acquires the data inside the first programmable device and the data inside the second programmable device according to the trigger signal. Further, the acquisition unit 102 may further acquire at least one of the first signal and the second signal according to the trigger signal.

シリアルインターフェースの場合を例に挙げてより具体的に説明する。取得部１０２は、トリガ信号が各波形データを取得させることを示す場合、第１プログラマブルデバイスのパラレルデータ、第１信号、第２プログラマブルデバイスのパラレルデータ、および第２信号をプログラマブルデバイス１０の記憶部に記憶させる。これにより、記憶部には、例えば、各波形データが記憶される。記憶部の種類は、プログラマブルデバイス１０の種類、機能、性能などに応じて種々異なる。このため、記憶部の種類は、特に限定されない。 The case of a serial interface will be described in more detail by taking an example. When the acquisition unit 102 indicates that the trigger signal acquires each waveform data, the acquisition unit 102 stores the parallel data of the first programmable device, the first signal, the parallel data of the second programmable device, and the second signal in the storage unit of the programmable device 10. To memorize. As a result, for example, each waveform data is stored in the storage unit. The type of the storage unit varies depending on the type, function, performance, and the like of the programmable device 10. Therefore, the type of the storage unit is not particularly limited.

図２は、実施の形態１にかかるプログラマブルデバイス１０の一動作例を示すフローチャートである。ここでは、通信用のインターフェースがシリアルインターフェースの場合を用いて説明する。生成部１０１は、第１信号と第２信号とに基づいて、トリガ信号を生成する（ステップＳ１０１）。トリガ信号は、前述のように、第１プログラマブルデバイスのパラレルデータと、第２プログラマブルデバイスのパラレルデータと、を取得するタイミングを制御する信号である。そして、取得部１０２は、トリガ信号に応じて、第１プログラマブルデバイスのパラレルデータと、第２プログラマブルデバイスのパラレルデータと、を取得する（ステップＳ１０２）。ステップＳ１０２において、取得部１０２は、トリガ信号に応じて、さらに、第１信号および第２信号を取得してもよい。 FIG. 2 is a flowchart showing an operation example of the programmable device 10 according to the first embodiment. Here, the case where the communication interface is a serial interface will be described. The generation unit 101 generates a trigger signal based on the first signal and the second signal (step S101). As described above, the trigger signal is a signal that controls the timing of acquiring the parallel data of the first programmable device and the parallel data of the second programmable device. Then, the acquisition unit 102 acquires the parallel data of the first programmable device and the parallel data of the second programmable device according to the trigger signal (step S102). In step S102, the acquisition unit 102 may further acquire the first signal and the second signal according to the trigger signal.

実施の形態１についての効果を説明する。プログラマブルデバイス１０は、複数のプログラマブルデバイス１０の各々についての内部のデータと通信用のデータとを変換する変換部の動作状態を示す信号に基づいて、トリガ信号を生成する。そしてプログラマブルデバイス１０は、トリガ信号に応じて、各プログラマブルデバイス１０の内部のデータを取得する。これにより、プログラマブルデバイス１０は、複数のプログラマブルデバイス１０において同一のタイミングによって内部のデータを取得することができる。したがって、プログラマブルデバイス１０によれば、より効率的に検証を行うことができ、検証の容易化を図ることができる。 The effect of the first embodiment will be described. The programmable device 10 generates a trigger signal based on a signal indicating an operating state of a conversion unit that converts internal data and communication data for each of the plurality of programmable devices 10. Then, the programmable device 10 acquires the data inside each programmable device 10 in response to the trigger signal. As a result, the programmable device 10 can acquire internal data at the same timing in the plurality of programmable devices 10. Therefore, according to the programmable device 10, verification can be performed more efficiently, and verification can be facilitated.

また、複数のプログラマデバイス間でシリアルインターフェースを介してデータ転送が行われる場合がある。シリアルデータ転送路を通るデータは高速のため、ロジカルアナライザ等のプローブを当てて直接シリアルデータ転送路の各信号線を観測することは困難である。そこで、プログラマブルデバイス１０は、複数のプログラマブルデバイスの各々についてのパラレルデータとシリアルデータとを変換する変換部の動作状態を示す信号に基づいて、トリガ信号を生成する。そして、プログラマブルデバイス１０は、トリガ信号に応じて、シリアルインターフェースで接続された各プログラマブルデバイスのパラレルデータを取得する。これにより、プログラマブルデバイス１０は、複数のプログラマブルデバイスがシリアルインターフェースによって接続されたシステムの検証の容易化を図ることができる。 In addition, data transfer may be performed between a plurality of programmer devices via a serial interface. Since the data passing through the serial data transfer path is high speed, it is difficult to directly observe each signal line of the serial data transfer path by applying a probe such as a logical analyzer. Therefore, the programmable device 10 generates a trigger signal based on a signal indicating an operating state of a conversion unit that converts parallel data and serial data for each of the plurality of programmable devices. Then, the programmable device 10 acquires the parallel data of each programmable device connected by the serial interface according to the trigger signal. Thereby, the programmable device 10 can facilitate the verification of the system in which a plurality of programmable devices are connected by the serial interface.

実施の形態１については上述した例に限られず、種々変更可能である。以上で、実施の形態１の節身を省略する。 The first embodiment is not limited to the above-mentioned example, and can be variously changed. In the above, the section body of the first embodiment is omitted.

（実施の形態２）
つぎに、実施の形態２について図面を参照して詳細に説明する。実施の形態２では、実施の形態１で説明したプログラマデバイス１０の機能を基本構成として、プログラマブルデバイスが第１プログラマブルデバイスと第２プログラマブルデバイスのいずれか一方である例を説明する。実施の形態２では、プログラマブルデバイスとして、ＦＰＧＡを例に挙げる。また、実施の形態２では、通信インターフェースがシリアルインターフェースの場合を例に挙げて説明する。以下、本実施の形態２の説明が不明確にならない範囲で、前述の説明と重複する内容については説明を省略する。 (Embodiment 2)
Next, the second embodiment will be described in detail with reference to the drawings. In the second embodiment, an example in which the programmable device is either the first programmable device or the second programmable device will be described with the function of the programmer device 10 described in the first embodiment as a basic configuration. In the second embodiment, FPGA is taken as an example as a programmable device. Further, in the second embodiment, the case where the communication interface is a serial interface will be described as an example. Hereinafter, to the extent that the description of the second embodiment is not unclear, the description of the contents overlapping with the above description will be omitted.

図３は、実施の形態２にかかるシステムの構成例を示すブロック図である。システム２は、第１ＦＰＧＡ２０と、シリアルインターフェースによって第１ＦＰＧＡ２０と接続される第２ＦＰＧＡ２１と、を有する。システム２は、例えば、第１ＦＰＧＡ２０と、第２ＦＰＧＡ２１と、を１つのプリント基板上に設けてもよい。 FIG. 3 is a block diagram showing a configuration example of the system according to the second embodiment. The system 2 has a first FPGA 20 and a second FPGA 21 connected to the first FPGA 20 by a serial interface. The system 2 may provide, for example, the first FPGA 20 and the second FPGA 21 on one printed circuit board.

図３において、第１ＦＰＧＡ２０が、実施の形態１で説明したプログラマブルデバイス１０の機能を基本構成として含む。このため、第１ＦＰＧＡ２０は、変換部（第１変換部）２００と、生成部２０１と、取得部２０２と、を有する。生成部２０１は、実施の形態１で説明した生成部１０１の機能を基本構成として含む。取得部２０２は、実施の形態１で説明した取得部１０２の機能を基本構成として含む。第２ＦＰＧＡ２１は、変換部（第２変換部）２１０を有する。 In FIG. 3, the first FPGA 20 includes the function of the programmable device 10 described in the first embodiment as a basic configuration. Therefore, the first FPGA 20 has a conversion unit (first conversion unit) 200, a generation unit 201, and an acquisition unit 202. The generation unit 201 includes the function of the generation unit 101 described in the first embodiment as a basic configuration. The acquisition unit 202 includes the function of the acquisition unit 102 described in the first embodiment as a basic configuration. The second FPGA 21 has a conversion unit (second conversion unit) 210.

第１ＦＰＧＡ２０と、第２ＦＰＧＡ２１とは、シリアルデータ転送路２００１と、デバッグデータ転送路２００２と、によって接続される。図３において、シリアルデータ転送路２００１は、シリアルデータを転送するための転送路である。図示しないが、シリアルデータ転送路２００１には、シリアルデータ線の他に、クロック信号線などが含まれる。デバッグデータ転送路２００２は、例えば、第２ＦＰＧＡ２１の変換部の動作状態を示す第２信号と、パラレルデータと、を第１ＦＰＧＡ２０へ転送するための転送路である。 The first FPGA 20 and the second FPGA 21 are connected by a serial data transfer path 2001 and a debug data transfer path 2002. In FIG. 3, the serial data transfer path 2001 is a transfer path for transferring serial data. Although not shown, the serial data transfer path 2001 includes a clock signal line and the like in addition to the serial data line. The debug data transfer path 2002 is, for example, a transfer path for transferring the second signal indicating the operating state of the conversion unit of the second FPGA 21 and the parallel data to the first FPGA 20.

なお、各ＦＰＧＡの出力端子、入力端子などの端子、記憶部、その他の機能部などは、図示省略する。 The output terminals, input terminals, storage units, other functional units, etc. of each FPGA are not shown.

変換部２００は、通信用のデータであるシリアルデータと、内部のデータであるパラレルデータとを相互に変換する回路である。変換部２００は、例えば、ＳｅｒＤｅｓ（ＳＥＲｉｌｉｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒ）である。変換部２００は、ＩＰ（ＩｎｔｅｌｌｅｃｔｕａｌＰｒｏｐｅｒｔｙ）コアのように予め用意されたコンフィギュレーションデータによって第１ＦＰＧＡ２０内に構成されてもよい。図３において、変換部２００に入力されるシリアルデータ、および変換部２００から出力されるシリアルデータをＣと表す。また、図３において、変換部２００に入力されるパラレルデータ、および変換部２００から出力されるパラレルデータをＤと表す。具体的に、図３において、変換部２００は、第１ＦＰＧＡ２０のパラレルデータＤをシリアルデータＣに変換する。もしくは、変換部２００は、シリアルデータＣをパラレルデータＤに変換する。 The conversion unit 200 is a circuit that mutually converts serial data, which is data for communication, and parallel data, which is internal data. The conversion unit 200 is, for example, SerDes (SERlizer / DESerializer). The conversion unit 200 may be configured in the first FPGA 20 by the configuration data prepared in advance such as the IP (Intellectual Property) core. In FIG. 3, the serial data input to the conversion unit 200 and the serial data output from the conversion unit 200 are represented by C. Further, in FIG. 3, the parallel data input to the conversion unit 200 and the parallel data output from the conversion unit 200 are represented by D. Specifically, in FIG. 3, the conversion unit 200 converts the parallel data D of the first FPGA 20 into serial data C. Alternatively, the conversion unit 200 converts the serial data C into the parallel data D.

また、変換部２００は、変換部２００の動作状態を示す第１信号を出力可能な外部端子を有する。変換部２００の動作状態を示す第１信号は、生成部２０１および取得部２０２に入力される。実施の形態１で説明したように、第１信号は、変換部２００の動作を制御する制御信号であってもよい。ここで、第１信号を第１制御信号と呼ぶ。図３において、第１制御信号はＦで表す。また、パラレルデータＤは、取得部２０２に入力される。 Further, the conversion unit 200 has an external terminal capable of outputting a first signal indicating the operating state of the conversion unit 200. The first signal indicating the operating state of the conversion unit 200 is input to the generation unit 201 and the acquisition unit 202. As described in the first embodiment, the first signal may be a control signal that controls the operation of the conversion unit 200. Here, the first signal is referred to as a first control signal. In FIG. 3, the first control signal is represented by F. Further, the parallel data D is input to the acquisition unit 202.

変換部２１０は、通信用のデータであるシリアルデータと、内部のデータであるパラレルデータとを相互に変換する回路である。変換部２１０は、例えば、ＳｅｒＤｅｓである。変換部２１０は、ＩＰコアのように予め用意されたコンフィギュレーションデータによって第２ＦＰＧＡ２１内に構成されてもよい。図３において、変換部２１０に入力されるシリアルデータもしくは変換部２１０から出力されるシリアルデータをＢと表す。また、図３において、変換部２１０に入力されるパラレルデータもしくは変換部２１０から出力されるパラレルデータをＡと表す。変換部２１０は、第２ＦＰＧＡ２１のパラレルデータＡをシリアルデータＢに変換する。もしくは、変換部２１０は、シリアルデータＢをパラレルデータＡに変換する。 The conversion unit 210 is a circuit that mutually converts serial data, which is data for communication, and parallel data, which is internal data. The conversion unit 210 is, for example, SerDes. The conversion unit 210 may be configured in the second FPGA 21 by the configuration data prepared in advance like the IP core. In FIG. 3, the serial data input to the conversion unit 210 or the serial data output from the conversion unit 210 is represented as B. Further, in FIG. 3, the parallel data input to the conversion unit 210 or the parallel data output from the conversion unit 210 is represented as A. The conversion unit 210 converts the parallel data A of the second FPGA 21 into serial data B. Alternatively, the conversion unit 210 converts the serial data B into the parallel data A.

また、変換部２１０は、変換部２１０の動作状態を示す第２信号を出力可能な外部端子を有する。変換部２１０の動作状態を示す第２信号は、前述のデバッグデータ転送路２００２を介して生成部２０１および取得部２０２に入力される。実施の形態１で説明したように、第２信号は、変換部２００の動作を制御する制御信号であってもよい。ここで、第２信号を第２制御信号と呼ぶ。図３において、第２信号はＥで表す。また、パラレルデータは、前述のデバッグデータ転送路２００２を介して、取得部２０２に入力される。 Further, the conversion unit 210 has an external terminal capable of outputting a second signal indicating the operating state of the conversion unit 210. The second signal indicating the operating state of the conversion unit 210 is input to the generation unit 201 and the acquisition unit 202 via the debug data transfer path 2002 described above. As described in the first embodiment, the second signal may be a control signal that controls the operation of the conversion unit 200. Here, the second signal is referred to as a second control signal. In FIG. 3, the second signal is represented by E. Further, the parallel data is input to the acquisition unit 202 via the above-mentioned debug data transfer path 2002.

生成部２０１は、第１制御信号と、第２ＦＰＧＡ２１からの第２制御信号と、に基づいて、トリガ信号を生成する。具体的に、例えば、生成部２０１は、第１制御信号と、第２ＦＰＧＡ２１からの第２制御信号と、に基づいて、第１ＦＰＧＡ２０と第２ＦＰＧＡ２１との間のシリアル転送が可能な状態であることを特定する。シリアル転送が可能な状態とは、例えば、変換部２００および変換部２１０の一方がパラレルデータからシリアルデータへ変換する送信をエラーが無く可能で、かつ、変換部２００および変換部２１０の他方がシリアルデータからパラレルデータへ変換する受信をエラーが無く可能である状態を指す。そして、生成部２０１は、第１ＦＰＧＡ２０のパラレルデータＤおよび第２ＦＰＧＡ２１のパラレルデータＡを、シリアル転送が可能な状態において取得可能とするトリガ信号を生成する。図３において、トリガ信号をＧと表す。 The generation unit 201 generates a trigger signal based on the first control signal and the second control signal from the second FPGA 21. Specifically, for example, the generation unit 201 is in a state where serial transfer between the first FPGA 20 and the second FPGA 21 is possible based on the first control signal and the second control signal from the second FPGA 21. Identify. The state in which serial transfer is possible means that, for example, one of the conversion unit 200 and the conversion unit 210 can transmit data to be converted from parallel data to serial data without error, and the other of the conversion unit 200 and the conversion unit 210 is serial. It refers to a state in which reception that converts data to parallel data is possible without error. Then, the generation unit 201 generates a trigger signal that enables the parallel data D of the first FPGA 20 and the parallel data A of the second FPGA 21 to be acquired in a state where serial transfer is possible. In FIG. 3, the trigger signal is represented as G.

取得部２０２は、トリガ信号Ｇに応じて、第１ＦＰＧＡ２０のパラレルデータＤおよび第１制御信号Ｆと、第２ＦＰＧＡ２１のパラレルデータＡおよび第２制御信号Ｅと、を取得する。具体的に、取得部２０２は、トリガ信号に応じて、第１ＦＰＧＡ２０のパラレルデータＤおよび第１制御信号Ｆと、第２ＦＰＧＡ２１のパラレルデータＡおよび第２制御信号Ｅと、を記憶部に記憶させる。これにより、記憶部には、信号の波形データが記憶される。なお、取得部２０２は、トリガ信号Ｇに応じて、さらに、他のデータを取得してもよい。例えば、他のデータとしては、各プログラマブルデバイスに構成された機能部で用いられるデータ、クロックデータなどが挙げられる。 The acquisition unit 202 acquires the parallel data D and the first control signal F of the first FPGA 20 and the parallel data A and the second control signal E of the second FPGA 21 according to the trigger signal G. Specifically, the acquisition unit 202 stores the parallel data D and the first control signal F of the first FPGA 20 and the parallel data A and the second control signal E of the second FPGA 21 in the storage unit according to the trigger signal. As a result, the waveform data of the signal is stored in the storage unit. The acquisition unit 202 may further acquire other data according to the trigger signal G. For example, other data include data used in the functional unit configured in each programmable device, clock data, and the like.

図４は、キャプチャ例を示す説明図である。パラレルデータＡと、パラレルデータＤと、第１制御信号Ｆと、第２制御信号Ｆと、がキャプチャされた例である。図４において、横軸は、時間を示す。 FIG. 4 is an explanatory diagram showing a capture example. This is an example in which the parallel data A, the parallel data D, the first control signal F, and the second control signal F are captured. In FIG. 4, the horizontal axis represents time.

これにより、１台のＦＰＧＡ（第１ＦＰＧＡ２０）のデバッグ機能を用いて、第１ＦＰＧＡ２０は、同一のタイミングで、複数のＦＰＧＡの各々のパラレルデータをキャプチャすることができる。なお、デバッグ機能とは、ＦＰＧＡ内部の各波形データをキャプチャ（保存）して検証するための機能である。検証者は、各ＦＰＧＡのデバック機能を用いて個々のＦＰＧＡのトリガでキャプチャした波形データを加工してデータを整理するような作業を行わなくてよい。したがって、デバッグ機能を有するＦＰＧＡは、検証の容易化を図ることができる。 Thereby, using the debugging function of one FPGA (first FPGA 20), the first FPGA 20 can capture the parallel data of each of the plurality of FPGAs at the same timing. The debug function is a function for capturing (saving) and verifying each waveform data inside the FPGA. The verifier does not have to use the debug function of each FPGA to process the waveform data captured by the trigger of each FPGA and organize the data. Therefore, the FPGA having the debug function can facilitate the verification.

図５は、実施の形態２にかかるシステム２の一動作例を示すフローチャートである。変換部２００は、第１制御信号Ｆに基づいて、パラレルデータＤとシリアルデータＣとを変換する（ステップＳ２１１）。また、変換部２１０は、第２制御信号Ｅに基づいて、パラレルデータＡとシリアルデータＢとを変換する（ステップＳ２２１）。 FIG. 5 is a flowchart showing an operation example of the system 2 according to the second embodiment. The conversion unit 200 converts the parallel data D and the serial data C based on the first control signal F (step S211). Further, the conversion unit 210 converts the parallel data A and the serial data B based on the second control signal E (step S221).

生成部２０１は、第１制御信号Ｆと第２制御信号Ｅとに基づいて、トリガ信号Ｇを生成する（ステップＳ２０１）。そして、取得部２０２は、トリガ信号Ｇに応じて、パラレルデータＤおよび第１制御信号Ｆと、パラレルデータＡおよび第２制御信号Ｅを取得する（ステップＳ２０２）。 The generation unit 201 generates a trigger signal G based on the first control signal F and the second control signal E (step S201). Then, the acquisition unit 202 acquires the parallel data D and the first control signal F, and the parallel data A and the second control signal E according to the trigger signal G (step S202).

つぎに、実施の形態２の効果を説明する。第１ＦＰＧＡ２０が、第１ＦＰＧＡ２０および第２ＦＰＧＡ２１の各々の変換部の動作状態を示す信号に基づいて、トリガ信号を生成する。そして、第１ＦＰＧＡ２０は、トリガ信号に応じて、第１ＦＰＧＡ２０のパラレルデータと第２ＦＰＧＡ２１のパラレルデータとを取得する。これにより、第１ＦＰＧＡ２０は、同一のタイミングによって第１ＦＰＧＡ２０および第２ＦＰＧＡ２１の内部データを取得することができる。このように、複数のＦＰＧＡを有するシステム２において一つのＦＰＧＡのデバッグ機能に集約して検証を行うことで、作業効率の向上を図ることができる。第１ＦＰＧＡ２０のように通信インターフェースによって接続されるＦＰＧＡのデバッグ機能を利用することにより、検証用に別途ＦＰＧＡを用意することなく、複数のＦＰＧＡの検証を行うことができる。 Next, the effect of the second embodiment will be described. The first FPGA 20 generates a trigger signal based on a signal indicating an operating state of each conversion unit of the first FPGA 20 and the second FPGA 21. Then, the first FPGA 20 acquires the parallel data of the first FPGA 20 and the parallel data of the second FPGA 21 in response to the trigger signal. As a result, the first FPGA 20 can acquire the internal data of the first FPGA 20 and the second FPGA 21 at the same timing. In this way, in the system 2 having a plurality of FPGAs, the work efficiency can be improved by consolidating and verifying the debugging functions of one FPGA. By using the debugging function of the FPGA connected by the communication interface like the first FPGA 20, it is possible to verify a plurality of FPGAs without preparing a separate FPGA for verification.

実施の形態１と同様に、第１ＦＰＧＡ２０は、さらに、生成されたトリガ信号に応じて、さらに、変換部２０１の動作状態を示す第１制御信号と、変換部２１０の動作状態を示す第２制御信号と、を取得する。これにより、検証者は、各変換部の動作状態を識別できる。したがって、第１ＦＰＧＡ２０によれば、より、検証の容易化を図ることができる。 Similar to the first embodiment, the first FPGA 20 further receives a first control signal indicating the operating state of the conversion unit 201 and a second control indicating the operating state of the conversion unit 210 according to the generated trigger signal. Get the signal and. As a result, the verifier can identify the operating state of each conversion unit. Therefore, according to the first FPGA 20, verification can be facilitated.

実施の形態２については上述した例に限られず、種々変更可能である。 The second embodiment is not limited to the above-mentioned example, and can be variously changed.

（実施の形態３）
つぎに、実施の形態３について図面を参照して詳細に説明する。実施の形態３では、実施の形態１で説明したプログラマデバイス１０の機能部を基本構成として含むプログラマブルデバイスが、第１プログラマブルデバイスおよび第２プログラマブルデバイスと異なる例を説明する。実施の形態３では、プログラマブルデバイスとして、ＦＰＧＡを例に挙げる。また、実施の形態３では、通信インターフェースがシリアルインターフェースの場合を例に挙げて説明する。以下、本実施の形態３の説明が不明確にならない範囲で、前述の説明と重複する内容については説明を省略する。 (Embodiment 3)
Next, the third embodiment will be described in detail with reference to the drawings. In the third embodiment, an example in which the programmable device including the functional unit of the programmer device 10 described in the first embodiment is different from the first programmable device and the second programmable device will be described. In the third embodiment, FPGA is taken as an example as a programmable device. Further, in the third embodiment, the case where the communication interface is a serial interface will be described as an example. Hereinafter, to the extent that the description of the third embodiment is not unclear, the description of the contents overlapping with the above description will be omitted.

図６は、実施の形態３にかかるシステムの一例を示す説明図である。システム３は、第１ＦＰＧＡ３１と、第２ＦＰＧＡ３２と、第３ＦＰＧＡ３０と、を有する。システム３は、例えば、第１ＦＰＧＡ３１と、第２ＦＰＧＡ３２と、第３ＦＰＧＡ３０と、を１つのプリント基板上に設けてもよい。第３ＦＰＧＡ３０が、デバック機能を有する。図６において、第１ＦＰＧＡ３１は、変換部３１０を有する。第２ＦＰＧＡ３２は、変換部３２０を有する。第３ＦＰＧＡ３０は、実施の形態１で説明したプログラマブルデバイス１０の機能を基本構成として含む。第３ＦＰＧＡ３０は、生成部３０１と、取得部３０２と、を有する。生成部３０１は、実施の形態１で説明した生成部１０１の機能を基本構成として含む。また、取得部３０２は、実施の形態１で説明した取得部１０２の機能を基本構成として含む。 FIG. 6 is an explanatory diagram showing an example of the system according to the third embodiment. The system 3 has a first FPGA 31, a second FPGA 32, and a third FPGA 30. The system 3 may provide, for example, the first FPGA 31, the second FPGA 32, and the third FPGA 30 on one printed circuit board. The third FPGA 30 has a debug function. In FIG. 6, the first FPGA 31 has a conversion unit 310. The second FPGA 32 has a conversion unit 320. The third FPGA 30 includes the functions of the programmable device 10 described in the first embodiment as a basic configuration. The third FPGA 30 has a generation unit 301 and an acquisition unit 302. The generation unit 301 includes the function of the generation unit 101 described in the first embodiment as a basic configuration. Further, the acquisition unit 302 includes the function of the acquisition unit 102 described in the first embodiment as a basic configuration.

第１ＦＰＧＡ３１と、第２ＦＰＧＡ３２とは、シリアルデータ転送路３００１によって接続される。図６において、シリアルデータ転送路３００１は、シリアルデータを転送するための転送路である。図示しないが、シリアルデータ転送路３００１には、シリアルデータ線の他に、クロック信号線などが含まれる。 The first FPGA 31 and the second FPGA 32 are connected by a serial data transfer path 3001. In FIG. 6, the serial data transfer path 3001 is a transfer path for transferring serial data. Although not shown, the serial data transfer path 3001 includes a clock signal line and the like in addition to the serial data line.

デバッグデータ転送路３００２－１は、第１制御信号Ｆと、パラレルデータＤと、を第３ＦＰＧＡ３０へ転送するための転送路である。なお、デバッグデータ転送路３００２－１は、さらに、他のデータを第３ＦＰＧＡ３０へ転送してもよい。また、デバッグデータ転送路３００２－２は、第２制御信号Ｅと、パラレルデータＡと、を第３ＦＰＧＡ３０へ転送するための転送路である。なお、デバッグデータ転送路３００２－２は、さらに、他のデータを第３ＦＰＧＡ３０へ転送してもよい。 The debug data transfer path 3002-1 is a transfer path for transferring the first control signal F and the parallel data D to the third FPGA 30. The debug data transfer path 3002-1 may further transfer other data to the third FPGA 30. Further, the debug data transfer path 3002-2 is a transfer path for transferring the second control signal E and the parallel data A to the third FPGA 30. The debug data transfer path 3002-2 may further transfer other data to the third FPGA 30.

ここで、デバッグデータ転送路３００２－１と、デバッグデータ転送路３００２－２と、第３ＦＰＧＡ３０とは、システム３から着脱可能な形態であってもよい。 Here, the debug data transfer path 3002-1, the debug data transfer path 3002-2, and the third FPGA 30 may be detachable from the system 3.

変換部３１０は、実施の形態２で説明した変換部２００の機能と同じでよく、詳細な説明を省略する。また、変換部３２０は、実施の形態２で説明した変換部２１０の機能と同じでよく、詳細な説明を省略する。 The conversion unit 310 may have the same function as the conversion unit 200 described in the second embodiment, and detailed description thereof will be omitted. Further, the conversion unit 320 may have the same function as the conversion unit 210 described in the second embodiment, and detailed description thereof will be omitted.

生成部３０１は、実施の形態２で説明した生成部２０１の機能と同じでよく、詳細な説明を省略する。また、取得部３０２は、実施の形態２で説明した取得部２０２の機能と同じでよく、詳細な説明を省略する。 The generation unit 301 may have the same function as the generation unit 201 described in the second embodiment, and detailed description thereof will be omitted. Further, the acquisition unit 302 may have the same function as the acquisition unit 202 described in the second embodiment, and detailed description thereof will be omitted.

図７は、実施の形態３にかかるシステム３の一動作例を示すフローチャートである。変換部３１０は、第１制御信号Ｆに基づいて、パラレルデータＤとシリアルデータＣとを変換する（ステップＳ３１１）。また、変換部３２０は、第２制御信号Ｅに基づいて、パラレルデータＡとシリアルデータＢとを変換する（ステップＳ３２１）。 FIG. 7 is a flowchart showing an operation example of the system 3 according to the third embodiment. The conversion unit 310 converts the parallel data D and the serial data C based on the first control signal F (step S311). Further, the conversion unit 320 converts the parallel data A and the serial data B based on the second control signal E (step S321).

生成部３０１は、第１制御信号Ｆと第２制御信号Ｅとに基づいて、トリガ信号Ｇを生成する（ステップＳ３０１）。そして、取得部３０２は、トリガ信号Ｇに応じて、パラレルデータＤおよび第１制御信号Ｆと、パラレルデータＡおよび第２制御信号Ｅを取得する（ステップＳ３０２）。 The generation unit 301 generates a trigger signal G based on the first control signal F and the second control signal E (step S301). Then, the acquisition unit 302 acquires the parallel data D and the first control signal F, and the parallel data A and the second control signal E according to the trigger signal G (step S302).

実施の形態３の効果について説明する。シリアルインターフェースによって接続された第１ＦＰＧＡ３１および第２ＦＰＧＡ３２に検証に関する各機能部を構成できない場合がある。第３ＦＰＧＡ３０は、変換部３１０の動作状態を示す第１制御信号と、変換部３２０の動作状態を示す第２制御信号と、に基づいて、トリガ信号を生成する。第３ＦＰＧＡ３０は、トリガ信号に応じて、第１ＦＰＧＡ３１のパラレルデータと第２ＦＰＧＡ３２のパラレルデータとを取得する。実施の形態３では、各機能部を構成可能な他の第３ＦＰＧＡ３０を利用して、同一のタイミングによって第１ＦＰＧＡ３１および第２ＦＰＧＡ３２の内部データを取得することができる。 The effect of the third embodiment will be described. It may not be possible to configure each functional unit related to verification to the first FPGA 31 and the second FPGA 32 connected by the serial interface. The third FPGA 30 generates a trigger signal based on the first control signal indicating the operating state of the conversion unit 310 and the second control signal indicating the operating state of the conversion unit 320. The third FPGA 30 acquires the parallel data of the first FPGA 31 and the parallel data of the second FPGA 32 in response to the trigger signal. In the third embodiment, the internal data of the first FPGA 31 and the second FPGA 32 can be acquired at the same timing by using another third FPGA 30 that can configure each functional unit.

実施の形態１，２と同様に、第３ＦＰＧＡ３０は、トリガ信号に応じて、さらに、変換部３１０の動作状態を示す第１制御信号と、変換部３２０の動作状態を示す第２制御信号と、を取得してもよい。これにより、検証者は、変換部の動作状態を識別できる。したがって、第３ＦＰＧＡ３０によれば、より、検証の容易化を図ることができる。 Similar to the first and second embodiments, the third FPGA 30 further includes a first control signal indicating the operating state of the conversion unit 310 and a second control signal indicating the operating state of the conversion unit 320 according to the trigger signal. May be obtained. As a result, the verifier can identify the operating state of the conversion unit. Therefore, according to the third FPGA 30, the verification can be further facilitated.

また、例えば、第３ＦＰＧＡ３０はシステム３から着脱可能である。例えば、シリアルインターフェースによって接続された第１ＦＰＧＡ３１および第２ＦＰＧＡ３２に生成部３０１および取得部３０２などの各機能部を構成できなくとも、別途システム３に取り付け可能な第３ＦＰＧＡ３０に各機能部を構成させることができる。これにより、同一のタイミングによって第１ＦＰＧＡ３１および第２ＦＰＧＡ３２の内部データを取得することができる。したがって、検証の容易化を図ることができる。 Further, for example, the third FPGA 30 is removable from the system 3. For example, even if each functional unit such as the generation unit 301 and the acquisition unit 302 cannot be configured in the first FPGA 31 and the second FPGA 32 connected by the serial interface, each functional unit can be configured in the third FPGA 30 that can be separately attached to the system 3. can. As a result, the internal data of the first FPGA 31 and the second FPGA 32 can be acquired at the same timing. Therefore, verification can be facilitated.

実施の形態３については上述した例に限られず、種々変更可能である。 The third embodiment is not limited to the above-mentioned example, and can be variously changed.

以上で、各実施の形態の説明を終了する。なお、各実施の形態で説明したプログラマブルデバイスは、プログラマブルデバイスに構成可能な組み込み型のロジカルアナライザ等、他の検証用の機能部を有していてもよい。 This is the end of the description of each embodiment. The programmable device described in each embodiment may have other verification functional units such as a built-in logical analyzer that can be configured in the programmable device.

つぎに、プログラマブルデバイスによってキャプチャされた波形データを表示装置等に表示するための構成例を説明する。プログラマブルデバイスとしてＦＰＧＡを例に挙げて説明する。図８は、システムとコンピュータ装置との接続例を示す説明図である。図８において、理解および説明の容易化のために、ＦＰＧＡ４０およびコンピュータ装置４３の入力端子および出力端子等の詳細な図示を省略する。 Next, a configuration example for displaying the waveform data captured by the programmable device on a display device or the like will be described. FPGA will be described as an example as a programmable device. FIG. 8 is an explanatory diagram showing an example of connection between the system and the computer device. In FIG. 8, in order to facilitate understanding and explanation, detailed illustration of the input terminal and the output terminal of the FPGA 40 and the computer device 43 will be omitted.

システム４は、ＦＰＧＡ４０と、出力部４０４と、を有する。ＦＰＧＡ４０は、例えば、生成部４０１と、取得部４０２と、記憶部４０３と、を有する。生成部４０１と、実施の形態１から３で説明した生成部１０１，２０１，３０１のいずれかの機能を基本構成として含む。取得部４０２は、実施の形態１から３で説明した取得部１０２，２０２，３０２のいずれかの機能を基本構成として含む。 The system 4 has an FPGA 40 and an output unit 404. The FPGA 40 has, for example, a generation unit 401, an acquisition unit 402, and a storage unit 403. The function of the generation unit 401 and any of the generation units 101, 201, and 301 described in the first to third embodiments is included as a basic configuration. The acquisition unit 402 includes any of the functions of the acquisition units 102, 202, and 302 described in the first to third embodiments as a basic configuration.

出力部４０４は、例えば、ＪＴＡＧ（ＪｏｉｎｔＴｅｓｔＡｃｔｉｏｎＧｒｏｕｐ）端子である。コンピュータ装置４３は、例えば、表示装置等の出力装置を有する。コンピュータ装置４３は、ＦＰＧＡ４０の開発用のアプリケーションが利用可能である。コンピュータ装置４３と、ＪＴＡＧ端子を有する出力部４０４とは、ケーブルを介して接続される。これにより、コンピュータ装置４３は、ＦＰＧＡ４０と通信可能となる。コンピュータ装置４３は、表示装置に、ＦＰＧＡ４０によってキャプチャされた波形データを表示する。なお、コンピュータ装置４３は、プロセッサ、記憶装置、ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、表示装置、通信ネットワークと接続される通信インターフェース、他の出力装置、キーボードやマウスなどの入力装置などと接続可能な入出力インターフェースを有する。 The output unit 404 is, for example, a JTAG (Joint Test Action Group) terminal. The computer device 43 has, for example, an output device such as a display device. As the computer device 43, an application for developing FPGA 40 can be used. The computer device 43 and the output unit 404 having the JTAG terminal are connected via a cable. As a result, the computer device 43 can communicate with the FPGA 40. The computer device 43 displays the waveform data captured by the FPGA 40 on the display device. The computer device 43 includes a processor, a storage device, a ROM (Read Only Memory), a RAM (Random Access Memory), a display device, a communication interface connected to a communication network, another output device, and an input device such as a keyboard and a mouse. It has an input / output interface that can be connected to.

以上で、ＦＰＧＡとコンピュータ装置との接続例の説明を終了する。つぎに、各実施の形態で説明した方法（例えば、検証支援方法）は、プログラマブルデバイスなどに各機能部を実現する回路が形成され、各回路が処理を実行することにより実現される。各機能部は、ＩＰ（ＩｎｔｅｌｌｅｃｔｕａｌＰｒｏｐｅｒｔｙＣｏｒｅ）コアのように予め用意されたコンフィギュレーションデータによってプログラマブルデバイスに構成されてもよい。また、方法（例えば、検証支援方法）は、予め用意されたプログラムをプログラマブルデバイスに形成されたプロセッサなどが実行することにより実現されてもよい。各実施の形態で説明したプログラムは、例えば、プログラマブルデバイスなどが有する記憶部などに記憶される。また、各実施の形態で説明したプログラムは、ＨＤＤ（ＨａｒｄＤｉｓｋＤｒｉｖｅ）、ＳＳＤ（ＳｏｌｉｄＳｔａｔｅＤｒｉｖｅ）、フレキシブルディスク、光ディスク、フレキシブルディスク、磁気光ディスク、ＵＳＢ（ＵｎｉｖｅｒｓａｌＳｅｒｉａｌＢｕｓ）メモリなどのコンピュータ装置で読み取り可能な記録媒体に記録されてもよい。そして、本プログラムは、コンピュータ装置が記録媒体から読みだして、プログラマブルデバイスに回路が形成される際に、プログラマブルデバイスの記憶部に書き込まれてもよい。そして、プログラムは、プログラマブルデバイスに形成されたプロセッサによって記憶部から読み出されることによって実行されてもよい。また、プログラムは、通信ネットワークを介して配布されてもよい。 This is the end of the description of the connection example between the FPGA and the computer device. Next, the method described in each embodiment (for example, the verification support method) is realized by forming a circuit for realizing each functional unit in a programmable device or the like and executing the process by each circuit. Each functional unit may be configured in a programmable device by configuration data prepared in advance such as an IP (Intellectual Property Core) core. Further, the method (for example, a verification support method) may be realized by executing a program prepared in advance by a processor formed in a programmable device or the like. The program described in each embodiment is stored in, for example, a storage unit included in a programmable device or the like. Further, the program described in each embodiment is read by a computer device such as an HDD (Hard Disk Drive), SSD (Solid State Drive), flexible disk, optical disk, flexible disk, magnetic optical disk, and USB (Universal Serial Bus) memory. It may be recorded on a possible recording medium. Then, this program may be read from the recording medium by the computer device and written in the storage unit of the programmable device when the circuit is formed in the programmable device. The program may then be executed by being read from the storage by a processor formed in the programmable device. The program may also be distributed via a communication network.

以上、各実施の形態を参照して本発明を説明したが、本発明は上記実施の形態に限定されるものではない。各本発明の構成や詳細には、本発明のスコープ内で当業者が把握し得る様々な変更を適用した実施の形態を含み得る。本発明は、本明細書に記載された事項を必要に応じて適宜に組み合わせ、または置換した実施の形態を含み得る。例えば、特定の実施の形態を用いて説明された事項は、矛盾を生じない範囲において、他の実施の形態に対しても適用され得る。例えば、複数の動作をフローチャートの形式で順番に記載してあるが、その記載の順番は複数の動作を実行する順番を限定するものではない。このため、各実施の形態を実施するときには、その複数の動作の順番を内容的に支障しない範囲で変更することができる。 Although the present invention has been described above with reference to each embodiment, the present invention is not limited to the above-described embodiment. Each configuration or detail of the present invention may include embodiments to which various modifications that can be grasped by those skilled in the art within the scope of the present invention are applied. The present invention may include embodiments in which the matters described herein are appropriately combined or replaced as necessary. For example, the matters described using a particular embodiment may be applied to other embodiments as long as they do not cause inconsistency. For example, although a plurality of operations are described in order in the form of a flowchart, the order of description does not limit the order in which the plurality of operations are executed. Therefore, when each embodiment is implemented, the order of the plurality of operations can be changed within a range that does not hinder the content.

２システム
３システム
４システム
１０プログラマデバイス
２０第１ＦＰＧＡ
２１第２ＦＰＧＡ
３０第３ＦＰＧＡ
３１第１ＦＰＧＡ
３２第２ＦＰＧＡ
４３コンピュータ装置
１０１生成部
１０２取得部
２００変換部
２０１生成部
２０２取得部
２１０変換部
３０１生成部
３０２取得部
３１０変換部
３２０変換部
４０１生成部
４０２取得部
４０３記憶部
４０４出力部 2 system 3 system 4 system 10 programmer device 20 1st FPGA
21 2nd FPGA
30 3rd FPGA
31 1st FPGA
32 Second FPGA
43 Computer equipment 101 Generation unit 102 Acquisition unit 200 Conversion unit 201 Generation unit 202 Acquisition unit 210 Conversion unit 301 Generation unit 302 Acquisition unit 310 Conversion unit 320 Conversion unit 401 Generation unit 402 Acquisition unit 403 Storage unit 404 Output unit

Claims

A first conversion means configured in the first programmable device, which is at least one of a process of converting internal data into data for communication and a process of converting data for communication into the internal data. The first signal representing the operation of the first conversion means for performing the above, and the second conversion means configured in the second programmable device connected to the first programmable device via a communication interface, which is internal data. Based on a second signal representing the operation of the second conversion means that performs at least one of a process of converting the data for communication and a process of converting the data for communication into the internal data. A generation means for generating a signal for controlling the timing of acquiring the internal data of the first programmable device and the internal data of the second programmable device.
An acquisition means for acquiring the internal data of the first programmable device and the internal data of the second programmable device according to the generated signal.
Programmable device with.

The communication interface is a serial interface.
The internal data of the first programmable device is parallel data, and the communication data of the first programmable device is serial data.
The internal data of the second programmable device is parallel data, and the communication data of the second programmable device is serial data.
The programmable device according to claim 1.

One of the first programmable device and the second programmable device is a self-programmable device.
The programmable device according to claim 1 or 2.

The acquisition means further acquires the first signal and the second signal according to the generated signal.
The programmable device according to any one of claims 1 to 3.

A first programmable device configured with a first conversion means that performs at least one of a process of converting internal data into data for communication and a process of converting data for communication into the internal data.
A second programmable device configured with a second conversion means that performs at least one of a process of converting internal data into data for communication and a process of converting data for communication into the internal data.
With the third programmable device
Equipped with
The third programmable device is
Based on the first signal representing the operating state of the first conversion means and the second signal representing the operating state of the second conversion means, the internal data of the first programmable device and the second programmable device. A generation means for generating a signal that controls the timing of acquiring the internal data of the device, and
An acquisition means for acquiring the internal data of the first programmable device and the internal data of the second programmable device according to the generated signal.
To prepare
system.

The communication interface is a serial interface.
The internal data of the first programmable device is parallel data, and the communication data of the first programmable device is serial data.
The internal data of the second programmable device is parallel data, and the communication data of the second programmable device is serial data.
The system according to claim 5.

The third programmable device is either the first programmable device or the second programmable device.
The system according to claim 5 or 6.

The third programmable device is removable from its own system.
The system according to claim 5 or 6.

Programmable device,
A first conversion means configured in the first programmable device, which is at least one of a process of converting internal data into data for communication and a process of converting data for communication into the internal data. The first signal representing the operation of the first conversion means for performing the above, and the second conversion means configured in the second programmable device connected to the first programmable device via a communication interface, which is internal data. Based on a second signal representing the operation of the second conversion means that performs at least one of a process of converting the data for communication and a process of converting the data for communication into the internal data. A signal for controlling the timing of acquiring the internal data of the first programmable device and the internal data of the second programmable device is generated.
In response to the generated signal, the internal data of the first programmable device and the internal data of the second programmable device are acquired.
Verification support method.

A first conversion means configured in the first programmable device, which is at least one of a process of converting internal data into data for communication and a process of converting data for communication into the internal data. The first signal representing the operation of the first conversion means for performing the above, and the second conversion means configured in the second programmable device connected to the first programmable device via a communication interface, which is internal data. Based on a second signal representing the operation of the second conversion means that performs at least one of a process of converting the data for communication and a process of converting the data for communication into the internal data. A signal for controlling the timing of acquiring the internal data of the first programmable device and the internal data of the second programmable device is generated.
In response to the generated signal, the internal data of the first programmable device and the internal data of the second programmable device are acquired.
A program that causes a programmable device to perform processing.