JP7031751B2

JP7031751B2 - ドハティ増幅器

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Publication number: JP7031751B2
Application number: JP2020537907A
Authority: JP
Inventors: 勝也嘉藤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2018-08-20
Filing date: 2018-08-20
Publication date: 2022-03-08
Anticipated expiration: 2038-08-20
Also published as: DE112018007923T5; TWI675547B; CN112534712A; KR102564085B1; TW202010247A; CN112534712B; US11374539B2; KR20210027485A; US20210013840A1; WO2020039474A1; JPWO2020039474A1

Description

本発明は、２つの増幅器を１つのパッケージに収納したドハティ増幅器に関する。

移動体通信において、送信用電力増幅器は、一般的に、高効率で低歪みであることが求められる。また、近年の高速で大容量の通信に対応するために、高いＰＡＰＲ（Peak Average Power Ratio）の変調波信号が用いられている。高いＰＡＰＲの信号を電力増幅器で増幅する場合、歪みの規格を満足するために、飽和出力電力に対してバックオフをとった低い平均出力電力で動作させる。一般的にバックオフ量と効率は相反する関係にあるため、高いＰＡＰＲを用いる場合は高い効率は期待できない。この問題を解決することができるドハティ増幅器と呼ばれる増幅器が通信用基地局を中心に広く採用されている。

ドハティ増幅器では、ＡＢ級又はＢ級にバイアスしたメインアンプと、Ｃ級にバイアスしたピークアンプとを、λ／４線路を用いて並列に合成する。片方のアンプの出力にλ／４線路が配置される。もう片方のアンプの入力にもλ／４線路が配置される。大信号入力時には、２つのアンプは同様に動作して同相で合成されるため、２合成アンプと同様の特性を示し大きな飽和出力電力を実現できる。一方、小信号入力時には、メインアンプのみが動作し、且つメインアンプの出力側に接続したλ／４線路はインピーダンスインバータとして機能するため、高い負荷インピーダンスにより高い効率が得られる。そのため、ドハティ増幅器は広い出力電力範囲で高い効率を実現できる。

ドハティ増幅器は２つの増幅器を用いるため、小型化のためには２つの増幅器を１つのパッケージに収納することが望ましい。一方で、ドハティ増幅器全体を集積化すると特性の微調整が困難である。このため、２つの増幅器と整合回路の一部のみをパッケージに収納し、パッケージ外に調整可能な部分を設けることが望ましい。しかし、隣接する入力端子間又は出力端子間での電磁結合がデバイス特性に影響する。これは１つの増幅器を１つのパッケージに収納した半導体デバイスを２組用いてドハティ増幅器を構成した場合と比較し、端子間距離が縮まる事に加え、隣接する端子間を通過する信号が９０度の位相差を持つためであると考えられる。この問題に対してパッケージ内に電気シールドを設ける手法が提案されているが、電気シールドのサイズに起因する小型化に限界が生じる。また、ドハティ増幅器の分配回路と合成回路以外を全てパッケージ化することも提案されている（例えば、特許文献１参照）。

日本特開２００５－３０３７７１号公報

分配回路と合成回路以外を全てパッケージ化することで電磁結合は抑制できるが、前述したように特性の微調整が困難という問題がある。

本発明は、上述のような課題を解決するためになされたもので、その目的は電磁結合を抑制しつつ、特性の微調整を容易に行うことができるドハティ増幅器を得るものである。

本発明に係るドハティ増幅器は、互いに隣接する第１及び第２の入力端子と、互いに隣接する第１及び第２の出力端子とを持つパッケージと、前記パッケージの内部において前記第１の入力端子と前記第１の出力端子との間に順に接続された第１の入力整合回路、第１の遅延回路、第２の入力整合回路、第１の増幅器及び第１の出力整合回路と、前記パッケージの内部において前記第２の入力端子と前記第２の出力端子との間に順に接続された第３の入力整合回路、第２の増幅器、第２の出力整合回路、第２の遅延回路及び第３の出力整合回路と、前記パッケージの外側において前記第１の入力端子、前記第２の入力端子、前記第１の出力端子及び前記第２の出力端子にそれぞれ接続された第１から第４の整合回路とを備えることを特徴とする。

本発明では、遅延回路をパッケージ内に内蔵するため、パッケージの入力端子間と出力端子間での位相を同相にすることができる。これにより、小型パッケージで生じる電磁結合を抑制することができる。また、パッケージの外側の整合回路でドハティ増幅器の特性の微調整を容易に行うことができる。

実施の形態１に係るドハティ増幅器を示す図である。実施の形態１に係るドハティ増幅器のパッケージを示す平面図である。実施の形態１に係るドハティ増幅器のパッケージを示す断面図である。実施の形態１に係る第２の増幅器の出力整合回路のインピーダンス変成を示す図である。比較例に係るドハティ増幅器を示す回路図である。比較例に係るドハティ増幅器のドレイン効率の計算結果を示す図である。比較例に係るドハティ増幅器の利得の計算結果を示す図である。実施の形態１に係るドハティ増幅器のドレイン効率の計算結果を示す図である。実施の形態１に係るドハティ増幅器の利得の計算結果を示す図である。飽和出力電力に対する端子間距離の影響を計算した結果を示す図である。遅延回路の電気長を変えて実施の形態１に係るドハティ増幅器の飽和出力電力を計算した結果を示す図である。実施の形態２に係るドハティ増幅器のパッケージ内部を示す等価回路図である。実施の形態２に係るドハティ増幅器のパッケージ内部のレイアウトを示す平面図である。実施の形態２に係る第２の増幅器の出力整合回路のインピーダンス変成を示す図である。実施の形態３に係るドハティ増幅器を示す図である。実施の形態３に係るドハティ増幅器のパッケージ内部を示す等価回路図である。実施の形態３に係る第１の増幅器の出力整合回路のインピーダンス変成を示す図である。実施の形態３に係る第２の増幅器の出力整合回路のインピーダンス変成を示す図である。

実施の形態に係るドハティ増幅器について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、実施の形態１に係るドハティ増幅器を示す図である。パッケージ１は、互いに隣接する第１及び第２の入力端子２，３と、互いに隣接する第１及び第２の出力端子４，５とを持つ。

第１の入力整合回路６、第１の遅延回路７、第２の入力整合回路８、第１の増幅器９及び第１の出力整合回路１０がパッケージ１の内部において第１の入力端子２と第１の出力端子４との間に順に接続されている。第３の入力整合回路１１、第２の増幅器１２、第２の出力整合回路１３、第２の遅延回路１４及び第３の出力整合回路１５がパッケージ１の内部において第２の入力端子３と第２の出力端子５との間に順に接続されている。

第１の増幅器９及び第２の増幅器１２は例えばＧａＮ－ＨＥＭＴである。第１の増幅器９はＡＢ級又はＢ級にバイアスされる。第２の増幅器１２はＣ級にバイアスされる。第１の増幅器９のゲートに第２の入力整合回路８等が接続され、ドレインに第１の出力整合回路１０が接続されている。第２の増幅器１２のゲートに第３の入力整合回路１１が接続され、ドレインに第２の出力整合回路１３等が接続されている。

第１から第４の整合回路１６～１９がパッケージ１の外側において第１の入力端子２、第２の入力端子３、第１の出力端子４及び第２の出力端子５にそれぞれ接続されている。第１及び第２の整合回路１６，１７にゲートバイアス回路が含まれていてもよい。第３及び第４の整合回路１８，１９にドレインバイアス回路が含まれていてもよい。

分配回路２０と合成回路２１もパッケージ１の外側に設けられている。分配回路２０は、入力信号を２つに同相で等分配して、それぞれ第１及び第２の整合回路１６，１７を介して第１及び第２の入力端子２，３に入力する。分配回路２０は、特性インピーダンスが７０．７１Ωで入力信号の波長λの１／４の電気長を有するマイクロストリップ線路２２，２３と、１００Ωの抵抗２４とを有するウィルキンソン分配回路である。

合成回路２１は、第１及び第２の出力端子４，５から第３及び第４の整合回路１８，１９を介して入力した信号を１つに合成する。合成回路２１の出力に整合回路２５と負荷２６が接続されている。負荷２６の抵抗値は一般的に５０Ωである。整合回路２５は、特性インピーダンスが３５．３６Ωで入力信号の波長λの１／４の電気長を持つマイクロストリップ線路である。

パッケージ１の内部の回路は、例えば比誘電率が３～４で厚さが２０～３０ｍｉｌ程度の樹脂基板上に形成した金属パターンとＳＭＤ（Surface Mount Device）部品で構成する。パッケージ１の内部の整合回路は、ボンディングワイヤのインダクタンス、ＭＩＭ（Metal Insulator Metal）キャパシタ、又は比誘電率３０～３００の誘電体基板上に形成したマイクロストリップ線路で構成する。第１及び第２の遅延回路７，１４は、比誘電率３０～３００の誘電体基板上に形成したマイクロストリップ線路である。

図２は、実施の形態１に係るドハティ増幅器のパッケージを示す平面図である。図３は、実施の形態１に係るドハティ増幅器のパッケージを示す断面図である。ヒートシンク２７の上に第１の増幅器９及び第２の増幅器１２等が実装されている。第１及び第２の入力端子２，３と第１及び第２の出力端子４，５とヒートシンク２７はモールド材２８で固定される。ただし、パッケージ１はモールドパッケージに限らずセラミックパッケージでもよい。

第１から第３の入力整合回路６，８，１１及び第１及び第２の整合回路１６，１７は、大信号入力時に第１の増幅器９及び第２の増幅器１２のゲートに反射無く信号が入力できるように設計される。第１から第３の出力整合回路１０，１３，１５及び第３及び第４の整合回路１８，１９は、第１の増幅器９及び第２の増幅器１２のドレインから出力側を見たインピーダンスが最適負荷インピーダンスＺ_ｏｐｔになるように設計される。一般にＺ_ｏｐｔはトランジスタのロードプル計算又はロードプル評価から決定され、飽和効率が最大になる負荷、電力負荷効率が最大になる負荷、又は飽和出力電力が最大になる負荷等に設定される。

第１の入力整合回路６の出力端から入力側を見たインピーダンスは入力信号の周波数で第１のインピーダンスＺ_Ｓ１である。第３の出力整合回路１５の入力端から出力側を見たインピーダンスは入力信号の周波数で第２のインピーダンスＺ_Ｌ１である。Ｚ_Ｓ１，Ｚ_Ｌ１は虚数部を持たない。第１の遅延回路７の特性インピーダンスはＺ_Ｓ１と同じである。第２の遅延回路１４の特性インピーダンスはＺ_Ｌ１と同じである。第１の遅延回路７及び第２の遅延回路１４は、インピーダンスを変えずに位相だけを遅延させるため、虚数部を持たないインピーダンスを有する回路に接続する必要がある。

第１の増幅器９のドレインから合成回路２１までの整合回路は、通過位相が入力信号の周波数で９０度＋１８０×Ｎ度（Ｎは自然数）になるように設計される。また、第２の増幅器１２のドレインから合成回路２１までの整合回路は、通過位相が入力信号の周波数で０度＋１８０×Ｍ（Ｍは自然数）になるように設計される。ここではＮ＝０、Ｍ＝１の場合について説明する。このように設計することで、合成回路２１から第２の増幅器１２側を見た小信号でのインピーダンスは開放となる。また、第１の増幅器９の小信号での負荷インピーダンスは、大信号時と比較して２倍高いインピーダンスに設定される。

図４は、実施の形態１に係る第２の増幅器の出力整合回路のインピーダンス変成を示す図である。第３の出力整合回路１５と第４の整合回路１９でインピーダンスを５０ΩからＺ_Ｌ１まで変成する。第２の遅延回路１４は、この虚数部を持たないインピーダンスＺ_Ｌ１となる位置に接続され、特性インピーダンスＺ_Ｌ１で信号の波長λの１／４の電気長を持つマイクロストリップ線路で構成される。第１の遅延回路７も同様に、虚数部を持たないインピーダンスＺ_Ｓ１となる位置に接続され、特性インピーダンスＺ_Ｓ１で信号の波長λの１／４の電気長を持つマイクロストリップ線路で構成される。

続いて、本実施の形態の効果を比較例と比較して説明する。図５は比較例に係るドハティ増幅器を示す回路図である。比較例では第１の遅延回路７及び第２の遅延回路１４がパッケージ１の外側に設けられている。第１の遅延回路７及び第２の遅延回路１４のマイクロストリップ線路の特性インピーダンスは５０Ωである。このため、パッケージ１の第１及び第２の入力端子２，３間又は第１及び第２の出力端子４，５間で９０度の位相差を生じる。従って、経路間の干渉による影響が大きい。

図６は比較例に係るドハティ増幅器のドレイン効率の計算結果を示す図である。図７は比較例に係るドハティ増幅器の利得の計算結果を示す図である。太線は端子間距離が１ｍｍの場合であり、細線は端子間距離が１００ｍｍの場合である。比較例では、端子間距離の縮小により、飽和出力電力の低下と、バックオフ時の効率低下が認められる。図８は実施の形態１に係るドハティ増幅器のドレイン効率の計算結果を示す図である。図９は実施の形態１に係るドハティ増幅器の利得の計算結果を示す図である。実施の形態１では端子間距離を１ｍｍまで縮小しても特性が劣化しないことが分かる。

図１０は、飽和出力電力に対する端子間距離の影響を計算した結果を示す図である。横軸は端子間距離である。縦軸は、端子間での電磁結合が無視できる端子間距離１００ｍｍでの飽和出力電力を基準とした飽和出力電力の相対的な変化である。比較例では、端子間距離がおよそ１０ｍｍより小さくなると飽和出力の低下が見られ、数ミリでは大きく低下することが分かる。一方、実施の形態１では、端子間距離が１ｍｍであっても飽和出力電力の低下はわずかである。

図１１は、遅延回路の電気長を変えて実施の形態１に係るドハティ増幅器の飽和出力電力を計算した結果を示す図である。横軸は、入力信号の１／４の電気長で規格化された第１の遅延回路７及び第２の遅延回路１４の電気長である。一般的なドハティ増幅器と同様に第１の遅延回路７及び第２の遅延回路１４の電気長は厳密にλ／４でなくともよく、入力信号の波長λの１／４±２０％の範囲内であれば同様の効果が期待できる。

以上説明したように、本実施の形態では、遅延回路をパッケージ内に内蔵するため、パッケージの入力端子間と出力端子間での位相を同相にすることができる。これにより、小型パッケージで生じる電磁結合を抑制することができる。また、パッケージの外側の整合回路でドハティ増幅器の特性の微調整を容易に行うことができる。

実施の形態２．
図１２は、実施の形態２に係るドハティ増幅器のパッケージ内部を示す等価回路図である。図１３は、実施の形態２に係るドハティ増幅器のパッケージ内部のレイアウトを示す平面図である。実施の形態１とは異なり、第１の遅延回路７及び第２の遅延回路１４をマイクロストリップ線路ではなく、集中定数で構成している。インダクタ２９～３６はボンディングワイヤで構成される。キャパシタ３７～４０は半導体基板上に形成されたＭＩＭ容量又は誘電体基板上の金属パターンとヒートシンクで構成される並行平板容量などである。

実施の形態１の第２の遅延回路１４に対応するのは、直列接続された２つのインダクタ３５，３６の間にキャパシタ４０がシャント接続されたＴ型の回路である。図１４は、実施の形態２に係る第２の増幅器の出力整合回路のインピーダンス変成を示す図である。このＴ型の回路はインピーダンス変成に寄与せず、通過位相のみが９０度遅れるように設計される。同様に第１の遅延回路７に対応するのは、直列接続された２つのインダクタ２９，３０の間にキャパシタ３７がシャント接続されたＴ型の回路である。

実施の形態１では第１の遅延回路７及び第２の遅延回路１４を高誘電率基板で構成するが、実施の形態２では集中定数で構成する。このため、第１の遅延回路７及び第２の遅延回路１４の回路サイズを小型に実現することが容易である。また、図１３に示すように、第１の増幅器９と第２の増幅器１２の実装位置が信号の進行方向に対して異なる位置に配置される。このため、入力端子間及び出力端子間だけでなく、ボンディングワイヤ間の干渉も抑制できる。

実施の形態３．
図１５は、実施の形態３に係るドハティ増幅器を示す図である。本実施の形態では、第１の入力整合回路４１、第１の増幅器９及び第１の出力整合回路４２がパッケージ１の内部において第１の入力端子２と第１の出力端子４との間に順に接続されている。第２の入力整合回路４３、第２の増幅器１２及び第２の出力整合回路４４がパッケージ１の内部において第２の入力端子３と第２の出力端子５との間に順に接続されている。

第１の入力端子２から第１の増幅器９までの電気長は、入力信号の波長λの１／４±２０％の範囲内で第２の入力端子３から第２の増幅器１２までの電気長よりも長い。従って、第１の入力整合回路４１は第２の入力整合回路４３に対して通過位相を９０度遅延させる。

第２の増幅器１２から第２の出力端子５までの電気長は、入力信号の波長λの１／４±２０％の範囲内で第１の増幅器９から第１の出力端子４までの電気長よりも長い。従って、第２の出力整合回路４４は第１の出力整合回路４２に対して通過位相を９０度遅延させる。

第２の出力整合回路４４と第４の整合回路１９は、実施の形態１と同様に、第２の増幅器１２のドレイン端から出力を見たインピーダンスが最適負荷インピーダンスＺｏｐｔとなるように設計される。ただし、第２の出力整合回路４４はインピーダンス変成に寄与し、第１の出力整合回路４２に対して通過位相を９０度遅延させるように設計される。第１の入力整合回路４１及び第２の入力整合回路４３も同様に設計される。

図１６は、実施の形態３に係るドハティ増幅器のパッケージ内部を示す等価回路図である。第１の入力整合回路４１はインダクタ４５～４７、キャパシタ４８及びマイクロストリップ線路４９を有する。第２の入力整合回路４３はインダクタ５０，５１及びキャパシタ５２を有する。第１の出力整合回路４２はインダクタ５３を有する。第２の出力整合回路４４はインダクタ５４，５５及びマイクロストリップ線路５６を有する。

図１７は、実施の形態３に係る第１の増幅器の出力整合回路のインピーダンス変成を示す図である。図１８は、実施の形態３に係る第２の増幅器の出力整合回路のインピーダンス変成を示す図である。第１の増幅器９及び第２の増幅器１２のどちらも５０ΩからＺ_ｏｐｔまでインピーダンス変成される。なお、第２の出力整合回路４４ではマイクロストリップ線路５６で９０度位相が遅れる。第１の入力整合回路４１も同様である。従って、実施の形態１と同様に入力端子間と出力端子間で信号は同相となる。なお、第１の出力整合回路４２と第２の出力整合回路４４での通過位相差が９０度であり、第１の入力整合回路４１と第２の入力整合回路４３での通過位相差が９０度であれば、図１６に示す回路以外でも同様の効果が得られる。

実施の形態１の第１の遅延回路７及び第２の遅延回路１４はインピーダンス変成に寄与しないが、本実施の形態の第１の入力整合回路４１及び第２の出力整合回路４４はインピーダンス変成に寄与する。このため、実施の形態１の効果に加えて、インピーダンス変成を多段化できるため、広帯域な特性が期待できる。

１パッケージ、２第１の入力端子、３第２の入力端子、４第１の出力端子、５第２の出力端子、６第１の入力整合回路、７第１の遅延回路、８第２の入力整合回路、９第１の増幅器、１０第１の出力整合回路、１１第３の入力整合回路、１２第２の増幅器、１３第２の出力整合回路、１４第２の遅延回路、１５第３の出力整合回路、１６第１の整合回路、１７第１の整合回路、１８第２の整合回路、１９第２の整合回路、２０分配回路、２１合成回路、２９，３０，３５，３６インダクタ、３７，４０キャパシタ、４１第１の入力整合回路、４２第１の出力整合回路、４３第２の入力整合回路、４４第２の出力整合回路

Claims

互いに隣接する第１及び第２の入力端子と、互いに隣接する第１及び第２の出力端子とを持つパッケージと、
前記パッケージの内部において前記第１の入力端子と前記第１の出力端子との間に順に接続された第１の入力整合回路、第１の遅延回路、第２の入力整合回路、第１の増幅器及び第１の出力整合回路と、
前記パッケージの内部において前記第２の入力端子と前記第２の出力端子との間に順に接続された第３の入力整合回路、第２の増幅器、第２の出力整合回路、第２の遅延回路及び第３の出力整合回路と、
前記パッケージの外側において前記第１の入力端子、前記第２の入力端子、前記第１の出力端子及び前記第２の出力端子にそれぞれ接続された第１から第４の整合回路と、
前記パッケージの外側に設けられ、入力信号を２つに分配してそれぞれ前記第１及び第２の整合回路を介して前記第１及び第２の入力端子に入力する分配回路と、
前記パッケージの外側に設けられ、前記第１及び第２の出力端子から前記第３及び第４の整合回路を介して入力した信号を１つに合成する合成回路とを備えることを特徴とするドハティ増幅器。
前記第１の入力整合回路の出力端から入力側を見たインピーダンスは入力信号の周波数で第１のインピーダンスであり、
前記第３の出力整合回路の入力端から出力側を見たインピーダンスは前記入力信号の周波数で第２のインピーダンスであり、
前記第１及び第２のインピーダンスは虚数部を持たず、
前記第１の遅延回路の特性インピーダンスは前記第１のインピーダンスと同じであり、
前記第２の遅延回路の特性インピーダンスは前記第２のインピーダンスと同じであり、
前記第１及び第２の遅延回路の電気長は前記入力信号の波長の１／４±２０％の範囲内であることを特徴とする請求項１に記載のドハティ増幅器。
前記第１及び第２の遅延回路はマイクロストリップ線路であることを特徴とする請求項２に記載のドハティ増幅器。
前記第１及び第２の遅延回路の各々は、直列接続された２つのインダクタの間にキャパシタがシャント接続された構成であることを特徴とする請求項２に記載のドハティ増幅器。
互いに隣接する第１及び第２の入力端子と、互いに隣接する第１及び第２の出力端子とを持つパッケージと、
前記パッケージの内部において前記第１の入力端子と前記第１の出力端子との間に順に接続された第１の入力整合回路、第１の増幅器及び第１の出力整合回路と、
前記パッケージの内部において前記第２の入力端子と前記第２の出力端子との間に順に接続された第２の入力整合回路、第２の増幅器及び第２の出力整合回路と、
前記パッケージの外側において前記第１の入力端子、前記第２の入力端子、前記第１の出力端子及び前記第２の出力端子にそれぞれ接続された第１から第４の整合回路と、
前記パッケージの外側に設けられ、入力信号を２つに分配してそれぞれ前記第１及び第２の整合回路を介して前記第１及び第２の入力端子に入力する分配回路と、
前記パッケージの外側に設けられ、前記第１及び第２の出力端子から前記第３及び第４の整合回路を介して入力した信号を１つに合成する合成回路とを備え、
前記第１の入力端子から前記第１の増幅器までの電気長は、入力信号の波長の１／４±２０％の範囲内で前記第２の入力端子から前記第２の増幅器までの電気長よりも長く、
前記第２の増幅器から前記第２の出力端子までの電気長は、前記入力信号の波長の１／４±２０％の範囲内で前記第１の増幅器から前記第１の出力端子までの電気長よりも長いことを特徴とするドハティ増幅器。