JP7029698B2 - 撮像装置 - Google Patents

Description

本開示は撮像装置に関する。

リセット時の基準信号と、受光量に応じた画素信号とを、順次走査して出力する撮像装置が知られている。両信号の差分を取ることによって、真の画素信号を得ることができる。この処理は、いわゆる相関２重サンプリング（ＣＤＳ）である。

高輝度の被写体を撮像したとき、リセット直後の僅かな期間の受光によっても信号電荷が多く発生し、基準信号が変動することがある。またこのような場合には同時に、画素信号が飽和してしまうことがある。変動した基準信号と、飽和した画素信号との差分を取った場合、真の画素信号はゼロに近い値となり得る。その結果、撮像画像の高輝度被写体領域に黒沈み（黒潰れ）が生じてしまう。このような黒沈み現象は、特に撮像装置の受光面が継続的に光に晒される状態において高い頻度で発生する。例えば、この現象は、電子シャッタ制御または連続撮影の時に顕著に現れる。

特許文献１は、画素出力線における信号の電位をクリップする機能を有するクリップトランジスタが設けられた撮像装置を開示する。クリップトランジスタは、演算増幅器の反転入力端子に接続される。クリップトランジスタを用いることにより、リセット信号を読み出すとき、演算増幅器の出力端子の電位が一定電位レベル以上に上昇しないようにすることが可能となる。

特開２００８－４２６７４号公報

簡素な回路構成によって黒沈み現象を抑制することが求められている。

本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。

画素と、前記画素に接続された信号線と、前記信号線に接続された第１サンプルホールド回路と、前記信号線に接続された第２サンプルホールド回路とを備え、前記画素は、光電変換により信号電荷を生成する光電変換部と、信号電荷を蓄積する電荷蓄積部と、前記電荷蓄積部の電圧を基準電圧にリセットするリセットトランジスタと、前記電荷蓄積部に蓄積された信号電荷の量に応じた信号電圧を増幅して出力する増幅トランジスタとを含み、前記第１サンプルホールド回路は、前記信号線に接続され、クリップ電圧までの入力に対して出力は線形であり、前記クリップ電圧を超える入力に対して出力が前記クリップ電圧にクリップされる入出力特性を有する、第１スイッチと、前記第１スイッチを介して前記信号線に接続された第１容量素子とを含み、前記第２サンプルホールド回路は、前記信号線に接続され、入力に対して出力が線形である入出力特性を有する第２スイッチと、前記第２スイッチを介して前記信号線に接続された第２容量素子とを含む、撮像装置。

包括的または具体的な態様は、素子、デバイス、モジュール、システム、集積回路または方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、モジュール、システム、集積回路および方法の任意の組み合わせによって実現されてもよい。

開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。

本開示の例示的な実施形態によれば、簡素な回路構成により黒沈み現象を抑制することが可能な撮像装置が提供される。

図１は、例示的な実施形態１による撮像装置１０００の回路構成例を模式的に示す回路図である。 図２は、例示的な実施形態１による撮像装置１０００の他の回路構成例を模式的に示す回路図である。 図３は、例示的な実施形態１のバリエーションによる撮像装置１０００Ａの回路構成例を模式的に示す回路図である。 図４は、画素１００の光電変換部１０５の、半導体基板１０５Ｄの法線方向に沿った断面を模式的に示す断面図である。 図５は、通常の輝度被写体を撮像するときの動作タイミングの一例を示すタイミング図である。 図６は、スイッチＭｓｉｇおよびスイッチＭｄａｒｋの入出力特性を示すグラフである。 図７は、高輝度被写体を撮像するときの動作タイミングの一例を示すタイミング図である。 図８は、例示的な実施形態１の他のバリエーションによる撮像装置１０００Ｂの回路構成例を模式的に示す回路図である。 図９は、スイッチＭｓｉｇおよびスイッチＭｄａｒｋの入出力特性を示すグラフである。 図１０は、例示的な実施形態２による撮像装置１０００Ｃの回路構成例を模式的に示す回路図である。 図１１は、スイッチＭｓｉｇおよびスイッチＭｄａｒｋの入出力特性を示すグラフである。 図１２は、例示的な実施形態３による撮像装置１０００Ｄの回路構成例を模式的に示す回路図である。 図１３は、例示的な実施形態４による、本開示の撮像装置を搭載した撮像モジュール２０００の機能ブロックを示す模式図である。

本開示の一態様の概要は以下の項目に記載のとおりである。

〔項目１〕
画素と、
前記画素に接続された信号線と、
前記信号線に接続された第１サンプルホールド回路と、
前記信号線に接続された第２サンプルホールド回路と
を備え、
前記画素は、
光電変換により信号電荷を生成する光電変換部と、
信号電荷を蓄積する電荷蓄積部と、
前記電荷蓄積部の電圧を基準電圧にリセットするリセットトランジスタと、
前記電荷蓄積部に蓄積された信号電荷の量に応じた信号電圧を増幅して出力する増幅トランジスタと、
を含み、
前記第１サンプルホールド回路は、
前記信号線に接続され、クリップ電圧までの入力に対して出力は線形であり、前記クリップ電圧を超える入力に対して出力が前記クリップ電圧にクリップされる入出力特性を有する、第１スイッチと、
前記第１スイッチを介して前記信号線に接続された第１容量素子と
を含み、
前記第２サンプルホールド回路は、
前記信号線に接続され、入力に対して出力が線形である入出力特性を有する第２スイッチと、
前記第２スイッチを介して前記信号線に接続された第２容量素子と
を含む、撮像装置。

〔項目２〕
制御回路をさらに備え、
前記画素は、前記基準電圧に対応する基準信号と、前記信号電圧に対応する基準信号とを前記信号線に出力し、
前記制御回路は、前記画素が前記基準信号を出力するとき前記第１スイッチをオンし、前記画素が前記画素信号を出力するとき前記第２スイッチをオンする、項目１に記載の撮像装置。

項目１、２に記載の撮像装置によると、簡素な回路構成により黒沈みを抑制することが可能となる。

〔項目３〕
前記第１スイッチは、第１導電型の第１トランジスタを含み、
前記第２スイッチは、前記第１導電型の第２トランジスタと、前記第２トランジスタと並列に接続され、前記第１導電型とは異なる第２導電型の第３トランジスタとを含む、項目１に記載の撮像装置。

項目３に記載の撮像装置によると、特別な回路を付加することなく、高輝度被写体の黒沈み現象を抑制することが可能となる。さらに、周辺回路の規模を縮小することが可能となる。

〔項目４〕
前記第１スイッチは、エンハンスメント型の第１トランジスタを含み、
前記第２スイッチは、デプレッション型の第２トランジスタを含む、項目１に記載の撮像装置。

〔項目５〕
前記第１トランジスタの導電型は、前記第２トランジスタの導電型と同じである、項目４に記載の撮像装置。

項目４、５に記載の撮像装置によると、回路構成のバリエーションが提供され、項目３と同様に、高輝度被写体の黒沈み現象を抑制することが可能となる。

〔項目６〕
前記第１サンプルホールド回路及び前記第２サンプルホールド回路に接続された差動アンプをさらに備え、
前記差動アンプは、前記第１容量素子に保持された電圧と前記第２容量素子に保持された電圧との差分を出力する、項目１から５いずれか１項に記載の撮像装置。

項目６に記載の撮像装置によると、真の画素信号を得ることができる。

〔項目７〕
前記差動アンプの出力をアナログ信号からデジタル信号に変換するＡＤ変換回路をさらに備える、項目１から６のいずれか１項に記載の撮像装置。

〔項目８〕
前記画素信号の最大値から前記クリップ電圧を引いた値は、前記ＡＤ変換回路の入力電圧範囲の最大値よりも大きい、項目７に記載の撮像装置。

項目７、８に記載の撮像装置によると、高輝度被写体の黒沈み現象をより効果的に抑制することが可能となる。

〔項目９〕
前記第１トランジスタはＭＯＳトランジスタであり、
前記第１トランジスタのゲートに電源電圧が印加されるとき、前記クリップ電圧は、前記電源電圧から前記第１トランジスタの閾値電圧を引いた値である、項目１から８のいずれか１項に記載の撮像装置。

項目９に記載の撮像装置によると、第１トランジスタのゲート端子に電源電圧を直接印加することができ、ゲート端子を制御する制御信号を生成する新たな生成回路を設けなくてもよい。

〔項目１０〕
電源電圧を降圧して降圧電圧を生成する降圧回路をさらに備え、
前記降圧回路は、前記降圧電圧を前記第１トランジスタのゲートに印加し、
前記第１トランジスタはＭＯＳトランジスタである、項目１から８のいずれか１項に記載の撮像装置。

項目１０に記載の撮像装置によると、第１トランジスタのゲート端子に与える電圧レベルを調整することができる。

〔項目１１〕
前記第１トランジスタの前記ゲートに前記降圧電圧が印加されるとき、前記クリップ電圧は、前記降圧電圧から前記第１トランジスタの閾値電圧を引いた値である、項目１０に記載の撮像装置。

項目１１に記載の撮像装置によると、第１サンプルホールド回路の出力のクリップ電圧を任意に変更することができる。

〔項目１２〕
前記信号電荷は、正孔であり、
前記第１導電型の第１トランジスタは、ｎ型のＭＯＳトランジスタである、項目３から７のいずれか１項に記載の撮像装置。

項目１２に記載の撮像装置によると、高輝度被写体の黒沈み現象を抑制することが可能となる、信号電荷として正孔を扱う撮像装置が提供される。

〔項目１３〕
前記光電変換部は、
第１電極と、
前記第１電極に対向する第２電極と、
前記第１電極と前記第２電極との間に位置し、光電変換によって前記信号電荷生成する光電変換膜と、
を有する、項目１から１２のいずれか１項に記載の撮像装置。

項目１３に記載の撮像装置によると、高輝度被写体の黒沈み現象を抑制することが可能となる、光電変換膜を有する光電変換部を備える撮像装置が提供される。

〔項目１４〕
前記光電変換部はフォトダイオードである、項目１から１２のいずれか１項に記載の撮像装置。

〔項目１５〕
前記画素は、前記光電変換部と前記電荷蓄積部との間に転送トランジスタを含む、項目１４に記載の撮像装置。

以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。

（実施形態１）
図１から図９を参照して、本実施形態による撮像装置１０００の構造および動作を説明する。

〔撮像装置１０００の構造〕
図１は、本実施形態による撮像装置１０００の回路構成例を模式的に示す。

撮像装置１０００は、２次元に配列された複数の画素１００および周辺回路を備える。実際には、数百万個の画素１００が２次元に配列され得る。図面の簡略化の観点から、図１には、ある一列に配置された２画素のみを示している。撮像装置１０００は、ラインセンサであっても構わない。その場合、複数の画素１００は、１次元（例えば、行方向または列方向）に配列される。

周辺回路は、例えば、サンプルホールド回路ＳＨ、差動アンプＡＭＰ、アナログ－デジタル変換回路ＡＤＣ、行走査回路（不図示）、および、列走査回路（不図示）を備える。周辺回路は、主に、画素１００から画素信号を読み出して処理し、それらを撮像装置の外部に出力する。以降、アナログ－デジタル変換回路をＡＤ変換回路と表記する。

画素１００およびサンプルホールド回路ＳＨは、列毎に設けられた出力信号線１０２を介して互いに電気的に接続される。画素１００から読み出された基準信号および画素信号は、サンプルホールド回路ＳＨによってサンプリングされる。差動アンプＡＭＰは、サンプリングされた基準信号および画素信号の差分を取る。これにより、真の画素信号が得られる。

ＡＤ変換回路ＡＤＣは、差動アンプＡＭＰから出力される真の画素信号をＡＤ変換してデジタル信号を出力する。撮像装置１０００は、画素信号として、例えば、ＲＡＷデータを出力することが可能である。

画素１００は、典型的に、光電変換部１０５、リセットトランジスタＭ１、増幅トランジスタＭ２および選択トランジスタＭ３を有する。

光電変換部１０５は、例えばフォトダイオードである。光電変換部１０５は、光電変換により信号電荷を生成する。光電変換部１０５は、リセットトランジスタＭ１および増幅トランジスタＭ２に電気的に接続される。光電変換部１０５、リセットトランジスタＭ１および増幅トランジスタＭ２を電気的に接続するノードは、一般に、浮遊拡散ノードと称される。本明細書では、浮遊拡散ノードを、ＦＤノード又は電荷蓄積ノードと呼ぶことがある。光電変換部１０５によって光電変換された信号電荷は、ＦＤノード１０１に蓄積される。

リセットトランジスタＭ１は、ＦＤノード１０１に電気的に接続される。図１においては、リセットトランジスタＭ１のソースおよびドレインの一方がＦＤノード１０１に接続されている。リセットトランジスタＭ１は、ＦＤノード１０１の電位を基準電位ＶＲＳＴにリセットする。リセットトランジスタＭ１は、ゲートに入力される制御信号ＲＳＴによって制御される。

増幅トランジスタＭ２は、ＦＤノード１０１に電気的に接続される。図１においては、増幅トランジスタＭ２のゲートがＦＤノード１０１に接続されている。増幅トランジスタＭ２は、ＦＤノード１０１に蓄積された信号電荷の量に応じて生じる信号電圧を増幅して出力する。

選択トランジスタＭ３は、増幅トランジスタＭ２および出力信号線１０２に電気的に接続される。増幅トランジスタＭ２および選択トランジスタＭ３によってソースフォロワ回路が形成される。選択トランジスタＭ３は、ゲートに入力される制御信号ＳＥＬによって制御される。選択トランジスタＭ３は、増幅トランジスタＭ２の出力信号を出力信号線１０２に選択的に出力する。

サンプルホールド回路ＳＨは、第１サンプルホールド回路２００および第２サンプルホールド回路３００を有する。

第１サンプルホールド回路２００は、基準電位に対応する基準信号をサンプリングし保持するための回路である。第１サンプルホールド回路２００は、出力信号線１０２に電気的に接続される。第１サンプルホールド回路２００は、画素１００から読み出された基準信号をサンプリングし保持する。

第１サンプルホールド回路２００は、スイッチＭｄａｒｋおよび容量素子Ｃｄａｒｋを有する。スイッチＭｄａｒｋは、ＮＭＯＳトランジスタである。スイッチＭｄａｒｋは、閾値電圧Ｖｔｈ１を有する。スイッチＭｄａｒｋは、ゲートに入力される制御信号ＤＣＡＰによって制御される。スイッチＭｄａｒｋは、ソースおよびドレインの一方へ入力される電圧がクリップ電圧Ｖｃｌｉｐを超えると、ソースおよびドレインの他方から出力される電圧が所定値にクリップされるような入出力特性を有する。ここでいう所定値は、典型的には０Ｖ以上、電源電圧Ｖｄｄ以下の値である。スイッチＭｄａｒｋの入出力特性については後述する。ここで電源電圧Ｖｄｄとは、増幅トランジスタＭ２のドレイン側に供給される電圧を意味する。すなわち電源電圧Ｖｄｄとは、増幅トランジスタＭ２の出力信号線１０２とは反対側の端子に供給される電圧を意味する。

第２サンプルホールド回路３００は、ＦＤノード１０１に蓄積された信号電荷の量に応じた画素信号をサンプリングし保持するための回路である。第２サンプルホールド回路３００は、出力信号線１０２に電気的に接続される。第２サンプルホールド回路３００は、画素１００から読み出された画素信号をサンプリングし保持する。

第２サンプルホールド回路３００は、スイッチＭｓｉｇおよび容量素子Ｃｓｉｇを有する。スイッチＭｓｉｇは、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであり、互いに並列接続された２つのスイッチＭｓｉｇ１およびスイッチＭｓｉｇ２を有する。スイッチＭｓｉｇとしてＣＭＯＳトランジスタを用いることにより、後述するようなスイッチの出力範囲を確保することができる。

スイッチＭｓｉｇ１は、ＮＭＯＳトランジスタである。スイッチＭｓｉｇ２は、ＰＭＯＳトランジスタである。スイッチＭｓｉｇは、スイッチＭｓｉｇ１およびスイッチＭｓｉｇ２のゲートに入力される制御信号ＳＣＡＰによって制御される。具体的に説明すると、スイッチＭｓｉｇ１は、正論理のゲート制御信号ＳＣＡＰによって制御される。スイッチＭｓｉｇ２は、負論理のゲート制御信号ＳＣＡＰによって制御される。

本明細書では、信号電荷が正孔である例を説明する。ただし、信号電荷が電子である撮像装置も本開示の範疇である。第１サンプルホールド回路２００および第２サンプルホールド回路３００におけるトランジスタの導電型は、信号電荷の種類に依存する。例えば、信号電荷が正孔であるとき、スイッチＭｄａｒｋにｎ型トランジスタを用い、信号電荷が電子であるとき、スイッチＭｄａｒｋにｐ型トランジスタを用いることが望ましい。本実施形態における、スイッチＭｄａｒｋおよびスイッチＭｓｉｇはエンハンスメント型のトランジスタである。

画素１００から基準信号が読み出されるとき、第１サンプルホールド回路２００はオンし、第２サンプルホールド回路３００はオフする。具体的には、スイッチＭｄａｒｋがオンし、スイッチＭｓｉｇはオフする。このスイッチ動作により、第１サンプルホールド回路２００は、基準信号をサンプリングできる。サンプリングされた基準信号は、容量素子Ｃｄａｒｋに保持される。

画素１００から画素信号が読み出されるとき、第１サンプルホールド回路２００はオフし、第２サンプルホールド回路３００はオンする。具体的には、スイッチＭｄａｒｋはオフし、スイッチＭｓｉｇはオンする。このスイッチ動作により、第２サンプルホールド回路３００は、画素信号をサンプリングできる。サンプリングされた画素信号は、容量素子Ｃｓｉｇに保持される。

第１サンプルホールド回路２００および第２サンプルホールド回路３００のそれぞれの出力値は、差動アンプＡＭＰに入力される。差動アンプＡＭＰは、容量素子Ｃｄａｒｋに保持された基準信号と、容量素子Ｃｓｉｇに保持された画素信号との差分を取り、真の画素信号を出力する。

図２は、本実施形態による撮像装置１０００の他の回路構成例を模式的に示す。

図２に示すように、画素１００は、転送トランジスタＭ４を有していてもよい。転送トランジスタＭ４を用いると、光電変換部１０５からの信号電荷をＦＤノード１０１に完全に転送することができる。転送トランジスタＭ４は、一般的なＣＭＯＳイメージセンサにおいて用いられる。

（画素１００の変形例）
図３は、本実施形態のバリエーションによる撮像装置１０００Ａの回路構成例を模式的に示す。図３においては、光電変換部１０５の構成が図１と異なっている。図４は、半導体基板１０５Ｄの法線方向に沿った光電変換部１０５の断面を模式的に示す。

図４に示すように、図３に示す画素１００の光電変換部１０５は、透明電極１０５Ａと、画素電極１０５Ｂと、透明電極１０５Ａと画素電極１０５Ｂとの間に配置される光電変換膜１０５Ｃとを有する。画素電極１０５Ｂは、電極の電位を制御する制御回路（不図示）に電気的に接続される。ＦＤノード１０１は半導体基板１０５Ｄ中に設けられており、コンタクトプラグ１０５Ｅを介して画素電極１０５Ｂに電気的に接続される。本開示において、光電変換部１０５は、フォトダイオードであってもよく、図４に示すような光電変換膜１０５Ｃを有する構成であってもよい。

図３に示す撮像装置１０００Ａにおいて、電荷は以下のように収集される。透明電極１０５Ａ側から光が光電変換膜１０５Ｃに入射すると、光電変換によって正と負の電荷が生じる。このとき、透明電極１０５Ａと画素電極１０５Ｂとの間に電圧が印加されると電界が生じる。その結果、正および負の電荷のうちの一方が画素電極１０５Ｂによって収集される。例えば、透明電極１０５Ａに１０Ｖ、画素電極１０５Ｂに０Ｖの電圧を印加すると、正電荷が画素電極１０５Ｂによって収集される。電荷は画素電極１０５ＢからＦＤノード１０１に移動し、ＦＤノード１０１に蓄積される。

〔撮像装置１０００の動作〕
まず、通常の輝度の被写体を撮像するときの動作を説明する。

図５は、通常の輝度の被写体を撮像するときの動作タイミングの一例を示す。図５には、制御信号ＳＥＬ、制御信号ＲＳＴ、出力信号線１０２に出力される信号Ｓ１、制御信号ＳＣＡＰおよび制御信号ＤＣＡＰの波形を示す。

（１－１．画素信号読み出し期間Ｔ１）
時刻ｔ１において、制御信号ＳＥＬをＨｉｇｈレベルにし、選択トランジスタＭ３をオンにする。これにより、読み出し対象の画素１００が列毎に選択され、選択された画素１００からの画素信号の読み出しが開始される。具体的には、上述したソースフォロワ回路が、ＦＤノード１０１に蓄積された信号電荷の量に応じた画素信号を出力信号線１０２に出力する。

ソースフォロワ回路のゲインをＧｓｆとする。出力信号線１０２の電圧は、式（１）で表される信号電圧Ｖｓになる。ここで、ΔＶＰＣは、光電変換により発生した電荷の量に応じた画素信号電圧であり、Ｖｔ０は、増幅トランジスタＭ２の閾値電圧である。
Ｖｓ＝Ｇｓｆ×（ＶＲＳＴ＋ΔＶＰＣ－Ｖｔ０） （１）

時刻ｔ２において、制御信号ＳＣＡＰをＨｉｇｈレベルにし、スイッチＭｓｉｇをオンにする。これにより、スイッチＭｓｉｇを介して、容量素子Ｃｓｉｇと出力信号線１０２とが導通され、容量素子Ｃｓｉｇに信号電圧Ｖｓが保持される。

（１－２．リセット期間Ｔ２）
時刻ｔ３において制御信号ＲＳＴをＨｉｇｈレベルとし、リセットトランジスタＭ１をオンにする。これにより、ＦＤノード１０１の電位は基準電位ＶＲＳＴにリセットされる。出力信号線１０２の電圧は、式（２）で表される信号電圧Ｖｄになる。
Ｖｄ＝Ｇｓｆ×（ＶＲＳＴ－Ｖｔ０） （２）

（１－３．基準信号読み出し期間Ｔ３）
時刻ｔ４において、制御信号ＤＣＡＰをＨｉｇｈレベルにし、スイッチＭｄａｒｋをオンにする。これにより、容量素子Ｃｄａｒｋと出力信号線１０２とが導通される。制御信号ＤＣＡＰのＨｉｇｈレベルは、例えば電源電圧Ｖｄｄに相当する。

図６は、スイッチＭｓｉｇおよびスイッチＭｄａｒｋの入出力特性を示す。横軸は、それぞれのトランジスタの入力電圧ＶＩＮ（Ｖ）であり、縦軸は、出力電圧ＶＯＵＴ（Ｖ）である。実線はスイッチＭｄａｒｋの入出力特性を示し、破線はスイッチＭｓｉｇの入出力特性を示す。

上述したとおり、スイッチＭｓｉｇはＣＭＯＳトランジスタである。スイッチＭｓｉｇの入出力特性は、図６に示すように線形である。したがって、スイッチＭｓｉｇに入力された信号電圧Ｖｓはそのまま出力される。出力された信号電圧Ｖｓは、容量素子Ｃｓｉｇに保持される。

スイッチＭｄａｒｋは、ＮＭＯＳトランジスタである。図６に示すスイッチＭｄａｒｋの入出力特性は、下記の式（３）および（４）で表される。
ＶＩＮ≦Ｖｃｌｉｐ＝Ｖｄｄ－Ｖｔｈ１の場合、
ＶＯＵＴ＝ＶＩＮ （３）
ＶＩＮ＞Ｖｃｌｉｐ＝Ｖｄｄ－Ｖｔｈ１の場合、
ＶＯＵＴ＝Ｖｃｌｉｐ＝Ｖｄｄ－Ｖｔｈ１ （４）

通常の輝度の被写体を撮像するとき、リセット時の出力信号線１０２の電圧が、式（３）が成立するＶＩＮの範囲内になるように設定される。すなわち、リセット後の信号電圧Ｖｄ＝Ｇｓｆ×（ＶＲＳＴ－Ｖｔ０）≦Ｖｄｄ－Ｖｔｈ１が成立するように、基準電位ＶＲＳＴの値を選択する。加えて、スイッチＭｄａｒｋにＨｉｇｈレベルの制御信号ＤＣＡＰを印加する。これにより、容量素子Ｃｄａｒｋに信号電圧Ｖｄが保持される。通常の輝度の被写体を撮像するときには、信号電圧Ｖｄは入射光量に依らず、例えば図６におけるＶＲとなる。

差動アンプＡＭＰにより、画素信号読み出し期間に出力された信号電圧Ｖｓと、基準信号読み出し期間に出力された信号電圧Ｖｄとの差分を取る。これにより、真の画素信号を示す差電圧Ｖｐｉｘが得られる。差電圧Ｖｐｉｘは式（５）により表される。
Ｖｐｉｘ＝Ｖｓ－Ｖｄ
＝Ｇｓｆ×（ＶＲＳＴ＋ΔＶＰＣ－Ｖｔ０）－Ｇｓｆ×（ＶＲＳＴ－Ｖｔ０）
＝Ｇｓｆ×ΔＶＰＣ （５）

次に、黒沈みが発生し得る高輝度の被写体を撮像するときの動作を説明する。

図７は、高輝度の被写体を撮像するときの動作タイミングの一例を示す。図７には、制御信号ＳＥＬ、制御信号ＲＳＴ、出力信号線１０２に出力される信号Ｓ１、制御信号ＳＣＡＰおよび制御信号ＤＣＡＰの波形を示す。

（２－１．画素信号読み出し期間Ｔ１）
期間Ｔ１における動作は、通常の輝度の被写体を撮像するときの動作と同じである。期間Ｔ１の動作により、容量素子Ｃｓｉｇに信号電圧Ｖｓが保持される。但し、高輝度の被写体を撮像したときには、光電変換により発生する電荷は飽和する。そのため、ＦＤノード１０１に蓄積された電荷の量に応じた画素信号電圧も飽和する。飽和した際の画素信号電圧をΔＶＰＣ＿ＭＡＸで表す。式（１）のΔＶＰＣをΔＶＰＣ＿ＭＡＸに置き換えると、式（６）が得られる。
Ｖｓ＝Ｇｓｆ×（ＶＲＳＴ＋ΔＶＰＣ＿ＭＡＸ－Ｖｔ０） （６）

（２－２．リセット期間Ｔ２）
時刻ｔ３において、制御信号ＲＳＴをＨｉｇｈレベルとし、リセットトランジスタＭ１をオンにする。これにより、ＦＤノード１０１の電位は基準電位ＶＲＳＴにリセットされる。

（２－３．基準信号読み出し期間Ｔ３）
時刻ｔ４において制御信号ＲＳＴをＬｏｗレベルにし、リセットトランジスタＭ１をオフにする。高輝度の被写体を撮像したとき、時刻ｔ４から時刻ｔ５までの期間においても、光電変換により多くの信号電荷が発生する。そのためＦＤノード１０１の電位は急激に上昇する。信号電荷が電子である場合は、ＦＤノード１０１の電位は急激に低下する。ＦＤノード１０１の電位は、最大で信号電圧Ｖｓと同じレベルに到達し得る。このような状態で、時刻ｔ５において制御信号ＤＣＡＰをＨｉｇｈレベルにすると、出力信号線１０２には、最大で、式（７）で表される信号電圧Ｖｄが出力される。
Ｖｄ＝Ｇｓｆ×（ＶＲＳＴ＋ΔＶＰＣ＿ＭＡＸ－Ｖｔ０） （７）

式（７）で表される信号電圧Ｖｄが出力された場合、信号電圧Ｖｄと信号電圧Ｖｓとの差分はゼロとなる。このような理由により、高輝度の被写体を撮像したときに黒沈みが発生する。本実施形態では、スイッチＭｄａｒｋが、図６に示す入出力特性を示す。上記したように、高輝度被写体を撮像するときには、信号電圧Ｖｄが上昇してスイッチＭｄａｒｋの入力電圧ＶＩＮがクリップ電圧Ｖｃｌｉｐを超えることが十分起こり得る。つまり、Ｖｄ＞Ｖｄｄ－Ｖｔｈ１となる場合がある。その場合でも、スイッチＭｄａｒｋの出力電圧ＶＯＵＴは、式（４）に基づいてＶｃｌｉｐ、すなわちＶｄｄ－Ｖｔｈ１にクリップされる。したがって、容量素子Ｃｄａｒｋには、信号電圧Ｖｄ＝Ｖｄｄ－Ｖｔｈ１が保持される。

差動アンプＡＭＰにより信号電圧Ｖｓと信号電圧Ｖｄとの差分を取る。これにより、差電圧Ｖｐｉｘが得られる。差電圧Ｖｐｉｘは式（８）により表される。この値はゼロ以外の値をとり得る。
Ｖｐｉｘ＝Ｖｓ－Ｖｄ
＝Ｇｓｆ×（ＶＲＳＴ＋ΔＶＰＣ＿ＭＡＸ－Ｖｔ０）－（Ｖｄｄ－Ｖｔｈ１） （８）

本実施形態によるサンプルホールド回路ＳＨのスイッチの構成を採用することにより、特別な回路を付加することなく、高輝度の被写体の黒沈み現象を抑制することが可能となる。さらに、周辺回路の規模を縮小することが可能となる。

（撮像装置１０００の変形例）
図８は、本実施形態の他のバリエーションによる撮像装置１０００Ｂの回路構成例を模式的に示す。

撮像装置１０００Ｂは、制御信号ＤＣＡＰを生成する降圧回路４００をさらに備える。

降圧回路４００は、例えば、電源電圧Ｖｄｄを降圧して、降圧電圧を生成する。例えば、降圧電圧は、電源電圧の中間電圧（例えば、Ｖｄｄ／２）である。降圧電圧は、スイッチＭｄａｒｋのゲートに入力される。

図９は、スイッチＭｓｉｇおよびスイッチＭｄａｒｋの入出力特性を示す。横軸は、入力電圧ＶＩＮ（Ｖ）であり、縦軸は、出力電圧ＶＯＵＴ（Ｖ）である。実線はスイッチＭｄａｒｋの入出力特性を示し、破線はスイッチＭｓｉｇの入出力特性を示す。

図９は、電源電圧Ｖｄｄの中間電圧に相当する制御信号ＤＣＡＰをスイッチＭｄａｒｋに印加したときの、スイッチＭｄａｒｋの入出力特性を示す。スイッチＭｄａｒｋの出力のクリップ電圧Ｖｃｌｉｐは、（Ｖｄｄ／２）－Ｖｔｈ１となる。スイッチＭｓｉｇの入出力特性は線形である。スイッチＭｄａｒｋの入出力特性は、下記の式（９）および（１０）で表される。
ＶＩＮ≦Ｖｃｌｉｐ＝（Ｖｄｄ／２）－Ｖｔｈ１の場合、
ＶＯＵＴ＝ＶＩＮ （９）
ＶＩＮ＞Ｖｃｌｉｐ＝（Ｖｄｄ／２）－Ｖｔｈ１の場合、
ＶＯＵＴ＝Ｖｃｌｉｐ＝（Ｖｄｄ／２）－Ｖｔｈ１ （１０）

このように、制御信号ＤＣＡＰのレベルを調整することで、スイッチＭｄａｒｋの入出力特性を変えることができる。具体的には、スイッチＭｄａｒｋの出力のクリップ電圧を変えることができる。

例えば、Ｖｐｉｘの最大値であるＶｐｉｘ＿ＭＡＸが、ＡＤ変換回路ＡＤＣの入力範囲を超える場合、つまり、ＡＤ変換回路ＡＤＣの入力の最大値ＶＡＤよりも大きい場合を考える。その場合、Ｖｐｉｘ＿ＭＡＸは飽和信号としてＡＤ変換回路ＡＤＣから出力される。また、その場合、対応する画素は白く見える。一方、Ｖｐｉｘ＿ＭＡＸの値がＶＡＤよりも小さい場合には、Ｖｐｉｘ＿ＭＡＸは飽和信号とならない。つまり、対応する画素は、例えば灰色となる。

このように、ＡＤ変換回路ＡＤＣの入力範囲およびクリップ電圧Ｖｃｌｉｐの設定によっては、Ｖｐｉｘ＿ＭＡＸがＶＡＤよりも小さくなる。その場合、ＡＤ変換回路ＡＤＣの入力範囲のうち、使用されない範囲が生じ得る。すると、得られる画像の色の範囲も狭くなる可能性がある。

一方、本実施形態のように降圧回路４００を備えれば、クリップ電圧Ｖｃｌｉｐを変更することができる。したがって、ＡＤ変換回路ＡＤＣの入力範囲に合わせてクリップ電圧Ｖｃｌｉｐを調整できる。よって、多様な入力範囲を有するＡＤ変換回路を使用することが可能になる。

一例として、各種の値は、Ｖｄｄ＝３．０Ｖ、Ｖｔｈ１＝１．５Ｖ、Ｇｓｆ＝０．９、ＶＲＳＴ＋ΔＶＰＣ＿ＭＡＸ＝Ｖｄｄ＝３．０Ｖ、Ｖｔ０＝０．３Ｖ、ＶＡＤ＝０．６Ｖとすることができる。その場合、Ｖｐｉｘ＿ＭＡＸ＝０．６Ｖとなり、ＶＡＤに一致する。なお、電源電圧が３．０Ｖ程度である場合に用いられるＡＤ変換回路ＡＤＣの入力範囲ＶＡＤは、例えば０．１Ｖ以上、２．０Ｖ以下である。

（実施形態２）
図１０は、本実施形態による撮像装置１０００Ｃの回路構成例を模式的に示す。

本実施形態による撮像装置１０００Ｃは、実施形態１による撮像装置１０００とはスイッチＭｓｉｇの構成が異なっている。以下、その差異点を中心に説明する。

本実施形態において、スイッチＭｓｉｇは、デプレッション型のＮＭＯＳトランジスタである。このように、本実施形態では、スイッチＭｓｉｇは、１個のトランジスタから構成される。

図１１は、スイッチＭｓｉｇおよびスイッチＭｄａｒｋの入出力特性を示す。横軸は、入力電圧ＶＩＮ（Ｖ）であり、縦軸は、出力電圧ＶＯＵＴ（Ｖ）である。実線はスイッチＭｄａｒｋの入出力特性を示し、破線はスイッチＭｓｉｇの入出力特性を示す。

デプレッション型のＮＭＯＳトランジスタであるスイッチＭｓｉｇは、ＶＩＮ＝ＶＯＵＴとなる入出力特性を有する。一方、スイッチＭｄａｒｋは、エンハンスメント型のＮＭＯＳトランジスタである。スイッチＭｄａｒｋの閾値電圧をＶｔｈ２とすると、図１１に示すスイッチＭｄａｒｋの入出力特性は、下記の式（１１）および（１２）で表される。実施形態１による２つのスイッチＭｄａｒｋ、Ｍｓｉｇの入出力特性と同じ特性が得られる。
ＶＩＮ≦Ｖｃｌｉｐ＝Ｖｄｄ－Ｖｔｈ２の場合は、
ＶＯＵＴ＝ＶＩＮ （１１）
ＶＩＮ＞Ｖｃｌｉｐ＝Ｖｄｄ－Ｖｔｈ２の場合は
ＶＯＵＴ＝Ｖｃｌｉｐ＝Ｖｄｄ－Ｖｔｈ２ （１２）

高輝度の被写体を撮像するときには、信号電圧Ｖｄが上昇してスイッチＭｄａｒｋの入力電圧ＶＩＮがクリップ電圧Ｖｃｌｉｐを超えることが十分起こり得る。つまり、Ｖｄ＞Ｖｄｄ－Ｖｔｈ２となる場合がある。その場合でも、スイッチＭｄａｒｋにＨｉｇｈレベルの制御信号ＤＣＡＰを印加することにより、出力電圧ＶＯＵＴは、式（１２）に基づいて、Ｖｃｌｉｐ、すなわちＶｄｄ－Ｖｔｈ２にクリップされる。

実施形態１と同様に、高輝度の被写体の撮像時に、リセット電圧レベルの信号電圧ＶｄをＶｄｄ－Ｖｔｈ２にクリップすることにより、黒沈みの発生を抑制することが可能となる。

（実施形態３）
図１２は本実施形態による撮像装置１０００Ｄの回路構成例を模式的に示す。本実施形態による撮像装置１０００Ｄは、画素信号と基準信号とを共通の容量素子に保持する点で、実施形態１による撮像装置１０００と異なる。以下、その差異点を中心に説明する。

画素１００から画素信号が読み出されるとき、第１サンプルホールド回路２００はオフし、第２サンプルホールド回路３００はオンする。具体的には、スイッチＭｄａｒｋはオフし、スイッチＭｓｉｇはオンする。これにより、第２サンプルホールド回路３００は、画素信号をサンプリングする。容量素子Ｃｃｏｍに保持された画素信号は、差動アンプＡＭＰを経由してＡＤ変換回路ＡＤＣでＡＤ変換される。

次に、画素１００から基準信号が読み出されるとき、第１サンプルホールド回路２００はオンし、第２サンプルホールド回路３００はオフする。具体的には、スイッチＭｄａｒｋがオンし、スイッチＭｓｉｇ１はオフする。これにより、第１サンプルホールド回路２００は、基準信号をサンプリングする。容量素子Ｃｃｏｍに保持された基準信号は、差動アンプＡＭＰを経由してＡＤ変換回路ＡＤＣでＡＤ変換される。ＡＤ変換された基準信号と画素信号との差分を取ることにより、真の画素信号が得られる。

このように、本実施形態では、共通の容量素子Ｃｃｏｍを用いて、画素信号のサンプリング、画素信号のＡＤ変換、基準信号のサンプリング、および基準信号のＡＤ変換をシーケンシャルに行う。

本実施形態によると、実施形態１および実施形態２による撮像装置と同様の効果が得られる。また、画素信号と基準信号とを保持する容量素子を共通化することにより、撮像装置の小型化が可能となる。

（実施形態４）
図１３を参照しながら、本実施形態による撮像モジュール２０００を説明する。

図１３は、本開示の撮像装置を搭載した撮像モジュール２０００の機能ブロックを模式的に示している。

撮像モジュール２０００は、例えば、第１の実施形態による撮像装置１０００と、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）５００とを備える。撮像モジュール２０００は、撮像装置１０００で得られた信号を処理して外部に出力する。

ＤＳＰ５００は、撮像装置１０００から出力される信号を処理する信号処理回路として機能する。ＤＳＰ５００は、撮像装置１０００から出力されたデジタル画素信号を受け取る。ＤＳＰ５００は、例えばガンマ補正、色補間処理、空間補間処理、およびオートホワイトバランスなどの処理を行う。なお、ユーザにより指定された各種設定に従い撮像装置１０００を制御し、撮像モジュール２０００の全体動作を統合するマイクロコンピュータが、ＤＳＰ５００の機能を有していてもよい。

ＤＳＰ５００は、撮像装置１０００から出力されたデジタル画素信号を処理して、最適なリセット電圧ＶＲＧ、リセット電圧ＶＲＢ、およびリセット電圧ＶＲＲを算出する。ＤＳＰ５００は、それらのリセット電圧を、撮像装置１０００にフィードバックする。ここで、リセット電圧ＶＲＧ、リセット電圧ＶＲＢおよびリセット電圧ＶＲＲはそれぞれ、Ｇ画素に関するリセット電圧、Ｂ画素に関するリセット電圧およびＲ画素に関するリセット電圧を示す。撮像装置１０００とＤＳＰ５００とは、一つの半導体装置として製造することも可能である。半導体装置は、例えばいわゆるＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）である。これにより、撮像装置１０００を用いた電子機器を小型化することができる。

本開示による撮像装置は、デジタルスチルカメラ、医療用カメラ、監視用カメラ、車載用カメラ、デジタル一眼レフカメラ、デジタルミラーレス一眼カメラ等、様々なカメラシステム及びセンサシステムへの利用が可能である。

１００ ：画素
１０１ ：電荷蓄積ノード
１０２ ：出力信号線
１０５ ：光電変換部
１０５Ａ ：透明電極
１０５Ｂ ：画素電極
１０５Ｃ ：光電変換膜
１０５Ｄ ：半導体基板
１０５Ｅ ：コンタクトプラグ
２００ ：第１サンプルホールド回路
３００ ：第２サンプルホールド回路
４００ ：降圧回路
１０００、１０００Ａ、１０００Ｂ、１０００Ｃ、１０００Ｄ ：撮像装置
２０００ ：撮像モジュール
ＡＤＣ ：ＡＤ変換回路
ＡＭＰ ：差動アンプ
Ｃｄａｒｋ、Ｃｓｉｇ ：容量素子
Ｍ１ ：リセットトランジスタ
Ｍ２ ：増幅トランジスタ
Ｍ３ ：選択トランジスタ
Ｍ４ ：転送トランジスタ
Ｍｄａｒｋ、Ｍｓｉｇ、Ｍｓｉｇ１、Ｍｓｉｇ２ ：スイッチ
ＰＤ ：フォトダイオード

Claims (15)

1. 画素と、
   前記画素に接続された信号線と、
   前記信号線に接続された第１サンプルホールド回路と、
   前記信号線に接続された第２サンプルホールド回路と
   を備え、
   前記画素は、
   光電変換により信号電荷を生成する光電変換部と、
   信号電荷を蓄積する電荷蓄積部と、
   前記電荷蓄積部の電圧を基準電圧にリセットするリセットトランジスタと、
   前記電荷蓄積部に蓄積された信号電荷の量に応じた信号電圧を増幅して出力する増幅トランジスタと、
   を含み、
   前記第１サンプルホールド回路は、
   前記信号線に接続され、クリップ電圧までの入力に対して出力は線形であり、前記クリップ電圧を超える入力に対して出力が前記クリップ電圧にクリップされる入出力特性を有する、第１スイッチと、
   前記第１スイッチを介して前記信号線に接続された第１容量素子と
   を含み、
   前記第２サンプルホールド回路は、
   前記信号線に接続され、入力に対して出力が線形である入出力特性を有する第２スイッチと、
   前記第２スイッチを介して前記信号線に接続された第２容量素子と
   を含む、
   撮像装置。
2. 制御回路をさらに備え、
   前記画素は、前記基準電圧に対応する基準信号と、前記信号電圧に対応する画素信号とを前記信号線に出力し、
   前記制御回路は、前記画素が前記基準信号を出力するとき前記第１スイッチをオンし、前記画素が前記画素信号を出力するとき前記第２スイッチをオンする、請求項１に記載の撮像装置。
3. 前記第１スイッチは、第１導電型の第１トランジスタを含み、
   前記第２スイッチは、前記第１導電型の第２トランジスタと、前記第２トランジスタと並列に接続され、前記第１導電型とは異なる第２導電型の第３トランジスタとを含む、請求項１に記載の撮像装置。
4. 前記第１スイッチは、エンハンスメント型の第１トランジスタを含み、
   前記第２スイッチは、デプレッション型の第２トランジスタを含む、請求項１に記載の撮像装置。
5. 前記第１トランジスタの導電型は、前記第２トランジスタの導電型と同じである、請求項４に記載の撮像装置。
6. 前記第１サンプルホールド回路及び前記第２サンプルホールド回路に接続された差動アンプをさらに備え、
   前記差動アンプは、前記第１容量素子に保持された電圧と前記第２容量素子に保持された電圧との差分を出力する、請求項１に記載の撮像装置。
7. 前記差動アンプの出力をアナログ信号からデジタル信号に変換するＡＤ変換回路をさらに備える、請求項６に記載の撮像装置。
8. 前記画素は、前記信号電圧に対応する画素信号を前記信号線に出力し、
   前記画素信号の最大値から前記クリップ電圧を引いた値は、前記ＡＤ変換回路の入力電圧範囲の最大値よりも大きい、請求項７に記載の撮像装置。
9. 前記第１トランジスタはＭＯＳトランジスタであり、
   前記第１トランジスタのゲートに電源電圧が印加されるとき、前記クリップ電圧は、前記電源電圧から前記第１トランジスタの閾値電圧を引いた値である、請求項３または４に記載の撮像装置。
10. 電源電圧を降圧して降圧電圧を生成する降圧回路をさらに備え、
    前記降圧回路は、前記降圧電圧を前記第１トランジスタのゲートに印加し、
    前記第１トランジスタはＭＯＳトランジスタである、請求項３または４に記載の撮像装置。
11. 前記第１トランジスタの前記ゲートに前記降圧電圧が印加されるとき、前記クリップ電圧は、前記降圧電圧から前記第１トランジスタの閾値電圧を引いた値である、請求項１０に記載の撮像装置。
12. 前記信号電荷は、正孔であり、
    前記第１導電型の第１トランジスタは、ｎ型のＭＯＳトランジスタである、請求項３に記載の撮像装置。
13. 前記光電変換部は、
    第１電極と、
    前記第１電極に対向する第２電極と、
    前記第１電極と前記第２電極との間に位置し、光電変換によって前記信号電荷を生成する光電変換膜と、
    を有する、請求項１に記載の撮像装置。
14. 前記光電変換部はフォトダイオードである、請求項１に記載の撮像装置。
15. 前記画素は、前記光電変換部と前記電荷蓄積部との間に転送トランジスタを含む、請求項１４に記載の撮像装置。

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