JP7021618B2 - レーザダイオードアレイデバイスの製造方法、レーザ発光回路及び測距装置 - Google Patents

Description

本開示は、レーザダイオードアレイデバイスの製造方法、レーザ発光回路及び測距装置に関する。

パルス状のレーザ光を対象物に照射して対象物で反射した反射光を観測することによって、対象物との距離を測定する測距手段が知られている。パルス状のレーザ光を放射させるために、光源としてレーザダイオード（ＬＤ）が使用されることが多い。また、広い範囲について距離測定を行うため、複数のＬＤからなるＬＤアレイが光源として使用される。

測距手段に対して対象物が相対的に移動する場合、例えば測距手段が自動車等の移動物に取り付けられている場合、移動物と対象物との衝突を避けるために、距離測定のためのパルス発光の単位時間当たりの回数を増加させて、単位時間当たりの距離測定の回数を増やすことが望ましい。

測距装置は、ＬＤなどの照射部から、パルス状の光を対象物に照射し、その対象物からの反射光をフォトダイオードなどの受光部で受光する。パルス状の光を投光してから受光するまでにかかる時間（飛行時間）を計測することにより、予め知られている光速を基に、測距装置から対象物までの距離を算出する。投光されるパルス状の光のパルス幅を狭めることにより、受光信号の幅も狭まる。これにより、受光時刻の計測誤差幅が小さくなり、測距精度が向上する。

ＬＤにパルス状のレーザ光を放射させるために、ＬＤに流れる電流を制御するスイッチング素子が使用される。スイッチング素子としては、例えば電界効果トランジスタ（ＦＥＴ）が使用される（例えば特許文献１参照）。

特開２００６－６６６５４号公報

特に高速動作を要求される場合には、スイッチング素子としてエンハンスメントＮチャネル型ＦＥＴが用いられる。Ｎチャネル型ＦＥＴの接続方法として、ソースが接地されない方式と、ソースが接地されて電位が固定される方式とがある。

従来のマルチレーザダイオードは、モノリシックカソードコモン構成であるため、個々のレーザダイオードを駆動するためには、そのアノード側に駆動電流制御回路を設けなければならなかった。すなわち、マルチレーザダイオードの共通のカソードを接地し、各々のアノードにＮチャネルＦＥＴのソースを接続する構成とする必要があった。この場合、ＮチャネルＦＥＴのソースは接地されない。

Ｎチャネル型ＦＥＴのスイッチング動作を制御するのはゲート・ソース間電圧（Ｖｇｓ）であり、ＦＥＴのソースを接地することにより、Ｖｇｓが有効に与えられることが望ましい。ＦＥＴのゲート駆動電位に対して、ソース電位が変動すると、Ｖｇｓを有効に与えることが困難となり、ＦＥＴのスイッチング動作の速度が低下する。

ＦＥＴのソース電極を接地することができれば、スイッチング速度を大きくすることができる。したがって、スイッチング速度を上げてパルス幅の狭いレーザ光を放射させるためには、ＦＥＴのソースが接地された構成を採用することが好ましい。

本件発明者は、測距のためのＬＤアレイパッケージが、各ＬＤのカソード同士が電気的に接続されたモノリシックカソードコモン構成であることが通常であるところ、モノリシックカソードコモン構成では個々のＬＤのカソード側に個々のＦＥＴが接続された構成を採用することができないことに着目した。また、個々のＬＤのカソード側に個々のＦＥＴが接続された構成を採用することができるモノリシックアノードコモン構成のＬＤアレイを製造するために新たな半導体製造ラインを設けることは、多大な費用と時間を要する。また、モノリシックではない複数のＬＤの光軸合わせを精度良く行ってＬＤアレイとして固定するためにも、多大な技術、設備及び費用を要する。

本開示は、一態様では、このような実情に鑑みてなされたものであり、その目的は、投光パルスの幅を狭くすることができるＬＤアレイを提供することにある。

本開示の第１の態様は、複数のレーザダイオードからなるレーザダイオードアレイに、同時又は順次にパルス状のレーザ光を放射させるレーザ発光回路を提供する。レーザ発光回路は、アノードが互いに電気的に接続された複数のレーザダイオードと、各レーザダイオードのカソードに電気的に接続され、各レーザダイオードに流れる電流を制御するスイッチング素子と、スイッチング素子を制御する駆動回路と、コンデンサと抵抗とが電気的に直列接続された直列回路であって、一端が複数のレーザダイオードの共通のアノードに電気的に接続され、他端が接地された直列回路と、複数のレーザダイオードの共通のアノードに電気的に接続され、コンデンサに電荷を供給するためのレーザダイオード電源入力端子と、駆動回路に電力を供給するための駆動回路電源入力端子と、駆動回路のそれぞれに電気的に接続され、パルス信号を入力するパルス信号入力端子とを備える。

上記構成により、レーザダイオードのカソード側にスイッチング素子を配置することができ、スイッチング速度を大きくすることができる。したがって、スイッチング速度を上げてパルス幅の狭いレーザ光を放射することができる。

本開示の第２の態様は、複数のレーザダイオードからなるレーザダイオードアレイに、同時又は順次にパルス状のレーザ光を放射させるレーザ発光回路を提供する。レーザ発光回路は、アノードが互いに電気的に分離された複数のレーザダイオードと、各レーザダイオードのカソードに電気的に接続され、各レーザダイオードに流れる電流を制御するスイッチング素子と、スイッチング素子を制御する駆動回路と、コンデンサと抵抗とが電気的に直列接続された直列回路であって、一端がレーザダイオードのアノードに電気的に接続され、他端が接地された直列回路と、複数のレーザダイオードのそれぞれのアノードに電気的に接続され、コンデンサにそれぞれ電荷を供給するためのレーザダイオード電源入力端子と、駆動回路に電力を供給するための駆動回路電源入力端子と、駆動回路のそれぞれに電気的に接続され、パルス信号を入力するパルス信号入力端子とを備える。

上記構成により、各レーザダイオードのアノードがそれぞれ電気的に分離され、１つのレーザダイオードがパルス発光しても、他のレーザダイオードに接続されたコンデンサは放電されない。したがって、それぞれのコンデンサの放電によるそれぞれのＬＤの投光動作は、他のＬＤの投光動作から独立である。

本開示の第１の態様または第２の態様において、スイッチング素子は、ドレイン電極がレーザダイオードのカソードに電気的に接続され、ソース電極が接地されたＦＥＴであり、駆動回路は、ＦＥＴのゲート電極に電気的に接続されたゲート駆動回路であってもよい。

上記構成により、ソース電極を接地しない場合に比べて、ソース電極の電位とゲート電極の電位との間の電位差を容易に大きくすることができ、ＦＥＴのスイッチング速度を大きくすることができる。

本開示の第１の態様または第２の態様において、ＦＥＴは、ＧａＮ系ＦＥＴであってもよい。

ＧａＮ系ＦＥＴは、シリコン系のＭＯＳＦＥＴに比べて、バンドギャップ及び飽和電子速度が大きいことから、高速のスイッチング動作を行うことができる。したがって、上記構成により、スイッチング速度を上げてパルス幅の狭いレーザ光を放射することができるレーザ発光回路を得る。

本開示の第３の態様は、本開示の第１の態様又は第２の態様のレーザ発光回路を備え、パルス状のレーザ光を放射する投光部と、レーザ光を受光する受光部と、投光部がレーザ光を放射した時刻と、受光部がレーザ光を受光した時刻と、に基づいて、受光されたレーザ光が通過した距離を検出する検出部と、を備える測距装置を提供する。

スイッチング速度を大きくしたレーザ発光回路を備えることにより、パルス幅の狭いレーザ光を放射することができ、距離測定の精度が高い測距装置を得ることができる。

本開示の第３の態様において、レーザ発光回路の複数のレーザダイオードは、等間隔で整列したものであってもよい。

上記構成により、レーザダイオードが規則正しく整列しているため、検出部により距離検出及び制御部による投光部の制御等を行い易い測距装置を得ることができ、精度の高い距離測定を行うことができる。

本開示に係るレーザダイオードアレイデバイスの製造方法、レーザ発光回路及び測距装置によると、投光パルスの幅を狭くすることができる。

本開示に係るＬＤアレイの適用例を示す図 実施形態１に係るＬＤアレイの構造例を示す側面図 実施形態１に係るＬＤアレイの製造方法の一例を説明するための図 実施形態１に係るＬＤアレイの製造方法の一例を説明するための図 実施形態１に係るＬＤアレイの製造方法の一例を説明するための図 実施形態１に係るＬＤアレイの製造方法の一例を説明するための図 実施形態１に係るレーザ発光回路の構成例を示す図 実施形態２に係るＬＤアレイの構造例を示す側面図 実施形態２に係るレーザ発光回路の構成例を示す図

以下、適宜図面を参照しながら、本開示に係る測距装置の実施形態を説明する。各実施形態において、同様の構成要素については同一の符号を付す。

§１ 適用例
まず、図１を用いて、本開示に係るレーザダイオード（ＬＤ）アレイ１が適用される場面の一例について説明する。ＬＤアレイ１は、例えば車載用途のライダー（ＬｉＤＡＲ）等の測距装置１０に適用可能である。測距装置１０は、レーザ光を外部に投光する投光部２と、受光部５と、検出部６と、制御部７とを備える。

投光部２は、パルス信号生成回路３と、レーザ発光回路４とを備える。パルス信号生成回路３は、制御部７により指示されたタイミングでパルス信号を生成してレーザ発光回路４に出力する回路である。レーザ発光回路４は、入力されたパルス信号に基づき、ＬＤアレイ１に含まれるＬＤを同時又は順次に発光させる回路である。図１では、レーザ発光回路４により投光されたレーザ光を破線により示す。

受光部５は、例えばフォトダイオードで構成され、外部の人、動物、道路、建造物等の障害物９によって反射されたレーザ光を受光して受光信号を生成する。検出部６は、投光部２がレーザ光を投光した時刻と、受光部５がレーザ光を受光した時刻と、に基づいて、レーザ光の飛行時間（Time of Flight、ＴｏＦ）を検出する。これにより、レーザ光の飛行距離を検出し、測距装置１０と障害物９との間の距離を検出することができる。制御部７は、測距装置１０の動作全体の制御を司るコントローラである。制御部７は、プログラムを実行することにより所定の機能を実現するＣＰＵ又はＭＰＵのような汎用プロセッサを含む。

§２ 実施形態１
＜２．１ 構造例＞
図２は、実施形態１に係るＬＤアレイ１の構造例を示す側面図である。図２の例では、ＬＤアレイ１は、互いに間隔を空けて１列に並んだ３つのＬＤ１ａ、１ｂ及び１ｃを含む３チャネル構成のＬＤアレイである。ＬＤ１ａ、１ｂ及び１ｃは、それぞれ、ｐ型クラッド層１２と、ｐ型クラッド層１２の上に形成された活性層１３と、活性層１３の上に形成されたｎ型クラッド層１４と、ｎ型クラッド層１４の上に形成されたｎ型半導体層１５と、ｎ型半導体層１５の上に形成されたカソード電極１６とを備える。ＬＤ１ａ、１ｂ及び１ｃのｐ型クラッド層１２の裏面には、単一のアノード電極１７が電気的に接続（以下、単に「接続」という。）されている。すなわち、ＬＤ１ａ、１ｂ及び１ｃは、アノード電極１７を共有する。このように、ＬＤアレイ１は、アノードコモン構成を有する。

図２には、説明の便宜上、互いに直交するＸ軸、Ｙ軸及びＺ軸を設けている。ＬＤアレイ１の積層方向をＺ方向とし、ＬＤ１ａ、１ｂ及び１ｃはＹ軸方向に一列に並んでいるものとする。

ＬＤ１ａ、１ｂ及び１ｃは、公知のＬＤである。例えば、ｐ型クラッド層１２はｐ型ＡｌＧａＡｓ層であり、活性層１３はＧａＡｓ層又はＡｌＧａＡｓ層であり、ｎ型クラッド層１４はｎ型ＡｌＧａＡｓ層であり、ｎ型半導体層１５はｎ型ＧａＡｓ層である。カソード電極１６及びアノード電極１７は、例えば、Ａｕ、Ｃｕ、Ａｌ、Ｆｅ及びこれらを含む合金等からなる。

図２に例示したＬＤ１ａ、１ｂ及び１ｃによって、同じ方向を向き、光軸が互いに平行であり、１列に等間隔に並んだレーザ光を放射することができる。

＜２．２ 製造方法例＞
［ステップＳ１０１］
図３Ａ～３Ｄを参照して、ＬＤアレイ１の製造方法の一例について説明する。まず、図３Ａに示すように、基板としてのｎ型半導体層１５上にモノリシックに形成された３つのＬＤ２０ａ、２０ｂ及び２０ｃを備えるカソードコモン構成のＬＤアレイ２０を準備する（Ｓ１０１）。具体的には、ＬＤアレイ２０のｎ型半導体層１５の上には、ｎ型クラッド層１４、活性層１３及びｐ型クラッド層１２が順番に形成されている。さらに、ｎ型半導体層１５の裏面には、単一のカソード電極１６が形成されている。

［ステップＳ１０２］
次に、図３Ｂに示すように、カソードコモン構成のＬＤアレイ２０を、ｐ型クラッド層１２がアノード電極１７に接続されるように、アノード電極１７に接着する（Ｓ１０２）。接着は、銀ペースト又はハンダ等を用いて行われる。なお、図３Ｂでは、図３Ａと比較して、ＬＤアレイ２０の上下を逆さまにして示している。すなわち、図３ＢのＬＤアレイ２０は、図３ＡのＬＤアレイ２０を、Ｘ軸の周りに１８０°回転させたものである。

図３Ｃは、ステップＳ１０２で接続された後の、カソードコモン構成のＬＤアレイ２０とアノード電極１７とを示す図である。

図３Ｂ及び３Ｃに示されたアノード電極１７は、例えば完成後のＬＤアレイ１が搭載されるＬＤパッケージに用いられる金属製のリードフレームである。アノード電極１７は、完成後のＬＤアレイ１を支持し、ｐ型クラッド層１２と外部配線とを接続する。

［ステップＳ１０３］
次に、隣接する３つのＬＤのカソードを互いに電気的に分離する（Ｓ１０３）。例えば、図３Ｄに示すように、ＬＤ間にあるｎ型半導体層１５及びカソード電極１６の領域Ｐを除去又は切断する。領域Ｐは、例えばレーザを照射することによって除去又は切断される。また、領域Ｐは、ダイサによって切断されてもよい。領域Ｐを除去又は切断することにより、図２に示すようなアノードコモン構成のＬＤアレイ１が完成する。

ステップＳ１０１～Ｓ１０３により、光軸が精度良く位置合わせされたアノードコモン構成のＬＤアレイ１を得ることができる。さらに、例えば、光軸が精度良く位置合わせされた既製品のカソードコモン構成のＬＤアレイ２０を準備することにより、費用のかかる新たな半導体製造ラインを設けることなく、光軸が精度良く位置合わせされたアノードコモン構成のＬＤアレイ１を得ることができる。

＜２．３ 回路構成例＞
図４は、ＬＤアレイ１を用いてパルスレーザを放射するレーザ発光回路４の構成例を示す図である。レーザ発光回路４は、前述のような３チャネル構成のＬＤアレイ１を備える。図４では、回路構造を整理するために、図２に示すＬＤ１ａ、１ｂ及び１ｃに相当するＬＤアレイ１の３つのＬＤチャネルを分離して示す。

レーザ発光回路４は、ＬＤアレイ１の３つのチャネルに対応する３つの回路ユニット４０ａ、４０ｂ及び４０ｃを備える。回路ユニット４０ａ、４０ｂ及び４０ｃは同じ構造を有する。図４では、回路ユニット４０ｂ及び４０ｃの内部構造の描写を省略する。

＜２．３．１ 回路ユニット構成例＞
回路ユニット４０ａは、ＬＤ１ａと、電界効果トランジスタ（ＦＥＴ）４１と、ＦＥＴ４１を制御するゲートドライバ４２とを備える。また、回路ユニット４０ａは、ＬＤ１ａのアノードに接続されたＬＤ電源（ＶＬＤ）端子４３ａを備える。さらに、回路ユニット４０ａは、ゲートドライバ４２に接続されたドライバ電源（ＶＤＤ）端子４４ａと、ゲート駆動信号（ＴＲＩＧ）端子４５ａと、接地（ＧＮＤ）端子４６ａとを備える。

ＶＬＤ端子４３ａは、ＬＤ１ａのアノードに接続されている。ゲートドライバ４２には、ＶＤＤ端子４４ａを介して、図示しない外部のドライバ電源から電力が供給される。ＴＲＩＧ端子４５ａには、例えば、図１に示すような外部のパルス信号生成回路３で生成されたパルス信号が入力される。ＧＮＤ端子４６ａは接地される。

ゲートドライバ４２は、ＴＲＩＧ端子４５ａからの入力信号に基づいてＦＥＴ４１のスイッチングを行う駆動回路である。ゲートドライバ４２の出力端子は、ＦＥＴ４１のゲート電極に接続される。ゲートドライバ４２の出力端子とＦＥＴ４１のゲート電極との間には、ゲート抵抗Ｒ_Ｇが挿入されてもよい。ゲート抵抗Ｒ_Ｇの抵抗値は、例えば、ＦＥＴ４１のスイッチングの際に、ＦＥＴ４１のスイッチノードにおける電圧、例えばＬＤ１ａのカソードにおける電圧にリンギングが発生しないように、かつ、ＦＥＴ４１のスイッチング速度が所望の速度となるように、選択される。

ＦＥＴ４１は、例えば、窒化ガリウム（ＧａＮ）系ＦＥＴである。ＦＥＴ４１は、シリコン系のＭＯＳＦＥＴであってもよい。ＦＥＴ４１のソース電極はＧＮＤ端子４６ａに接続されており、接地される。ＦＥＴ４１のドレイン電極は、ＬＤ１ａのカソードに接続されている。ＬＤ１ａのアノードは、前述のようにＶＬＤ端子４３ａに接続されている。ＦＥＴ４１は、本開示の「スイッチング素子」の一例である。

＜２．３．２ レーザ発光回路構成例＞
レーザ発光回路４は、回路ユニット４０ａ、４０ｂ及び４０ｃを備える。回路ユニット４０ａのＶＬＤ端子４３ａと、回路ユニット４０ｂのＶＬＤ端子４３ｂと、回路ユニット４０ｃのＶＬＤ端子４３ｃとは、共通のＬＤ電源端子５０に接続されている。このように、レーザ発光回路４は、ＬＤアレイ１につきアノードコモン構成を採用したものである。

共通のＬＤ電源端子５０には、コンデンサＣの一方の電極も接続されている。コンデンサＣの他方の電極は、抵抗Ｒを介して接地端子５３に接続されている。コンデンサＣと抵抗Ｒとの接続線には、電流測定端子５４が接続されている。

回路ユニット４０ａのＶＤＤ端子４４ａと、回路ユニット４０ｂのＶＤＤ端子４４ｂと、回路ユニット４０ｃのＶＤＤ端子４４ｃとは、共通のドライバ電源端子５１に接続されている。

回路ユニット４０ａのＴＲＩＧ端子４５ａは第１の発光信号入力端子５２ａに、回路ユニット４０ｂのＴＲＩＧ端子４５ｂは第２の発光信号入力端子５２ｂに、回路ユニット４０ｃのＴＲＩＧ端子４５ｃは第３の発光信号入力端子５２ｃに、接続されている。

回路ユニット４０ａのＧＮＤ端子４６ａと、回路ユニット４０ｂのＧＮＤ端子４６ｂと、回路ユニット４０ｃのＧＮＤ端子４６ｃとは、共通の接地端子５３に接続されている。

＜２．４ 回路動作例＞
レーザ発光回路４の共通のＬＤ電源端子５０には、図示しないＬＤ電源が接続され、電力が供給される。共通のドライバ電源端子５１には、図示しないドライバ電源が接続され、電圧が印加される。接地端子５３は、例えば図４に示すように接地される。

各発光信号入力端子５２ａ、５２ｂ及び５２ｃには、例えば、図１に示すような外部のパルス信号生成回路３で生成されたパルス信号が入力される。第１の発光信号入力端子５２ａに入力されたパルス信号は、回路ユニット４０ａのＴＲＩＧ端子４５ａを介してゲートドライバ４２に入力される。ゲートドライバ４２は、入力されたパルス信号を増幅してＦＥＴ４１のゲート電極に出力する。

増幅されたパルス信号がゲート電極に印加されることにより、ソース電極の電位とゲート電極の電位との間の電位差ＶｇｓがＦＥＴ４１の固有の閾値電圧を上回り、ＦＥＴ４１が「オン」にされ、ＦＥＴ４１のドレイン電流が流れる。これにより、ＬＤ１ａに電流が流れ、ＬＤ１ａがレーザ光を放射する。このようにして、ＦＥＴ４１は、パルス信号に基づいてスイッチングされ、ＬＤ１ａに流れる電流を制御する。

その後、ＦＥＴ４１がオンにされるとコンデンサＣに蓄えられた電荷がＬＤ１ａを通ってＧＮＤ端子４６ａに流れる。このように、コンデンサＣを設けることにより、ＦＥＴ４１がオンにされると急激にＬＤ１ａに電流を流すことができ、パルス幅の狭いレーザ光を発生させることができる。

ＴＲＩＧ端子４５ａから入力されるパルス信号に応じてＦＥＴ４１のオンとオフとが繰り返される。同時に、コンデンサＣの放電と充電も繰り返される。

ＬＤ１ａに流れる電流は、電流測定端子５４にて観察される。電流の観察は、例えば図１に示す制御部７によって行われる。例えば、制御部７は、ＬＤ１ａに流れる電流が過大にならないようにパルス信号生成回路３、図示しない外部のＬＤ電源、及び外部のドライバ電源等を制御する。

以上では、主に回路ユニット４０ａの動作について説明したが、回路ユニット４０ｂ及び４０ｃの動作についても同様である。この際、発光信号入力端子５２ａ、５２ｂ、５２ｃのいずれかの端子にトリガ信号が入力される都度、コモン・アノードに接続されたコンデンサＣからの放電が行われる。トリガ信号が、ディセーブルになると、コンデンサＣからの放電は停止し、再度充電が行われる。

以上のように、図４では、ＦＥＴ４１のドレイン電極がＬＤ１ａのカソードに接続され、ＦＥＴ４１のソース電極が接地されている。この構成と異なり、ＬＤ１ａのアノード側にＦＥＴが接続された構成も考えられる。従来のカソードコモンＬＤを用いた投光回路構成では、ＦＥＴのドレイン電極がＶＬＤ端子４３ａに接続され、ＦＥＴのソース電極がＬＤ１ａのアノードに接続され、ＬＤ１ａのカソードがＧＮＤ端子４６ａに接続されて接地されている。

しかしながら、ＬＤ１ａのアノード側にＦＥＴが接続された構成では、ＦＥＴのソース電極が接地されないため、ソース電極の電位とゲート電極の電位との間の電位差ＶＧＳが小さくなる。そのため、ＦＥＴのスイッチング速度が遅くなる。これを解消するためには、ゲートドライバ４２から出力される信号の電圧を上げる必要があるが、これは困難であり、実現したとしても消費電力が大きくなる。

したがって、ＦＥＴ４１のスイッチング速度を上げ、パルス幅の狭いレーザ光を放射するためには、ＦＥＴ４１のドレイン電極がＬＤ１ａのカソードに接続され、ＦＥＴ４１のソース電極が接地されている図４のような構成が有利である。このような構成を採用することができる点で、アノードコモン構成のＬＤアレイ１が有利である。

＜２．５ 発光方法例＞
図２に戻り、ＬＤアレイ１のＬＤ１ａ、１ｂ及び１ｃの発光方法の一例について説明する。例えば、ＬＤアレイ１のＬＤ１ａ、１ｂ及び１ｃは、同じタイミングでパルス発光する同時発光モードで使用される。同時発光モードの場合、図４に示す発光信号入力端子５２ａ、５２ｂ及び５２ｃには、同じタイミングでパルスが発生するパルス信号が入力される。同時発光モードでは、コンデンサＣに充電される電荷を増やすことにより、ＬＤアレイ１の中心から光軸方向に強いレーザ光を発することができるため、長距離測定を行うことができる。

次に、ＬＤアレイ１のＬＤ１ａ、１ｂ及び１ｃの発光方法の他の例について説明する。例えば、ＬＤアレイ１のＬＤ１ａ、１ｂ及び１ｃは、１つずつ順番にパルス発光する順次発光モードで使用される。順次発光モードの場合、図４に示す発光信号入力端子５２ａ、５２ｂ及び５２ｃには、それぞれ異なるタイミングでパルスが発生するパルス信号が入力される。順次発光モードは、例えば所望のフレームレート（例えば３０ｆｐｓ）において距離画像を順次、生成するライダー装置において利用される。順次発光モードでは、例えば、上記のようにＬＤ１ａ、１ｂ及び１ｃを１つずつ順番にパルス発光させながら、図２のＹ軸の周りにＬＤアレイを回転させることにより、パルス状のレーザ光によってＬＤアレイ１の周囲を走査する。これにより、様々な方向にある障害物との距離を測定できる。

＜２．６ 作用・効果＞
以上のように、実施形態１に係るＬＤアレイ１は、カソードであるｎ型半導体基板１５上にモノリシックに形成された３つのＬＤからなるＬＤアレイ２０を準備するステップ（Ｓ１０１）と、ＬＤの各アノード側の端部に、共通のリードフレーム１７を電気的に接続し、かつ、リードフレーム１７が３つのＬＤを支持するように固定するステップ（Ｓ１０２）と、隣接するＬＤのカソードをＬＤ毎に互いに電気的に分離するステップ（Ｓ１０３）と、を含む方法により製造される。

この製造方法によると、精度良く光軸合わせが行われたカソードコモン構成のＬＤアレイ２０をステップＳ１０１において準備すれば、光軸が合った状態のまま各ＬＤをリードフレーム１７に載せ替えることで、光軸が精度良く位置合わせされたアノードコモン構成のＬＤアレイ１を得ることができる。例えば、モノリシックに形成され、各ＬＤが同じ方向を向き、光軸が互いに平行であり、１列に等間隔に並んだＬＤアレイ２０を準備することにより、各ＬＤが同じ方向を向き、光軸が互いに平行であるアノードコモン構成のＬＤアレイ１を得ることができる。したがって、例えば既製品のカソードコモン構成のＬＤアレイ２０を準備することにより、費用のかかる新たな半導体製造ラインを設けることなく、光軸が精度良く位置合わせされたアノードコモン構成のＬＤアレイ１を得ることができる。

また、実施形態１では、３つのＬＤ１ａ、１ｂ及び１ｃからなるＬＤアレイ１に、同時又は順次にパルス状のレーザ光を放射させるレーザ発光回路４を開示する。レーザ発光回路４は、アノードが互いに電気的に接続された３つのＬＤ１ａ、１ｂ及び１ｃと、各ＬＤ１ａ、１ｂ及び１ｃのカソードに電気的に接続され、各ＬＤ１ａ、１ｂ及び１ｃに流れる電流を制御するＦＥＴ４１と、ＦＥＴ４１を制御するゲートドライバ４２と、コンデンサＣと抵抗Ｒとが電気的に直列接続された直列回路であって、一端がＬＤ１ａ、１ｂ及び１ｃの共通のアノードに電気的に接続され、他端が接地された直列回路とを備える。

レーザ発光回路４は、ＬＤ１ａ、１ｂ及び１ｃの共通のアノードに電気的に接続され、コンデンサＣに電荷を供給するためのＬＤ電源端子５０と、ゲートドライバ４２に電力を供給するためのドライバ電源端子５１と、ゲートドライバ４２のそれぞれに電気的に接続され、パルス信号を入力する発光信号入力端子５２ａ、５２ｂ及び５２ｃとを備える。

実施形態１に係るアノードコモン構成のＬＤアレイ１によると、各ＬＤ１ａ、１ｂ及び１ｃのカソードにＦＥＴのドレイン電極を接続し、ＦＥＴのソース電極を接地することができる。これにより、ＦＥＴのスイッチング速度を上げ、パルス幅の狭いレーザ光を放射することができる。

ＦＥＴは、ＧａＮ系ＦＥＴであってもよい。

ＧａＮ系ＦＥＴは、シリコン系のＭＯＳＦＥＴに比べて、バンドギャップ及び飽和電子速度が大きいことから、高速のスイッチング動作を行うことができる。したがって、ＦＥＴとしてＧａＮ系ＦＥＴを採用することにより、更にパルス幅の狭いレーザ光を放射することができる。

§３ 実施形態２
＜３．１ 構造例＞
図５は、実施形態２に係るＬＤアレイ１００の構造例を示す側面図である。ＬＤアレイ１００は、支持ベース１８に実装されている。図５の例では、ＬＤアレイ１００は、互いに間隔を空けて１列に並んだ３つのＬＤ１００ａ、１００ｂ及び１００ｃを含む３チャネル構成のＬＤアレイである。各ＬＤ１００ａ、１００ｂ及び１００ｃのアノード電極１７は分離されている。このように、実施形態２に係るＬＤアレイ１００は、アノードコモン構成のＬＤアレイではない。

ＬＤアレイ１００は、ＬＤ１００ａ、１００ｂ及び１００ｃによって、同じ方向を向き、光軸が互いに平行であり、１列に等間隔に並んだレーザ光を放射するように位置合わせされている。

＜３．２ 製造方法例＞
次に、ＬＤアレイ１００の製造方法の一例について説明する。分離された３つのＬＤを、同じ方向を向き、光軸が互いに平行であり、１列に等間隔に並んだレーザ光を放射するように位置合わせして、別々のリードに固定する。固定は、銀ペースト又はハンダ等を用いて行われる。

＜３．３ 回路構成例＞
図６は、ＬＤアレイ１００を用いてパルスレーザを放射するレーザ発光回路１０４の構成例を示す図である。ＬＤアレイ１００は、各レーザダイオードの端子が、それぞれ分離されているため、レーザ発光回路１０４の回路構成は実施形態１と異なる。具体的には、回路ユニット４０ａのＶＬＤ端子４３ａは第１のＬＤ電源端子５０ａに、回路ユニット４０ｂのＶＬＤ端子４３ｂは第２のＬＤ電源端子５０ｂに、回路ユニット４０ｃのＶＬＤ端子４３ｃは第３のＬＤ電源端子５０ｃに、接続されている。各ＬＤ電源端子５０ａ、５０ｂ及び５０ｃには、それぞれ別のＬＤ電源が接続される。

ＶＬＤ端子４３ａとＶＬＤ端子４３ｂとＶＬＤ端子４３ｃとが互いに接続されたアノードコモン構成の回路と比較すると、本実施形態のレーザ発光回路１０４では、各回路ユニット４０ａ、４０ｂ及び４０ｃのコンデンサが共通ではない。すなわち、本実施形態では、図６に示すように、回路ユニット４０ａは、コンデンサＣと抵抗Ｒとを更に備える。ＶＬＤ端子４３ａには、コンデンサＣの一方の電極も接続されている。コンデンサＣの他方の電極は、抵抗Ｒを介してＧＮＤ端子４６ａに接続されている。コンデンサＣと抵抗Ｒとの接続線には、電流モニタ（ＩＭＯＮ）端子４７ａが接続されている。回路ユニット４０ｂ及び４０ｃの構成も同様である。

回路ユニット４０ａのＩＭＯＮ端子４７ａはレーザ発光回路１０４の第１の電流測定端子５４ａに、回路ユニット４０ｂのＩＭＯＮ端子４７ｂは第２の電流測定端子５４ｂに、回路ユニット４０ｃのＩＭＯＮ端子４７ｃは第３の電流測定端子５４ｃに、接続されている。

回路ユニット４０ａのコンデンサＣの一方の端子は、ＶＬＤ端子４３ａを介して第１のＬＤ電源端子５０ａに接続され、回路ユニット４０ｂの図示しないコンデンサの一方の端子は、ＶＬＤ端子４３ｂを介して第１のＬＤ電源端子５０ｂに接続され、回路ユニット４０ｃの図示しないコンデンサの一方の端子は、ＶＬＤ端子４３ｃを介して第１のＬＤ電源端子５０ｃに接続されている。

＜３．４ 作用・効果＞
以上のように、実施形態２に係るＬＤアレイ１００に、同時又は順次にパルス状のレーザ光を放射させるレーザ発光回路１０４において、各ＬＤ１００ａ、１００ｂ及び１００ｃのアノードは、互いに電気的に分離されている。

レーザ発光回路１０４は、ＬＤ１００ａ、１００ｂ及び１００ｃのそれぞれのアノードに電気的に接続され、ＬＤ１００ａ、１００ｂ及び１００ｃにそれぞれ電力を供給するためのＬＤ電源端子５０ａ、５０ｂ及び５０ｃと、ゲートドライバ４２に電力を供給するためのドライバ電源端子５１と、ゲートドライバ４２のそれぞれに電気的に接続され、パルス信号を入力する発光信号入力端子５２ａ、５２ｂ及び５２ｃとを備える。

実施形態２に係るレーザ発光回路１０４では、各ＬＤ１００ａ、１００ｂ及び１００ｃのアノードが互いに電気的に分離されているため、ＬＤ１００ａ、１００ｂ及び１００ｃにそれぞれ１つずつコンデンサを設けることができる。これにより、各々のＬＤチャネルは独立に動作する。したがって、パルス発光動作及びコンデンサの充電期間を各ＬＤチャネル毎に独立に制御できる。

アノードコモン構成の場合と比較して具体的に説明すると、例えば、図４のアノードコモン構成の場合、回路ユニット４０ａのＦＥＴ４１をオンにしてＬＤ１ａに最初のパルス発光を行わせた後、次の回路ユニット４０ｂのＬＤを発光させる前に、回路ユニット４０ａ、４０ｂ及び４０ｃの全てに接続されている共通のコンデンサＣを充電しなければならない。したがって、パルス発光動作及びコンデンサの充電期間を各ＬＤチャネル毎に独立に制御できない。

これに対して、各ＬＤ１００ａ、１００ｂ及び１００ｃのアノードが互いに電気的に分離されている実施形態２の場合、例えば最初にＬＤ１００ａのパルス発光をさせた時、回路ユニット４０ａのコンデンサＣは放電するが、回路ユニット４０ｂ及び回路ユニット４０ｃのコンデンサは放電せず充電された状態のままである。したがって、パルス発光動作及びコンデンサの充電期間を各ＬＤチャネル毎に独立に制御できる。

§４ 変形例
以上、本開示の実施形態を詳細に説明した。しかしながら、上記の説明は本発明の例示に過ぎず、本発明の範囲を逸脱することなく種々の改良や変形を行うことができる。例えば、以下のような変更が可能である。なお、以下では、上記の実施形態と同様の構成要素に関しては同様の符号を用い、上記の実施形態と同様の点については、適宜説明を省略した。以下の変形例は適宜組み合わせ可能である。

＜４．１＞
実施形態１及び２では、３つのＬＤからなるＬＤアレイ１又は１００の例について説明した。しかしながら、ＬＤアレイ１又は１００に含まれるＬＤの数は３つに限定されず、複数であればよい。

＜４．２＞
実施形態１及び２では、カソードであるｎ型半導体基板１５上にモノリシックに形成された３つのＬＤからなるカソードコモン構成のＬＤアレイ２０を準備するステップ（Ｓ１０１）から始まるＬＤアレイ１、１００の製造方法の一例について説明した。しかしながら、ＬＤアレイ１、１００の製造方法はこれに限定されない。例えば、ＬＤアレイ１は、まずｐ型半導体基板を準備し、その表面上にｐ型クラッド層１２、活性層１３、ｎ型クラッド層１４及びカソード電極１６を順番に積層させるステップと、ｐ型半導体基板の裏面にアノード電極１７を形成するステップと、ＬＤ間の不要な部分をエッチング等により除去するステップと、により形成されてもよい。

§５ 開示
本開示には以下の態様が含まれる。

カソードである半導体基板（１５）上にモノリシックに形成された複数のレーザダイオード（２０ａ、２０ｂ、２０ｃ）からなるレーザダイオードアレイ（２０）を準備するステップ（Ｓ１０１）と、
前記複数のレーザダイオード（２０ａ、２０ｂ、２０ｃ）の各アノード側の端部に、共通の導電性リードフレーム又は導電性基板（１７）を電気的に接続し、かつ、前記導電性リードフレーム又は導電性基板（１７）が前記複数のレーザダイオード（２０ａ、２０ｂ、２０ｃ）を支持するように固定するステップ（Ｓ１０２）と、
隣接する前記複数のレーザダイオード（２０ａ、２０ｂ、２０ｃ）のカソードを前記レーザダイオード（２０ａ、２０ｂ、２０ｃ）毎に互いに電気的に分離するステップ（Ｓ１０３）と、
を含むレーザダイオードアレイデバイス（１）の製造方法。

複数のレーザダイオード（１ａ、１ｂ、１ｃ）からなるレーザダイオードアレイ（１）に、同時又は順次にパルス状のレーザ光を放射させるレーザ発光回路（４）であって、
アノードが互いに電気的に接続された前記複数のレーザダイオード（１ａ、１ｂ、１ｃ）と、
各レーザダイオード（１ａ、１ｂ、１ｃ）のカソードに電気的に接続され、各レーザダイオード（１ａ、１ｂ、１ｃ）に流れる電流を制御するスイッチング素子（４１）と、
前記スイッチング素子（４１）を制御する駆動回路（４２）と、
コンデンサ（Ｃ）と抵抗（Ｒ）とが電気的に直列接続された直列回路であって、一端が前記複数のレーザダイオード（１ａ、１ｂ、１ｃ）の共通のアノードに電気的に接続され、他端が接地された直列回路と、
前記複数のレーザダイオード（１ａ、１ｂ、１ｃ）の共通のアノードに電気的に接続され、前記コンデンサ（Ｃ）に電荷を供給するためのレーザダイオード電源入力端子（５０）と、
前記駆動回路（４２）に電力を供給するための駆動回路電源入力端子（５１）と、
前記駆動回路（４２）のそれぞれに電気的に接続され、パルス信号を入力するパルス信号入力端子（５２ａ、５２ｂ、５２ｃ）とを備える
レーザ発光回路（４）。

複数のレーザダイオード（１００ａ、１００ｂ、１００ｃ）からなるレーザダイオードアレイ（１００）に、同時又は順次にパルス状のレーザ光を放射させるレーザ発光回路（１０４）であって、
アノードが互いに電気的に分離された前記複数のレーザダイオード（１００ａ、１００ｂ、１００ｃ）と、
各レーザダイオード（１００ａ、１００ｂ、１００ｃ）のカソードに電気的に接続され、各レーザダイオード（１００ａ、１００ｂ、１００ｃ）に流れる電流を制御するスイッチング素子（４１）と、
前記スイッチング素子（４１）を制御する駆動回路（４２）と、
コンデンサ（Ｃ）と抵抗（Ｒ）とが電気的に直列接続された直列回路であって、一端が前記レーザダイオード（１００ａ、１００ｂ、１００ｃ）のアノードに電気的に接続され、他端が接地された直列回路と、
前記複数のレーザダイオード（１００ａ、１００ｂ、１００ｃ）のそれぞれのアノードに電気的に接続され、前記コンデンサ（Ｃ）に電荷を供給するためのレーザダイオード電源入力端子（５０ａ、５０ｂ、５０ｃ）と、
前記駆動回路（４２）に電力を供給するための駆動回路電源入力端子（５１）と、
前記駆動回路（４２）のそれぞれに電気的に接続され、パルス信号を入力するパルス信号入力端子（５２ａ、５２ｂ、５２ｃ）とを備える
レーザ発光回路（１０４）。

前記スイッチング素子（４１）は、ドレイン電極が前記レーザダイオード（１ａ、１ｂ、１ｃ、１００ａ、１００ｂ、１００ｃ）のカソードに電気的に接続され、ソース電極が接地されたＦＥＴであり、
前記駆動回路（４２）は、前記ＦＥＴ（４１）のゲート電極に電気的に接続されたゲート駆動回路である、請求項２又は３に記載のレーザ発光回路（４、１０４）。

前記ＦＥＴ（４１）は、ＧａＮ系ＦＥＴである、請求項４に記載のレーザ発光回路（４）。

請求項２～５のいずれかに記載のレーザ発光回路（４、１０４）を備え、パルス状のレーザ光を放射する投光部（２）と、
レーザ光を受光する受光部（５）と、
前記投光部（２）がレーザ光を放射した時刻と、前記受光部（５）がレーザ光を受光した時刻と、に基づいて、受光されたレーザ光が通過した距離を検出する検出部（６）と、を備える測距装置（１０）。

前記レーザ発光回路（４）の前記複数のレーザダイオードは、等間隔で整列した、請求項６に記載の測距装置（１０）。

１ ＬＤアレイ
１ａ、１ｂ、１ｃ ＬＤ
２ 投光部
３ パルス信号生成回路
４ レーザ発光回路
５ 受光部
６ 検出部
７ 制御部
１０ 測距装置
１２ ｐ型クラッド層
１３ 活性層
１４ ｎ型クラッド層
１５ ｎ型半導体層（ｎ型半導体基板）
１６ カソード電極
１７ アノード電極（リードフレーム）
２０ レーザダイオードアレイ
４０ａ、４０ｂ、４０ｃ 回路ユニット
４１ ＦＥＴ
４２ ゲートドライバ（ゲート駆動回路）
４３ａ、４３ｂ、４３ｃ ＶＬＤ端子
４４ａ、４４ｂ、４４ｃ ＶＤＤ端子
４５ａ、４５ｂ、４５ｃ ＴＲＩＧ端子
４６ａ、４６ｂ、４６ｃ ＧＮＤ端子
４７ａ、４７ｂ、４７ｃ ＩＭＯＮ端子
５０、５０ａ、５０ｂ、５０ｃ ＬＤ電源端子
５１ ドライバ電源端子
５２ａ、５２ｂ、５２ｃ 発光信号入力端子
５３ 接地端子
５４、５４ａ、５４ｂ、５４ｃ 電流測定端子

Claims (6)

1. 複数のレーザダイオードからなるレーザダイオードアレイに、同時又は順次にパルス状のレーザ光を放射させるレーザ発光回路であって、
   アノードが互いに電気的に接続された前記複数のレーザダイオードと、
   各レーザダイオードのカソードに電気的に接続され、各レーザダイオードに流れる電流を制御するスイッチング素子と、
   前記スイッチング素子を制御する駆動回路と、
   コンデンサと抵抗とが電気的に直列接続された直列回路であって、一端が前記複数のレーザダイオードの共通のアノードに電気的に接続され、他端が接地された直列回路と、
   前記複数のレーザダイオードの共通のアノードに電気的に接続され、前記コンデンサに電荷を供給するためのレーザダイオード電源入力端子と、
   前記駆動回路に電力を供給するための駆動回路電源入力端子と、
   前記駆動回路のそれぞれに電気的に接続され、パルス信号を入力するパルス信号入力端子とを備える
   レーザ発光回路。
2. 複数のレーザダイオードからなるレーザダイオードアレイに、同時又は順次にパルス状のレーザ光を放射させるレーザ発光回路であって、
   アノードが互いに電気的に分離された前記複数のレーザダイオードと、
   各レーザダイオードのカソードに電気的に接続され、各レーザダイオードに流れる電流を制御するスイッチング素子と、
   前記スイッチング素子を制御する駆動回路と、
   コンデンサと抵抗とが電気的に直列接続された直列回路であって、一端が前記レーザダイオードのアノードに電気的に接続され、他端が接地された直列回路と、
   前記複数のレーザダイオードのそれぞれのアノードに電気的に接続され、前記コンデンサに電荷を供給するためのレーザダイオード電源入力端子と、
   前記駆動回路に電力を供給するための駆動回路電源入力端子と、
   前記駆動回路のそれぞれに電気的に接続され、パルス信号を入力するパルス信号入力端子とを備える
   レーザ発光回路。
3. 前記スイッチング素子は、ドレイン電極が前記レーザダイオードのカソードに電気的に接続され、ソース電極が接地されたＦＥＴであり、
   前記駆動回路は、前記ＦＥＴのゲート電極に電気的に接続されたゲート駆動回路である、請求項１又は２に記載のレーザ発光回路。
4. 前記ＦＥＴは、ＧａＮ系ＦＥＴである、請求項３に記載のレーザ発光回路。
5. 請求項１～４のいずれかに記載のレーザ発光回路を備え、パルス状のレーザ光を放射する投光部と、
   レーザ光を受光する受光部と、
   前記投光部がレーザ光を放射した時刻と、前記受光部がレーザ光を受光した時刻と、に基づいて、受光されたレーザ光が通過した距離を検出する検出部と、を備える測距装置。
6. 前記レーザ発光回路の前記複数のレーザダイオードは、等間隔で整列した、請求項５に記載の測距装置。

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