WO2023074190A1 - 半導体装置および測距装置 - Google Patents

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    • H01S5/183—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities having only vertical cavities, e.g. vertical cavity surface-emitting lasers [VCSEL]

Definitions

  • the present disclosure relates to a semiconductor device and a rangefinder.
  • VCSELs Vertical Cavity Surface Emitting Lasers
  • a plurality of light-emitting elements are provided in a two-dimensional array on the front or rear surface of a substrate.
  • a light-emitting device for example, is configured by combining an LD (Laser Diode) chip that includes a light-emitting element and an LDD (Laser Diode Driver) substrate that drives the light-emitting element.
  • LD Laser Diode
  • LDD Laser Diode Driver
  • parasitic inductance occurs between the LD chip and the LDD substrate, and the parasitic inductance may adversely affect the operation of the light emitting device.
  • Such problems may also occur when manufacturing a semiconductor device other than a light-emitting device by combining a plurality of substrates.
  • the present disclosure provides a semiconductor device and a distance measuring device capable of reducing parasitic inductance between multiple substrates.
  • a semiconductor device includes a first substrate including a semiconductor element, a first electrode provided on the semiconductor element, and a second electrode extending in a first direction in plan view; a second substrate including a wiring extending in a second direction parallel to the first direction, a transistor electrically connected to the wiring, and a capacitor electrically connected to the wiring; and the first electrode.
  • a first connection portion electrically connecting the second substrate and a second connection portion electrically connecting the second electrode and the second substrate are provided.
  • the semiconductor element may be a light emitting element. This makes it possible, for example, to reduce the parasitic inductance of the light emitting device.
  • the second electrode may have a shape surrounding the first electrode in plan view.
  • the second electrode may have a rectangular shape in plan view.
  • the long sides of the rectangle parallel to the first direction it is possible to make the current in the second electrode parallel to the first direction.
  • the transistor and the capacitor may be connected in series by the wiring. This makes it possible, for example, to connect a transistor and a capacitor in series with a semiconductor device.
  • the transistor may function as a switch that drives the semiconductor element. This makes it possible, for example, to control the operation of a semiconductor element with this transistor.
  • the capacitor may be provided in the second direction of the wiring in plan view. This makes it possible, for example, to bring the current path in the second electrode closer to the current path in the wiring.
  • the second substrate is electrically connected to a first pad electrically connected to the first connecting portion and the transistor, and electrically connected to the second connecting portion and the capacitor. and a second pad. Accordingly, for example, by arranging the first and second connection portions on the first and second pads, it is possible to electrically connect the first substrate and the second substrate.
  • the first substrate may further include a first semiconductor substrate containing gallium and arsenic
  • the second substrate may further include a second semiconductor substrate containing silicon.
  • the current in the second electrode may flow parallel to the first direction in plan view.
  • the current path in the second electrode and the current path in the wiring parallel it is possible to bring the current path in the second electrode closer to the current path in the wiring.
  • the current in the second electrode may flow along a straight line connecting the first connection portion and the second connection portion in plan view.
  • the current in the second electrode can be caused to flow parallel to the first direction in plan view.
  • the current in the wiring may flow parallel to the second direction in plan view.
  • the current path in the second electrode and the current path in the wiring parallel it is possible to bring the current path in the second electrode closer to the current path in the wiring.
  • the current in the wiring may flow along the side surface of the wiring in plan view.
  • the current in the wiring can be caused to flow parallel to the second direction in a plan view.
  • the angle between the first direction and the second direction may be 5 degrees or less.
  • the first direction and the second direction can be made parallel.
  • the capacitor may be provided at a position lower than the first and second connection portions. This allows, for example, a capacitor to be manufactured by a semiconductor manufacturing process.
  • the second substrate further includes a semiconductor substrate, an insulating film provided on the semiconductor substrate, and third and fourth electrodes provided in the insulating film,
  • the capacitor may include the third and fourth electrodes. This allows, for example, a capacitor to be manufactured by a semiconductor manufacturing process.
  • the second substrate may further include a semiconductor substrate, and the capacitor may be a mounted component provided on the semiconductor substrate. This makes it possible to easily prepare a capacitor, for example.
  • the distance between the side surface of the wiring and the straight line connecting the first connection portion and the second connection portion in a plan view is equal to or less than the width of the second electrode. good. Accordingly, for example, by reducing this distance, it is possible to bring the current path in the second electrode closer to the current path in the wiring.
  • the distance between the side surface of the wiring and the straight line connecting the first connection portion and the second connection portion is the same as the distance perpendicular to the first direction. It may be equal to or less than the pitch between the plurality of semiconductor elements in three directions. Accordingly, for example, by reducing this distance, it is possible to bring the current path in the second electrode closer to the current path in the wiring.
  • a distance measuring device includes a light-emitting element that generates light, a light-emitting section that irradiates a subject with light from the light-emitting element, a light-receiving section that receives light reflected from the subject, a distance measuring unit that measures a distance to the subject based on the light received by the light receiving unit, the light emitting unit including a semiconductor element, a first electrode provided on the semiconductor element, and a plane view a first substrate including a second electrode extending in a first direction, a wiring extending in a second direction parallel to the first direction in plan view, a transistor electrically connected to the wiring, and the wiring a second substrate including an electrically connected capacitor; a first connecting portion electrically connecting the first electrode and the second substrate; and electrically connecting the second electrode and the second substrate. and a second connecting portion that connects to the As a result, for example, the parasitic inductance between the first substrate and the second substrate can be reduced by bringing the current
  • FIG. 1 is a block diagram showing a configuration example of a distance measuring device 1 of a first embodiment
  • FIG. 3 is a diagram for explaining the STL (Structured Light) method of the first embodiment
  • It is a sectional view showing an example of structure of light-emitting device 1a of a 1st embodiment
  • 4 is a cross-sectional view showing the structure of the light emitting device 1a shown in FIG. 3B.
  • FIG. 1A and 1B are a plan view and a cross-sectional view showing the structure of a light emitting device 1a according to a first embodiment;
  • 3A and 3B are a cross-sectional view and a plan view showing the structure of a light-emitting device 1a of a comparative example; 3A and 3B are a circuit diagram and a graph for explaining a problem of the light emitting device 1a of the first embodiment; FIG. 4 is a circuit diagram for explaining the details of the operation of the light emitting device 1a of the first embodiment; FIG. 2A and 2B are a plan view and a cross-sectional view for explaining the details of the structure of the light emitting device 1a of the first embodiment; FIG. 2 is a plan view for explaining the details of the structure of the light emitting device 1a of the first embodiment; FIG.
  • FIG. 3A and 3B are a plan view and a cross-sectional view showing the structure of a light-emitting device 1a according to a modification of the first embodiment
  • FIG. FIG. 4 is a plan view for explaining the details of the structure of a light-emitting device 1a of a modified example of the first embodiment
  • It is a sectional view showing the structure of the light-emitting device 1a of the second embodiment.
  • FIG. 11 is a plan view showing the structure of a light emitting device 1a according to a third embodiment;
  • FIG. 1 is a block diagram showing a configuration example of the range finder 1 of the first embodiment.
  • the distance measuring device 1 includes a light emitting unit 2, a driving unit 3, a power supply circuit 4, a light emitting side optical system 5, a light receiving side optical system 6, a light receiving unit 7, a signal processing unit 8, a control unit 9, and a temperature detector.
  • a part 10 is provided.
  • the light emitting unit 2 emits light from a plurality of light sources.
  • the light emitting unit 2 of this example has a light emitting element 2a by VCSEL (Vertical Cavity Surface Emitting LASER) as each light source, and the light emitting elements 2a are arranged in a predetermined manner such as a matrix. configured.
  • VCSEL Vertical Cavity Surface Emitting LASER
  • the driving section 3 is configured with a power supply circuit for driving the light emitting section 2 .
  • the power supply circuit 4 generates a power supply voltage for the drive unit 3 based on an input voltage from a battery (not shown) provided in the distance measuring device 1, for example.
  • the driving section 3 drives the light emitting section 2 based on the power supply voltage.
  • the light emitted from the light emitting unit 2 is applied to the subject S as the distance measurement target through the light emitting side optical system 5 . Reflected light from the subject S of the light irradiated in this way enters the light receiving surface of the light receiving section 7 via the light receiving side optical system 6 .
  • the light receiving unit 7 is, for example, a light receiving element such as a CCD (Charge Coupled Device) sensor or a CMOS (Complementary Metal Oxide Semiconductor) sensor. It receives light, converts it to an electrical signal, and outputs it.
  • a light receiving element such as a CCD (Charge Coupled Device) sensor or a CMOS (Complementary Metal Oxide Semiconductor) sensor. It receives light, converts it to an electrical signal, and outputs it.
  • the light receiving unit 7 performs, for example, CDS (Correlated Double Sampling) processing, AGC (Automatic Gain Control) processing, etc. on an electrical signal obtained by photoelectrically converting the received light, and further performs A / D (Analog / Digital) conversion. process. Then, the signal as digital data is output to the signal processing section 8 in the subsequent stage.
  • CDS Correlated Double Sampling
  • AGC Automatic Gain Control
  • the light receiving unit 7 of this example outputs the frame synchronization signal Fs to the driving unit 3 .
  • the driving section 3 can cause the light emitting element 2a in the light emitting section 2 to emit light at a timing according to the frame cycle of the light receiving section 7.
  • the signal processing unit 8 is configured as a signal processing processor such as a DSP (Digital Signal Processor).
  • the signal processing section 8 performs various signal processing on the digital signal input from the light receiving section 7 .
  • the control unit 9 includes, for example, a microcomputer having a CPU (Central Processing Unit), a ROM (Read Only Memory), a RAM (Random Access Memory), or an information processing device such as a DSP. It controls the drive unit 3 for controlling the operation and controls the light receiving operation of the light receiving unit 7 .
  • a microcomputer having a CPU (Central Processing Unit), a ROM (Read Only Memory), a RAM (Random Access Memory), or an information processing device such as a DSP.
  • the control unit 9 has a function as a distance measurement unit 9a.
  • the distance measuring section 9a measures the distance to the subject S based on a signal input via the signal processing section 8 (that is, a signal obtained by receiving reflected light from the subject S).
  • the distance measuring unit 9a of this example measures the distance of each part of the subject S in order to enable the three-dimensional shape of the subject S to be specified.
  • the temperature detection unit 10 detects the temperature of the light emitting unit 2.
  • the temperature detection unit 10 for example, a configuration that detects temperature using a diode can be adopted.
  • the temperature information detected by the temperature detection unit 10 is supplied to the driving unit 3, which enables the driving unit 3 to drive the light emitting unit 2 based on the temperature information.
  • (1.2) Ranging Method As a ranging method in the ranging device 1, for example, a ranging method based on the STL (Structured Light) method or the ToF (Time of Flight) method is adopted. be able to.
  • STL Structured Light
  • ToF Time of Flight
  • the STL method is a method of measuring the distance based on an image of the subject S irradiated with light having a predetermined bright/dark pattern such as a dot pattern or grid pattern.
  • FIG. 2 is a diagram for explaining the STL method of the first embodiment.
  • the subject S is irradiated with pattern light Lp having a dot pattern as shown in A of FIG. 2, for example.
  • the pattern light Lp is divided into a plurality of blocks BL, and each block BL is assigned a different dot pattern (a dot pattern is prevented from overlapping between blocks B).
  • FIG. 2B is an explanatory diagram of the principle of distance measurement of the STL method.
  • the wall W and the box BX placed in front of it are the subject S, and the subject S is irradiated with the pattern light Lp.
  • “G” in the drawing schematically represents the angle of view of the light receiving section 7 .
  • BLn in the figure means the light of a certain block BL in the pattern light Lp
  • dn means the dot pattern of the block BLn projected on the received light image by the light receiving unit 7.
  • the dot pattern of the block BLn appears at the position of "dn'" in the received light image. That is, the position where the pattern of the block BLn appears in the received light image differs between when the box BX exists and when the box BX does not exist. Specifically, pattern distortion occurs.
  • the STL method is a method that obtains the shape and depth of the subject S by utilizing the fact that the irradiated pattern is distorted by the object shape of the subject S. Specifically, this method obtains the shape and depth of the object S from the distortion of the pattern.
  • an IR (Infrared) light receiving unit based on a global shutter method is used as the light receiving unit 7, for example.
  • the distance measuring unit 9a controls the driving unit 3 so that the light emitting unit 2 emits pattern light, and detects pattern distortion in the image signal obtained through the signal processing unit 8. , to calculate the distance based on how the pattern is distorted.
  • the ToF method measures the distance to the object by detecting the flight time (time difference) of the light emitted from the light emitting unit 2 and reflected by the object until it reaches the light receiving unit 7. It is a method to
  • the distance measuring unit 9a calculates the time difference between the light emitted from the light emitting unit 2 and the light received by the light receiving unit 7 from the light emission to the light reception based on the signal input via the signal processing unit 8, and calculates the time difference and the speed of light.
  • dTOF direct ToF
  • a light receiving unit capable of receiving IR is used as the light receiving unit 7 .
  • FIG. 3 is a cross-sectional view showing an example of the structure of the light emitting device 1a of the first embodiment.
  • the light-emitting device 1a of the present embodiment may be a part of the distance measuring device 1, or may be the distance measuring device 1 itself.
  • the light emitting device 1a is an example of the semiconductor device of the present disclosure.
  • FIG. 3A shows a first example of the structure of the light emitting device 1a of this embodiment.
  • the light-emitting device 1a of this example includes an LD (Laser Diode) chip 11 including the above-described light-emitting portion 2, an LDD (Laser Diode Driver) substrate 12 including the above-described driving portion 3, a mounting substrate 13, and a heat dissipation substrate 14. , a correction lens holder 15 , one or more correction lenses 16 , and wiring 17 .
  • the LD chip 11 is also called a VCSEL substrate.
  • the LD chip 11 is an example of the first substrate of the present disclosure
  • the LDD substrate 12 is an example of the second substrate of the present disclosure.
  • a in FIG. 3 shows the X-axis, Y-axis, and Z-axis that are perpendicular to each other.
  • the X and Y directions correspond to the lateral direction (horizontal direction), and the Z direction corresponds to the longitudinal direction (vertical direction).
  • the +Z direction corresponds to the upward direction, and the -Z direction corresponds to the downward direction.
  • the -Z direction may or may not exactly match the direction of gravity.
  • the LD chip 11 is arranged on the mounting board 13 via the heat dissipation board 14 , and the LDD board 12 is also arranged on the mounting board 13 .
  • the mounting substrate 13 is, for example, a printed circuit board.
  • the mounting substrate 13 may further include the light receiving section 7 and the signal processing section 8 described above.
  • the heat dissipation substrate 14 is, for example, a ceramic substrate such as an Al 2 O 3 (aluminum oxide) substrate or an AlN (aluminum nitride substrate).
  • the correction lens holding part 15 is arranged on the heat dissipation substrate 14 so as to surround the LD chip 11 and holds one or more correction lenses 16 above the LD chip 11 .
  • These correction lenses 16 are included in the light-emitting side optical system 5 described above.
  • the light emitted from the light emitting section 2 in the LD chip 11 is corrected by these correcting lenses 16, and then irradiated onto the subject S described above.
  • FIG. 3A shows two correction lenses 16 held by the correction lens holder 15 as an example.
  • the wiring 17 is provided on the front surface, back surface, inside, etc. of the mounting substrate 13 and electrically connects the LD chip 11 and the LDD substrate 12 .
  • the wiring 17 is, for example, a printed wiring provided on the front surface or the rear surface of the mounting board 13 or a via wiring penetrating the mounting board 13 .
  • the wiring 17 of this embodiment also passes through or near the heat dissipation substrate 14 .
  • FIG. 3B shows a second example of the structure of the light emitting device 1a of this embodiment.
  • the light emitting device 1a of this example has the same components as the light emitting device 1a of the first example, but has bumps 18 instead of the wirings 17.
  • FIG. 3B shows a second example of the structure of the light emitting device 1a of this embodiment.
  • the light emitting device 1a of this example has the same components as the light emitting device 1a of the first example, but has bumps 18 instead of the wirings 17.
  • FIG. 3B shows a second example of the structure of the light emitting device 1a of this embodiment.
  • the light emitting device 1a of this example has the same components as the light emitting device 1a of the first example, but has bumps 18 instead of the wirings 17.
  • FIG. 3B shows a second example of the structure of the light emitting device 1a of this embodiment.
  • the light emitting device 1a of this example has the same components as the light emitting device 1a of the first example, but has bump
  • the LDD substrate 12 is arranged on the heat dissipation substrate 14, and the LD chip 11 is arranged on the LDD substrate 12.
  • the size of the mounting substrate 13 can be reduced as compared with the case of the first example.
  • the LD chip 11 is placed on the LDD substrate 12 via bumps 18 and electrically connected to the LDD substrate 12 by the bumps 18 .
  • the bumps 18 are made of metal such as gold (Au).
  • the light emitting device 1a of this embodiment will be described below assuming that it has the structure of the second example shown in FIG. 3B. However, the following description is also applicable to the light emitting device 1a having the structure of the first example, except for the description of the structure specific to the second example.
  • FIG. 4 is a cross-sectional view showing the structure of the light emitting device 1a shown in FIG. 3B.
  • FIG. 4 shows a cross section of the LD chip 11 and the LDD substrate 12 in the light emitting device 1a.
  • the LD chip 11 includes a substrate 21, a laminated film 22, a plurality of light emitting elements 23, a plurality of anode electrodes 24, and a cathode electrode 25.
  • the LDD substrate 12 is a substrate 31 and a plurality of connection pads 32 .
  • a light-emitting element 23 shown in FIG. 4 is a specific example of the above-described light-emitting element 2a.
  • illustration of a plug 33, a wiring 34, an interlayer insulating film 35, etc., which will be described later, is omitted (see FIG. 5).
  • the substrate 21 is, for example, a compound semiconductor substrate such as a GaAs (gallium arsenide) substrate.
  • FIG. 4 shows the front surface S1 of the substrate 21 facing the ⁇ Z direction and the rear surface S2 of the substrate 21 facing the +Z direction.
  • the front surface S1 and back surface S2 shown in FIG. 4 are perpendicular to the Z direction.
  • the front surface S1 is the bottom surface of the substrate 21, and the back surface S2 is the top surface of the substrate 21.
  • Substrate 21 is an example of the first semiconductor substrate of the present disclosure.
  • the laminated film 22 includes multiple layers laminated on the surface S1 of the substrate 21 . Examples of these layers are an n-type semiconductor layer, an active layer, a p-type semiconductor layer, a light reflecting layer, an insulating layer with an exit window for light, and the like.
  • the laminated film 22 includes a plurality of post portions P projecting in the -Z direction. Some of these post portions P are the plurality of light emitting elements 23 .
  • the light emitting element 23 is provided on the surface S1 of the substrate 21 as part of the laminated film 22 .
  • the light emitting element 23 of this embodiment has a VCSEL structure and emits light in the +Z direction. Light emitted from the light emitting element 23 passes through the substrate 21 from the front surface S1 to the rear surface S2 of the substrate 21, and enters the correction lens 16 from the substrate 21, as shown in FIG.
  • the LD chip 11 of this embodiment is a back emission type VCSEL chip.
  • the light emitting element 23 is also called a mesa portion. Light emitting element 23 is an example of a semiconductor element of the present disclosure.
  • Each anode electrode 24 is formed on the lower surface of the corresponding light emitting element 23 .
  • the cathode electrode 25 is formed continuously on the lower surface and side surfaces of the post portions P other than the light emitting elements 23 and the lower surface of the laminated film 22 between the post portions P.
  • the LD chip 11 of this embodiment has a plurality of anode electrodes 24 and one cathode electrode 25 .
  • Each light emitting element 23 emits light when a current flows between the corresponding anode electrode 24 and cathode electrode 25 .
  • the anode electrode 24 is an example of the first electrode of the present disclosure
  • the cathode electrode 25 is an example of the second electrode of the present disclosure.
  • the LD chip 11 is arranged on the LDD substrate 12 via the bumps 18 and electrically connected to the LDD substrate 12 by the bumps 18 .
  • connection pads 32 are formed on a substrate 31 included in the LDD substrate 12
  • post portions P are arranged on the connection pads 32 via bumps 18 .
  • Each post part P is arranged on the bump 18 via the anode electrode 24 or the cathode electrode 25 .
  • the bump 18 under the anode electrode 24 is an example of the first connection portion of the present disclosure
  • the bump 18 under the cathode electrode 25 is an example of the second connection portion of the present disclosure.
  • the substrate 31 is, for example, a semiconductor substrate such as a Si (silicon) substrate.
  • Substrate 31 is an example of the second semiconductor substrate of the present disclosure.
  • a connection pad 32 is formed on the substrate 31 .
  • the connection pads 32 are made of metal such as copper (Cu), for example.
  • the connection pad 32 under the anode electrode 24 is an example of the first pad of the present disclosure
  • the connection pad 32 under the cathode electrode 25 is an example of the second pad of the present disclosure.
  • the LDD substrate 12 includes the driving section 3 that drives the light emitting section 2 in the LD chip 11 as described above.
  • FIG. 4 schematically shows a plurality of switches SW inside the driving section 3. As shown in FIG. Each switch SW is electrically connected to the corresponding light emitting element 23 via the bump 18 .
  • the drive unit 3 of the present embodiment can control (turn on/off) these switches SW individually. Therefore, the driving section 3 can drive the plurality of light emitting elements 23 individually. This makes it possible to precisely control the light emitted from the light emitting section 2, for example, by causing only the light emitting element 23 required for distance measurement to emit light.
  • Such individual control of the light emitting elements 23 can be realized by arranging the LDD substrate 12 below the LD chip 11, thereby making it easier to electrically connect each light emitting element 23 to the corresponding switch SW. ing.
  • FIG. 5 is a plan view and cross-sectional view showing the structure of the light emitting device 1a of the first embodiment.
  • FIG. 5A shows the planar structure of the light emitting device 1a of this embodiment. Similar to FIG. 4, FIG. 5B shows a vertical cross section of the light emitting device 1a of this embodiment. FIG. 5B shows a longitudinal section along line A-A' shown in FIG. 5A. The structure of the light emitting device 1a of this embodiment will be described below with reference to FIGS. 5A and 5B.
  • the LD chip 11 includes a substrate 21, a laminated film 22, a plurality of light emitting elements 23, a plurality of anode electrodes 24, and a cathode electrode 25, as shown in FIGS. 5A and 5B.
  • 5A shows the planar shape of four light emitting elements 23 in the LD chip 11, and
  • FIG. 5B shows the vertical cross section of two of these light emitting elements 23.
  • FIG. FIG. 5A shows the shape of the anode electrode 24 with a dotted line and the shape of the cathode electrode 25 with a broken line.
  • 5A and 5B further show two post portions P other than the light emitting element 23.
  • the LDD substrate 12 includes a substrate 31, a plurality of connection pads 32, a plurality of plugs 33, a plurality of wirings 34, an interlayer insulating film 35, and a plurality of transistors Tr. , and a plurality of capacitors Cp.
  • dashed lines indicate a rough range in which the transistor Tr is provided.
  • Each anode electrode 24 of the present embodiment has a circular shape in a plan view, as shown in FIG. 5A.
  • the cathode electrode 25 of this embodiment has a rectangular shape in a plan view, as shown in FIG. 5A. The two long sides of this rectangle are parallel to the X direction, and the two short sides of this rectangle are parallel to the Y direction. Therefore, the cathode electrode 25 extends in the X direction in plan view.
  • This X direction is an example of the first direction in the present disclosure.
  • the cathode electrode 25 of this embodiment has an opening at the position of each anode electrode 24 in plan view. Therefore, the planar shape of the cathode electrode 25 shown in FIG. 5A is a rectangle having four circular openings. As a result, the cathode electrode 25 has a shape surrounding each anode electrode 24 in plan view. The plurality of anode electrodes 24 and cathode electrodes 25 of this embodiment are separated from each other.
  • each anode electrode 24 may be other than circular.
  • the planar shape of the cathode electrode 25 may be other than rectangular.
  • the upper left light emitting element 23 is electrically connected to the left capacitor Cp via the upper left transistor Tr.
  • the lower left light emitting element 23 is electrically connected to the left capacitor Cp via the lower left transistor Tr.
  • the upper right light emitting element 23 is electrically connected to the right capacitor Cp via the upper right transistor Tr.
  • the lower right light emitting element 23 is electrically connected to the right capacitor Cp via the lower right transistor Tr.
  • each light emitting element 23 is electrically connected to the corresponding capacitor Cp via the corresponding transistor Tr.
  • Each transistor Tr of this embodiment functions as the switch SW described above (FIG. 4). Therefore, each transistor Tr can drive the corresponding light emitting element 23 .
  • FIGS. 5A and 5B show current paths A1 to A4 of current flowing through the upper left light emitting element 23 and current paths B1 to B4 of current flowing through the upper right light emitting element 23.
  • FIG. A current path A1 indicates a path from the connection pad 32 under the cathode electrode 25 to the connection pad 32 under the anode electrode 24 .
  • a current path A2 indicates a path within the connection pad 32, the plug 33, the transistor Tr, and the wiring .
  • a current path A3 indicates a path within the wiring 34 .
  • a current path A4 indicates a path within capacitor Cp and connection pad 32 .
  • the current path (not shown) of the current flowing through the lower left light emitting element 23 is the same as the current paths A1 to A4 of the current flowing through the upper left light emitting element 23 .
  • a current path (not shown) of current flowing through the lower right light emitting element 23 is the same as the current paths B1 to B4 of current flowing through the upper right light emitting element 23 . Further details of the current paths A1-A4, etc. will be described later.
  • the LDD substrate 12 includes a plurality of wirings 34, a plurality of plugs 33, and a plurality of connection pads 32 which are sequentially formed on a substrate 31, as shown in FIGS. 5A and 5B. These wirings 34 , plugs 33 and connection pads 32 are provided within an interlayer insulating film 35 formed on the substrate 31 .
  • the interlayer insulating film 35 is an example of the insulating film of the present disclosure.
  • the LDD substrate 12 further includes a plurality of transistors Tr and a plurality of capacitors Cp formed on the substrate 31 and provided within the interlayer insulating film 35 .
  • FIG. 5A shows four wirings 34 corresponding to four light emitting elements 23.
  • FIG. These wirings 34 extend in the X direction in plan view. This X direction is an example of the second direction of the present disclosure. Further details of the light emitting element 23 and the wiring 34 will be described below using the upper left light emitting element 23 and the upper left wiring 34 as an example.
  • FIG. 5B shows the upper left light emitting element 23 and the upper left wiring 34, and the plug 33, the connection pad 32, the bump 18, and the anode electrode 24 which are provided in order on the upper left wiring 34.
  • This bump 18 is an example of the first connecting portion of the present disclosure.
  • the upper left light emitting element 23 is provided on this anode electrode 24 .
  • the upper left wiring 34 is electrically connected to the left capacitor Cp and the lower left transistor Tr, and connects the left capacitor Cp and the lower left transistor Tr in series.
  • This capacitor Cp is provided in the interlayer insulating film 35 in the same manner as the wiring 34 , plug 33 and connection pad 32 . Therefore, this capacitor Cp is provided at a position lower than each bump 18 between the LD chip 11 and the LDD substrate 12 . Also, this capacitor Cp is arranged on the left side (-X direction) of the upper left wiring 34 in plan view.
  • This capacitor Cp is electrically connected to the cathode electrode 25 via the connection pad 32 and the bump 18, as shown in FIG. 5B. As a result, current paths A1 to A4 are formed for this capacitor Cp.
  • This bump 18 is an example of the second connection portion of the present disclosure.
  • FIG. 5A shows four bumps 18 electrically connected to the cathode electrode 25, one of these bumps 18 forming a current path A1-A4.
  • FIG. A current path A1 indicates a path from the connection pad 32 under the cathode electrode 25 to the connection pad 32 under the anode electrode 24 .
  • a current path A2 indicates a path within the connection pad 32, the plug 33, the transistor Tr, and the wiring .
  • a current path A3 indicates a path within the wiring 34 .
  • a current path A4 indicates a path within capacitor Cp and connection pad 32 . The same applies to the current paths B1 to B4.
  • the current path A1 is located on a straight line connecting the center of the bump 18 under the cathode electrode 25 and the center of the bump 18 under the anode electrode 24 in plan view. Therefore, the current in the current path A1 flows parallel to the X direction in plan view.
  • the above straight line is located on the A-A' line indicated by A in FIG.
  • the current path A2 is located on the side surface F of the wiring 34 in plan view. The reason is that the current in wire 34 generally flows along side F of wire 34 .
  • the current path A2 is located on the +Y direction side F of the wiring 34 in FIG. 5A, but may be located on the -Y direction side F of the wiring 34. FIG. That is, the current in the current path A2 may flow along the side F of the wiring 34 in the +Y direction or may flow along the side F of the wiring 34 in the -Y direction. In this embodiment, since the wiring 34 extends in the Y direction, the current in the wiring 34 flows parallel to the Y direction.
  • the current path A3 is located on the side surface F of the wiring 34 in plan view. The reason is the same as for the current path A2. Note that in FIG. 5A there are traces 34 below the connection pads 32 .
  • the current path A4 extends from the end point of the current path A3 to the start point of the current path A1 in plan view.
  • the current path A4 in the connection pad 32 is located on the line A-A' in plan view, like the current path A1.
  • the current paths A1 to A4 shown in A of FIG. 5 have an elongated rectangular shape in plan view.
  • This rectangle has a shape whose long sides are significantly longer than its short sides. Advantages of the current paths A1 to A4 having such shapes will be described later.
  • the planar shape of the current paths A1 to A4 may be other than rectangular.
  • FIG. 6 is a cross-sectional view and a plan view showing the structure of a light-emitting device 1a of a comparative example.
  • FIG. 6A shows a vertical cross section of the light emitting device 1a of this comparative example.
  • FIG. 6B shows the planar structure of the light emitting device 1a of this comparative example.
  • FIG. 6A shows a longitudinal section along line A-A' shown in FIG. 6B. The structure of the light emitting device 1a of this comparative example will be described below with reference to FIGS. 6A and 6B.
  • the light emitting device 1a of this comparative example has the same components as the light emitting device 1a of the first embodiment.
  • the capacitor Cp of this comparative example is arranged in the ⁇ Y direction of the light emitting element 23 in a plan view, as shown in FIG. 6B. Therefore, the wiring 34 of this comparative example extends in the Y direction in plan view.
  • the current paths A1 to A4 of this comparative example have a planar shape different from the planar shape of the current paths A1 to A4 of the first embodiment, as shown in FIG. 6B.
  • the current paths A1 to A4 in the first embodiment have an elongated rectangular shape in plan view, but the current paths A1 to A4 in this comparative example have a non-elongated rectangular shape in plan view. have.
  • most of the current path A2 in the first embodiment is parallel to the current path A1 in plan view, but the current path A2 in this comparative example is perpendicular to the current path A1 in plan view. .
  • the current path A1 in this comparative example is arranged far from most of the current paths A2 to A4. Therefore, the magnetic field generated by the current in the current path A1 is less likely to cancel out the magnetic field generated by the currents in the current paths A2 to A4. As a result, a large parasitic inductance occurs between the LD chip 11 and the LDD substrate 12 of this comparative example.
  • the current path A1 of the first embodiment is arranged near most of the current paths A2 to A4. Therefore, the magnetic field generated by the current in the current path A1 tends to cancel out the magnetic field generated by the currents in the current paths A2 to A4. Therefore, according to this embodiment, the parasitic inductance between the LD chip 11 and the LDD substrate 12 can be reduced. For example, according to this embodiment, the parasitic inductance between the LD chip 11 and the LDD substrate 12 can be reduced to about a fraction of that in the comparative example.
  • FIG. 7 is a circuit diagram and graph for explaining the problem of the light emitting device 1a of the first embodiment.
  • FIG. 7A shows an equivalent circuit of the light emitting device 1a of this embodiment.
  • the equivalent circuit shown in A of FIG. and the parasitic inductance Z between FIG. 7A further shows the current Iv (VCSEL current) flowing in the circuit.
  • a curve C1 indicates the current Iv when the parasitic inductance Z is small, and a curve C2 indicates the current Iv when the parasitic inductance Z is large.
  • Symbols ⁇ t and Th represent the rising delay and rising threshold of the current Iv, respectively.
  • FIG. 8 is a circuit diagram for explaining the details of the operation of the light emitting device 1a of the first embodiment.
  • FIG. 8 shows an equivalent circuit of the light emitting device 1a of this embodiment.
  • the equivalent circuit shown in FIG. 8 includes the light emitting element 23 in the LD chip 11, the transistor Tr in the LDD substrate 12, the capacitor Cp in the LDD substrate 12, and the like.
  • FIG. 8 further shows the current paths A1-A4 between these components.
  • the magnetic field generated by the current in the current path A1 tends to cancel out the magnetic field generated by the currents in the current paths A2 to A4. Therefore, according to this embodiment, the parasitic inductance between the LD chip 11 and the LDD substrate 12 can be reduced.
  • FIG. 9 is a plan view and cross-sectional view for explaining the details of the structure of the light emitting device 1a of the first embodiment.
  • FIG. 9A shows a configuration example of the capacitor Cp.
  • the capacitor Cp is provided within the interlayer insulating film 35 on the substrate 31 (B in FIG. 5).
  • capacitor Cp comprises electrode 41 and electrode 42 . These electrodes 41 and 42 are formed within the interlayer insulating film 35 .
  • a capacitor Cp shown in FIG. 9A is composed of these electrodes 41 and 42 and an interlayer insulating film 35 between these electrodes 41 and 42 .
  • the electrode 41 includes a common portion 41a electrically connected to the connection pad 32 and a plurality of tip portions 41b extending from the common portion 41a.
  • electrode 42 includes a common portion 42a electrically connected to wire 34 and a plurality of tip portions 42b extending from common portion 42a.
  • the electrodes 41 and 42 constitute a comb-shaped electrode in which a plurality of tip portions 41b and a plurality of tip portions 42b are alternately arranged in plan view. This makes it possible to increase the capacitance of the capacitor Cp.
  • Electrodes 41, 42 are examples of third and fourth electrodes of the present disclosure.
  • the capacitor Cp by adopting the capacitor Cp having such a structure, the capacitor Cp can be manufactured by a semiconductor manufacturing process in the same manner as the connection pad 32, the plug 33, the wiring 34, the interlayer insulating film 35, and the like. becomes possible.
  • the capacitor Cp may have a structure other than the structure shown in FIG. 9A.
  • FIG. 9B shows a configuration example of the transistor Tr.
  • the transistor Tr is provided within the interlayer insulating film 35 on the substrate 31 (B in FIG. 5).
  • the transistor Tr includes a gate insulating film 43, a gate electrode 44, one diffusion layer 45, and the other diffusion layer 46, forming a MOS transistor.
  • a gate insulating film 43 is formed on the substrate 31 .
  • a gate electrode 44 is formed on the gate insulating film 43 .
  • the diffusion layers 45 and 46 are formed in the substrate 31 so as to sandwich the gate electrode 44, and function as source and drain regions of the transistor Tr.
  • the gate insulating film 43 and the gate electrode 44 are provided within the interlayer insulating film 35 on the substrate 31 .
  • a portion of wiring 34 is electrically connected to diffusion layer 45 and another portion of wiring 34 is electrically connected to diffusion layer 46 .
  • the transistor Tr is arranged on the wiring 34 .
  • the wiring 34 shown in FIG. 9B includes a contact plug provided on the diffusion layer 45, a contact plug provided on the diffusion layer 46, and two wirings in the wiring layer provided on these contact plugs. and One wiring in this wiring layer is electrically connected to the diffusion layer 45 and the capacitor Cp (not shown), and the other wiring in this wiring layer is electrically connected to the diffusion layer 46 and the plug 33 (not shown). It is connected to the.
  • the transistor Tr and the wiring 34 may have structures other than the structure shown in FIG. 9B.
  • the wiring 34 may be formed of a plurality of wirings in two or more wiring layers included in the interlayer insulating film 35 .
  • FIG. 10 is a plan view for explaining the details of the structure of the light emitting device 1a of the first embodiment.
  • the direction (first direction) in which the cathode electrode 25 of this embodiment extends in plan view is the X direction, and the wiring 34 in this embodiment extends in plan view.
  • the extending direction (second direction) is also the X direction. Therefore, the second direction in this embodiment is parallel to the first direction.
  • this "parallel" does not have to be mathematically strict "parallel". For example, if the second direction is parallel to the first direction, not only if the second direction is mathematically strictly parallel to the first direction, but also if the second direction is parallel to the first direction by a degree of manufacturing error. This includes cases where it is different from This will be explained with reference to FIG.
  • FIG. 10 shows the angle ⁇ between the direction in which the cathode electrode 25 extends in plan view (first direction) and the direction in which the wiring 34 extends in plan view (second direction) (0 degrees ⁇ 180 Every time).
  • the second direction coincides with the X direction
  • the first direction is inclined at an angle ⁇ with respect to the X direction.
  • the angle ⁇ in this embodiment is 5 degrees or less.
  • that the second direction in this embodiment is parallel to the first direction corresponds to the angle ⁇ being 5 degrees or less.
  • the parasitic inductance between the LD chip 11 and the LDD substrate 12 can be reduced by arranging the cathode electrode 25 and the wiring 34 so that the angle ⁇ is 5 degrees or less. Become. Further, according to the present embodiment, by allowing an error of 5 degrees or less in the angle ⁇ , it is possible to improve the degree of freedom in designing the light emitting device 1a.
  • FIG. 10 shows current paths A1 to A4, similar to A and B in FIGS.
  • the current path A2 is also tilted with respect to the X direction.
  • the magnetic field generated by the current in the current path A1 can be effectively canceled out with the magnetic field generated by the currents in the current paths A2 to A4.
  • 11A and 11B are a plan view and a cross-sectional view showing the structure of a light-emitting device 1a according to a modification of the first embodiment.
  • FIG. 11A shows the planar structure of the light emitting device 1a of this modified example.
  • B of FIG. 11 shows a longitudinal section of the light emitting device 1a of this modified example.
  • FIG. 11B shows a longitudinal section along the line A-A' shown in FIG. 11A. The structure of the light-emitting device 1a of this modification will be described below with reference to FIGS. 11A and 11B.
  • the light emitting device 1a of this modified example has the same components as the light emitting device 1a of the first embodiment (see FIGS. 5A and 5B).
  • FIG. 11A shows a configuration example of a light-emitting device 1a including five or more light-emitting elements 23.
  • FIG. 11A shows an arrangement example of 16 light emitting elements 23, and
  • FIG. 11B shows four of these light emitting elements 23.
  • FIG. 11A shows a configuration example of a light-emitting device 1a including five or more light-emitting elements 23.
  • FIG. 11A shows an arrangement example of 16 light emitting elements 23, and FIG. 11B shows four of these light emitting elements 23.
  • a and B of FIG. 11 show current paths A1' and A2' in addition to the current paths A1 to A4.
  • the current paths A1-A4, A1', A2' include two light emitting elements 23.
  • the left light emitting element 23 and the right light emitting element 23 are connected in parallel with the left capacitor Cp by current paths A1 to A4, A1', A2'.
  • the 16 light-emitting elements 23 shown in A of FIG. 11 constitute eight light-emitting element groups, and each light-emitting element group includes two light-emitting elements 23 .
  • Two light emitting elements 23 in each light emitting element group are connected in parallel with the left or right capacitor Cp.
  • the left light emitting element 23 and the right light emitting element 23 constitute one of eight light emitting element groups, and are connected in parallel with the left capacitor Cp.
  • the current path A1 is located on a straight line connecting the bump 18 under the cathode electrode 25 and the bump 18 under the anode electrode 24 of the left light emitting element 23 in plan view.
  • the current path A1′ is located on a straight line connecting the bump 18 under the anode electrode 24 of the left light emitting element 23 and the bump 18 under the anode electrode 24 of the right light emitting element 23 in plan view.
  • part of the current path A1' has a semicircular shape near the left light emitting element 23 in order to bypass the left light emitting element 23.
  • FIG. Therefore, the currents in the current paths A1 and A1' generally flow parallel to the X direction in plan view.
  • the current path A1' detours the left light emitting element 23 in the +Y direction in FIG. 11A
  • the current path A1' may detour the left light emitting element 23 in the -Y direction instead.
  • the current paths A2 and A2' are located on the side surface F of the wiring 34 in plan view. However, in FIG. 11A, the current paths A2 and A2' are separated from the side surface F of the wiring 34 in order to avoid overlapping of the current paths A1 and A1' and the current paths A2 and A2'. Illustrated. Actually, the current paths A2 and A2' are located on the side surface F of the wiring 34 in the -Y direction in plan view. Note that the current paths A2 and A2' may be positioned on the +Y-direction side face F of the wiring 34 . In this modification, since the wiring 34 extends in the Y direction, the current in the wiring 34 flows parallel to the Y direction.
  • FIG. 11A omits illustration of a portion near the end point of the current path A1 and a portion near the start point of the current path A2 in order to avoid making the drawing difficult to see.
  • the vicinity of the end point of the current path A1 extends to the start point of the current path A2.
  • the current path A3 is located on the side surface F of the wiring 34 in plan view. However, in FIG. 11A, the current path A3 is separated from the side surface F of the wiring 34 in order to avoid overlapping of the current paths A1 and A3. Actually, the current path A3 is located on the side surface F of the wiring 34 in the -Y direction in plan view. Note that the current path A3 may be positioned on the side surface F of the wiring 34 in the +Y direction.
  • the current path A4 extends from the end point of the current path A3 to the start point of the current path A1 in plan view.
  • the current path A4 in the connection pad 32 is located on the line A-A' in plan view, like the current paths A1 and A1'.
  • the current paths A1 to A4, A1', A2' shown in A of FIG. 11 have two elongated rectangular shapes in plan view. Each of these rectangles has a shape in which the long sides are significantly longer than the short sides. Therefore, according to this modification, the parasitic inductance between the LD chip 11 and the LDD substrate 12 can be reduced.
  • the left light emitting element 23 and the right light emitting element 23 may be controlled by one transistor Tr provided on the wiring 34, or may be controlled by two transistors Tr provided on the wiring 34. good. That is, the left light emitting element 23 and the right light emitting element 23 may be controlled by the same single transistor Tr, or may be controlled by two different transistors Tr. The same applies to the other 14 light emitting elements 23 shown in A of FIG.
  • FIG. 12 is a plan view for explaining the details of the structure of the light emitting device 1a of the modified example of the first embodiment.
  • FIG. 12A shows the layout of a plurality of light emitting elements 23 included in the light emitting device 1a of this modified example, similar to FIG. 11A.
  • these light emitting elements 23 are arranged in a two-dimensional array.
  • these light emitting elements 23 are arranged in a triangular lattice pattern in FIG. 12A, they may be arranged in another layout (for example, a square lattice pattern).
  • a of FIG. 12 shows a straight line L1 passing between these light emitting elements 23 .
  • each light emitting element 23 positioned in the +X direction of the straight line L1 is electrically connected to the right capacitor Cp, and each light emitting element 23 positioned in the ⁇ X direction of the straight line L1 is connected to the left capacitor Cp. electrically connected.
  • the parasitic inductance between the LD chip 11 and the LDD substrate 12 can be reduced.
  • FIG. 12A further shows the pitch "X” between the light emitting elements 23 in the X direction and the pitch “Y” between the light emitting elements 23 in the Y direction. Since the light emitting elements 23 of this modification are arranged in a triangular lattice, the pitch "X” is the base of one triangle that forms the triangular lattice, and the pitch “Y” forms the triangular lattice. It is the height of one triangle that
  • FIG. 12B shows the layout of the plurality of light emitting elements 23 included in the light emitting device 1a of the comparative example of this embodiment.
  • two capacitors Cp are arranged in the ⁇ Y direction of the light emitting element 23 .
  • each light emitting element 23 positioned in the +Y direction of the straight line L2 is electrically connected to the upper capacitor Cp, and each light emitting element 23 positioned in the ⁇ Y direction of the straight line L2 is connected to the lower capacitor Cp. electrically connected.
  • the parasitic inductance between the LD chip 11 and the LDD substrate 12 increases.
  • the direction in which the wiring 34 extends in plan view is parallel to the direction in which the cathode electrode 25 extends in plan view (first direction).
  • a capacitor Cp and the like are arranged. Therefore, according to this embodiment, it is possible to reduce the parasitic inductance between the LD chip 11 and the LDD substrate 12 by canceling out the magnetic fields generated by the currents.
  • FIG. 13 is a cross-sectional view showing the structure of the light emitting device 1a of the second embodiment.
  • FIG. 13 shows a longitudinal section of the light emitting device 1a of this embodiment.
  • the light emitting device 1a of this embodiment has the same components as the light emitting device 1a of the first embodiment (see B in FIG. 5).
  • the capacitor Cp of this embodiment is a mounted component arranged on the substrate 31 .
  • the capacitor Cp of this embodiment is, for example, a commercially available capacitor.
  • each capacitor Cp is arranged on the interlayer insulating film 35 .
  • One electrode (not shown) of each capacitor Cp is electrically connected to the cathode electrode 25 via the connection pad 32 and the bump 18 .
  • the other electrode (not shown) of each capacitor Cp is electrically connected to the anode electrode 24 via two connection pads 32 , two plugs 33 , wiring 34 and bump 18 .
  • the capacitor Cp can be easily prepared by purchasing the capacitor Cp without manufacturing it yourself.
  • capacitor Cp may be manufactured without using a semiconductor manufacturing process.
  • FIG. 14 is a plan view showing the structure of the light emitting device 1a of the third embodiment.
  • FIG. 14 shows the planar structure of the light emitting device 1a of this embodiment.
  • the light emitting device 1a of this embodiment has the same components as the light emitting device 1a of the first embodiment (see A in FIG. 5).
  • FIG. 14 shows the width W in the Y direction of the substrate 21 and the cathode electrode 25 of this embodiment.
  • FIG. 14 further shows the distance D between the current paths A1 and A2 in plan view.
  • the current path A1 is positioned on a straight line connecting the center of the bump 18 under the cathode electrode 25 and the center of the bump 18 under the anode electrode 24 in plan view.
  • the current path A2 is positioned on the side surface F of the wiring 32 in plan view. Therefore, the distance D corresponds to the distance between the straight line and the side surface F.
  • the distance D is set to be equal to or less than the width W (D ⁇ W).
  • the capacitors Cp are arranged in the ⁇ X directions of the light emitting element 23, such setting can be realized.
  • the distance D is set to be equal to or less than the width W, the current path A1 and the current path A2 can be brought closer to each other, and the parasitic inductance between the LD chip 11 and the LDD substrate 12 can be effectively reduced. can be effectively reduced.
  • the width of the substrate 21 in the Y direction and the width of the cathode electrode 25 in the Y direction may be different from each other.
  • the distance D may be less than or equal to the width of both of them, or less than or equal to the width of only one of them.
  • FIG. 14 also shows the pitch E between the light emitting elements 23 in the Y direction.
  • This Y direction is an example of the third direction of the present disclosure.
  • the distance D is set to be equal to or less than the pitch E (D ⁇ E).
  • the capacitors Cp are arranged in the ⁇ X directions of the light emitting element 23, such setting can be realized.
  • the distance D is set to be equal to or less than the pitch E, the current path A1 and the current path A2 can be brought closer to each other, and the parasitic inductance between the LD chip 11 and the LDD substrate 12 can be reduced. It becomes possible to reduce it more effectively.
  • the light emitting elements 23 of this embodiment may be arranged in any two-dimensional layout.
  • the pitch E shown in FIG. 14 becomes the pitch "Y" shown in A of FIG.
  • the light emitting device 1a of the first to third embodiments is used as the light source of the distance measuring device 1, it may be used in other modes.
  • the light-emitting device 1a of these embodiments may be used as a light source for optical equipment such as a printer, or may be used as a lighting device.
  • a first substrate including a semiconductor element, a first electrode provided on the semiconductor element, and a second electrode extending in a first direction in plan view; a second substrate including a wiring extending in a second direction parallel to the first direction in plan view, a transistor electrically connected to the wiring, and a capacitor electrically connected to the wiring; a first connection portion electrically connecting the first electrode and the second substrate; a second connection portion electrically connecting the second electrode and the second substrate;
  • a semiconductor device comprising
  • the second substrate is a first pad electrically connected to the first connection portion and the transistor; a second pad electrically connected to the second connection portion and the capacitor;
  • said first substrate further comprising a first semiconductor substrate comprising gallium and arsenic; wherein the second substrate further comprises a second semiconductor substrate comprising silicon;
  • the semiconductor device according to (1)
  • the second substrate further includes a semiconductor substrate, an insulating film provided on the semiconductor substrate, and third and fourth electrodes provided in the insulating film;
  • the second substrate further includes a semiconductor substrate;
  • the distance between the straight line connecting the first connection portion and the second connection portion and the side surface of the wiring is the distance between the plurality of semiconductor elements in the third direction perpendicular to the first direction.
  • the semiconductor device according to (1) which is equal to or less than the pitch.
  • a light-emitting unit that includes a light-emitting element that generates light and irradiates a subject with light from the light-emitting element; a light receiving unit that receives light reflected from the subject; a distance measuring unit that measures the distance to the subject based on the light received by the light receiving unit;
  • the light emitting unit a first substrate including a semiconductor element, a first electrode provided on the semiconductor element, and a second electrode extending in a first direction in plan view; a second substrate including a wiring extending in a second direction parallel to the first direction in plan view, a transistor electrically connected to the wiring, and a capacitor electrically connected to the wiring; a first connection portion electrically connecting the first electrode and the second substrate; a second connection portion electrically connecting the second electrode and the second substrate; A ranging device.

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Abstract

［課題］複数の基板間の寄生インダクタンスを低減することが可能な半導体装置および測距装置を提供する。 ［解決手段］本開示の半導体装置は、半導体素子と、前記半導体素子に設けられた第１電極と、平面視で第１方向に延びる第２電極とを含む第１基板と、平面視で前記第１方向と平行な第２方向に延びる配線と、前記配線と電気的に接続されたトランジスタと、前記配線と電気的に接続されたキャパシタとを含む第２基板と、前記第１電極と前記第２基板とを電気的に接続する第１接続部分と、前記第２電極と前記第２基板とを電気的に接続する第２接続部分とを備える。

Description

半導体装置および測距装置
　本開示は、半導体装置および測距装置に関する。
　半導体レーザーの一種として、ＶＣＳＥＬ（Vertical Cavity Surface Emitting Laser）等の面発光レーザーが知られている。一般に、面発光レーザーを利用した発光装置では、基板の表面または裏面に複数の発光素子が２次元アレイ状に設けられる。
特表２００４－５２６１９４号公報 特開２００３－０４５９８９号公報
　発光装置は例えば、発光素子を備えるＬＤ（Laser Diode）チップと、発光素子を駆動するＬＤＤ（Laser Diode Driver）基板とを組み合わせることで構成される。この場合、ＬＤチップとＬＤＤ基板との間で寄生インダクタンスが生じ、寄生インダクタンスが発光装置の動作に悪影響を及ぼすおそれがある。こうした問題は、複数の基板を組み合わせて発光装置以外の半導体装置を製造する場合にも同様に起こり得る。
　そこで、本開示は、複数の基板間の寄生インダクタンスを低減することが可能な半導体装置および測距装置を提供する。
　本開示の第１の側面の半導体装置は、半導体素子と、前記半導体素子に設けられた第１電極と、平面視で第１方向に延びる第２電極とを含む第１基板と、平面視で前記第１方向と平行な第２方向に延びる配線と、前記配線と電気的に接続されたトランジスタと、前記配線と電気的に接続されたキャパシタとを含む第２基板と、前記第１電極と前記第２基板とを電気的に接続する第１接続部分と、前記第２電極と前記第２基板とを電気的に接続する第２接続部分とを備える。これにより例えば、第２電極内の電流経路と配線内の電流経路とを近付けることで、第１基板と第２基板との間の寄生インダクタンスを低減することが可能となる。
　また、この第１の側面において、前記半導体素子は、発光素子でもよい。これにより例えば、発光装置の寄生インダクタンスを低減することが可能となる。
　また、この第１の側面において、前記第２電極は、平面視で前記第１電極を包囲する形状を有していてもよい。これにより例えば、第１電極と第２電極が半導体素子のアノード電極とカソード電極である場合に、第１基板と第２基板との間の寄生インダクタンスを低減することが可能となる。
　また、この第１の側面において、前記第２電極は、平面視で長方形の形状を有していてもよい。これにより例えば、長方形の長辺を第１方向に平行にすることで、第２電極内の電流を第１方向に平行に流すことが可能となる。
　また、この第１の側面において、前記トランジスタと前記キャパシタは、前記配線により直列に接続されていてもよい。これにより例えば、半導体素子にトランジスタおよびキャパシタを直列に接続することが可能となる。
　また、この第１の側面において、前記トランジスタは、前記半導体素子を駆動するスイッチとして機能してもよい。これにより例えば、半導体素子の動作をこのトランジスタにより制御することが可能となる。
　また、この第１の側面において、前記キャパシタは、平面視で前記配線の前記第２方向に設けられていてもよい。これにより例えば、第２電極内の電流経路と配線内の電流経路とを近付けることが可能となる。
　また、この第１の側面において、前記第２基板は、前記第１接続部分および前記トランジスタと電気的に接続された第１パッドと、前記第２接続部分および前記キャパシタと電気的に接続された第２パッドと、をさらに含んでいてもよい。これにより例えば、第１および第２接続部分を第１および第２パッド上に配置することで、第１基板と第２基板とを電気的に接続することが可能となる。
　また、この第１の側面において、前記第１基板は、ガリウムおよびヒ素を含む第１半導体基板をさらに含み、前記第２基板は、シリコンを含む第２半導体基板をさらに含んでいてもよい。これにより例えば、高性能な第１半導体基板に半導体素子を設けつつ、安価な第２半導体基板にトランジスタやキャパシタを設けることが可能となる。
　また、この第１の側面において、前記第２電極内の電流は、平面視で前記第１方向に平行に流れてもよい。これにより例えば、第２電極内の電流経路と配線内の電流経路とを平行にすることで、第２電極内の電流経路と配線内の電流経路とを近付けることが可能となる。
　また、この第１の側面において、前記第２電極内の電流は、平面視で前記第１接続部分と前記第２接続部分とを結ぶ直線上を流れてもよい。これにより例えば、第２電極内の電流を、平面視で第１方向に平行に流すことが可能となる。
　また、この第１の側面において、前記配線内の電流は、平面視で前記第２方向に平行に流れてもよい。これにより例えば、第２電極内の電流経路と配線内の電流経路とを平行にすることで、第２電極内の電流経路と配線内の電流経路とを近付けることが可能となる。
　また、この第１の側面において、前記配線内の電流は、平面視で前記配線の側面に沿って流れてもよい。これにより例えば、配線内の電流を、平面視で第２方向に平行に流すことが可能となる。
　また、この第１の側面において、前記第１方向と前記第２方向との間の角度は、５度以下でもよい。これにより例えば、第１方向と第２方向とを平行にすることが可能となる。
　また、この第１の側面において、前記キャパシタは、前記第１および第２接続部分よりも低い位置に設けられていてもよい。これにより例えば、キャパシタを半導体製造プロセスにより製造することが可能となる。
　また、この第１の側面において、前記第２基板は、半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜内に設けられた第３および第４電極とをさらに含み、前記キャパシタは、前記第３および第４電極を含んでいてもよい。これにより例えば、キャパシタを半導体製造プロセスにより製造することが可能となる。
　また、この第１の側面において、前記第２基板は、半導体基板をさらに含み、前記キャパシタは、前記半導体基板上に設けられた実装部品でもよい。これにより例えば、キャパシタを簡単に用意することが可能となる。
　また、この第１の側面においては、平面視において、前記第１接続部分と前記第２接続部分とを結ぶ直線と、前記配線の側面との間の距離は、前記第２電極の幅以下でもよい。これにより例えば、この距離を小さくすることにより、第２電極内の電流経路と配線内の電流経路とを近付けることが可能となる。
　また、この第１の側面においては、平面視において、前記第１接続部分と前記第２接続部分とを結ぶ直線と、前記配線の側面との間の距離は、前記第１方向に垂直な第３方向における複数の前記半導体素子間のピッチ以下でもよい。これにより例えば、この距離を小さくすることにより、第２電極内の電流経路と配線内の電流経路とを近付けることが可能となる。
　本開示の第２の側面の測距装置は、光を発生させる発光素子を含み、前記発光素子からの光を被写体に照射する発光部と、前記被写体から反射した光を受光する受光部と、前記受光部により受光された光に基づいて、前記被写体との距離を測定する測距部とを備え、前記発光部は、半導体素子と、前記半導体素子に設けられた第１電極と、平面視で第１方向に延びる第２電極とを含む第１基板と、平面視で前記第１方向と平行な第２方向に延びる配線と、前記配線と電気的に接続されたトランジスタと、前記配線と電気的に接続されたキャパシタとを含む第２基板と、前記第１電極と前記第２基板とを電気的に接続する第１接続部分と、前記第２電極と前記第２基板とを電気的に接続する第２接続部分とを備える。これにより例えば、第２電極内の電流経路と配線内の電流経路とを近付けることで、第１基板と第２基板との間の寄生インダクタンスを低減することが可能となる。
第１実施形態の測距装置１の構成例を示すブロック図である。 第１実施形態のＳＴＬ（Structured Light）方式を説明するための図である。 第１実施形態の発光装置１ａの構造の例を示す断面図である。 図３のＢに示す発光装置１ａの構造を示す断面図である。 第１実施形態の発光装置１ａの構造を示す平面図および断面図である。 比較例の発光装置１ａの構造を示す断面図および平面図である。 第１実施形態の発光装置１ａの問題について説明するための回路図およびグラフである。 第１実施形態の発光装置１ａの動作の詳細を説明するための回路図である。 第１実施形態の発光装置１ａの構造の詳細を説明するための平面図および断面図である。 第１実施形態の発光装置１ａの構造の詳細を説明するための平面図である。 第１実施形態の変形例の発光装置１ａの構造を示す平面図および断面図である。 第１実施形態の変形例の発光装置１ａの構造の詳細を説明するための平面図である。 第２実施形態の発光装置１ａの構造を示す断面図である。 第３実施形態の発光装置１ａの構造を示す平面図である。
　以下、本開示の実施形態を、図面を参照して説明する。
　（第１実施形態）
　（１）第１実施形態の測距装置１
　（１．１）測距装置１の構成
　図１は、第１実施形態の測距装置１の構成例を示すブロック図である。
　図示のように測距装置１は、発光部２、駆動部３、電源回路４、発光側光学系５、受光側光学系６、受光部７、信号処理部８、制御部９、および温度検出部１０を備えている。
　発光部２は、複数の光源により光を発する。本例の発光部２は、各光源としてＶＣＳＥＬ（Vertical Cavity Surface Emitting LASER：垂直共振器面発光レーザ）による発光素子２ａを有しており、それら発光素子２ａが例えばマトリクス状等の所定態様により配列されて構成されている。
　駆動部３は、発光部２を駆動するための電源回路を有して構成される。
　電源回路４は、例えば測距装置１に設けられた不図示のバッテリ等からの入力電圧に基づき、駆動部３の電源電圧を生成する。駆動部３は、該電源電圧に基づいて発光部２を駆動する。
　発光部２より発せられた光は、発光側光学系５を介して測距対象としての被写体Ｓに照射される。そして、このように照射された光の被写体Ｓからの反射光は、受光側光学系６を介して受光部７の受光面に入射する。
　受光部７は、例えばＣＣＤ（Charge Coupled Device）センサやＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサ等の受光素子とされ、上記のように受光側光学系６を介して入射する被写体Ｓからの反射光を受光し、電気信号に変換して出力する。
　受光部７は、受光した光を光電変換して得た電気信号について、例えばＣＤＳ（Correlated Double Sampling）処理、ＡＧＣ（Automatic Gain Control）処理等を実行し、さらにＡ／Ｄ（Analog/Digital）変換処理を行う。そしてデジタルデータとしての信号を、後段の信号処理部８に出力する。
　また、本例の受光部７は、フレーム同期信号Ｆｓを駆動部３に出力する。これにより駆動部３は、発光部２における発光素子２ａを受光部７のフレーム周期に応じたタイミングで発光させることが可能とされる。
　信号処理部８は、例えばＤＳＰ（Digital Signal Processor）等により信号処理プロセッサとして構成される。信号処理部８は、受光部７から入力されるデジタル信号に対して、各種の信号処理を施す。
　制御部９は、例えばＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）等を有するマイクロコンピュータ、またはＤＳＰ等の情報処理装置を備えて構成され、発光部２による発光動作を制御するための駆動部３の制御や、受光部７による受光動作に係る制御を行う。
　制御部９は、測距部９ａとしての機能を有する。測距部９ａは、信号処理部８を介して入力される信号（つまり被写体Ｓからの反射光を受光して得られる信号）に基づき、被写体Ｓまでの距離を測定する。本例の測距部９ａは、被写体Ｓの三次元形状の特定を可能とするために、被写体Ｓの各部について距離の測定を行う。
　ここで、測距装置１における具体的な測距の手法については後に改めて説明する。
　温度検出部１０は、発光部２の温度を検出する。温度検出部１０としては、例えばダイオードを用いて温度検出を行う構成を採ることができる。
　本例では、温度検出部１０により検出された温度の情報は駆動部３に供給され、これにより駆動部３は該温度の情報に基づいて発光部２の駆動を行うことが可能とされる。
　（１．２）測距手法について
　測距装置１における測距手法としては、例えばＳＴＬ（Structured Light：構造化光）方式やＴｏＦ（Time of Flight：光飛行時間）方式による測距手法を採用することができる。
　ＳＴＬ方式は、例えばドットパターンや格子パターン等の所定の明／暗パターンを有する光を照射された被写体Ｓの画像に基づいて距離を測定する方式である。
　図２は、第１実施形態のＳＴＬ方式を説明するための図である。
　ＳＴＬ方式では、例えば図２のＡに示すようなドットパターンによるパターン光Ｌｐを被写体Ｓに照射する。パターン光Ｌｐは、複数のブロックＢＬに分割されており、各ブロックＢＬにはそれぞれ異なるドットパターンが割当てられている（ブロックＢ間でドットパターンが重複しないようにされている）。
　図２のＢは、ＳＴＬ方式の測距原理についての説明図である。
　ここでは、壁Ｗとその前に配置された箱ＢＸとが被写体Ｓとされ、該被写体Ｓに対してパターン光Ｌｐが照射された例としている。図中の「Ｇ」は受光部７による画角を模式的に表している。
　また、図中の「ＢＬｎ」はパターン光Ｌｐにおける或るブロックＢＬの光を意味し、「ｄｎ」は受光部７による受光画像に映し出されるブロックＢＬｎのドットパターンを意味している。
　ここで、壁Ｗの前の箱ＢＸが存在しない場合、受光画像においてブロックＢＬｎのドットパターンは図中の「ｄｎ’」の位置に映し出される。すなわち、箱ＢＸが存在する場合と箱ＢＸが存在しない場合とで、受光画像においてブロックＢＬｎのパターンが映し出される位置が異なるものであり、具体的には、パターンの歪みが生じる。
　ＳＴＬ方式は、このように照射したパターンが被写体Ｓの物体形状によって歪むことを利用して被写体Ｓの形状や奥行きを求める方式となる。具体的には、パターンの歪み方から被写体Ｓの形状や奥行きを求める方式である。
　ＳＴＬ方式を採用する場合、受光部７としては、例えばグローバルシャッタ方式によるＩＲ（Infrared：赤外線）受光部が用いられる。そして、ＳＴＬ方式の場合、測距部９ａは、発光部２がパターン光を発光するように駆動部３を制御すると共に、信号処理部８を介して得られる画像信号についてパターンの歪みを検出し、パターンの歪み方に基づいて距離を計算する。
　続いて、ＴｏＦ方式は、発光部２より発された光が対象物で反射されて受光部７に到達するまでの光の飛行時間（時間差）を検出することで、対象物までの距離を測定する方式である。
　ＴｏＦ方式として、いわゆるダイレクトＴｏＦ（dTOF）方式を採用する場合、受光部７としてはＳＰＡＤ（Single Photon Avalanche Diode）を用い、また発光部２はパルス駆動する。この場合、測距部９ａは、信号処理部８を介して入力される信号に基づき、発光部２より発せられ受光部７により受光される光について発光から受光までの時間差を計算し、該時間差と光の速度とに基づいて被写体Ｓの各部の距離を計算する。
　なお、ＴｏＦ方式として、いわゆるインダイレクトＴｏＦ（iTOF）方式（位相差法）を採用する場合、受光部７としては例えばＩＲを受光することのできる受光部が用いられる。
　（２）第１実施形態の発光装置１ａ
　図３は、第１実施形態の発光装置１ａの構造の例を示す断面図である。本実施形態の発光装置１ａは、測距装置１の一部でもよいし、測距装置１そのものでもよい。発光装置１ａは、本開示の半導体装置の例である。
　図３のＡは、本実施形態の発光装置１ａの構造の第１の例を示している。この例の発光装置１ａは、上述の発光部２を含むＬＤ（Laser Diode）チップ１１と、上述の駆動部３を含むＬＤＤ（Laser Diode Driver）基板１２と、実装基板１３と、放熱基板１４と、補正レンズ保持部１５と、１つ以上の補正レンズ１６と、配線１７とを備えている。ＬＤチップ１１は、ＶＣＳＥＬ基板とも呼ばれる。ＬＤチップ１１は、本開示の第１基板の例であり、ＬＤＤ基板１２は、本開示の第２基板の例である。
　図３のＡは、互いに垂直なＸ軸、Ｙ軸、およびＺ軸を示している。Ｘ方向とＹ方向は横方向（水平方向）に相当し、Ｚ方向は縦方向（垂直方向）に相当する。また、＋Ｚ方向は上方向に相当し、－Ｚ方向は下方向に相当する。－Ｚ方向は、厳密に重力方向に一致していてもよいし、厳密には重力方向に一致していなくてもよい。
　ＬＤチップ１１は、放熱基板１４を介して実装基板１３上に配置され、ＬＤＤ基板１２も、実装基板１３上に配置されている。実装基板１３は、例えばプリント基板である。実装基板１３にはさらに、上述の受光部７や信号処理部８が配置されていてもよい。放熱基板１４は、例えばＡｌ２Ｏ３（酸化アルミニウム）基板やＡｌＮ（窒化アルミニウム基板）などのセラミック基板である。
　補正レンズ保持部１５は、ＬＤチップ１１を囲むように放熱基板１４上に配置されており、ＬＤチップ１１の上方に１つ以上の補正レンズ１６を保持している。これらの補正レンズ１６は、上述の発光側光学系５に含まれている。ＬＤチップ１１内の発光部２から発光された光は、これらの補正レンズ１６により補正された後、上述の被写体Ｓに照射される。図３のＡは、一例として、補正レンズ保持部１５に保持された２つの補正レンズ１６を示している。
　配線１７は、実装基板１３の表面、裏面、内部などに設けられており、ＬＤチップ１１とＬＤＤ基板１２とを電気的に接続している。配線１７は例えば、実装基板１３の表面や裏面に設けられたプリント配線や、実装基板１３を貫通するビア配線である。本実施形態の配線１７はさらに、放熱基板１４の内部または付近を通過している。
　図３のＢは、本実施形態の発光装置１ａの構造の第２の例を示している。この例の発光装置１ａは、第１の例の発光装置１ａと同じ構成要素を備えているが、配線１７の代わりにバンプ１８を備えている。
　図３のＢでは、放熱基板１４上にＬＤＤ基板１２が配置されており、ＬＤＤ基板１２上にＬＤチップ１１が配置されている。このようにＬＤチップ１１をＬＤＤ基板１２上に配置することにより、第１の例の場合に比べて、実装基板１３のサイズを小型化することが可能となる。図３のＢでは、ＬＤチップ１１が、ＬＤＤ基板１２上にバンプ１８を介して配置されており、バンプ１８によりＬＤＤ基板１２と電気的に接続されている。バンプ１８は例えば、金（Ａｕ）などの金属で形成されている。
　以下、本実施形態の発光装置１ａについて、図３のＢに示す第２の例の構造を有しているものとして説明する。ただし、以下の説明は、第２の例に特有の構造についての説明を除き、第１の例の構造を有する発光装置１ａにも適用可能である。
　図４は、図３のＢに示す発光装置１ａの構造を示す断面図である。
　図４は、発光装置１ａ内のＬＤチップ１１とＬＤＤ基板１２の断面を示している。図４に示すように、ＬＤチップ１１は、基板２１と、積層膜２２と、複数の発光素子２３と、複数のアノード電極２４と、カソード電極２５とを備えており、ＬＤＤ基板１２は、基板３１と、複数の接続パッド３２とを備えている。図４に示す発光素子２３は、上述の発光素子２ａの具体例となっている。なお、図４では、後述するプラグ３３、配線３４、層間絶縁膜３５などの図示が省略されている（図５を参照）。
　基板２１は例えば、ＧａＡｓ（ガリウムヒ素）基板などの化合物半導体基板である。図４は、－Ｚ方向を向いている基板２１の表面Ｓ１と、＋Ｚ方向を向いている基板２１の裏面Ｓ２とを示している。図４に示す表面Ｓ１および裏面Ｓ２は、Ｚ方向に垂直である。図４では、表面Ｓ１が基板２１の下面となっており、裏面Ｓ２が基板２１の上面となっている。基板２１は、本開示の第１半導体基板の例である。
　積層膜２２は、基板２１の表面Ｓ１に積層された複数の層を含んでいる。これらの層の例は、ｎ型半導体層、活性層、ｐ型半導体層、および光反射層や、光の射出窓を有する絶縁層などである。積層膜２２は、－Ｚ方向に突出した複数のポスト部Ｐを含んでいる。これらのポスト部Ｐの一部が、複数の発光素子２３となっている。
　発光素子２３は、積層膜２２の一部として、基板２１の表面Ｓ１に設けられている。本実施形態の発光素子２３は、ＶＣＳＥＬ構造を有し、光を＋Ｚ方向に出射する。発光素子２３から出射された光は、図４に示すように、基板２１の表面Ｓ１から裏面Ｓ２へと基板２１内を透過し、基板２１から上述の補正レンズ１６に入射する。このように、本実施形態のＬＤチップ１１は、裏面出射型のＶＣＳＥＬチップとなっている。発光素子２３は、メサ部とも呼ばれる。発光素子２３は、本開示の半導体素子の例である。
　各アノード電極２４は、対応する発光素子２３の下面に形成されている。カソード電極２５は、発光素子２３以外のポスト部Ｐの下面および側面と、ポスト部Ｐ間にある積層膜２２の下面とに、連続的に形成されている。よって、本実施形態のＬＤチップ１１は、複数のアノード電極２４と、１つのカソード電極２５とを備えている。各発光素子２３は、対応するアノード電極２４と当該カソード電極２５との間に電流が流れることで光を出射する。アノード電極２４は、本開示の第１電極の例であり、カソード電極２５は、本開示の第２電極の例である。
　上述のように、ＬＤチップ１１は、ＬＤＤ基板１２上にバンプ１８を介して配置されており、バンプ１８によりＬＤＤ基板１２と電気的に接続されている。具体的には、ＬＤＤ基板１２に含まれる基板３１上に接続パッド３２が形成され、接続パッド３２上にバンプ１８を介してポスト部Ｐが配置されている。各ポスト部Ｐは、アノード電極２４またはカソード電極２５を介してバンプ１８上に配置されている。アノード電極２４下のバンプ１８は、本開示の第１接続部分の例であり、カソード電極２５下のバンプ１８は、本開示の第２接続部分の例である。
　基板３１は例えば、Ｓｉ（シリコン）基板などの半導体基板である。基板３１は、本開示の第２半導体基板の例である。接続パッド３２は、基板３１上に形成されている。接続パッド３２は例えば、銅（Ｃｕ）などの金属で形成されている。アノード電極２４下の接続パッド３２は、本開示の第１パッドの例であり、カソード電極２５下の接続パッド３２は、本開示の第２パッドの例である。
　ＬＤＤ基板１２は、上述のように、ＬＤチップ１１内の発光部２を駆動する駆動部３を含んでいる。図４は、駆動部３内の複数のスイッチＳＷを模式的に示している。各スイッチＳＷは、バンプ１８を介して、対応する発光素子２３と電気的に接続されている。本実施形態の駆動部３は、これらのスイッチＳＷを個々のスイッチＳＷごとに制御（オン・オフ）することができる。よって、駆動部３は、複数の発光素子２３を個々の発光素子２３ごとに駆動させることができる。これにより、例えば測距に必要な発光素子２３のみを発光させるなど、発光部２から出射される光を精密に制御することが可能となる。このような発光素子２３の個別制御は、ＬＤＤ基板１２をＬＤチップ１１の下方に配置することにより、各発光素子２３を対応するスイッチＳＷと電気的に接続しやすくなったことで実現可能となっている。
　図５は、第１実施形態の発光装置１ａの構造を示す平面図および断面図である。
　図５のＡは、本実施形態の発光装置１ａの平面構造を示している。図５のＢは、図４と同様に、本実施形態の発光装置１ａの縦断面を示している。図５のＢは、図５のＡに示すＡ－Ａ’線に沿った縦断面を示している。以下、図５のＡおよびＢを参照し、本実施形態の発光装置１ａの構造について説明する。
　ＬＤチップ１１は、図５のＡおよびＢに示すように、基板２１と、積層膜２２と、複数の発光素子２３と、複数のアノード電極２４と、カソード電極２５とを備えている。図５のＡは、ＬＤチップ１１内の４つの発光素子２３の平面形状を示し、図５のＢは、これらの発光素子２３のうちの２つの縦断面を示している。図５のＡは、アノード電極２４の形状を点線で示し、カソード電極２５の形状を破線で示している。図５のＡおよびＢはさらに、発光素子２３以外の２つのポスト部Ｐを示している。
　ＬＤＤ基板１２は、図５のＡおよびＢに示すように、基板３１と、複数の接続パッド３２と、複数のプラグ３３と、複数の配線３４と、層間絶縁膜３５と、複数のトランジスタＴｒと、複数のキャパシタＣｐとを備えている。図５のＡおよびＢは、トランジスタＴｒが設けられている大まかな範囲を破線で示している。
　以下、ＬＤチップ１１およびＬＤＤ基板１２のこれらの構成要素の詳細を説明する。
　［アノード電極２４およびカソード電極２５］
　本実施形態の各アノード電極２４は、図５のＡに示すように、平面視で円形の形状を有している。一方、本実施形態のカソード電極２５は、図５のＡに示すように、平面視で長方形の形状を有している。この長方形の２つの長辺は、Ｘ方向に平行となっており、この長方形の２つの短辺は、Ｙ方向に平行となっている。よって、カソード電極２５は、平面視でＸ方向に延びている。このＸ方向は、本開示の第１方向の例である。
　ただし、本実施形態のカソード電極２５は、平面視で、各アノード電極２４の位置に開口部を有している。よって、図５のＡに示すカソード電極２５の平面形状は、４つの円形の開口部を有する長方形となっている。その結果、カソード電極２５は、平面視で、各アノード電極２４を包囲する形状を有している。本実施形態の上記複数のアノード電極２４とカソード電極２５は、互いに分離されている。
　なお、各アノード電極２４の平面形状は、円形以外でもよい。また、カソード電極２５の平面形状は、長方形以外でもよい。
　［発光素子２３］
　図５のＡに示す４つの発光素子２３に関し、左上の発光素子２３と左下の発光素子２３は、左のキャパシタＣｐと電気的に接続されている。一方、右上の発光素子２３と右下の発光素子２３は、右のキャパシタＣｐと電気的に接続されている。
　また、左上の発光素子２３は、左上のトランジスタＴｒを介して、左のキャパシタＣｐと電気的に接続されている。同様に、左下の発光素子２３は、左下のトランジスタＴｒを介して、左のキャパシタＣｐと電気的に接続されている。一方、右上の発光素子２３は、右上のトランジスタＴｒを介して、右のキャパシタＣｐと電気的に接続されている。同様に、右下の発光素子２３は、右下のトランジスタＴｒを介して、右のキャパシタＣｐと電気的に接続されている。
　このように、各発光素子２３は、対応するトランジスタＴｒを介して、対応するキャパシタＣｐと電気的に接続されている。本実施形態の各トランジスタＴｒは、上述のスイッチＳＷとして機能する（図４）。よって、各トランジスタＴｒは、対応する発光素子２３を駆動することができる。
　図５のＡおよびＢは、左上の発光素子２３を流れる電流の電流経路Ａ１～Ａ４と、右上の発光素子２３を流れる電流の電流経路Ｂ１～Ｂ４とを示している。電流経路Ａ１は、カソード電極２５下の接続パッド３２から、アノード電極２４下の接続パッド３２までの経路を示している。電流経路Ａ２は、接続パッド３２、プラグ３３、トランジスタＴｒ、および配線３４内の経路を示している。電流経路Ａ３は、配線３４内の経路を示している。電流経路Ａ４は、キャパシタＣｐおよび接続パッド３２内の経路を示している。
　これは、電流経路Ｂ１～Ｂ４についても同様である。ただし、図５のＢに示す電流経路Ａ１～Ａ４は、時計周りとなっており、図５のＢに示す電流経路Ｂ１～Ｂ４は、反時計周りとなっている。
　なお、左下の発光素子２３を流れる電流の電流経路（不図示）は、左上の発光素子２３を流れる電流の電流経路Ａ１～Ａ４と同様である。また、右下の発光素子２３を流れる電流の電流経路（不図示）は、右上の発光素子２３を流れる電流の電流経路Ｂ１～Ｂ４と同様である。電流経路Ａ１～Ａ４等のさらなる詳細については、後述する。
　［ＬＤＤ基板１２］
　ＬＤＤ基板１２は、図５のＡおよびＢに示すように、基板３１上に順に形成された複数の配線３４、複数のプラグ３３、および複数の接続パッド３２を備えている。これらの配線３４、プラグ３３、および接続パッド３２は、基板３１上に形成された層間絶縁膜３５内に設けられている。層間絶縁膜３５は、本開示の絶縁膜の例である。ＬＤＤ基板１２はさらに、基板３１上に形成され、層間絶縁膜３５内に設けられた複数のトランジスタＴｒおよび複数のキャパシタＣｐを備えている。
　図５のＡは、４つの発光素子２３に対応する４つの配線３４を示している。これらの配線３４は、平面視でＸ方向に延びている。このＸ方向は、本開示の第２方向の例である。以下、これらの発光素子２３および配線３４のさらなる詳細を、左上の発光素子２３および左上の配線３４を例にして説明する。
　図５のＢは、左上の発光素子２３と左上の配線３４とを示しており、さらには、左上の配線３４上に順に設けられたプラグ３３、接続パッド３２、バンプ１８、およびアノード電極２４を示している。このバンプ１８は、本開示の第１接続部分の例である。左上の発光素子２３は、このアノード電極２４上に設けられている。左上の配線３４は、左のキャパシタＣｐと左下のトランジスタＴｒとに電気的に接続されており、左のキャパシタＣｐと左下のトランジスタＴｒとを直列に接続している。
　このキャパシタＣｐは、配線３４、プラグ３３、および接続パッド３２と同様に、層間絶縁膜３５内に設けられている。そのため、このキャパシタＣｐは、ＬＤチップ１１とＬＤＤ基板１２との間の各バンプ１８よりも低い位置に設けられている。また、このキャパシタＣｐは、平面視で左上の配線３４の左側（－Ｘ方向）に配置されている。
　このキャパシタＣｐは、図５のＢに示すように、接続パッド３２およびバンプ１８を介してカソード電極２５と電気的に接続されている。その結果、このキャパシタＣｐについて電流経路Ａ１～Ａ４が形成されている。このバンプ１８は、本開示の第２接続部分の例である。図５のＡは、カソード電極２５と電気的に接続された４つのバンプ１８を示しており、これらのバンプ１８のうちの１つが電流経路Ａ１～Ａ４を形成している。
　［電流経路Ａ１～Ａ４］
　図５のＡおよびＢは、左上の発光素子２３を流れる電流の電流経路Ａ１～Ａ４と、右上の発光素子２３を流れる電流の電流経路Ｂ１～Ｂ４とを示している。電流経路Ａ１は、カソード電極２５下の接続パッド３２から、アノード電極２４下の接続パッド３２までの経路を示している。電流経路Ａ２は、接続パッド３２、プラグ３３、トランジスタＴｒ、および配線３４内の経路を示している。電流経路Ａ３は、配線３４内の経路を示している。電流経路Ａ４は、キャパシタＣｐおよび接続パッド３２内の経路を示している。これは、電流経路Ｂ１～Ｂ４についても同様である。
　図５のＡに示すように、電流経路Ａ１は、平面視で、カソード電極２５下のバンプ１８の中心と、アノード電極２４下のバンプ１８の中心とを結ぶ直線上に位置している。そのため、電流経路Ａ１内の電流は、平面視でＸ方向に平行に流れている。なお、上記の直線は、図５のＡに示すＡ－Ａ’線上に位置している。
　電流経路Ａ２の大部分は、平面視で配線３４の側面Ｆ上に位置している。理由は、配線３４内の電流が、一般に配線３４の側面Ｆに沿って流れるからである。電流経路Ａ２は、図５のＡでは配線３４の＋Ｙ方向の側面Ｆ上に位置しているが、配線３４の－Ｙ方向の側面Ｆ上に位置していてもよい。すなわち、電流経路Ａ２内の電流は、配線３４の＋Ｙ方向の側面Ｆに沿って流れてもよいし、配線３４の－Ｙ方向の側面Ｆに沿って流れてもよい。本実施形態では、配線３４がＹ方向に延びているため、配線３４内の電流が、Ｙ方向に平行に流れている。
　電流経路Ａ３は、平面視で配線３４の側面Ｆ上に位置している。理由は、電流経路Ａ２の場合と同様である。図５のＡでは、接続パッド３２の下方に、配線３４が存在していることに留意されたい。
　電流経路Ａ４は、平面視で、電流経路Ａ３の終点から電流経路Ａ１の始点へと延びている。例えば、接続パッド３２内の電流経路Ａ４は、電流経路Ａ１と同様に、平面視でＡ－Ａ’線上に位置している。
　よって、図５のＡに示す電流経路Ａ１～Ａ４は、平面視で細長い長方形の形状を有している。この長方形は、長辺が短辺に比べて大幅に長い形状となっている。このような形状を有する電流経路Ａ１～Ａ４の利点については、後述する。なお、電流経路Ａ１～Ａ４の平面形状は、長方形以外でもよい。
　図６は、比較例の発光装置１ａの構造を示す断面図および平面図である。
　図６のＡは、本比較例の発光装置１ａの縦断面を示している。図６のＢは、本比較例の発光装置１ａの平面構造を示している。図６のＡは、図６のＢに示すＡ－Ａ’線に沿った縦断面を示している。以下、図６のＡおよびＢを参照し、本比較例の発光装置１ａの構造について説明する。
　本比較例の発光装置１ａは、第１実施形態の発光装置１ａと同様の構成要素を備えている。ただし、本比較例のキャパシタＣｐは、図６のＢに示すように、平面視で発光素子２３の±Ｙ方向に配置されている。そのため、本比較例の配線３４は、平面視でＹ方向に延びている。
　その結果、本比較例の電流経路Ａ１～Ａ４は、図６のＢに示すように、第１実施形態の電流経路Ａ１～Ａ４の平面形状とは異なる平面形状を有している。具体的には、第１実施形態の電流経路Ａ１～Ａ４は、平面視で細長い長方形の形状を有しているが、本比較例の電流経路Ａ１～Ａ４は、平面視で細長くない長方形の形状を有している。また、第１実施形態の電流経路Ａ２の大部分は、平面視で電流経路Ａ１と平行となっているが、本比較例の電流経路Ａ２は、平面視で電流経路Ａ１と垂直となっている。
　よって、本比較例の電流経路Ａ１は、電流経路Ａ２～Ａ４の大部分から遠くに配置されることになる。そのため、電流経路Ａ１内の電流により生じる磁界が、電流経路Ａ２～Ａ４内の電流により生じる磁界と打ち消し合いにくくなる。その結果、本比較例のＬＤチップ１１とＬＤＤ基板１２との間に、大きな寄生インダクタンスが生じてしまう。
　一方、第１実施形態の電流経路Ａ１は、電流経路Ａ２～Ａ４の大部分の近くに配置されることになる。そのため、電流経路Ａ１内の電流により生じる磁界が、電流経路Ａ２～Ａ４内の電流により生じる磁界と打ち消し合いやすくなる。よって、本実施形態によれば、ＬＤチップ１１とＬＤＤ基板１２との間の寄生インダクタンスを低減することが可能となる。例えば、本実施形態によれば、ＬＤチップ１１とＬＤＤ基板１２との間の寄生インダクタンスを、上記比較例のそれの数分の１程度にすることが可能となる。
　図７は、第１実施形態の発光装置１ａの問題について説明するための回路図およびグラフである。
　図７のＡは、本実施形態の発光装置１ａの等価回路を示している。図７のＡに示す等価回路は、当該回路を形成しているＬＤチップ１１と、ＬＤＤ基板１２（キャパシタＣｐを除く）と、ＬＤＤ基板１２内のキャパシタＣｐと、ＬＤチップ１１とＬＤＤ基板１２との間の寄生インダクタンスＺとを含んでいる。図７のＡはさらに、当該回路内を流れる電流Ｉｖ（ＶＣＳＥＬ電流）を示している。
　図７のＢは、電流Ｉｖの時間変化を示している。曲線Ｃ１は、寄生インダクタンスＺが小さい場合の電流Ｉｖを示しており、曲線Ｃ２は、寄生インダクタンスＺが大きい場合の電流Ｉｖを示している。符号Δｔ、Ｔｈはそれぞれ、電流Ｉｖの立ち上がり遅れと立ち上がり閾値とを表す。
　図７のＢに示すように、寄生インダクタンスＺが大きいと、電流Ｉｖの立ち上がりが遅れるため、立ち上がり時間の検出に誤差が生じてしまう。その結果、測距装置１（図１）による測距に誤差が生じてしまう。本実施形態によれば、寄生インダクタンスＺを低減することで、このような誤差を抑制することが可能となる。
　図８は、第１実施形態の発光装置１ａの動作の詳細を説明するための回路図である。
　図８は、本実施形態の発光装置１ａの等価回路を示している。図８に示す等価回路は、ＬＤチップ１１内の発光素子２３と、ＬＤＤ基板１２内のトランジスタＴｒと、ＬＤＤ基板１２内のキャパシタＣｐなどを含んでいる。図８はさらに、これらの構成要素間の電流経路Ａ１～Ａ４を示している。
　上述のように、本実施形態では、電流経路Ａ１内の電流により生じる磁界が、電流経路Ａ２～Ａ４内の電流により生じる磁界と打ち消し合いやすくなる。よって、本実施形態によれば、ＬＤチップ１１とＬＤＤ基板１２との間の寄生インダクタンスを低減することが可能となる。
　図９は、第１実施形態の発光装置１ａの構造の詳細を説明するための平面図および断面図である。
　図９のＡは、キャパシタＣｐの構成例を示している。前述したように、キャパシタＣｐは、基板３１上で層間絶縁膜３５内に設けられている（図５のＢ）。図９のＡでは、キャパシタＣｐが、電極４１と電極４２とを備えている。これらの電極４１、４２は、層間絶縁膜３５内に形成されている。図９のＡに示すキャパシタＣｐは、これらの電極４１、４２と、これらの電極４１、４２間の層間絶縁膜３５により構成されている。
　電極４１は、接続パッド３２に電気的に接続された共通部分４１ａと、共通部分４１ａから延びている複数の先端部分４１ｂとを含んでいる。同様に、電極４２は、配線３４に電気的に接続された共通部分４２ａと、共通部分４２ａから延びている複数の先端部分４２ｂとを含んでいる。電極４１、４２は、平面視で、複数の先端部分４１ｂと複数の先端部分４２ｂとが交互に配置された櫛型電極を構成している。これにより、キャパシタＣｐの静電容量を大きくすることが可能となる。電極４１、４２は、本開示の第３および第４電極の例である。
　本実施形態によれば、このような構造のキャパシタＣｐを採用することで、キャパシタＣｐを、接続パッド３２、プラグ３３、配線３４、層間絶縁膜３５などと同様に、半導体製造プロセスにより製造することが可能となる。なお、キャパシタＣｐは、図９のＡに示す構造以外の構造を有していてもよい。
　図９のＢは、トランジスタＴｒの構成例を示している。前述したように、トランジスタＴｒは、基板３１上で層間絶縁膜３５内に設けられている（図５のＢ）。図９のＢでは、トランジスタＴｒが、ゲート絶縁膜４３と、ゲート電極４４と、一方の拡散層４５と、他方の拡散層４６とを含んでおり、ＭＯＳトランジスタを形成している。
　ゲート絶縁膜４３は、基板３１上に形成されている。ゲート電極４４は、ゲート絶縁膜４３上に形成されている。拡散層４５、４６は、ゲート電極４４を挟むように基板３１内に形成されており、トランジスタＴｒのソースおよびドレイン領域として機能する。
　ゲート絶縁膜４３およびゲート電極４４は、基板３１上で層間絶縁膜３５内に設けられている。図９のＢでは、配線３４の一部が、拡散層４５に電気的に接続され、配線３４の別の一部が、拡散層４６に電気的に接続されている。その結果、トランジスタＴｒが配線３４上に配置されている。
　図９のＢに示す配線３４は、拡散層４５上に設けられたコンタクトプラグと、拡散層４６上に設けられたコンタクトプラグと、これらのコンタクトプラグ上に設けられた配線層内の２つの配線とを含んでいる。この配線層内の一方の配線は、拡散層４５や不図示のキャパシタＣｐと電気的に接続されており、この配線層内の他方の配線は、拡散層４６や不図示のプラグ３３と電気的に接続されている。
　なお、トランジスタＴｒや配線３４は、図９のＢに示す構造以外の構造を有していてもよい。例えば、配線３４は、層間絶縁膜３５に含まれる２つ以上の配線層内の複数の配線により形成されていてもよい。
　図１０は、第１実施形態の発光装置１ａの構造の詳細を説明するための平面図である。
　図５のＡおよびＢを参照して説明したように、本実施形態のカソード電極２５が平面視で延びる方向（第１方向）は、Ｘ方向であり、本実施形態の配線３４が平面視で延びる方向（第２方向）も、Ｘ方向である。よって、本実施形態の第２方向は、第１方向と平行である。ただし、この「平行」は、数学的に厳密な「平行」でなくてもよい。例えば、第２方向が第１方向と平行である場合には、第２方向が第１方向と数学的に厳密に平行である場合だけでなく、第２方向が製造誤差の程度だけ第１方向と異なる場合も含まれる。このことを、図１０を参照して説明する。
　図１０は、カソード電極２５が平面視で延びる方向（第１方向）と、配線３４が平面視で延びる方向（第２方向）との間の角度θを示している（０度≦θ＜１８０度）。図１０においては、第２方向がＸ方向と一致しており、第１方向がＸ方向に対し角度θだけ傾いている。
　本実施形態の角度θは、５度以下となっている。別言すると、本実施形態の第２方向が第１方向と平行であるとは、角度θが５度以下であることに相当する。本実施形態によれば、角度θが５度以下になるようにカソード電極２５や配線３４などを配置することにより、ＬＤチップ１１とＬＤＤ基板１２との間の寄生インダクタンスを低減することが可能となる。また、本実施形態によれば、角度θに５度以下の誤差を許容することで、発光装置１ａの設計の自由度を向上させることが可能となる。
　図１０は、図５のＡおよびＢと同様に、電流経路Ａ１～Ａ４を示している。図１０においては、カソード電極２５が平面視で延びる方向（第１方向）がＸ方向に対し傾いているため、電流経路Ａ２もＸ方向に対し傾いている。この場合にも、電流経路Ａ１内の電流により生じる磁界を、電流経路Ａ２～Ａ４内の電流により生じる磁界と効果的に打ち消し合わせることが可能となる。
　図１１は、第１実施形態の変形例の発光装置１ａの構造を示す平面図および断面図である。
　図１１のＡは、本変形例の発光装置１ａの平面構造を示している。図１１のＢは、本変形例の発光装置１ａの縦断面を示している。図１１のＢは、図１１のＡに示すＡ－Ａ’線に沿った縦断面を示している。以下、図１１のＡおよびＢを参照し、本変形例の発光装置１ａの構造について説明する。
　図１１のＡおよびＢに示すように、本変形例の発光装置１ａは、第１実施形態の発光装置１ａと同様の構成要素を備えている（図５のＡおよびＢ参照）。ただし、図１１のＡは、５つ以上の発光素子２３を備える発光装置１ａの構成例を示している。具体的には、図１１のＡは、１６個の発光素子２３の配置例を示し、図１１のＢは、これらの発光素子２３のうちの４つを示している。
　図１１のＡおよびＢは、電流経路Ａ１～Ａ４に加えて、電流経路Ａ１’、Ａ２’を示している。電流経路Ａ１～Ａ４、Ａ１’、Ａ２’は、２つの発光素子２３を含んでいる。以下、これらの発光素子２３のうちの左の方を「左の発光素子２３」と呼び、これらの発光素子２３のうちの右の方を「右の発光素子２３」と呼ぶ。
　左の発光素子２３と右の発光素子２３は、電流経路Ａ１～Ａ４、Ａ１’、Ａ２’により、左のキャパシタＣｐと並列に接続されている。これは、図１１のＡに示すその他の１４個の発光素子２３についても同様である。図１１のＡに示す１６個の発光素子２３は、８つの発光素子群を構成しており、各発光素子群は、２つの発光素子２３を含んでいる。各発光素子群内の２つの発光素子２３は、左または右のキャパシタＣｐと並列に接続されている。例えば、上記の左の発光素子２３と右の発光素子２３は、８つの発光素子群のうちの１つを構成しており、左のキャパシタＣｐと並列に接続されている。
　以下、電流経路Ａ１～Ａ４、Ａ１’、Ａ２’について説明する。
　図１１のＡに示すように、電流経路Ａ１は、平面視で、カソード電極２５下のバンプ１８と、左の発光素子２３のアノード電極２４下のバンプ１８とを結ぶ直線上に位置している。また、電流経路Ａ１’は、平面視で、左の発光素子２３のアノード電極２４下のバンプ１８と、右の発光素子２３のアノード電極２４下のバンプ１８とを結ぶ直線上に位置している。ただし、電流経路Ａ１’の一部は、左の発光素子２３を迂回するために、左の発光素子２３付近で半円状の形状を有している。そのため、電流経路Ａ１、Ａ１’内の電流は、平面視でおおむねＸ方向に平行に流れている。なお、電流経路Ａ１’は、図１１のＡでは左の発光素子２３を＋Ｙ方向に迂回しているが、代わりに左の発光素子２３を－Ｙ方向に迂回してもよい。
　電流経路Ａ２、Ａ２’の大部分は、平面視で配線３４の側面Ｆ上に位置している。ただし、図１１のＡは、電流経路Ａ１、Ａ１’と電流経路Ａ２、Ａ２’とが重なって図示されてしまうのを避けるため、電流経路Ａ２、Ａ２’を、配線３４の側面Ｆから離して図示している。実際は、電流経路Ａ２、Ａ２’は、平面視で配線３４の－Ｙ方向の側面Ｆ上に位置している。なお、電流経路Ａ２、Ａ２’は、配線３４の＋Ｙ方向の側面Ｆ上に位置していてもよい。本変形例では、配線３４がＹ方向に延びているため、配線３４内の電流が、Ｙ方向に平行に流れている。
　なお、図１１のＡは、図面が見づらくなるのを回避するため、電流経路Ａ１の終点付近の部分と、電流経路Ａ２の始点付近の部分の図示を省略している。実際は、図１１のＢに示すように、電流経路Ａ１の終点付近が、電流経路Ａ２の始点まで延びている。
　電流経路Ａ３は、平面視で配線３４の側面Ｆ上に位置している。ただし、図１１のＡは、電流経路Ａ１と電流経路Ａ３とが重なって図示されてしまうのを避けるため、電流経路Ａ３を、配線３４の側面Ｆから離して図示している。実際は、電流経路Ａ３は、平面視で配線３４の－Ｙ方向の側面Ｆ上に位置している。なお、電流経路Ａ３は、配線３４の＋Ｙ方向の側面Ｆ上に位置していてもよい。
　電流経路Ａ４は、平面視で、電流経路Ａ３の終点から電流経路Ａ１の始点へと延びている。例えば、接続パッド３２内の電流経路Ａ４は、電流経路Ａ１、Ａ１’と同様に、平面視でＡ－Ａ’線上に位置している。
　よって、図１１のＡに示す電流経路Ａ１～Ａ４、Ａ１’、Ａ２’は、平面視で細長い２つの長方形の形状を有している。これらの長方形の各々は、長辺が短辺に比べて大幅に長い形状となっている。よって、本変形例によれば、ＬＤチップ１１とＬＤＤ基板１２との間の寄生インダクタンスを低減することが可能となる。
　なお、左の発光素子２３と右の発光素子２３は、配線３４上に設けられた１つのトランジスタＴｒにより制御されてもよいし、配線３４上に設けられた２つのトランジスタＴｒにより制御されてもよい。すなわち、左の発光素子２３と右の発光素子２３は、同じ１つのトランジスタＴｒにより制御されてもよいし、異なる２つのトランジスタＴｒにより制御されてもよい。これは、図１１のＡに示すその他の１４個の発光素子２３についても同様である。
　図１２は、第１実施形態の変形例の発光装置１ａの構造の詳細を説明するための平面図である。
　図１２のＡは、図１１のＡと同様に、本変形例の発光装置１ａに含まれる複数の発光素子２３のレイアウトを示している。図１２のＡでは、これらの発光素子２３が、２次元アレイ状に配置されている。なお、これらの発光素子２３は、図１２のＡでは三角格子状に配置されているが、その他のレイアウト（例えば正方格子状）で配置されていてもよい。
　図１２のＡは、これらの発光素子２３の間を通過する直線Ｌ１を示している。本変形例では、直線Ｌ１の＋Ｘ方向に位置する各発光素子２３が、右のキャパシタＣｐに電気的に接続され、直線Ｌ１の－Ｘ方向に位置する各発光素子２３が、左のキャパシタＣｐに電気的に接続されている。これにより、ＬＤチップ１１とＬＤＤ基板１２との間の寄生インダクタンスを低減することが可能となる。
　図１２のＡはさらに、発光素子２３間のＸ方向のピッチ「Ｘ」と、発光素子２３間のＹ方向のピッチ「Ｙ」とを示している。本変形例の発光素子２３は、三角格子状に配置されているため、ピッチ「Ｘ」は、三角格子を構成する１つの三角形の底辺となっており、ピッチ「Ｙ」は、三角格子を構成する１つの三角形の高さとなっている。
　図１２のＢは、本実施形態の比較例の発光装置１ａに含まれる複数の発光素子２３のレイアウトを示している。図１２のＢでは、２つのキャパシタＣｐが、発光素子２３の±Ｙ方向に配置されている。
　図１２のＢは、これらの発光素子２３の間を通過する直線Ｌ２を示している。本比較例では、直線Ｌ２の＋Ｙ方向に位置する各発光素子２３が、上のキャパシタＣｐに電気的に接続され、直線Ｌ２の－Ｙ方向に位置する各発光素子２３が、下のキャパシタＣｐに電気的に接続されている。この場合、図６のＡおよびＢを参照して説明したように、ＬＤチップ１１とＬＤＤ基板１２との間の寄生インダクタンスが大きくなってしまう。
　以上のように、本実施形態の発光装置１ａでは、配線３４が平面視で延びる方向（第２方向）が、カソード電極２５が平面視で延びる方向（第１方向）と平行となるように、キャパシタＣｐ等が配置されている。よって、本実施形態によれば、電流により生じる磁界の打ち消し合いにより、ＬＤチップ１１とＬＤＤ基板１２との間の寄生インダクタンスを低減することが可能となる。
　（第２実施形態）
　図１３は、第２実施形態の発光装置１ａの構造を示す断面図である。
　図１３は、本実施形態の発光装置１ａの縦断面を示している。本実施形態の発光装置１ａは、第１実施形態の発光装置１ａと同様の構成要素を備えている（図５のＢ参照）。ただし、本実施形態のキャパシタＣｐは、基板３１上に配置された実装部品となっている。本実施形態のキャパシタＣｐは、例えば市販のコンデンサである。
　図１３では、各キャパシタＣｐが、層間絶縁膜３５上に配置されている。各キャパシタＣｐの一方の電極（不図示）は、接続パッド３２およびバンプ１８を介して、カソード電極２５と電気的に接続されている。各キャパシタＣｐの他方の電極（不図示）は、２つの接続パッド３２、２つのプラグ３３、配線３４、およびバンプ１８を介して、アノード電極２４と電気的に接続されている。
　本変形例によれば、例えばキャパシタＣｐを自ら製造せずに購入することで、キャパシタＣｐを簡単に用意することが可能となる。あるいは、キャパシタＣｐは、半導体製造プロセスによらずに製造してもよい。
　（第３実施形態）
　図１４は、第３実施形態の発光装置１ａの構造を示す平面図である。
　図１４は、本実施形態の発光装置１ａの平面構造を示している。本実施形態の発光装置１ａは、第１実施形態の発光装置１ａと同様の構成要素を備えている（図５のＡ参照）。図１４は、本実施形態の基板２１やカソード電極２５のＹ方向の幅Ｗを示している。
　［距離Ｄ］
　図１４はさらに、平面視における電流経路Ａ１と電流経路Ａ２との間の距離Ｄを示している。電流経路Ａ１は、平面視で、カソード電極２５下のバンプ１８の中心と、アノード電極２４下のバンプ１８の中心とを結ぶ直線上に位置している。電流経路Ａ２は、平面視で、配線３２の側面Ｆ上に位置している。よって、距離Ｄは、当該直線と側面Ｆとの間の距離に相当する。
　本実施形態では、距離Ｄが幅Ｗ以下に設定されている（Ｄ≦Ｗ）。本実施形態では、キャパシタＣｐが発光素子２３の±Ｘ方向に配置されていることから、このような設定が実現可能となっている。本実施形態によれば、距離Ｄを幅Ｗ以下に設定することで、電流経路Ａ１と電流経路Ａ２とを互いに近付けることが可能となり、ＬＤチップ１１とＬＤＤ基板１２との間の寄生インダクタンスを効果的に低減することが可能となる。
　なお、基板２１のＹ方向の幅と、カソード電極２５のＹ方向の幅は、互いに異なっていてもよい。この場合、距離Ｄは、これらの両方の幅以下でもよいし、これらの一方のみの幅以下でもよい。
　［ピッチＥ］
　図１４はさらに、発光素子２３間のＹ方向のピッチＥを示している。このＹ方向は、本開示の第３方向の例である。
　本実施形態では、距離ＤがピッチＥ以下に設定されている（Ｄ≦Ｅ）。本実施形態では、キャパシタＣｐが発光素子２３の±Ｘ方向に配置されていることから、このような設定が実現可能となっている。本実施形態によれば、距離ＤをピッチＥ以下に設定することで、電流経路Ａ１と電流経路Ａ２とを互いにさらに近付けることが可能となり、ＬＤチップ１１とＬＤＤ基板１２との間の寄生インダクタンスをさらに効果的に低減することが可能となる。
　なお、本実施形態の発光素子２３は、どのような２次元レイアウトで配置されていてもよい。例えば、発光素子２３が三角格子状に配置されている場合には、図１４に示すピッチＥは、図１２のＡに示すピッチ「Ｙ」となる。
　なお、第１～第３実施形態の発光装置１ａは、測距装置１の光源として使用されているが、その他の態様にて使用されてもよい。例えば、これらの実施形態の発光装置１ａは、プリンタなどの光学機器の光源として使用されてもよいし、照明装置として使用されてもよい。
　以上、本開示の実施形態について説明したが、これらの実施形態は、本開示の要旨を逸脱しない範囲内で、種々の変更を加えて実施してもよい。例えば、２つ以上の実施形態を組み合わせて実施してもよい。
　なお、本開示は、以下のような構成を取ることもできる。
　（１）
　半導体素子と、前記半導体素子に設けられた第１電極と、平面視で第１方向に延びる第２電極とを含む第１基板と、
　平面視で前記第１方向と平行な第２方向に延びる配線と、前記配線と電気的に接続されたトランジスタと、前記配線と電気的に接続されたキャパシタとを含む第２基板と、
　前記第１電極と前記第２基板とを電気的に接続する第１接続部分と、
　前記第２電極と前記第２基板とを電気的に接続する第２接続部分と、
　を備える半導体装置。
　（２）
　前記半導体素子は、発光素子である、（１）に記載の半導体装置。
　（３）
　前記第２電極は、平面視で前記第１電極を包囲する形状を有する、（１）に記載の半導体装置。
　（４）
　前記第２電極は、平面視で長方形の形状を有する、（１）に記載の半導体装置。
　（５）
　前記トランジスタと前記キャパシタは、前記配線により直列に接続されている、（１）に記載の半導体装置。
　（６）
　前記トランジスタは、前記半導体素子を駆動するスイッチとして機能する、（１）に記載の半導体装置。
　（７）
　前記キャパシタは、平面視で前記配線の前記第２方向に設けられている、（１）に記載の半導体装置。
　（８）
　前記第２基板は、
　前記第１接続部分および前記トランジスタと電気的に接続された第１パッドと、
　前記第２接続部分および前記キャパシタと電気的に接続された第２パッドと、
　をさらに含む、（１）に記載の半導体装置。
　（９）
　前記第１基板は、ガリウムおよびヒ素を含む第１半導体基板をさらに含み、
　前記第２基板は、シリコンを含む第２半導体基板をさらに含む、
　（１）に記載の半導体装置。
　（１０）
　前記第２電極内の電流は、平面視で前記第１方向に平行に流れる、（１）に記載の半導体装置。
　（１１）
　前記第２電極内の電流は、平面視で前記第１接続部分と前記第２接続部分とを結ぶ直線上を流れる、（１０）に記載の半導体装置。
　（１２）
　前記配線内の電流は、平面視で前記第２方向に平行に流れる、（１）に記載の半導体装置。
　（１３）
　前記配線内の電流は、平面視で前記配線の側面に沿って流れる、（１２）に記載の半導体装置。
　（１４）
　前記第１方向と前記第２方向との間の角度は、５度以下である、（１）に記載の半導体装置。
　（１５）
　前記キャパシタは、前記第１および第２接続部分よりも低い位置に設けられている、（１）に記載の半導体装置。
　（１６）
　前記第２基板は、半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜内に設けられた第３および第４電極とをさらに含み、
　前記キャパシタは、前記第３および第４電極を含む、（１）に記載の半導体装置。
　（１７）
　前記第２基板は、半導体基板をさらに含み、
　前記キャパシタは、前記半導体基板上に設けられた実装部品である、（１）に記載の半導体装置。
　（１８）
　平面視において、前記第１接続部分と前記第２接続部分とを結ぶ直線と、前記配線の側面との間の距離は、前記第２電極の幅以下である、（１）に記載の半導体装置。
　（１９）
　平面視において、前記第１接続部分と前記第２接続部分とを結ぶ直線と、前記配線の側面との間の距離は、前記第１方向に垂直な第３方向における複数の前記半導体素子間のピッチ以下である、（１）に記載の半導体装置。
　（２０）
　光を発生させる発光素子を含み、前記発光素子からの光を被写体に照射する発光部と、
　前記被写体から反射した光を受光する受光部と、
　前記受光部により受光された光に基づいて、前記被写体との距離を測定する測距部とを備え、
　前記発光部は、
　半導体素子と、前記半導体素子に設けられた第１電極と、平面視で第１方向に延びる第２電極とを含む第１基板と、
　平面視で前記第１方向と平行な第２方向に延びる配線と、前記配線と電気的に接続されたトランジスタと、前記配線と電気的に接続されたキャパシタとを含む第２基板と、
　前記第１電極と前記第２基板とを電気的に接続する第１接続部分と、
　前記第２電極と前記第２基板とを電気的に接続する第２接続部分と、
　を備える、測距装置。
　１：測距装置、１ａ：発光装置、２：発光部、２ａ：発光素子、３：駆動部、
　４：電源回路、５：発光側光学系、６：受光側光学系、７：受光部、
　８：信号処理部、９：制御部、９ａ：測距部、１０：温度検出部、
　１１：ＬＤチップ、１２：ＬＤＤ基板、１３：実装基板、１４：放熱基板、
　１５：補正レンズ保持部、１６：補正レンズ、１７：配線、１８：バンプ、
　２１：基板、２２：積層膜、２３：発光素子、
　２４：アノード電極、２５：カソード電極、
　３１：基板、３２：接続パッド、３３：プラグ、３４：配線、３５：層間絶縁膜、
　４１：電極、４１ａ：共通部分、４１ｂ：先端部分、
　４２：電極、４２ａ：共通部分、４２ｂ：先端部分、
　４３：ゲート絶縁膜、４４：ゲート電極、４５：拡散層、４６：拡散層

Claims (20)

  1. 　半導体素子と、前記半導体素子に設けられた第１電極と、平面視で第１方向に延びる第２電極とを含む第１基板と、
    　平面視で前記第１方向と平行な第２方向に延びる配線と、前記配線と電気的に接続されたトランジスタと、前記配線と電気的に接続されたキャパシタとを含む第２基板と、
    　前記第１電極と前記第２基板とを電気的に接続する第１接続部分と、
    　前記第２電極と前記第２基板とを電気的に接続する第２接続部分と、
    　を備える半導体装置。
  2. 　前記半導体素子は、発光素子である、請求項１に記載の半導体装置。
  3. 　前記第２電極は、平面視で前記第１電極を包囲する形状を有する、請求項１に記載の半導体装置。
  4. 　前記第２電極は、平面視で長方形の形状を有する、請求項１に記載の半導体装置。
  5. 　前記トランジスタと前記キャパシタは、前記配線により直列に接続されている、請求項１に記載の半導体装置。
  6. 　前記トランジスタは、前記半導体素子を駆動するスイッチとして機能する、請求項１に記載の半導体装置。
  7. 　前記キャパシタは、平面視で前記配線の前記第２方向に設けられている、請求項１に記載の半導体装置。
  8. 　前記第２基板は、
    　前記第１接続部分および前記トランジスタと電気的に接続された第１パッドと、
    　前記第２接続部分および前記キャパシタと電気的に接続された第２パッドと、
    　をさらに含む、請求項１に記載の半導体装置。
  9. 　前記第１基板は、ガリウムおよびヒ素を含む第１半導体基板をさらに含み、
    　前記第２基板は、シリコンを含む第２半導体基板をさらに含む、
    　請求項１に記載の半導体装置。
  10. 　前記第２電極内の電流は、平面視で前記第１方向に平行に流れる、請求項１に記載の半導体装置。
  11. 　前記第２電極内の電流は、平面視で前記第１接続部分と前記第２接続部分とを結ぶ直線上を流れる、請求項１０に記載の半導体装置。
  12. 　前記配線内の電流は、平面視で前記第２方向に平行に流れる、請求項１に記載の半導体装置。
  13. 　前記配線内の電流は、平面視で前記配線の側面に沿って流れる、請求項１２に記載の半導体装置。
  14. 　前記第１方向と前記第２方向との間の角度は、５度以下である、請求項１に記載の半導体装置。
  15. 　前記キャパシタは、前記第１および第２接続部分よりも低い位置に設けられている、請求項１に記載の半導体装置。
  16. 　前記第２基板は、半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜内に設けられた第３および第４電極とをさらに含み、
    　前記キャパシタは、前記第３および第４電極を含む、請求項１に記載の半導体装置。
  17. 　前記第２基板は、半導体基板をさらに含み、
    　前記キャパシタは、前記半導体基板上に設けられた実装部品である、請求項１に記載の半導体装置。
  18. 　平面視において、前記第１接続部分と前記第２接続部分とを結ぶ直線と、前記配線の側面との間の距離は、前記第２電極の幅以下である、請求項１に記載の半導体装置。
  19. 　平面視において、前記第１接続部分と前記第２接続部分とを結ぶ直線と、前記配線の側面との間の距離は、前記第１方向に垂直な第３方向における複数の前記半導体素子間のピッチ以下である、請求項１に記載の半導体装置。
  20. 　光を発生させる発光素子を含み、前記発光素子からの光を被写体に照射する発光部と、
    　前記被写体から反射した光を受光する受光部と、
    　前記受光部により受光された光に基づいて、前記被写体との距離を測定する測距部とを備え、
    　前記発光部は、
    　半導体素子と、前記半導体素子に設けられた第１電極と、平面視で第１方向に延びる第２電極とを含む第１基板と、
    　平面視で前記第１方向と平行な第２方向に延びる配線と、前記配線と電気的に接続されたトランジスタと、前記配線と電気的に接続されたキャパシタとを含む第２基板と、
    　前記第１電極と前記第２基板とを電気的に接続する第１接続部分と、
    　前記第２電極と前記第２基板とを電気的に接続する第２接続部分と、
    　を備える、測距装置。
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