JP7020559B2 - 積層電子部品の製造方法 - Google Patents

Description

本発明は、積層電子部品の製造に使用される第１段階セラミック集合基板、第２段階セラミック集合基板および第２段階セラミック集合基板の製造方法に関する。

また、本発明は、積層電子部品の製造方法に関する。

積層電子部品の製造工程において、多数の積層電子部品を一括して製造するために、多数のセラミック積層体を含んだセラミック集合基板を用意し、そのセラミック集合基板を切断してセラミック積層体を得る場合がある。

たとえば、特許文献１（特開２０１１-４０５３１号公報）や特許文献２（特開２００８-２３５７４２号公報）に、そのような積層電子部品の製造方法が開示されている。

特開２０１１-４０５３１号公報 特開２００８-２３５７４２号公報

セラミック集合基板には内部に内部電極が形成されているため、セラミック集合基板を切断するにあたっては、切断位置を慎重に設定する必要がある。

特許文献１に開示された製造方法では、セラミック集合基板（積層体）の内部を透過した画像を撮像し、内部電極の位置を確認したうえ、切断位置を決定している。

特許文献２に開示された製造方法では、予めセラミック集合基板（シート積層体）の主面上に位置決めマークを形成しておき、セラミック集合基板をＸ線で撮像し、内部電極の位置と位置決めマークの位置との関連付けデータを作成し、位置決めマークから内部電極の位置を確認したうえ、切断位置を決定している。

このように、特許文献１や特許文献２に開示された製造方法は、簡単に切断位置を決定することができず、Ｘ線装置などの大がかりな装置が必要であるという問題があった。

一方、セラミック集合基板の一般的な製造方法においては、内部電極用の導電ペーストが塗布された複数のセラミックグリーンシートを積み上げ、圧着して一体化させ、焼成してセラミック集合基板を製造する。セラミック集合基板においては、全ての内部電極が正しい位置に形成されることが望ましい。しかしながら、セラミックグリーンシートを高速で積み上げるような場合には、一部のセラミックグリーンシートが正しい位置からずれて配置された状態のまま複数のセラミックグリーンシートが積み上げられてしまい、その結果、焼成して製造されたセラミック集合基板において、ずれて配置されたセラミックグリーンシートに塗布された導電ペーストから形成された内部電極が正しい位置からずれている状態、すなわち、内部電極の積ずれが発生する場合がある。

しかしながら、特許文献１および特許文献２に開示された製造方法は、いずれも、内部電極の積ずれを考慮せずに切断位置を決定している。そのため、特許文献１や特許文献２に開示された製造方法によって製造された積層電子部品は、セラミック積層体の一部の内部電極の長さが、設計寸法よりも大幅に長くなったり、設計寸法よりも大幅に短くなったりすることがあった。また、特許文献１や特許文献２に開示された製造方法によって製造された積層電子部品は、セラミック積層体の長さが、設計寸法よりも大幅に長くなったり、設計寸法よりも大幅に短くなったりすることがあった。また、特許文献１や特許文献２に開示された製造方法によって製造された積層電子部品は、同時に、長さ寸法などの異なる２種類のセラミック素体が混在して作製されてしまうことがあった。

本発明は、上述した従来の問題を解決するためになされたものであり、その手段として、本発明の一実施態様にかかる第１段階セラミック集合基板は、それぞれプラス方向およびマイナス方向を有する、Ｘ方向と、Ｘ方向と直交するＹ方向と、Ｘ方向およびＹ方向と直交するＺ方向とを基準として、それぞれＸ方向およびＹ方向に広がっており、Ｚ方向に並べて配置された、複数の第１段階セラミック層と、Ｚ方向に隣接する２つの第１段階セラミック層の間に設けられ、それぞれＸ方向およびＹ方向に広がっており、幅ａを有する第１ギャップを隔ててＸ方向に並べて配置された、複数の第１段階第１内部電極と、Ｚ方向に隣接し、第１段階第１内部電極が間に設けられている２つの第１段階セラミック層とは異なる、２つの第１段階セラミック層の間に設けられ、それぞれＸ方向およびＹ方向に広がっており、幅ｂを有する第２ギャップを隔ててＸ方向に並べて配置された、複数の第１段階第２内部電極と、を有する第１段階セラミック積層体を備えた第１段階セラミック集合基板であって、第１段階第１内部電極は、Ｙ方向の端部の少なくとも一方に、Ｘ方向およびＹ方向に広がっており、Ｘ方向に幅ｂを有する第１切欠きが設けられており、第１段階第２内部電極は、Ｙ方向の端部の少なくとも一方に、Ｘ方向およびＹ方向に広がっており、Ｘ方向に幅ａを有する第２切欠きが設けられており、第１段階セラミック積層体をＺ方向に透視したとき、第１ギャップと第２切欠きが重なる領域である第１領域と、第２ギャップと第１切欠きが重なる領域である第２領域を有するものとする。

この場合において、幅ａと幅ｂは等しくてもよい。この場合には、第１内部電極の長さと第２内部電極の長さが等しい積層電子部品を作製することができる。

また、本発明の一実施態様にかかる第２段階セラミック集合基板は、それぞれプラス方向およびマイナス方向を有する、Ｘ方向と、Ｘ方向と直交するＹ方向と、Ｘ方向およびＹ方向と直交するＺ方向とを基準として、それぞれＸ方向およびＹ方向に広がっており、Ｚ方向に並べて配置された、複数の第２段階セラミック層と、Ｚ方向に隣接する２つの第２段階セラミック層の間に設けられ、それぞれＸ方向およびＹ方向に広がっている、第２段階第１内部電極と、Ｚ方向に隣接し、第２段階第１内部電極が間に設けられている２つの第２段階セラミック層とは異なる、２つの第２段階セラミック層の間に設けられ、それぞれＸ方向およびＹ方向に広がっている、第２段階第２内部電極と、を有する第２段階セラミック積層体を備えた第２段階セラミック集合基板であって、第２段階セラミック積層体をＺ方向に透視したとき、第２段階第１内部電極のＸ方向の一方の端部は、第２段階セラミック積層体のＸ方向の一方の端部と離れており、第２段階第１内部電極のＸ方向の他方の端部におけるＹ方向の端部の少なくとも一方は、第２段階セラミック積層体のＸ方向の他方の端部と離れており、第２段階第１内部電極のＸ方向の他方の端部におけるＹ方向の中央部分は、第２段階セラミック積層体のＸ方向の他方の端部と重なっており、第２段階第２内部電極のＸ方向の一方の端部におけるＹ方向の端部の少なくとも一方は、第２段階セラミック積層体のＸ方向の一方の端部と離れており、第２段階第２内部電極のＸ方向の一方のにおけるＹ方向の中央部分は、第２段階セラミック積層体のＸ方向の一方の端部と重なっており、第２段階第２内部電極のＸ方向の他方の端部は、第２段階セラミック積層体のＸ方向の他方の端部と離れているものとする。

また、本発明の一実施態様にかかる積層電子部品の製造方法は、それぞれプラス方向およびマイナス方向を有する、Ｘ方向と、Ｘ方向と直交するＹ方向と、Ｘ方向およびＹ方向と直交するＺ方向とを基準として、それぞれＸ方向およびＹ方向に広がっており、Ｚ方向に並べて配置された、複数の第１段階セラミック層と、Ｚ方向に隣接する２つの第１段階セラミック層の間に設けられ、それぞれＸ方向およびＹ方向に広がっており、幅ａを有する第１ギャップを隔ててＸ方向に並べて配置された、複数の第１段階第１内部電極と、Ｚ方向に隣接し、第１段階第１内部電極が間に設けられている２つの第１段階セラミック層とは異なる、２つの第１段階セラミック層の間に設けられ、それぞれＸ方向およびＹ方向に広がっており、幅ｂを有する第２ギャップを隔ててＸ方向に並べて配置された、複数の第１段階第２内部電極と、を有する第１段階セラミック積層体を備えた第１段階セラミック集合基板であって、第１段階第１内部電極は、Ｙ方向の端部の少なくとも一方に、Ｘ方向およびＹ方向に広がっており、Ｘ方向に幅ｂを有する第１切欠きが設けられており、第１段階第２内部電極は、Ｙ方向の端部の少なくとも一方に、Ｘ方向およびＹ方向に広がっており、Ｘ方向に幅ａを有する第２切欠きが設けられており、第１段階セラミック積層体をＺ方向に透視したとき、第１ギャップと第２切欠きが重なる領域である第１領域と、第２ギャップと第１切欠きが重なる領域である第２領域を有する、第１段階セラミック集合基板を作製する工程と、第１段階セラミック集合基板を、Ｙ方向に複数に分割して、複数の第２段階セラミック層が積層された第２段階セラミック積層体を有し、第２段階セラミック積層体の少なくとも１つの層間に第２段階第１内部電極が形成され、第２段階セラミック積層体の別の少なくとも１つの層間に第２段階第２内部電極が形成された、第２段階セラミック集合基板であって、第１段階セラミック集合基板をＺ方向に透視したとき、第１領域は、それぞれ、Ｙ方向に延びる、Ｘ方向においてプラス側に位置する第１領域プラス側辺と、Ｘ方向においてマイナス側に位置する第１領域マイナス側辺を有し、第２領域は、それぞれ、Ｙ方向に延びる、Ｘ方向においてプラス側に位置する第２領域プラス側辺と、Ｘ方向においてマイナス側に位置する第２領域マイナス側辺を有し、第１領域プラス側辺と第１領域マイナス側辺の双方に対して等しい距離にあり、かつ、Ｙ方向に延びる仮想線を第１切断線とし、第２領域プラス側辺と第２領域マイナス側辺の双方に対して等しい距離にあり、かつ、Ｙ方向に延びる仮想線を第２切断線とし、第１段階セラミック集合基板が、第１切断線および第２切断線においてＹ方向に複数に切断された第２段階セラミック集合基板を作製する工程と、第２段階セラミック集合基板を分割する工程と、第２段階セラミック集合基板を分割した後に、第２段階セラミック集合基板における第１切欠きおよび第２切欠きを含む部分を廃棄する工程と、を備えたものとする。
この場合において、幅ａと幅ｂは等しくてもよい。この場合には、第１内部電極の長さと第２内部電極の長さが等しい積層電子部品を作製することができる。

本発明の第１段階セラミック集合基板、第２段階セラミック集合基板を使用すれば、第１段階セラミック集合基板の段階で内部電極に積ずれが発生しても、内部電極が適切な長さ寸法を備えた積層電子部品を作製することができる。また、本発明の第１段階セラミック集合基板、第２段階セラミック集合基板を使用すれば、第１段階集合基板の段階で内部電極に積ずれが発生しても、作製された積層電子部品のセラミック積層体の長さ寸法にばらつきが発生しにくい。また、本発明の積層電子部品の製造方法によれば、内部電極が適切に配置された積層電子部品を作製することができる。

第１実施形態にかかる積層電子部品１００の製造方法の一例において実施される１つの工程を示す斜視図である。 図１の続きであり、積層電子部品１００の製造方法の一例において実施される１つの工程を示す斜視図である。 図２の続きであり、積層電子部品１００の製造方法の一例において実施される１つの工程を示す斜視図である。 図３の続きであり、積層電子部品１００の製造方法の一例において実施される１つの工程を示す斜視図である。 図４の続きであり、積層電子部品１００の製造方法の一例において実施される１つの工程を示す斜視図である。 図５の続きであり、積層電子部品１００の製造方法の一例において実施される１つの工程を示す斜視図である。 図６の続きであり、積層電子部品１００の製造方法の一例において実施される１つの工程を示す斜視図である。 マザーグリーンシート１１ａ’、１１ｂ’、１１ｃ’の各平面図である。 第１段階第１内部電極１２と第１段階第２内部電極１５の配置を示す斜視図である。 図１０（Ａ）は、実施例１における、第１段階第１内部電極１２と第１段階第２内部電極１５の配置を示す正面図である。図１０（Ｂ）は、実施例１における、積層電子部品１００の正面図である。 図１１（Ａ）は、実施例２における、第１段階第１内部電極１２と第１段階第２内部電極１５の配置を示す正面図である。図１１（Ｂ）は、実施例２における、積層電子部品１００の正面図である。 図１２（Ａ）は、比較例１における、第１段階第１内部電極１２と第１段階第２内部電極１５の配置を示す正面図である。図１２（Ｂ）は、比較例１における、積層電子部品５００、６００の正面図である。 図１３（Ａ）は、比較例２における、第１段階第１内部電極１２と第１段階第２内部電極１５の配置を示す正面図である。図１３（Ｂ）は、比較例２における、積層電子部品７００、８００の正面図である。 第２実施形態にかかる積層電子部品２００の斜視図である。 実施例３における、第１段階第１内部電極１２と第１段階第２内部電極１５の配置を示す正面図である。 実施例３における、積層電子部品２００の正面図である。

以下、図面とともに、本発明を実施するための形態について説明する。なお、各実施形態は、本発明の実施の形態を例示的に示したものであり、本発明が実施形態の内容に限定されることはない。また、異なる実施形態に記載された内容を組合せて実施することも可能であり、その場合の実施内容も本発明に含まれる。また、図面は、明細書の理解を助けるためのものであって、模式的に描画されている場合があり、描画された構成要素または構成要素間の寸法の比率が、明細書に記載されたそれらの寸法の比率と一致していない場合がある。また、明細書に記載されている構成要素が、図面において省略されている場合や、個数を省略して描画されている場合などがある。

［第１実施形態］
図１～図７に、第１実施形態にかかる積層電子部品１００の製造方法を示す。ただし、図１～図７は、それぞれ、本実施形態において実施される各工程を示す斜視図である。なお、図７は、完成した積層電子部品１００を示す斜視図でもある。

なお、図１～図７の斜視図においては、図面の左右方向をＸ方向とし、図面の前後方向をＹ方向とし、図面の上下方向をＺ方向とする。また、Ｘ方向において、図面の右方向をプラス方向とし、図面の左方向をマイナス方向とする。Ｙ方向において、図面の後方向をプラス方向とし、図面の前方向をマイナス方向とする。Ｚ方向において、図面の上方向をプラス方向とし、図面の下方向をマイナス方向とする。

図１～図７に、Ｘ方向、Ｙ方向、Ｚ方向を矢印で示す。各方向において、矢印が向いている方向がプラス方向、その逆の方向がマイナス方向である。

本実施形態においては、積層電子部品１００として積層圧電アクチュエータを作製した。ただし、本発明で作製される積層電子部品の種類は任意であり、積層圧電アクチュエータには限定されず、積層セラミックコンデンサ、積層サーミスタなど、他の種類の積層電子部品であってもよい。

まず、図７を参照して、本実施形態において作製した積層電子部品（積層圧電アクチュエータ）１００について説明する。

積層電子部品１００は、３層のセラミック層１ａ、１ｂ、１ｃを含むセラミック積層体１を備える。セラミック層１ａ、１ｂ、１ｃは、それぞれ、圧電セラミックスからなり、積み上げられている。セラミック積層体１は、第１主面（下側主面）１Ｂと、第２主面（上側主面）１Ｔと、第１主面１Ｂと第２主面１Ｔを繋ぐ、１対の側面１Ｓ１、１Ｓ２、および、１対の端面１Ｅ１、１Ｅ２を備えている。

セラミック層１ａ、１ｂ、１ｃは、それぞれ、厚み方向に分極されている。本実施形態においては、セラミック層１ａの分極方向とセラミック層１ｃの分極方向が同じである。また、セラミック層１ａ、１ｃの分極方向と、セラミック層１ｂの分極方向が逆である。

セラミック積層体１は、端面１Ｅ１と端面１Ｅ２が対向する方向に、長さＪを有している。ただし、長さＪは、設計上の寸法である。

セラミック層１ａとセラミック層１ｂの間に、第１内部電極２が設けられている。第１内部電極２では、Ｘマイナス方向の端部がセラミック積層体１の端面１Ｅ１に至っており、Ｘプラス方向の端部が端面１Ｅ２に至っていない。第１内部電極２は、Ｘ方向に長さＫを有している。また、第１内部電極２のＸプラス方向の端部とセラミック積層体１の端面１Ｅ２の間に、長さＬの間隔Ｄ１が設けられている。ただし、長さＫ、Ｌは、設計上の寸法である。

セラミック層１ｂとセラミック層１ｃの間に、第２内部電極３が設けられている。第２内部電極３では、Ｘプラス方向の端部がセラミック積層体１の端面１Ｅ２に至っており、Ｘマイナス方向の端部が端面１Ｅ１に至っていない。第２内部電極３は、Ｘ方向に長さＭを有している。また、第２内部電極３のＸマイナス方向の端部とセラミック積層体１の端面１Ｅ１の間に、長さＮの間隔Ｄ２が設けられている。ただし、長さＭ、Ｎは、設計上の寸法である。

本実施形態においては、第１内部電極２の長さＫと、第２内部電極３の長さＭとが、等しくなるように設計されている。また、間隔Ｄ１の長さＬと、間隔Ｄ２の長さＮとが、等しくなるように設計されている。

第１内部電極２および第２内部電極３の材料は任意であるが、たとえば、ＡｇＰｄや、Ｐｔなどの金属を使用することができる。

セラミック積層体１の端面１Ｅ１に、第１外部電極４が設けられている。第１外部電極４は、セラミック積層体１の第１主面１Ｂおよび第２主面１Ｔに設けられている部分を有する。第１外部電極４に、第１内部電極２が接続されている。

セラミック積層体１の端面１Ｅ２に、第２外部電極５が設けられている。第２外部電極５は、セラミック積層体１の第１主面１Ｂおよび第２主面１Ｔに設けられている部分を有する。第２外部電極５に、第２内部電極３が接続されている。

第１外部電極４および第２外部電極５の構造および材料は任意であるが、たとえば、第１層がＮｉＣｒからなり、第２層がＡｕからなる２層構造にすることができる。

積層電子部品（積層圧電アクチュエータ）１００は、第１外部電極４と第２外部電極５の間に電圧を印加することにより、セラミック積層体１が屈曲する。

次に、積層電子部品１００の製造方法の一例について説明する。

まず、多数のセラミック積層体１を一括して作製するために、第１段階セラミック集合基板を作製する。

なお、本件出願書類においては、最初に作製されたセラミック集合基板を第１段階セラミック集合基板と呼び、第１段階セラミック集合基板を切断することによって得られる複数のセラミック集合基板を第２段階セラミック集合基板と呼ぶ場合がある。

まず、図１に示すように、３枚のマザーグリーンシート１１ａ’、１１ｂ’、１１ｃ’を作製する。マザーグリーンシート１１ａ’、１１ｂ’、１１ｃ’は、それぞれ、圧電セラミックス粉末、バインダー、溶剤などを混合させて作製したスラリーを、ドクターブレード法などによってシート状に加工することによって作製される。マザーグリーンシート１１ａ’、１１ｂ’、１１ｃ’は、それぞれ、平面視して矩形形状であり、Ｘ方向およびＹ方向に広がっている。

マザーグリーンシート１１ａ’、１１ｂ’、１１ｃ’の各平面図を、図８に示す。なお、図８においては、図面の左右方向をＸ方向とし、図面の上下方向をＹ方向とする。

マザーグリーンシート１１ａ’の上側主面に、３つの第１段階第１内部電極１２が形成されている。第１段階第１内部電極１２は、導電性ペーストが所定の形状に印刷されることによって形成される。各第１段階第１内部電極１２は、それぞれ、平面視して矩形形状であり、Ｘ方向に延びる１対の辺と、Ｙ方向に延びる１対の辺とを有している。

第１段階第１内部電極１２は、隣接する他の第１段階第１内部電極１２との間に、第１ギャップ１３を隔てて配置されている。第１ギャップ１３は、幅ａを有し、Ｙ方向に延びている。第１ギャップ１３は、Ｘ方向においてマイナス方向側に位置するマイナス側辺１３Ｂと、Ｘ方向においてプラス方向側に位置するプラス側辺１３Ａを有している。

第１段階第１内部電極１２のＸ方向に延びる１対の辺の中央部分には、それぞれ、第１切欠き１４が形成されている。第１切欠き１４は、平面視して矩形形状であり、幅ｂを有し、Ｙ方向に延びている。第１切欠き１４は、Ｘ方向においてプラス方向側に位置するプラス側辺１４Ａと、Ｘ方向においてマイナス方向側に位置するマイナス側辺１４Ｂを有している。

同様に、マザーグリーンシート１１ｂ’の上側主面に、３つの第１段階第２内部電極１５が形成されている。第１段階第２内部電極１５は、導電性ペーストが所定の形状に印刷されることによって形成される。各第１段階第２内部電極１５は、それぞれ、平面視して矩形形状であり、Ｘ方向に延びる１対の辺と、Ｙ方向に延びる１対の辺とを有している。

第１段階第２内部電極１５は、隣接する他の第１段階第２内部電極１５との間に、第２ギャップ１６を隔てて配置されている。第２ギャップ１６は、幅ｂを有し、Ｙ方向に延びている。第２ギャップ１６は、Ｘ方向においてマイナス方向側に位置するマイナス側辺１６Ｂと、Ｘ方向においてプラス方向側に位置するプラス側辺１６Ａを有している。

第１段階第２内部電極１５のＸ方向に延びる１対の辺の中央部分には、それぞれ、第２切欠き１７が形成されている。第２切欠き１７は、平面視して矩形形状であり、幅ａを有し、Ｙ方向に延びている。第２切欠き１７は、Ｘ方向においてプラス方向側に位置するプラス側辺１７Ａと、Ｘ方向においてマイナス方向側に位置するマイナス側辺１７Ｂを有している。

本実施形態においては、第１内部電極２の長さＫと、第２内部電極３の長さＭとが、等しくなるよう設計されている。また、間隔Ｄ１の長さＬと、間隔Ｄ２の長さＮとが、等しくなるよう設計されている。そのため、本実施形態においては、第１ギャップ１３の幅ａおよび第２切欠き１７の幅ａと、第１切欠き１４の幅ｂおよび第２ギャップ１６の幅ｂが、等しい。すなわち、幅ａ＝幅ｂとなっている。

第１段階第１内部電極１２はマザーグリーンシート１１ａ’の上側主面に、第１段階第２内部電極１５はマザーグリーンシート１１ｂ’の上側主面に、それぞれ、スクリーン印刷などの工法によって、極めて高い寸法精度で形成されている。したがって、マザーグリーンシート１１ａ’において、第１段階第１内部電極１２、第１ギャップ１３、第１切欠き１４は、ほとんど誤差なく、所定の位置に、所定の形状、所定の寸法で形成されている。同様に、マザーグリーンシート１１ｂ’において、第１段階第２内部電極１５、第２ギャップ１６、第２切欠き１７は、ほとんど誤差なく、所定の位置に、所定の形状、所定の寸法で形成されている。

次に、上側主面に第１段階第１内部電極１２が形成されたマザーグリーンシート１１ａ’、上側主面に第１段階第２内部電極１５が形成されたマザーグリーンシート１１ｂ’、マザーグリーンシート１１ｃ’をＺ方向に積み上げ、圧着して一体化させる。このとき、Ｚ方向において、第１ギャップ１３と第２切欠き１７が重なり、第２ギャップ１６と第１切欠き１４が重なるように、マザーグリーンシート１１ａ’の上にマザーグリーンシート１１ｂ’を配置する。

続いて、積み上げられて一体化されたマザーグリーンシート１１ａ’、１１ｂ’、１１ｃ’を焼成して、図２に示す、第１実施形態にかかる第１段階セラミック積層体１１を作製する。第１段階セラミック積層体１１は、第１段階セラミック層１１ａ、１１ｂ、１１ｃを有する。第１段階セラミック層１１ａ、１１ｂ、１１ｃは、Ｚ方向に並べて配置されている。第１段階セラミック積層体１１においては、Ｚ方向において、第１ギャップ１３と第２切欠き１７が第１領域１８において重なり、第２ギャップ１６と第１切欠き１４が第２領域１９において重なっている。

第１段階セラミック積層体１１においては、第１段階セラミック層１１ａと第１段階セラミック層１１ｂの間に第１段階第１内部電極１２が配置され、第１段階セラミック層１１ｂと第１段階セラミック層１１ｃの間に第１段階第２内部電極１５が配置されている。

第１段階セラミック積層体１１は、後述する複数の第２段階セラミック積層体２１を含んでいる。複数の第２段階セラミック積層体２１はＸ方向に並んで配置されている。図２において、互いに隣接する２つの第２段階セラミック積層体２１の境界線を、一点鎖線Ｐで示す。第１段階セラミック積層体１１におけるＸ方向の両端部は、Ｘ方向において第２段階セラミック積層体２１に隣接する部分である。第１段階セラミック積層体１１におけるＸ方向の両端部は、第１段階第１内部電極１２および第１段階第２内部電極１５のいずれか一方しか備えていないため、切断後に廃棄される。図２において、第１段階セラミック積層体１１におけるＸ方向のプラス方向側の端部とこれに隣接する第２段階セラミック積層体２１との境界線、第１段階セラミック積層体１１におけるＸ方向のマイナス方向側の端部とこれに隣接する第２段階セラミック積層体２１との境界線も、一点鎖線Ｐで示す。

次に、図３に示すように、第１段階セラミック積層体１１の下側主面に下面電極２２を、第１段階セラミック積層体１１の上側主面に上面電極２３を、それぞれ形成する。下面電極２２、上面電極２３は、たとえば、スパッタリング法によって形成する。下面電極２２、上面電極２３は、それぞれ、完成した積層電子部品１００において、第１外部電極４または第２外部電極５の一部分になる。

次に、図４に示すように、下面電極２２、上面電極２３を、それぞれ、エッチングにより所望の形状に加工する。

以上により、本実施形態における第１段階セラミック集合基板５０が完成する。第１段階セラミック集合基板５０は、Ｘ方向に並んだ、後述する、複数の第２段階セラミック積層体２１を含んでいる。

次に、第１段階セラミック集合基板５０を一点鎖線Ｐで切断して、図５に示すように、複数の第２段階セラミック積層体２１を得る。第２段階セラミック積層体２１は、第２段階セラミック層２１ａ、２１ｂ、２１ｃを有する。

第１段階セラミック集合基板５０の切断は、第１段階第１内部電極１２と第１段階第２内部電極１５のＸ方向の積ずれに十分に配慮しておこなう。なお、以下に切断の際の切断線の定め方について説明するが、ここでの説明は、後述する実施例１の図１０（Ａ）、実施例２の図１１（Ａ）、実施例３の図１５を援用しておこなう。なお、ここでは、図１５を中心に参照し、必要に応じて図１０（Ａ）、図１１（Ａ）を補助的に参照することが望ましい。

具体的には、第１段階セラミック集合基板５０をＺ方向に透視して、第１段階セラミック層１１ａ～１１ｃの全ての第１ギャップ１３と第２切欠き１７が重なる領域を第１領域１８とする。そして、第１領域１８をＺ方向に透視して、それぞれ、Ｙ方向に延び、Ｘ方向においてプラス方向側に位置する辺を第１領域プラス側辺１８Ａとし、Ｘ方向においてマイナス方向側に位置する辺を第１領域マイナス側辺１８Ｂとする。そして、第１領域プラス側辺１８Ａと第１領域マイナス側辺１８Ｂの双方に対して等しい距離にあり、かつ、Ｙ方向に延びる仮想線を第１切断線５１とする。なお、第１領域プラス側辺１８Ａは、Ｚ方向に見て、第１ギャップ１３のプラス側辺１３Ａおよび第２切欠き１７のプラス側辺１７Ａのうち、Ｘ方向において最もマイナス方向側に位置する辺と一致する。また、第１領域マイナス側辺１８Ｂは、Ｚ方向に見て、第１ギャップ１３のマイナス側辺１３Ｂおよび第２切欠き１７のマイナス側辺１７Ｂのうち、Ｘ方向において最もプラス方向側に位置する辺と一致する。

また、第１段階セラミック集合基板５０をＺ方向に透視して、第１段階セラミック層１１ａ～１１ｃの全ての第２ギャップ１６と第１切欠き１４が重なる領域を第２領域１９とする。そして、第２領域１９をＺ方向に透視して、それぞれ、Ｙ方向に延び、Ｘ方向においてプラス方向側に位置する辺を第２領域プラス側辺１９Ａとし、Ｘ方向においてマイナス方向側に位置する辺を第２領域マイナス側辺１９Ｂとする。そして、第２領域プラス側辺１９Ａと第２領域マイナス側辺１９Ｂの双方に対して等しい距離にあり、かつ、Ｙ方向に延びる仮想線を第２切断線５２とする。なお、第２領域プラス側辺１９Ａは、Ｚ方向に見て、第２ギャップ１６のプラス側辺１６Ａおよび第１切欠き１４のプラス側辺１４Ａのうち、Ｘ方向において最もマイナス方向側に位置する辺と一致する。また、第２領域マイナス側辺１９Ｂは、Ｚ方向に見て、第２ギャップ１６のマイナス側辺１６Ｂおよび第１切欠き１４のマイナス側辺１４Ｂのうち、Ｘ方向において最もプラス方向側に位置する辺と一致する。そして、第１段階セラミック集合基板５０を、第１切断線５１および第２切断線５２においてＹ方向に切断する。その詳細については、後述する、実施例１、実施例２、比較例１、比較例２において説明する。

なお、第１領域プラス側辺１８Ａ、第１領域マイナス側辺１８Ｂ、第２領域プラス側辺１９Ａ、第２領域マイナス側辺１９Ｂは、第１段階セラミック集合基板５０の下側主面に光を当てて、第１段階セラミック集合基板５０の上側から第１段階セラミック集合基板５０をＺ方向に透視するか、第１段階セラミック集合基板５０の上側主面に光を当てて、第１段階セラミック集合基板５０の上側から第１段階セラミック集合基板５０をＺ方向に透視することによって、容易に把握することができる。すなわち、第１段階セラミック集合基板５０においては、第１段階セラミック積層体１１が、極めて厚みの薄い第１段階セラミック層１１ａ～１１ｃからなり、しかも、Ｚ方向において、第１ギャップ１３と第２切欠き１７が重なり、第２ギャップ１６と第１切欠き１４が重なっているため、Ｘ線装置などの特殊な装置を使わなくても、外部から光を当てることによって、第１段階セラミック積層体１１の内部の状態を容易に把握することができる。

第２段階セラミック積層体２１においては、第２段階セラミック層２１ａと第２段階セラミック層２１ｂの間に第２段階第１内部電極４２が配置され、第２段階セラミック層２１ｂと第２段階セラミック層２１ｃの間に第２段階第２内部電極４３が配置されている。第２段階第１内部電極４２は、第１段階第１内部電極１２が複数に切断されたものである。第２段階第２内部電極４３は、第１段階第２内部電極１５が複数に切断されたものである。

第２段階セラミック積層体２１は、複数のセラミック積層体１を含んでいる。複数のセラミック積層体１はＹ方向に並んで配置されている。図６において、互いに隣接する２つのセラミック積層体１の境界線を、一点鎖線Ｑで示す。第２段階セラミック積層体２１におけるＹ方向の両端部は、Ｙ方向においてセラミック積層体１に隣接する部分である。第２段階セラミック積層体２１におけるＹ方向の両端部は、第１切欠き１４や第２切欠き１７を含んでいるため、切断後に廃棄される。図６において、第２段階セラミック積層体２１におけるＹ方向のプラス方向側の端部とこれに隣接するセラミック積層体１との境界線、第２段階セラミック積層体２１におけるＹ方向のマイナス方向側の端部とこれに隣接するセラミック積層体１との境界線も、一点鎖線Ｑで示す。

次に、図６に示すように、第２段階セラミック積層体２１の分断面に、第２段階第１外部電極３４と第２段階第２外部電極３５を形成する。第２段階第１外部電極３４、第２段階第２外部電極３５は、たとえば、スパッタリング法によって形成する。なお、第２段階第１外部電極３４、第２段階第２外部電極３５は、それぞれ、第２段階セラミック積層体２１の下側主面に残存する下面電極２２、第２段階セラミック積層体２１の上側主面に残存する上面電極２３と一体化される。

次に、第２段階第１外部電極３４、第２段階第２外部電極３５の間に所定の電圧を印加して、第２段階セラミック積層体２１に必要な分極処理をおこなう。第２段階セラミック層２１ｂと、第２段階セラミック層２１ａ、２１ｃとは、厚み方向において、分極方向が逆方向になるように分極処理を行う。

以上により、本実施形態における第２段階セラミック集合基板６０が完成する。

次に、第２段階セラミック集合基板６０を一点鎖線Ｑで切断して、図７に示す、複数の積層電子部品１００を得る。積層電子部品１００において、第１内部電極２は第２段階第１内部電極４２が複数に切断されたものであり、第２内部電極３は第２段階第２内部電極４３が複数に切断されたものである。また、積層電子部品１００において、第１外部電極４は第２段階第１外部電極３４が複数に切断されたものであり、第２外部電極５は第２段階第２外部電極３５が複数に切断されたものである。以上により、第１実施形態にかかる積層電子部品１００が完成する。

上述したとおり、第１段階セラミック集合基板５０の切断は、第１段階第１内部電極１２と第１段階第２内部電極１５のＸ方向の積ずれに十分に配慮しておこなわれる。以下に、その切断方法について説明する。

図９に示すように、第１段階セラミック集合基板５０においては、Ｚ方向において、第１ギャップ１３と第２切欠き１７が第１領域１８において重なり、第２ギャップ１６と第１切欠き１４が第２領域１９において重なるように、第１段階第１内部電極１２と第１段階第２内部電極１５が配置される。なお、図９においては、見やすくするために、図面において、手前側の第１切欠き１４と第２切欠き１７だけに符号を付している。

第１段階第１内部電極１２と第１段階第２内部電極１５は、理想的には、Ｘ方向に積ずれを起こすことなく配置されることが望ましい。

図１０（Ａ）に、実施例１として、第１段階第１内部電極１２と第１段階第２内部電極１５がＸ方向に積ずれを起こすことなく配置された場合を示す。なお、図１０（Ａ）においては、図面の左右方向をＸ方向とし、図面の上下方向をＺ方向とする。実施例１においては、後述するように、図１０（Ｂ）に示す積層電子部品１００が作製される。

実施例１においては、Ｚ方向に見たとき、第１領域１８において、第１ギャップ１３のプラス側辺１３Ａと第２切欠き１７のプラス側辺１７Ａが重なり、これが第１領域プラス側辺１８Ａに該当する。また、第１ギャップ１３のマイナス側辺１３Ｂと第２切欠き１７のマイナス側辺１７Ｂが重なり、これが第１領域マイナス側辺１８Ｂに該当する。そして、第１領域プラス側辺１８Ａ（プラス側辺１３Ａおよびプラス側辺１７Ａ）と、第１領域マイナス側辺１８Ｂ（マイナス側辺１３Ｂおよびマイナス側辺１７Ｂ）の間に位置し、かつ、第１領域プラス側辺１８Ａまでの距離と、第１領域マイナス側辺１８Ｂまでの距離とが等しい仮想線を第１切断線５１とする。なお、図１０（Ａ）においては、見やすくするために、第１切断線５１をＺ方向に示しているが、第１切断線５１はＹ方向（図１０（Ａの紙面に対し垂直な方向）に延びる線である。

また、実施例１においては、Ｚ方向に見たとき、第２領域１９において、第２ギャップ１６のプラス側辺１６Ａと第１切欠き１４のプラス側辺１４Ａが重なり、これが第２領域プラス側辺１９Ａに該当する。また、第２ギャップ１６のマイナス側辺１６Ｂと第１切欠き１４のマイナス側辺１４Ｂが重なり、これが第２領域マイナス側辺１９Ｂに該当する。そして、第２領域プラス側辺１９Ａ（プラス側辺１６Ａおよびプラス側辺１４Ａ）と、第２領域マイナス側辺１９Ｂ（マイナス側辺１６Ｂおよびマイナス側辺１４Ｂ）の間に位置し、かつ、第２領域プラス側辺１９Ａまでの距離と、第２領域マイナス側辺１９Ｂまでの距離とが等しい仮想線を第２切断線５２とする。なお、図１０（Ａ）においては、見やすくするために、第２切断線５２をＺ方向に示しているが、第２切断線５２はＹ方向（図１０（Ａ）の紙面に対し垂直な方向）に延びる線である。

実施例１においては、第１段階セラミック集合基板５０を、第１切断線５１および第２切断線５２において切断して第２段階セラミック集合基板６０を作製する。そして、第２段階セラミック集合基板６０を切断して、積層電子部品１００を作製する。実施例１によって作製された積層電子部品１００を、図１０（Ｂ）に示す。

実施例１によって作製された積層電子部品１００では、セラミック積層体１が、設計どおりの長さＪを有する。また、第１内部電極２が設計どおりの長さＫを有し、かつ、間隔Ｄ１が設計どおりの長さＬを有する。また、第２内部電極３が設計どおりの長さＭを有し、かつ、間隔Ｄ２が設計どおりの長さＮを有する。

図１１（Ａ）に、実施例２として、第１段階第１内部電極１２と第１段階第２内部電極１５がＸ方向に積ずれを起こした場合を示す。具体的には、実施例２では、第１段階第１内部電極１２がＸ方向のプラス方向にずれ、第１段階第２内部電極１５がＸ方向のマイナス方向にずれ、両者のずれ量が長さαであると仮定する。実施例２においては、後述するように、図１１（Ｂ）に示す、積層電子部品１００Ａと積層電子部品１００Ｂの２種類の積層電子部品が作製される。

実施例２においては、第１領域１８において、第１ギャップ１３のプラス側辺１３Ａと、第２切欠き１７のプラス側辺１７Ａを、Ｚ方向に見て比較し、Ｘ方向においてよりマイナス側にある第２切欠き１７のプラス側辺１７Ａを第１領域プラス側辺１８Ａとする。また、第１領域１８において、第１ギャップ１３のマイナス側辺１３Ｂと、第２切欠き１７のマイナス側辺１７Ｂを、Ｚ方向に見て比較し、Ｘ方向においてよりプラス側にある第１ギャップ１３のマイナス側辺１３Ｂを第１領域マイナス側辺１８Ｂとする。そして、Ｚ方向に見て、第１領域プラス側辺１８Ａである第２切欠き１７のプラス側辺１７Ａまでの距離と、第１領域マイナス側辺１８Ｂである第１ギャップ１３のマイナス側辺１３Ｂまでの距離とが等しい仮想線を第１切断線５１とする。

また、実施例２においては、第２領域１９において、第２ギャップ１６のプラス側辺１６Ａと、第１切欠き１４のプラス側辺１４Ａを、Ｚ方向に見て比較し、Ｘ方向においてよりマイナス側にある第２ギャップ１６のプラス側辺１６Ａを第２領域プラス側辺１９Ａとする。また、第２領域１９において、第２ギャップ１６のマイナス側辺１６Ｂと、第１切欠き１４のマイナス側辺１４Ｂを、Ｚ方向に見て比較し、Ｘ方向においてよりプラス側にある第１切欠き１４のマイナス側辺１４Ｂを第２領域マイナス側辺１９Ｂとする。そして、Ｚ方向に見て、第２領域プラス側辺１９Ａである第２ギャップ１６のプラス側辺１６Ａまでの距離と、第２領域マイナス側辺１９Ｂである第１切欠き１４のマイナス側辺１４Ｂまでの距離とが等しい仮想線を第２切断線５２とする。

実施例２においては、第１段階セラミック集合基板５０を、第１切断線５１および第２切断線５２において切断して第２段階セラミック集合基板６０を作製する。そして、第２段階セラミック集合基板６０を、さらに個々のセラミック積層体１に切断して、積層電子部品１００Ａ、１００Ｂを作製する。実施例２によって作製された積層電子部品１００Ａ、１００Ｂを、図１１（Ｂ）に示す。

実施例２によって作製された積層電子部品１００Ａ、１００Ｂは、いずれも、セラミック積層体１が設計どおりの長さＪを有する。

積層電子部品１００Ａは、第１内部電極２が設計の長さＫよりも長くなっているが、その長さは（Ｋ＋１／２α）である。また、積層電子部品１００Ａは、第２内部電極３が設計の長さＭよりも長くなっているが、その長さは（Ｍ＋１／２α）である。また、積層電子部品１００Ａは、第１内部電極２の先端と端面１Ｅ２の間隔Ｄ１が設計の長さＬよりも短くなっているが、その長さは（Ｌ－１／２α）である。また、積層電子部品１００Ａは、第２内部電極３の先端と端面１Ｅ１の間の間隔Ｄ２が設計の長さＮよりも短くなっているが、その長さは（Ｎ－１／２α）である。

一方、積層電子部品１００Ｂは、第１内部電極２が設計の長さＫよりも短くなっているが、その長さは（Ｋ－１／２α）である。また、積層電子部品１００Ｂは、第２内部電極３が設計の長さＭよりも短くなっているが、その長さは（Ｍ－１／２α）である。また、積層電子部品１００Ｂは、第１内部電極２の先端と端面１Ｅ２の間隔Ｄ１が設計の長さＬよりも長くなっているが、その長さは（Ｌ＋１／２α）である。また、積層電子部品１００Ｂは、第２内部電極３の先端と端面１Ｅ１の間の間隔Ｄ２が設計の長さＮよりも長くなっているが、その長さは（Ｎ＋１／２α）である。

すなわち、積層電子部品１００Ａ、１００Ｂは、第１段階セラミック集合基板５０を作製する際に発生した第１段階第１内部電極１２と第１段階第２内部電極１５とのＸ方向の長さαの積ずれを、第１内部電極２の長さＫ、第２内部電極３の長さＭ、第１内部電極２の先端と端面１Ｅ２の間隔Ｄ１の長さＬ、第２内部電極３の先端と端面１Ｅ１の間の間隔Ｄ２の長さＮで、バランスよく調整している。積層電子部品１００Ａ、１００Ｂでは、長さＫ、Ｌ、Ｍ、Ｎが設計の長さからずれても、いずれも＋１／２αまたは－１／２αに収まっている。実際の工程で発生するＸ方向の長さαの積ずれは、一般的に極めて小さなものであるため、長さＫ、Ｌ、Ｍ、Ｎの設計の長さからの上記のずれは、十分に許容できるものである。しかも、積層電子部品１００Ａ、１００Ｂは、いずれも、セラミック積層体１が設計どおりの長さＪを有している。

次に、従来の方法で第１段階第１内部電極１２と第１段階第２内部電極１５を切断した場合を、図１２（Ａ）に、比較例１として示す。比較例１においては、後述するように、図１２（Ｂ）に示す、積層電子部品５００と積層電子部品６００の２種類の積層電子部品が作製される。

比較例１においても、実施例２と同様に、第１段階第１内部電極１２と第１段階第２内部電極１５がＸ方向に積ずれを起こしている。具体的には、比較例１では、第１段階第１内部電極１２がＸ方向のプラス方向にずれ、第１段階第２内部電極１５がＸ方向のマイナス方向にずれ、両者のずれ量が長さαであると仮定する。

比較例１においては、第１段階第１内部電極１２に、第１切欠き１４は形成されていない。また、第１段階第２内部電極１５に、第２切欠き１７は形成されていない。

比較例１においては、Ｚ方向に見て、第１ギャップ１３のプラス側辺１３Ａとマイナス側辺１３Ｂの間に位置し、かつ、プラス側辺１３Ａまでの距離とマイナス側辺１３Ｂまでの距離とが等しい仮想線を第１切断線５１とする。なお、この第１切断線５１は、Ｘ線装置などの特殊な装置を使わなければ、発見することが難しい。

また、比較例１においては、Ｚ方向に見て、第２ギャップ１６のプラス側辺１６Ａとマイナス側辺１６Ｂの間に位置し、かつ、プラス側辺１６Ａまでの距離とマイナス側辺１３Ｂまでの距離とが等しい仮想線を第２切断線５２とする。なお、この第２切断線５２は、Ｘ線装置などの特殊な装置を使わなければ、発見することが難しい。

比較例１においては、第１段階セラミック集合基板５０を、第１切断線５１および第２切断線５２において切断して第２段階セラミック集合基板６０を作製する。そして、第２段階セラミック集合基板６０を、さらに個々のセラミック積層体１に切断して、積層電子部品を作製する。比較例１においては、図１２（Ｂ）に示すように、セラミック積層体１の長さが異なる、２種類の積層電子部品５００と積層電子部品６００が作製される。

図１２（Ｂ）に示すように、積層電子部品５００と積層電子部品６００は、いずれも、セラミック積層体１が、設計どおりの長さＪを有さない。具体的には、積層電子部品５００は、セラミック積層体１が、長さ（Ｊ＋α）になる。また、積層電子部品６００は、セラミック積層体１が、長さ（Ｊ－α）になる。

積層電子部品５００は、第１内部電極２が、設計どおりの長さＫにならず、長さ（Ｋ＋α）になる。また、第２内部電極３が、設計どおりの長さＭにならず、長さ（Ｍ＋α）になる。ただし、積層電子部品５００は、間隔Ｄ１が設計どおりの長さＬになり、間隔Ｄ２が設計どおりの長さＮになる。

一方、積層電子部品６００は、第１内部電極２が、設計どおりの長さＫにならず、長さ（Ｋ－α）になる。また、第２内部電極３が、設計どおりの長さＭにならず、長さ（Ｍ－α）になる。ただし、積層電子部品６００は、間隔Ｄ１が設計どおりの長さＬになり、間隔Ｄ２が設計どおりの長さＮになる。

このように、比較例１の方法では、積層電子部品５００と積層電子部品６００とにおいて、セラミック積層体１の長さＪ、第１内部電極２の長さＫ、第２内部電極３の長さＭが、それぞれ大きく異なる。具体的には、セラミック積層体１の長さＪに＋αと－αの差異が発生し、第１内部電極２の長さＫに＋αと－αの差異が発生し、第２内部電極３の長さＭに＋αと－αの差異が発生する。比較例１の方法では、積層電子部品５００と積層電子部品６００とで特性が大きく異なったものになってしまうため、実用に耐えない。また、比較例１の方法では、セラミック積層体１の長さが大きく異なる積層電子部品５００と積層電子部品６００が作製されてしまうため、実用に耐えない。

次に、従来の別の方法で第１段階第１内部電極１２と第１段階第２内部電極１５を切断した場合を、図１３（Ａ）に、比較例２として示す。比較例２においては、後述するように、図１３（Ｂ）に示す、積層電子部品７００と積層電子部品８００の２種類の積層電子部品が作製される。

比較例２においても、実施例２および比較例１と同様に、第１段階第１内部電極１２と第１段階第２内部電極１５がＸ方向に積ずれを起こしている。具体的には、比較例２では、第１段階第１内部電極１２がＸ方向のプラス方向にずれ、第１段階第２内部電極１５がＸ方向のマイナス方向にずれ、両者のずれ量が長さαであると仮定する。

比較例２においても、第１段階第１内部電極１２に、第１切欠き１４は形成されていない。また、第１段階第２内部電極１５に、第２切欠き１７は形成されていない。

比較例２においては、Ｚ方向に見て、第１ギャップ１３のプラス側辺１３Ａとマイナス側辺１３Ｂの間に位置し、かつ、プラス側辺１３Ａまでの距離とマイナス側辺１３Ｂまでの距離とが等しい仮想線を第１切断線５１とする。なお、この第１切断線５１は、Ｘ線装置などの特殊な装置を使わなければ、発見することが難しい。

比較例２においては、Ｚ方向に見て、隣り合う２つの第１切断線５１の間に位置し、かつ、一方の第１切断線５１までの距離と他方の第１切断線５１までの距離が等しい仮想線を第２切断線５２とする。なお、比較例２においては、第１切断線５１と第２切断線５２の間隔が、長さＪになる。

比較例２においては、第１段階セラミック集合基板５０を、第１切断線５１および第２切断線５２において切断して第２段階セラミック集合基板６０を作製する。そして、第２段階セラミック集合基板６０を、さらに個々のセラミック積層体１に切断して、積層電子部品を作製する。比較例２においては、図１３（Ｂ）に示すように、２種類の積層電子部品７００と積層電子部品８００が作製される。

比較例２によって作製された積層電子部品７００、積層電子部品８００は、いずれも、セラミック積層体１が、設計どおりの長さＪを有する。また、積層電子部品７００、積層電子部品８００は、いずれも、第１内部電極２が設計どおりの長さＫになり、間隔Ｄ１が設計どおりの長さＬになる。

しかしながら、比較例２によって作製された積層電子部品７００は、第２内部電極３が、設計どおりの長さＭにならず、長さ（Ｍ＋α）になる。また、間隔Ｄ２が、設計どおりの長さＮにならず、長さ（Ｎ－α）になる。

また、比較例２によって作製された積層電子部品８００は、第２内部電極３が、設計どおりの長さＭにならず、長さ（Ｍ－α）になる。また、間隔Ｄ２が、設計どおりの長さＮにならず、長さ（Ｎ＋α）になる。

このように、比較例２の方法では、積層電子部品７００と積層電子部品８００とにおいて、第２内部電極３の長さＭ、間隔Ｄ２の長さＮが、それぞれ大きく異なる。具体的には、第２内部電極３の長さＭに＋αと－αの差異が発生し、間隔Ｄ２の長さＮに＋αと－αの差異が発生する。比較例２の方法では、積層電子部品７００と積層電子部品８００とで特性が大きく異なったものになってしまうため、実用に耐えない。また、特に積層電子部品７００では、間隔Ｄ２の長さが（Ｎ－α）となり、第２内部電極３の先端がセラミック積層体１の端面１Ｅ１に近づき過ぎ、第２内部電極３と第１外部電極４が短絡する虞があるため、実用に耐えない。

以上のように、第１実施形態にかかる実施例１や実施例２においては、第１段階第１内部電極１２と第１段階第２内部電極１５がＸ方向に積ずれを起こしていない実施例１はもちろん、第１段階第１内部電極１２がＸ方向のプラス方向にずれ、第１段階第２内部電極１５がＸ方向のマイナス方向にずれ、両者のずれ量が長さαである実施例２においても、実用に耐えうる良好な積層電子部品１００を作製することができた。一方、従来の方法で第１段階第１内部電極１２と第１段階第２内部電極１５を切断した比較例１や比較例２においては、積層電子部品５００、６００、７００、８００が不良品になったり、不良品にならなくても特性の異なる積層電子部品５００と６００、または、積層電子部品７００と８００とが作製されたりし、実用に耐えない結果となった。以上より、本発明の有効性が確認できた。

［第２実施形態］
図１４に、第２実施形態において作製した積層電子部品２００を示す。ただし、図１４は、積層電子部品２００の斜視図である。

第２実施形態にかかる積層電子部品２００は、第１実施形態にかかる積層電子部品１００の構成の一部に変更を加えた。具体的には、積層電子部品２００では、セラミック積層体１を、セラミック層１ａ～１ｅの５層で構成した。そして、セラミック積層体１には、セラミック層１ａと１ｂの間に下から第１層目の第１内部電極２が設けられており、セラミック層１ｂと１ｃの間に下から第２層目の第２内部電極３が設けられており、セラミック層１ｃと１ｄの間に下から第３層目の第１内部電極２が設けられており、セラミック層１ｄと１ｅの間に下から第４層目の第２内部電極３が設けられている。積層電子部品２００の他の構成は、積層電子部品１００と同じにした。

積層電子部品２００においては、図１５に、実施例３として示すように、下から第２層目の第１段階第２内部電極１５と、下から第３層目の第１段階第１内部電極１２は正常な位置に配置されたが、下から第１層目の第１段階第１内部電極１２がＸ方向のプラス方向にずれ、下から第４層目の第１段階第２内部電極１５がＸ方向のマイナス方向にずれ、両者のずれ量が長さαであると仮定する。

実施例３においては、第１領域１８において、第１ギャップ１３のプラス側辺１３Ａと第２切欠き１７のプラス側辺１７Ａのうち、Ｘ方向において最もマイナス側にある、下から４層目の第２切欠き１７のプラス側辺１７Ａを第１領域プラス側辺１８Ａとする。また、第１領域１８において、第１ギャップ１３のマイナス側辺１３Ｂと第２切欠き１７のマイナス側辺１７Ｂのうち、Ｘ方向において最もプラス側にある、下から１層目の第１ギャップ１３のマイナス側辺１３Ｂを第１領域マイナス側辺１８Ｂとする。そして、Ｚ方向に見て、第１領域プラス側辺１８Ａ（下から４層目の第２切欠き１７のプラス側辺１７Ａ）と第１領域マイナス側辺１８Ｂ（下から１層目の第１ギャップ１３のマイナス側辺１３Ｂ）の双方に対して等しい距離にある仮想線を第１切断線５１とする。

実施例３においては、第２領域１９において、第２ギャップ１６のプラス側辺１６Ａと第１切欠き１４のプラス側辺１４Ａのうち、Ｘ方向において最もマイナス側にある、下から４層目の第２ギャップ１６のプラス側辺１６Ａを第２領域プラス側辺１９Ａとする。また、第２領域１９において、第２ギャップ１６のマイナス側辺１６Ｂと第１切欠き１４のマイナス側辺１４Ｂのうち、Ｘ方向において最もプラス側にある、下から１層目の第１切欠き１４のマイナス側辺１４Ｂを第２領域マイナス側辺１９Ｂとする。そして、Ｚ方向に見て、第２領域プラス側辺１９Ａ（下から４層目の第２ギャップ１６のプラス側辺１６Ａ）と第２領域マイナス側辺１９Ｂ（下から１層目の第１切欠き１４のマイナス側辺１４Ｂ）の双方に対して等しい距離にある仮想線を第２切断線５２とする。

実施例３においては、図１６に示す、積層電子部品２００Ａと積層電子部品２００Ｂの２種類の積層電子部品が作製される。

積層電子部品２００Ａは、図１６に示すように、セラミック積層体１が、設計どおりの長さＪを有する。下から１層目の第１内部電極２が、長さ（Ｋ＋１／２α）になる。下から１層目の第１内部電極２の間隔Ｄ１が、長さ（Ｌ－１／２α）になる。下から２層目の第２内部電極３が、設計どおりの長さＭになる。下から２層目の第２内部電極３の間隔Ｄ２が、設計どおりの長さＮになる。下から３層目の第１内部電極２が、設計どおりの長さＫになる。下から３層目の第１内部電極２の間隔Ｄ１が、設計どおりの長さＬになる。下から４層目の第２内部電極３が、長さ（Ｍ＋１／２α）になる。下から４層目の第２内部電極３の間隔Ｄ２が、長さ（Ｎ－１／２α）になる。

また、積層電子部品２００Ａは、下から１層目の第１内部電極２の長さが長くなるが、極端に長くならず（Ｋ＋１／２α）であり、下から４層目の第２内部電極３の長さが長くなるが、極端に長くならず（Ｍ＋１／２α）であり、どちらも実用上、問題がない。また、積層電子部品２００Ａは、下から１層目の第１内部電極２の間隔Ｄ１の長さが短くなるが、極端に短くならず（Ｌ－１／２α）であり、下から４層目の第２内部電極３の間隔Ｄ２の長さが短くなるが、極端に短くならず（Ｎ－１／２α）であり、どちらも実用上、問題がない。このように、実施例３にかかる積層電子部品２００Ａは、実用上、問題のない積層電子部品になっている。

一方、積層電子部品２００Ｂは、図１６に示すように、セラミック積層体１が、設計どおりの長さＪを有する。下から１層目の第１内部電極２が、長さ（Ｋ－１／２α）になる。下から１層目の第１内部電極２の間隔Ｄ１が、長さ（Ｌ＋１／２α）になる。下から２層目の第２内部電極３が、設計どおりの長さＭになる。下から２層目の第２内部電極３の間隔Ｄ２が、設計どおりの長さＮになる。下から３層目の第１内部電極２が、設計どおりの長さＫになる。下から３層目の第１内部電極２の間隔Ｄ１が、設計どおりの長さＬになる。下から４層目の第２内部電極３が、長さ（Ｍ－１／２α）になる。下から４層目の第２内部電極３の間隔Ｄ２が、長さ（Ｎ＋１／２α）になる。

また、積層電子部品２００Ｂは、下から１層目の第１内部電極２の長さが短くなるが、極端に長くならず（Ｋ－１／２α）であり、下から４層目の第２内部電極３の長さが短くなるが、極端に長くならず（Ｍ－１／２α）であり、どちらも実用上、問題がない。また、積層電子部品２００Ｂは、下から１層目の第１内部電極２の間隔Ｄ１の長さが長くなるが、極端に長くならず（Ｌ＋１／２α）であり、下から４層目の第２内部電極３の間隔Ｄ２の長さが長くなるが、極端に長くならず（Ｎ＋１／２α）であり、どちらも実用上、問題がない。このように、実施例３にかかる積層電子部品２００Ｂも、実用上、問題のない積層電子部品になっている。

このように、実施例３においても、積層電子部品２００Ａ、２００Ｂは、第１段階セラミック集合基板５０を作製する際に発生した第１段階第１内部電極１２と第１段階第２内部電極１５とのＸ方向の長さαの積ずれを、第１内部電極２の長さＫ、第２内部電極３の長さＭ、第１内部電極２の先端と端面１Ｅ２の間隔Ｄ１の長さＬ、第２内部電極３の先端と端面１Ｅ１の間の間隔Ｄ２の長さＮで、バランスよく調整している。

なお、図１６に示すような積層電子部品の正面図を見たとき、積層電子部品２００Ａのように、最も短い間隔Ｄ１の長さと最も短い間隔Ｄ２の長さとが等しい場合は、最も短い間隔Ｄ１の長さが（Ｌ－１／２α）であり、最も短い間隔Ｄ２の長さが（Ｎ－１／２α）であると考えられるため、その積層電子部品は第２実施形態の方法で作製されたものと推定することができる。あるいは、積層電子部品２００Ｂのように、最も長い間隔Ｄ１の長さと最も長い間隔Ｄ２の長さとが等しい場合は、最も長い間隔Ｄ１の長さが（Ｌ＋１／２α）であり、最も長い間隔Ｄ２の長さが（Ｎ＋１／２α）であると考えられるため、その積層電子部品は第２実施形態の方法で作製されたものと推定することができる。ただし、いずれの場合においても、その積層電子部品が、２つ以上の第１内部電極２と、２つ以上の第２内部電極３を備えていることが条件になる。また、間隔Ｄ１の設計上の長さＬと間隔Ｄ２の設計上の長さＮとが等しいこと（Ｌ＝Ｎ）、すなわち、第１段階セラミック集合基板において、第１ギャップおよび第２切欠き１７の幅ａと第１切欠き１４および第２ギャップ１６の幅ｂとが等しいこと（ａ＝ｂ）が条件になる。

なお、上記の説明に使用した図１６は、実施例３にかかる積層電子部品２００の正面図である。しかしながら、この図は、第２段階セラミック集合基板を、Ｘ方向およびＺ方向に広がる面で切断した断面図と一致する。したがって、第２段階セラミック集合基板を、Ｘ方向およびＺ方向に広がる面で切断した断面をみたとき、第２段階第１内部電極の先端と当該第２段階第１内部電極の先端が対向する第２段階セラミック集合基板（第２段階セラミック積層体）の外表面との間隔のうち、最も長さが小さいものの長さと、第２段階第２内部電極の先端と当該第２段階第２内部電極の先端が対向する第２段階セラミック集合基板（第２段階セラミック積層体）の外表面との間隔のうち、最も長さが小さいものの長さとが等しい場合は、その第２段階セラミック集合基板は第２実施形態の方法で作製されたものと推定することができる。あるいは、第２段階セラミック集合基板を、Ｘ方向およびＺ方向に広がる面で切断した断面をみたとき、第２段階第１内部電極の先端と当該第２段階第１内部電極の先端が対向する第２段階セラミック集合基板（第２段階セラミック積層体）の外表面との間隔のうち、最も長さが大きいものの長さと、第２段階第２内部電極の先端と当該第２段階第２内部電極の先端が対向する第２段階セラミック集合基板（第２段階セラミック積層体）の外表面との間隔のうち、最も長さが大きいものの長さとが等しい場合は、その第２段階セラミック集合基板は第２実施形態の方法で作製されたものと推定することができる。ただし、いずれの場合においても、第２段階セラミック集合基板に、２つ以上の第２段階第１内部電極と、２つ以上の第２段階第２内部電極とが形成されていることが条件になる。また、第１段階セラミック集合基板において、第１ギャップおよび第２切欠き１７の幅ａと第１切欠き１４および第２ギャップ１６の幅ｂとが等しいこと（ａ＝ｂ）が条件になる。

以上、第１実施形態および第２実施形態について説明した。しかしながら、本発明が上述した内容に限定されることはなく、発明の趣旨に沿って、種々の変更をなすことができる。

たとえば、積層電子部品１００、２００では、第１内部電極２の長さと第２内部電極３の長さが等しくなるよう設計したため、第１ギャップ１３の幅ａおよび第２切欠き１７の幅ａと、第１切欠き１４の幅ｂおよび第２ギャップ１６の幅ｂを、等しい長さに形成した。しかしながら、必ずしも、幅ａと幅ｂを等しい長さに形成する必要はなく、第１内部電極２の長さと第２内部電極３の長さを異ならせたい場合には、幅ａと幅ｂの長さを異ならせればよい。なお、この場合においても、上述した実施形態と同じ方法によって、第１切断線５１と第２切断線５２を決定する。

また、第１段階セラミック集合基板５０では、第１段階第１内部電極１２のＸ方向に延びる１対の辺の両方に第１切欠き１４を設けたが、片方の辺にのみに第１切欠き１４を設けてもよい。同様に、第１段階セラミック集合基板５０では、第１段階第２内部電極１５のＸ方向に延びる１対の辺の両方に第２切欠き１７を設けたが、片方の辺にのみに第２切欠き１７を設けてもよい。

また、積層電子部品１００、２００は、積層圧電アクチュエータであったが、作製される積層電子部品の種類は任意であり、積層圧電アクチュエータには限定されず、積層セラミックコンデンサ、積層サーミスタなど、他の種類の積層電子部品であってもよい。

１・・・セラミック積層体
１ａ～１ｅ・・・セラミック層
２・・・第１内部電極
３・・・第２内部電極
４・・・第１外部電極
５・・・第２外部電極
１１・・・第１段階セラミック積層体
１１ａ～１１ｃ・・・第１段階セラミック層
１２・・・第１段階第１内部電極
１３・・・第１ギャップ
１４・・・第１切欠き
１５・・・第１段階第２内部電極
１６・・・第２ギャップ
１７・・・第２切欠き
１８・・・第１領域
１８Ａ・・・第１領域プラス側辺
１８Ｂ・・・第１領域マイナス側辺
１９・・・第２領域
１９Ａ・・・第２領域プラス側辺
１９Ｂ・・・第２領域マイナス側辺
２１・・・第２段階セラミック積層体
２１ａ～２１ｃ・・・第２段階セラミック層
３４・・・第２段階第１外部電極
３５・・・第２段階第２外部電極
４２・・・第２段階第１内部電極
４３・・・第２段階第２内部電極
５０・・・第１段階セラミック集合基板
５１・・・第１切断線
５２・・・第２切断線
６０・・・第２段階セラミック集合基板

Claims (2)

1. それぞれプラス方向およびマイナス方向を有する、Ｘ方向と、前記Ｘ方向と直交するＹ方向と、前記Ｘ方向および前記Ｙ方向と直交するＺ方向とを基準として、
   それぞれ前記Ｘ方向および前記Ｙ方向に広がっており、前記Ｚ方向に並べて配置された、複数の第１段階セラミック層と、
   前記Ｚ方向に隣接する２つの前記第１段階セラミック層の間に設けられ、それぞれ前記Ｘ方向および前記Ｙ方向に広がっており、幅ａを有する第１ギャップを隔てて前記Ｘ方向に並べて配置された、複数の第１段階第１内部電極と、
   前記Ｚ方向に隣接し、前記第１段階第１内部電極が間に設けられている２つの前記第１段階セラミック層とは異なる、２つの前記第１段階セラミック層の間に設けられ、それぞれ前記Ｘ方向および前記Ｙ方向に広がっており、幅ｂを有する第２ギャップを隔てて前記Ｘ方向に並べて配置された、複数の第１段階第２内部電極と、を有する第１段階セラミック積層体を備えた第１段階セラミック集合基板であって、
   前記第１段階第１内部電極は、前記Ｙ方向の端部の少なくとも一方に、前記Ｘ方向および前記Ｙ方向に広がっており、前記Ｘ方向に幅ｂを有する第１切欠きが設けられており、
   前記第１段階第２内部電極は、前記Ｙ方向の端部の少なくとも一方に、前記Ｘ方向および前記Ｙ方向に広がっており、前記Ｘ方向に幅ａを有する第２切欠きが設けられており、
   前記第１段階セラミック積層体を前記Ｚ方向に透視したとき、
   前記第１ギャップと前記第２切欠きが重なる領域である第１領域と、
   前記第２ギャップと前記第１切欠きが重なる領域である第２領域を有する、第１段階セラミック集合基板を作製する工程と、
   前記第１段階セラミック集合基板を、前記Ｙ方向に複数に分割して、
   複数の第２段階セラミック層が積層された第２段階セラミック積層体を有し、
   前記第２段階セラミック積層体の少なくとも１つの層間に第２段階第１内部電極が形成され、前記第２段階セラミック積層体の別の少なくとも１つの層間に第２段階第２内部電極が形成された、第２段階セラミック集合基板であって、
   前記第１段階セラミック集合基板を前記Ｚ方向に透視したとき、
   前記第１領域は、それぞれ、前記Ｙ方向に延びる、前記Ｘ方向において前記プラス側に位置する第１領域プラス側辺と、前記Ｘ方向において前記マイナス側に位置する第１領域マイナス側辺を有し、
   前記第２領域は、それぞれ、前記Ｙ方向に延びる、前記Ｘ方向において前記プラス側に位置する第２領域プラス側辺と、前記Ｘ方向において前記マイナス側に位置する第２領域マイナス側辺を有し、
   前記第１領域プラス側辺と前記第１領域マイナス側辺の双方に対して等しい距離にあり、かつ、前記Ｙ方向に延びる仮想線を第１切断線とし、
   前記第２領域プラス側辺と前記第２領域マイナス側辺の双方に対して等しい距離にあり、かつ、前記Ｙ方向に延びる仮想線を第２切断線とし、
   前記第１段階セラミック集合基板が、前記第１切断線および前記第２切断線において前記Ｙ方向に複数に分割された第２段階セラミック集合基板を作製する工程と、
   前記第２段階セラミック集合基板を分割する工程と、
   前記第２段階セラミック集合基板を分割した後に、前記第２段階セラミック集合基板における前記第１切欠きおよび前記第２切欠きを含む部分を廃棄する工程と、を備えた、
   積層電子部品の製造方法。
2. 前記幅ａと前記幅ｂが等しい、
   請求項１に記載された積層電子部品の製造方法。

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