JP7007873B2 - 圧電体駆動装置 - Google Patents
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Description
図1は、第1実施形態の圧電体駆動装置10の構成を概略的に示す回路図である。第1実施形態の圧電体駆動装置10は、対象の圧電体20を駆動するために必要な構成として、スイッチング回路30及びFET駆動回路40を備えている。
図1中(A)に示されているように、圧電体20は単純な圧電振動子や圧電素子であり、この場合、圧電体20には一対の入力電極T1,T2が形成されている。入力電極T1,T2は、例えば、圧電体20の外面に銀ペースト等を印刷して形成することができるが、これに限らない。
なお、本実施形態の圧電体駆動装置10では、図1中(B)及び(C)に示されているように、圧電体20に代えて圧電トランス22,24を駆動対象とすることもできる。図1中(B)の圧電トランス22は、2つの出力電極(二次側電極)T3,T4を有するタイプであり、また、図1中(C)の圧電トランス23は、1つの出力電極(二次側電極)T3を有するタイプである。このように、本実施形態では駆動する対象を圧電体20や各種の圧電トランス22,24とすることができるが、対象をこれらに限るものではない。
スイッチング回路30は、2つのスイッチング素子Q1,Q2を直列接続したハーフブリッジ回路で構成されている。スイッチング素子Q1,Q2は、一例としてパワートランジスタ(MOSFET)を用いることができるが、これに限らない。このうち、1つのスイッチング素子Q1は、駆動電源の正極(駆動電圧Vcc)と圧電体20の一方の入力電極T1との間をスイッチング(オン-オフ)する。もう1つのスイッチング素子Q2は、入力電極T1と負極(ここではGND)との間をスイッチングする。あるいは、他方の入力電極T2が負極(GND)に接続されているとすると、スイッチング素子Q2は入力電極T1,T2間をスイッチングするとも言える。なお、スイッチング回路30はFETアレイをパッケージした汎用IC等で構成することができる。また、スイッチング回路30の構成において、スイッチング素子Q2の両端間には出力容量Cossが存在することになる。この出力容量Cossの値は、2つのスイッチング素子Q1,Q2の出力容量の合成値である。
FET駆動回路40は、例えばPIC等の汎用パッケージICを用いて構成することができる。FET駆動回路40は、2つのスイッチング素子Q1,Q2に対して個別に駆動信号を印加し、予めプログラムされたタイミングで各スイッチング素子Q1,Q2のスイッチング動作(オン-オフ動作)を制御する。なお、プログラムにはフィードバック信号等の動的要素が反映されていてもよい。
図3は、圧電体20の等価回路における入力電極T1,T2間インピーダンス|Z12|の周波数特性を示す図である。圧電体20の等価回路は2つの共振点fa,fbをもつものであり、このうち共振点faではインピーダンスが最小、共振点fbでインピーダンスが最大となる周波数特性を示す。また、駆動周波数fdが共振点faより低い領域では、入力電極T1,T2間インピーダンス|Z12|は容量性となり、一方、共振点faから共振点fbまでの周波数域BCでは誘導性となるが、共振点fbより高い領域では容量性となる。容量性と誘導性とは互いに位相θが180°ずれている。
(i)対象とする圧電体20等の駆動周波数fdの範囲を、入力インピーダンスが誘導性となる周波数域(fa<fd<fb)に限定すること。
(ii)その上で得られる圧電体20等の内部等価回路に対し、駆動電圧Vccを印加した後のスイッチング素子Q1動作オフ期間において、2つのスイッチング素子Q1,Q2の出力容量を合成した出力容量Cossの電荷放電により印加電圧が徐々に負極(GND)レベルに低下する所要時間とすること。
図7は、スイッチング素子Q1,Q2の駆動波形と圧電体20の入力電極T1に印加する駆動電圧波形との時間的な変化の関係を示したタイミングチャートである。このうち、図7中(A)がスイッチング素子Q1の駆動波形を示し、図7中(B)がスイッチング素子Q2の駆動波形を示す。各駆動波形に(ON)とあるのがオン状態に制御することを表しており、(OFF)とあるのがオフ状態に制御することを表している。また、図7中(C)が入力電極T1に印加する駆動電圧波形を示す。FET駆動回路40は、図7中(A),(B)に示す波形で各スイッチング素子Q1,Q2をPWM制御する。なお、周期は時刻t1から時刻t5までとしてもよいし、時刻t2から時刻t6までとしてもよいし、これらと同じ間隔で時間軸上にずらして考えてもよい。以下の説明は、時刻t1を始期とした例である。
上記のように、スイッチング素子Q1をオン状態、スイッチング素子Q2をオフ状態に制御すると、入力電極T1には駆動電圧Vccが印加される。このとき、上記のように出力容量Cossに駆動電圧Vccの電荷が蓄えられる。
スイッチング素子Q1をオフ状態、スイッチング素子Q2をオフ状態に制御し、上記のデッドタイムTDとなる。このとき、上記のように出力容量Cossの電荷がインダクタンスLxを通じて放電され、入力電極T1の駆動電圧は徐々に低下してGNDレベルに近づく。
スイッチング素子Q1をオフ状態、スイッチング素子Q2をオン状態に制御すると、上記の第1期間とは逆になり、スイッチング素子Q2がオンするため入力電極T1の駆動電圧はGNDレベルに維持される。その結果、インダクタンスLxの電流は図6とは逆方向に流れることになる。
スイッチング素子Q1をオフ状態、スイッチング素子Q2をオフ状態に制御すると、次のデッドタイムTDとなる。ここでは、インダクタンスLxの電流が出力容量Cossに電荷を徐々に蓄積し、入力電極T1に印加される電圧が徐々に上昇して駆動電圧Vccとなる。
次に、第2実施形態の圧電体駆動装置50について説明する。
図8は、第2実施形態の圧電体駆動装置50の構成を概略的に示す回路図である。第2実施形態の圧電体駆動装置50もまた、対象の圧電体20を駆動するために必要な構成としてFET駆動回路40を備えるが、スイッチング回路60の構成が第1実施形態と異なっている。
第2実施形態で用いるスイッチング回路30は、4つのスイッチング素子Q1,Q2,Q3,Q4を用いたフルブリッジタイプである。この場合、1つのスイッチング素子Q1は駆動電源の正極(駆動電圧Vcc)と圧電体20の一方の入力電極T1との間をスイッチング(オン-オフ)する。別のスイッチング素子Q2は、入力電極T1と負極(GND)との間をスイッチングする。また、別のスイッチング素子Q3は、駆動電源の正極(駆動電圧Vcc)と圧電体20の他方の入力電極T2との間をスイッチング(オン-オフ)する。さらに別のスイッチング素子Q4は、入力電極T2と負極(GND)との間をスイッチングする。なお、第2実施形態で用いるスイッチング回路60もまた、FETアレイをパッケージした汎用IC等で構成することができる。また、スイッチング回路60の構成において、スイッチング素子Q2,Q4の両端間にはそれぞれ出力容量Coss1,Coss2が存在することになる。ここで、出力容量Coss1の値はスイッチング素子Q1,Q2の出力容量の合成値であり、出力容量Coss2の値はスイッチング素子Q3,Q4の出力容量の合成値である。
図9は、第2実施形態の圧電体駆動装置50におけるスイッチング素子Q1,Q2,Q3,Q4の駆動波形と圧電体20の入力電極T1の駆動電圧波形との時間的な変化の関係を示したタイミングチャートである。このうち、図9中(A)がスイッチング素子Q1の駆動波形を示し、図9中(B)がスイッチング素子Q2の駆動波形を示し、図9中(C)がスイッチング素子Q4の駆動波形を示し、図9中(D)がスイッチング素子Q3の駆動波形を示す。また、図9中(E)が入力電極T2を基準としてみた場合の入力電極T1に対する駆動電圧波形を示す。FET駆動回路40は、図9中(A),(B),(C),(D)に示す波形で各スイッチング素子Q1,Q2,Q4,Q4をPWM制御する。ここでも同様に、周期は時刻t01から時刻t05までとしてもよいし、時刻t02から時刻t06までとしてもよいし、これらと同じ間隔で時間軸上にずらして考えてもよい。以下の説明は、時刻t01を始期とした例である。
例えば、スイッチング素子Q1をオン状態、スイッチング素子Q2をオフ状態、及び、スイッチング素子Q4をオン状態、スイッチング素子Q3をオフ状態に制御すると、入力電極T2を基準とした入力電極T1には駆動電圧+Vccが印加される。そしてこのとき、スイッチング素子Q2の両端間にある出力容量Coss1には駆動電圧+Vccの電荷が蓄えられる。
スイッチング素子Q1をオフ状態、スイッチング素子Q2をオフ状態、及び、スイッチング素子Q4をオフ状態、スイッチング素子Q3をオフ状態に制御すると、デッドタイムTDとなる。このとき、出力容量Coss1に蓄えられた電荷(+Vcc)が圧電体20の等価回路内インダクタンスLxを通じて徐々に放電され、同時にこの電流は出力容量Coss2に電荷を蓄積する。これに伴い、入力電極T1の駆動電圧は徐々に低下して-Vccとなる。
スイッチング素子Q1をオフ状態、スイッチング素子Q2をオン状態、及び、スイッチング素子Q4をオフ状態、スイッチング素子Q3をオン状態に制御すると、上記の第1期間とは逆になり、入力電極T2を基準とした入力電極T1には駆動電圧-Vccが印加される(入力電極T1を基準として入力電極T2に駆動電圧+Vccが印加される。)。そしてこのとき、すでにスイッチング素子Q4の両端間で出力容量Coss2は駆動電圧-Vcc(入力電極T1を基準とした場合は+Vcc)の電荷が蓄えられているので、極性を反転させたスイッチング動作の移行に伴う急峻な電圧変化が圧電体20に印加されることはない。
スイッチング素子Q1をオフ状態、スイッチング素子Q2をオフ状態、及び、スイッチング素子Q4をオフ状態、スイッチング素子Q3をオフ状態に制御すると、次のデッドタイムTDとなる。ここでは、先のデッドタイムTD(時刻t02~t03)とは逆に、出力容量Coss2に蓄えられた電荷(-Vcc)が圧電体20の等価回路内インダクタンスLxを通じて放電されると同時に、インダクタンスLxを通じて出力容量Coss1に電荷(+Vcc)が徐々に蓄積される。これに伴い、入力電極T1の駆動電圧は徐々に上昇して+Vccとなる。
(1)駆動対象の圧電体20等の外部にインダクタンスを設けないことで、省スペース(実装面積の縮小)、装置全体の小型化、及びコスト低減を図ることができる。
(2)各スイッチング素子のスイッチングは共振動作で制御されていることから、スイッチング損失はほとんど発生しない。よって、圧電体20等の駆動効率を向上させることができる。
(3)スイッチング動作によるリンギングが極めて少なく、ノイズを低減することができる。
(4)コイルレスで装置を構成することができるため、漏れ磁束等の発生を抑えることができる。
20 圧電体
22 圧電トランス
24 圧電トランス
30 スイッチング回路
40 FET駆動回路
Q1,Q2,Q3,Q4 スイッチング素子
Claims (5)
- 圧電体に形成された一対の入力電極の一方と駆動電源との間をスイッチングして前記圧電体に駆動電圧を印加する第1のスイッチング素子と、
前記第1のスイッチング素子と直列接続され、前記一対の入力電極の一方と負極との間をスイッチングする第2のスイッチング素子と、
前記一対の入力電極間のインピーダンスが誘導性となる所定周波数域で前記圧電体を駆動した場合に得られる前記圧電体の電気的特性に基づいて、前記各スイッチング素子のスイッチング動作を制御する駆動回路と
を備えた圧電体駆動装置。 - 請求項1に記載の圧電体駆動装置において、
前記駆動回路は、
前記第1のスイッチング素子をオン状態、かつ、前記第2のスイッチング素子をオフ状態として前記駆動電圧を前記圧電体に印加する第1期間と、
前記第1期間に続いて前記第1のスイッチング素子をオフ状態、かつ、前記第2のスイッチング素子をオフ状態として、前記第1のスイッチング素子及び前記第2のスイッチング素子の各出力容量を合成した合成出力容量に蓄積された電荷を放電しつつ前記一対の入力電極間の電圧を負極電位に向けて低下させる第2期間と、
前記第2期間に続いて前記第1のスイッチング素子をオフ状態、かつ、前記第2のスイッチング素子をオン状態として前記一対の入力電極間を負極電位とする第3期間と、
前記第3期間に続いて前記第1のスイッチング素子をオフ状態、かつ、前記第2のスイッチング素子をオフ状態として、前記合成出力容量に電荷を蓄積しつつ前記一対の入力電極間の電圧を前記駆動電圧に上昇させる第4期間とを順次繰り返し用いてスイッチング動作を制御し、前記圧電体の電気的特性に基づいて前記第2期間及び前記第4期間のデューティ比を設定することを特徴とする圧電体駆動装置。 - 圧電体に形成された一対の入力電極の一方と駆動電源の正極との間をスイッチングして前記圧電体に正駆動電圧を印加する第1のスイッチング素子と、
前記第1のスイッチング素子と直列接続され、前記一対の入力電極の一方と負極との間をスイッチングする第2のスイッチング素子と、
前記一対の入力電極の他方と前記駆動電源の正極との間をスイッチングして前記圧電体に負駆動電圧を印加する第3のスイッチング素子と、
前記第3のスイッチング素子と直列接続され、前記一対の入力電極の他方と負極との間をスイッチングする第4のスイッチング素子と、
前記一対の入力電極間のインピーダンスが誘導性となる所定周波数域で前記圧電体を駆動した場合に得られる前記圧電体の電気的特性に基づいて、前記各スイッチング素子のスイッチング動作を制御する駆動回路と
を備えた圧電体駆動装置。 - 請求項3に記載の圧電体駆動装置において、
前記駆動回路は、
前記第1のスイッチング素子をオン状態、かつ、前記第2のスイッチング素子をオフ状態、及び、前記第4のスイッチング素子をオン状態、かつ、前記第3のスイッチング素子をオフ状態として前記正駆動電圧を前記圧電体に印加する第1期間と、
前記第1期間に続いて前記第1のスイッチング素子をオフ状態、かつ、前記第2のスイッチング素子をオフ状態、及び、前記第4のスイッチング素子をオフ状態、かつ、前記第3のスイッチング素子をオフ状態として、前記第1のスイッチング素子及び前記第2のスイッチング素子の各出力容量を合成した第1合成出力容量に蓄積された電荷を放電しつつ前記第3のスイッチング素子及び前記第4のスイッチング素子の各出力容量を合成した第2合成出力容量に電荷を蓄積して前記一対の入力電極間の電圧を前記負駆動電圧に向けて低下させる第2期間と、
前記第2期間に続いて前記第1のスイッチング素子をオフ状態、かつ、前記第2のスイッチング素子をオン状態、及び、前記第4のスイッチング素子をオフ状態、かつ、前記第3のスイッチング素子をオン状態として前記負駆動電圧を前記圧電体に印加する第3期間と、
前記第3期間に続いて前記第1のスイッチング素子をオフ状態、かつ、前記第2のスイッチング素子をオフ状態、及び、前記第4のスイッチング素子をオフ状態、かつ、前記第3のスイッチング素子をオフ状態として前記第2合成出力容量の電荷を放電しつつ前記第1合成出力容量に電荷を蓄積して前記一対の入力電極間の電圧を前記正駆動電圧に上昇させる第4期間とを順次繰り返し用いてスイッチング動作を制御し、前記圧電体の電気的特性に基づいて前記第2期間及び前記第4期間のデューティ比を設定することを特徴とする圧電体駆動装置。 - 請求項1から4のいずれかに記載の圧電体駆動装置において、
前記駆動回路は、
前記各スイッチング素子のスイッチング動作の制御に伴い、前記所定周波数域で台形波状に変化する電圧で前記圧電体を駆動することを特徴とする圧電体駆動装置。
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