JP6988700B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は半導体装置の製造方法に関する。

特許文献１には、炭化珪素への不純物イオン注入後に、水素雰囲気、又は水素と不活性ガスとの混合ガス雰囲気中で８００〜１２００℃の予備熱処理を行い、その後１７００℃等の高温アニールを行う炭化珪素半導体装置の製造方法が記載されている。

特開２０００−０３６４７０号公報

半導体装置の製造過程では、ワイドバンドギャップ半導体に不純物をイオン注入し、その後活性化アニールを行うことがある。活性化アニールの処理条件は、例えばＳｉＣ−ＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）の均一性に影響する。活性化アニールの処理条件は、主として昇降温レートとアニール温度で決まる。活性化アニールによって、ドレイン、ソース間の漏れ電流Ｉｄｓｘが増大又は悪化したり、ボディーダイオードの通電劣化特性の悪化が歩留を低下させたりすることがあった。

本発明は、上述のような課題を解決するためになされたもので、良好な特性を与える半導体装置の製造方法を提供することを目的とする。

本願の発明に係る半導体装置の製造方法はワイドバンドギャップ半導体にイオン注入により不純物をドープすることと、該ワイドバンドギャップ半導体を活性化アニールすることと、を備え、該活性化アニールは、４〜１０℃／秒の昇温レートで該ワイドバンドギャップ半導体を第１温度まで昇温し該第１温度を維持する第１アニールと、該第１温度より高温であり、かつ１５００℃以上の第２温度まで該ワイドバンドギャップ半導体を２〜３℃／秒の一定の昇温レートで昇温し該第２温度を維持する第２アニールと、を有し、該第２温度に昇温する際のオーバーシュート量は、３０℃以下であり、該第２温度を維持した時の該ワイドバンドギャップ半導体の面内温度の最大値と最小値の差の半分以下とした。

本発明のその他の特徴は以下に明らかにする。

本発明によれば、十分なピーク温度と急峻な昇温速度により、不純物イオンの活性化と注入によりダメージの入った結晶の再結晶化を良好に実現することで、良好な特性を与えることができる。

活性化アニールの方式の例を示す図である。 活性化アニールの温度プロファイルを示す図である。 半導体装置の断面図である。

実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態．
実施の形態に係る半導体装置の製造方法では、まず、活性化アニールするまでのデバイス構造を準備し、その後、活性化アニールを行う。

（デバイス構造の準備）
基板としてワイドバンドギャップ半導体を用いる。ワイドバンドギャップ半導体とは珪素に比べてバンドギャップが大きい半導体である。ワイドバンドギャップ半導体は、例えばＳｉＣ、窒化ガリウム系材料又はダイヤモンドである。この実施形態では、一例として(０００１)シリコン面４Ｈ−ＳｉＣからなる例えば４°オフのｎ+型の基板を準備する。基板の抵抗率は、例えば０．０２Ω・ｃｍ程度である。

この基板の上に、例えば不純物濃度が１〜１０×１０^１５／ｃｍ^３の低濃度のｎ型エピタキシャル層を例えば５〜３０ｕｍ成長させる。ｎ型エピタキシャル層の厚さは、例えば６００〜６０００Ｖ程度の耐圧に応じて決めることができる。その後、例えば終端部、ソース、pウェル部などデバイスに必要なｎ型及びｐ型の構造を、イオン注入、写真製版、エッチング工程等の組み合せにより形成する。デバイス構造の準備は、ワイドバンドギャップ半導体にイオン注入により不純物をドープすることを含む。こうして、活性化アニールすべき段階にまでプロセスを進める。なお、活性化アニール時のキャップ層として最表面にグラファイト層を２０〜１００ｎｍ程度形成してもよい。

（活性化アニール）
活性化アニールでは、ワイドバンドギャップ半導体を活性化アニールする。図１は、活性化アニールの方法として、ＲＴＰ(Rapid Thermal Process)方式１１と予備加熱方式１２を示す図である。予備加熱方式は、最初に第１温度でアニールし、その後第１温度より高い第２温度でアニールする加熱方式である。実施の形態に係る活性化アニールでは、例えば予備加熱方式１２を採用することができる。図１には、縦軸のウエハ温度と横軸の時刻の積分に相当する時間温度積のイメージとして、温度プロファイルを平均化した場合の矩形面積１３が表示されている。

図２は、実施の形態に係る活性化アニールの温度プロファイルの例を示す図である。この例では、例えばＳｉＣ−ＭＯＳＦＥＴウエハプロセスの活性化アニールにおいて、２段階アニールを行う。そのような活性化アニールは、第１アニールと第２アニールを含む。

第１アニールでは、時刻ｔ０からｔ１までの期間に４〜１０℃／秒の昇温レートＲ１でワイドバンドギャップ半導体を第１温度Ｔ１まで昇温する。次いで、時刻ｔ１から時刻ｔ２までの期間は第１温度Ｔ１を維持する。第１温度Ｔ１は例えば１２００℃である。

第２アニールでは、時刻ｔ２からｔ３までの期間に第１温度Ｔ１より高温であり、かつ１５００℃以上の第２温度Ｔ２までワイドバンドギャップ半導体を昇温する。昇温レートはＲ２である。例えば、Ｒ２は例えばＲ１より小さい。次いで、時刻ｔ３からｔ４までの期間は第２温度Ｔ２を維持する。ここで、第２温度Ｔ２に昇温する際のオーバーシュート量ΔＴは、第２温度Ｔ２を維持した時のワイドバンドギャップ半導体の面内温度の最大値と最小値の差の半分以下とすることができる。例えば、時刻ｔ３からｔ４までの期間におけるワイドバンドギャップ半導体の面内温度の最大値と最小値の差がΔＴｗの場合、オーバーシュート量ΔＴはΔＴｗ／２以下とする。昇温レートＲ２を大きくするとオーバーシュート量ΔＴが大きくなる。そのため、昇温レートＲ２の調整によりオーバーシュート量ΔＴを上記のとおり調整することができる。ΔＴをΔＴｗ／２以下に制限することで、オーバーシュートによるデバイス特性への影響を抑制できる。

上述の例では第２温度が１５００℃以上と高く、ワイドバンドギャップ半導体の最高到達温度が高くなり過ぎてデバイスの諸特性が悪化し得るので、上述のとおりオーバーシュート量ΔＴの許容範囲を定める必要がある。発明者が行った実験では、昇温レートＲ２を１００℃／分程度から徐々に上げていった時、３０℃程度のオーバーシュート量ΔＴが生じてもワイドバンドギャップ半導体の特性に影響はなかった。この時のウエハの面内温度分布は±３０℃程度、つまり面内温度の最大値と最小値の差ΔＴｗは６０℃程度であった。この例では、ΔＴ≦ΔＴｗ／２が成立している。この例における昇温レートＲ２は２〜３℃／秒程度である。一般的にはオーバーシュート量ΔＴが小さいほどよいと考えられているが、該当工程起因の様々なばらつきを総合的に捉えれば、オーバーシュートによる狙いの到達温度からのずれとウエハ面内の温度分布の両方が特性ばらつきの要因になると考えられる。そのため、オーバーシュート量ΔＴの許容範囲をウエハ面内の温度分布であるΔＴｗに関連付けて管理するのが有効である。

特に、第２温度Ｔ２を１７００〜１７５０℃程度に設定する場合、オーバーシュート量ΔＴ又はΔＴｗが想定以上にばらつき、閾値電圧Ｖｔｈ、ドレイン、ソース間の漏れ電流Ｉｄｓｘ又はボディダイード歩留が急速に悪化する。この悪化の主たる原因であるオーバーシュート量ΔＴとΔＴｗを同時に管理することで当該悪化を抑制するのが上述の手法である。具体的には、ΔＴ≦ΔＴｗ／２を満たす第２アニールとする。なお、活性化アニールにおける雰囲気に関しては特に限定されない。例えば、一般的な不活性ガス雰囲気で活性化アニールすることができる。

（活性化アニールの特徴）
上述の活性化アニールは、十分なピーク温度と急峻な昇温速度により、不純物イオンの活性化と注入によりダメージの入った結晶の再結晶化を良好に実現できるものである。したがって、ワイドバンドギャップ半導体で例えばＳｉＣ−ＭＯＳＦＥＴを形成する場合には、閾値電圧(Ｖｔｈ)の均一性を維持した上で、ドレイン、ソース間の漏れ電流Ｉｄｓｘ増大とボディーダイオードの通電劣化を抑制できる。なお、昇温レートＲ１が大き過ぎるとウエハ割れの問題が発生したり、より大きな出力の装置が必要になり装置コストがアップしたりするので、これらを抑制するために昇温レートＲ１の上限を１０℃／秒とした。

注入イオンの活性化率が飽和する温度は１５００℃なので、第２温度Ｔ２を１５００℃以上とすることで、ウエハ面内の活性化率を均一又は実質的に均一にすることができる。厳密には、注入イオンの種類によって活性化率が飽和する温度は異なる。例えばＳｉＣ半導体デバイスにおいてｐ層を形成する為のアルミイオンＡｌ^＋とボロンイオンＢ^＋とを比較すると、アルミイオンＡｌ^＋の方が低温で活性化率が飽和する傾向である。具体的には１５５０℃以上でアルミイオンＡｌ^＋の活性化率が飽和する。これに対してボロンイオンＢ^＋の場合は１６５０℃以上でないと飽和傾向が確認できない。よって、注入イオン種によって、ウエハ面内の活性化率を均一又は実質的に均一にするのに適した最低温度は異なる。そこで、注入イオン種に応じて第２温度を調整することで、ウエハ面内の活性化率を均一又は実質的に均一にすることができる。第２温度Ｔ２を１５００℃以上とすることは、ウエハ面内の注入イオン活性化率を均一に近づけるものである。

例えば、ＳｉＣではエピタキシャル成長などのプロセスを１４００〜１６００℃程度で行う。ＳｉＣの温度が高温過ぎると、過剰な応力又はストレスにより不要な二次生成物が生じたり、ＳｉＣの再結晶化が進み過ぎて欠陥の集中及び凝集が進みキラー化しリークパスになったりする。そこで、例えば第２温度Ｔ２を１８００℃以下に制限することができる。

温度時間積について検討する。例えば、従来の温度時間積は概ね30000[℃・hr]程度であった。これに対し、図１で示した予備加熱方式の温度プロファイルの場合、時間温度積は以下のとおりとなる。
800[℃]*150[min]=800[℃]*2.5[hr]=2000[℃・hr]
したがって、この実施形態の活性化アニールの時間温度積は、30000[℃・hr]と比べて１桁以上小さい値となっている。これにより、活性化アニール工程における消費電力と時間を節約できる。

（想定される半導体装置の例）
図３は、ＭＯＳＦＥＴの断面構造の例を示す断面図である。基板３０はワイドバンドギャップ半導体である。基板３０を例えばＳｉＣとすることができる。基板３０には、ｐウェル層３１、ｎウェル３２、ソース３３及びドレイン３４が、例えば上述のイオン注入及び活性化アニールで形成されている。基板３０の上に電極３５と絶縁層３６が設けられている。

ｐウェル層３１の深さ３１ａは、基板３０の表面から０．６から１．２μｍとなっている。これは比較的浅いウェル層である。ＳｉＣ−ＭＯＳＦＥＴのｐウェル層３１を、イオン注入及び活性化アニールにより形成する時、より浅い部分の方が注入による結晶格子欠陥等が残存するリスクが高いと考えられる。つまり、基板３０の表面に近い浅い部分ほど再結晶化しづらいと考えられる。そのため、ｐウェル層３１を浅くすると深い構造の時よりもドレイン・ソース間の漏れ電流Ｉｄｓｘが増大する。ｐウェル層３１の深さ３１ａを基板３０の表面から０．６から１．２μｍと浅くすると、漏れ電流Ｉｄｓｘの増大が懸念される。しかしながら、上述の活性化アニールは、昇温レートが大きく急峻な温度プロファイルであり、しかもオーバーシュートを制限することで基板を過剰な高温に晒さないものとなっている。したがって、上述の活性化アニールによって、漏れ電流Ｉｄｓｘの要因となる欠陥の成長と増殖を抑制でき、またボディーダイオードの通電劣化も抑制できる。

上述の活性化アニールは、ワイドバンドギャップ半導体を基板とする様々な半導体装置に対して適用することができる。例えば、３ｋＶ耐圧のＳｉＣ−ＭＯＳＦＥＴの製造プロセスに上述の活性化アニールを利用することができる。例えば、上述のイオン注入及び活性化アニールによりＭＯＳＦＥＴのｐウェル層を形成することができる。また、上述のイオン注入及び活性化アニールによりＳｉＣを基板とするダイオードのｐウェル層を形成することもできる。他にも、ＳｉＣ−ＳＢＤ(Schottky Barrier Diode)、ＳｉＣ−ＪＢＳ(Junction Barrier Schottky)、ＳｉＣ−ＭＰＳ(Merged Pin Shottky)、ＳｉＣ−ＩＧＢＴ(Insulated Gate Bipolar Transistor)等の半導体装置の製造プロセスに上述の活性化アニールを利用することができる。例えば、ＳＢＤデバイスにおいてはコストパフォーマンスを重視する為にＭＯＳＦＥＴよりも若干低品質な基板又はエピウエハを用いる。低品質な基板又はエピウエハは欠陥の種類も個数も多い場合がある。したがって、低品質な基板又はエピウエハに上述の活性化アニールを利用することが効果的である。

ワイドバンドギャップ半導体として、窒化ガリウム系材料又はダイヤモンドを用いた半導体装置についても、上述の活性化アニールが効果的である。

Ｒ１，Ｒ２ 昇温レート、 Ｔ１ 第１温度、 Ｔ２ 第２温度、 ３１ ｐウェル層

Claims (6)

1. ワイドバンドギャップ半導体にイオン注入により不純物をドープすることと、
   前記ワイドバンドギャップ半導体を活性化アニールすることと、を備え、
   前記活性化アニールは、
   ４〜１０℃／秒の昇温レートで前記ワイドバンドギャップ半導体を第１温度まで昇温し前記第１温度を維持する第１アニールと、
   前記第１温度より高温であり、かつ１５００℃以上の第２温度まで前記ワイドバンドギャップ半導体を２〜３℃／秒の一定の昇温レートで昇温し前記第２温度を維持する第２アニールと、を有し、
   前記第２温度に昇温する際のオーバーシュート量は、３０℃以下であり、前記第２温度を維持した時の前記ワイドバンドギャップ半導体の面内温度の最大値と最小値の差の半分以下としたことを特徴とする半導体装置の製造方法。
2. 前記ワイドバンドギャップ半導体は、ＳｉＣ、窒化ガリウム系材料又はダイヤモンドであることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記ワイドバンドギャップ半導体はＳｉＣであり、
   前記イオン注入及び前記活性化アニールによりＭＯＳＦＥＴのｐウェル層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
4. 前記ワイドバンドギャップ半導体はＳｉＣであり、
   前記イオン注入及び前記活性化アニールによりダイオードのｐウェル層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
5. 前記ｐウェル層の深さは、前記ワイドバンドギャップ半導体の表面から０．６から１．２μｍであることを特徴とする請求項３又は４に記載の半導体装置の製造方法。
6. 前記第２温度を１８００℃以下としたことを特徴とする請求項１から５のいずれか１項に記載の半導体装置の製造方法。

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