KR100694681B1 - 수직형 소자용 후면 옴 접촉부의 저온 형성 방법 - Google Patents

수직형 소자용 후면 옴 접촉부의 저온 형성 방법 Download PDF

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Abstract

본 발명은 복수의 에피택셜층(14a 내지 14c)을 구비한 반도체 소자(10)용 금속 반도체 옴 접촉부(18)를 형성하는 방법을 포함하며, 상기 옴 접촉부(18)는 상기 에피택셜층(14a 내지 14c)을 증착한 후에 형성하는 것이 바람직하다. 본 발명은 또한 복수의 에피택셜층과 옴 접촉부를 포함하는 반도체 소자를 포함한다.
옴접촉, 증가된농도구역, 수직형소자, 증착, 초기농도, 활성화

Description

수직형 소자용 후면 옴 접촉부의 저온 형성 방법 {LOW TEMPERATURE FORMATION OF BACKSIDE OHMIC CONTACTS FOR VERTICAL DEVICES}
본 발명은 반도체 재료에 옴 접촉부를 형성하는 것에 관한 것이다. 특히, 다수의 반도체 재료를 포함하는 소자에 옴 접촉부를 형성하는 방법에 관한 것이다.
마이크로일렉트로닉스(microelectronics) 환경에 있어서, 회로는 반도체 소자의 연쇄 결합으로 형성된다. 일반적으로 말하자면, 반도체 소자는 소정 회로 내에서 특정 임무를 수행하도록 전류(electric current)의 흐름에 의해 동작되고, 전류의 흐름을 제어하는 데 사용된다. 회로 내의 반도체 소자를 연결하기 위하여, 적절한 접촉부를 반도체 소자에 형성하여야 한다. 반도체 소자에 접촉부를 형성하기에 가장 유용하고 편리한 재료가 금속인데, 이는 높은 도전성과 그 외의 화학적 특성 때문이다.
반도체 소자와 회로 사이의 금속 접촉부는 상기 소자나 회로의 동작에 최소한으로 또는 바람직하게는 전혀 방해를 하지 않아야 한다. 더욱이, 금속 접촉부는 형성되거나 부착되는 반도체 재료와 물리적 및 화학적인 호환성을 가져야 한다. 이러한 바람직한 특성을 나타내는 유형의 접촉부는 "옴 접촉부(ohmic contact)"로 알려져 있다.
옴 접촉부는 Sze의 저서, "Physics of Semiconductor Devices"(Second Edition, 1981, page 304)에서, 반도체의 벌크(bulk) 또는 확산 저항(spreading resistance)에 비해 무시할 만한 접촉 저항을 갖는 금속 반도체 접촉부로 보통 정의된다. 상기 저서에 추가로 언급된 바와 같이, 적절한 옴 접촉부는 부착되는(attached) 소자의 성능을 크게 변경시키지 않으며, 소자의 활성 영역(active region) 양단의 전압 강하에 비해 적당히 적은 전압 강하를 가지고 필요한 임의의 전류를 공급할 수 있다.
옴 접촉부 및 옴 접촉부를 제조하는 방법은 당업계에 공지되어 있다. 예를 들면, Glass 등의 미국 특허 제5,409,859호 및 제5,323,022호(이하 Glass 특허라 함)는 플래티늄(platinum)과 p형 실리콘 카바이드(silicon carbide; SiC)로 형성되는 옴 접촉부와 상기 옴 접촉부의 구조를 형성하는 방법을 기술한다. L. Spies 등의 "Aluminum Implantation of p-SiC for Ohmic Contacts", Diamond and Related Materials, vol.6, pp.1414-1419(1997)와 J. Chen 등의 "Contact Resistivity of Re, Pt and Ta Films On n-type β-SiC: preliminary results, "Materials and Science Engineering, B29, pp.185-189(1995) 및 WO 98/37584 등도 옴 접촉부와 SiC를 기술한다.
옴 접촉부 및 그 형성 방법은 공지되어 있지만, 옴 접촉부를 제조하는 공지의 방법, 특히 실리콘 카바이드 기판을 이용하여 제조되는 옴 접촉부는 적절히 실시하기가 어렵다.
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옴 접촉부를 제조하는 것과 결부된 문제는 수 없이 많으며 누적적이다. 정공이나 전자의 낮은 농도로 인한 반도체의 제한된 전기 도전성은, 옴 접촉부의 형성을 방해하거나 아예 못하게 할 수도 있다. 마찬가지로, 정공이나 전자의 낮은 이동성(mobility)도 옴 접촉부의 형성을 방해하거나 아예 못하게 할 수도 있다. Glass 특허에 기술된 바와 같이, 접촉 금속과 반도체 사이의 일 함수차(work function difference)는 전위 장벽(potential barrier)을 형성하여 인가 전압에 대 해 정류성(rectifying)(저항성이 아닌) 전류 흐름을 나타내는 접촉을 야기할 수 있다. 심지어 전자 정공 농도의 차가 큰 인접한 접촉 내의 2개의 동일한 반도체 재료 사이에서도 전위 장벽(고유 전위(built-in potential))이 존재하여, 저항성보다는 오히려 정류성이 된다. Glass 특허에서, p형 SiC 기판과 접촉 금속 사이에 p형 도핑된 별개의 SiC 층을 삽입하여 상기 문제를 처리하였다.
더 새로운 세대인 갈륨과 인듐(gallium and indium) 기반 반도체 소자에 옴 접촉부를 형성할 때 더 어려운 문제에 직면한다. 반도체와 금속 사이에 옴 접촉부를 형성하는 것은 그들의 접합면(interface)에서 상기 반도체와 상기 금속의 정확한 합금(alloying)을 요구한다. 옴 접촉부가 형성되는 반도체 표면에서 정공/전자 농도를 선택적으로 증가시키는 것은 옴 접촉을 달성하기 위한 접촉 처리를 제고하는 효율적인 수단으로 공지되어 있다. 상기 처리는 실리콘과 실리콘 카바이드 기술 중 선택적인 도핑 기술로 널리 알려진 이온 주입(ion implantation)을 통해 대개 달성된다. 하지만, 실리콘 카바이드의 경우, 실리콘 카바이드 결정 격자의 손상을 최소화하기 위하여 통상 고온(보통 600℃ 이상)에서 이온 주입을 행한다. 원하는 고농도의 캐리어를 얻기 위한 주입된 원자의 "활성화(activating)"는 가압 상태의 실리콘에 대해 1600℃를 초과하는 어닐링 온도(annealing temperature)를 종종 필요로 한다. 상기 이온 주입 기술에 필요한 장비는 특수하며 고가이다.
고온 이온 주입과 후속하는 어닐링 후, 접촉 금속은 불순물이 주입된 기판 표면에 증착되고 900℃를 초과하는 온도에서 어닐링된다. 갈륨 나이트라이드(gallium nitride) 또는 인듐 갈륨 나이트라이드(indium gallium nitride)를 포함하는 반도체 소자 상에 옴 접촉부를 형성하는 상기의 방법은, 상기 화합물이 고온에서 해리(disassociation)되므로 부적절하다.
이 문제에 대한 하나의 이론적인 해답은 반도체 소자를 완성하는 데 필요하며 다루는데 세심한 주의를 요하는 에피택셜층(epitaxial layer)(예를 들면, 갈륨 나이트라이드층)을 성장시키기에 앞서 기판 상에 옴 접촉부를 형성하는 것이다. 그러나, 이러한 접근은 바람직하지 못한 오염물, 즉 접촉 금속을 에피택셜 성장 시스템에 삽입하므로 바람직하지 않다. 상기 오염된 금속은 격자 성장(lattice growth), 도핑, 반응 속도 또는 이 모든 요소들을 방해하여 에피택셜 성장에 영향을 끼칠 수 있다. 또한, 금속 불순물은 에피택셜층의 광학적 및 전기적 성질을 열화시킬 수 있다.
유사하게, MOSFET(metal-oxide-semiconductor field-effect transistor)는 반도체 산화막(예를 들면, 실리콘 디옥사이드(silicon dioxide))을 필요로 한다. 종래의 이온 주입 기술과 결합되는 고온 및 주입(implant) 또는 접촉 금속 어닐링 처리는 산화막층에 높은 스트레스(stress)를 주게 되어, 산화막층, 반도체 산화막 접촉부 및 소자 자체에 손상을 입힐 수 있다. 이와는 달리, 산화막층을 형성하기에 앞서서 옴 접촉부를 형성하는 것은, 상기 산화막층을 형성하는데 사용되는 산화 분위기(oxidizing environment)가 옴 접촉부에 역효과를 미치기 때문에 실용적이지 못하다.
따라서, 상기한 제조상의 문제를 드러내지 않는 반도체 소자와 결합하여 이용되는 옴 접촉부를 형성하기 위한 실용적이고 경제적인 방법이 필요하다. 또한, 옴 접촉부를 포함하지만 경제적으로 제조될 수 있는 반도체 소자가 필요하다.
본 발명의 목적은 옴 접촉부를 포함하는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 실리콘 카바이드와 옴 접촉부를 포함하는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 제조에 경제적이면서 옴 접촉부를 포함하는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 옴 접촉부를 포함하는 반도체 소자를 형성하는 방법을 제공하는 것이다.
본 발명은 반도체 소자용 금속 반도체 옴 접촉부를 형성하는 방법으로 상기 목적을 충족시킨다. 상기 방법은 초기 도전형(conductivity type)을 갖는 반도체 기판의 표면에 선택된 불순물 재료의 주입을 포함한다. 주입된 불순물은 반도체 기판과 동일한 도전형을 제공한다. 상기 불순물 주입 후, 불순물이 주입된 반도체 기판을 1차 어닐링하여 주입된 불순물 이온을 활성화시키고 유효 캐리어 농도를 증가시킨다. 상기 1차 어닐링 후, 반도체 재료의 불순물이 주입된 표면 상에 금속을 증착한다. 이후, 상기 금속과 불순물이 주입된 반도체 재료의 2차 어닐링을 행한다. 2차 어닐링은 기판 상에 증착된 임의의 에피택셜층이 심각하게 열화되는 온도 이하에서 행해지지만, 불순물이 주입된 반도체 재료와 증착된 금속 사이에 옴 접촉부를 형성하기에는 충분한 온도이다.
본 발명은 또한, 제1 표면, 제2 표면 및 제1 도전형을 갖는 반도체 기판을 포함하는 반도체 소자로 상기 목적을 충족시킨다. 반도체 기판은 제2 표면(반도체 기판의 반대편)에서 제1 표면을 향해 확장장되는 기판 내에 증가된 캐리어 농도 구역을 구비하는 것으로 추가로 정의된다. 상기 소자는 금속과 증가된 캐리어 농도 구역의 접촉부에 옴 접촉부를 형성하도록 상기 기판의 제2 기판 상에 증착된 금속층을 포함한다.
본 발명의 전술한 그리고 그 외의 목적, 장점 및 특징과 그를 달성하기 위한 방법은, 예시적인 실시예를 나타내는 첨부 도면과 더불어 상세한 설명을 고려할 때 더욱 쉽게 명백해질 것이다.
도 1은 본 발명에 따른 반도체 소자의 개략적인 단면도이다.
도 2는 본 발명에 따른 방법에 이용되는 것으로서 불순물 주입의 개략적인 단면도이다.
본 발명은 옴 접촉부를 포함하는 반도체 소자와 상기 옴 접촉부를 형성하는 방법에 관한 것이다.
실리콘 카바이드와 같은 넓은 밴드갭(wide bandgap) 반도체와 상기 반도체로 형성되는 반도체 소자에 익숙한 사람들은, 본 발명이 n형 또는 p형 실리콘 카바이드("SiC")를 이용하여 반도체 소자 및 옴 접촉부를 형성하는데 매우 유용함을 이해할 것이다. 따라서, 설명의 편의를 위해, 본 발명과 예들의 다음 설명은 SiC를 이용하는 본 발명의 실시예를 직접 지향할 것이다. 하지만, 당업자는 본 발명이, 실리콘, 갈륨 나이트라이드, 알루미늄 갈륨 나이트라이드 및 인듐 갈륨 나이트라이드와 같은 다른 반도체 재료를 이용하는 데에도 쉽게 적용될 수 있음을 인식할 것이다. 본 명세서에 이용된 바와 같이, 알루미늄 갈륨 나이트라이드와 인듐 갈륨 나이트라이드는 알루미늄 및 갈륨 또는 인듐 및 갈륨의 몰 퍼센트가 1과 동일한 화합물을 포함한다.
넓은 관점에서, 본 발명은 초기 도전형과 동일한 불순물의 초기 캐리어 농도를 갖는 반도체 기판을 포함하는 반도체 소자에 관한 것이다. 반도체 기판은 p형 또는 n형 일 수 있다. 상기 반도체 소자는 또한 반도체 기판 중 하나의 표면에 인접하는 적어도 하나의 에피택셜층을 포함한다.
청구된 반도체 소자는 에피택셜층에 인접한 층을 향하여 에피택셜층 반대편 기판의 표면에서 확장되는 증가된 캐리어 농도 구역으로 추가로 정의된다. 금속층은 금속과 기판의 접합면에 옴 접촉부를 형성하도록 증가된 캐리어 농도 구역에서의 기판 상에 증착된다.
도 1은 본 발명에 따른 반도체 소자(10)의 개략도를 나타낸다. 상기 소자(10)는 설명의 편의를 위해 SiC로 간주되는 반도체 기판(12)을 포함한다. 하지만, 실리콘과 같은 다른 반도체 재료를 본 발명의 실시에 있어서의 기판으로 사용할 수 있다. SiC 기판(12)은 p형 또는 n형 일 수 있다.
반도체 소자를 완성하는 데 필요한 부가 요소(14)가 SiC 기판(12)에 인접하여 위치한다. 예를 들면, 도 1에 나타낸 바와 같이, 반도체 소자는 p형 및 n형 반도체 재료의 연속 에피택셜층(14a, 14b, 14c)을 구비한 발광 다이오드(light emitting diode; LED)일 수 있다. 바람직한 실시예에서, 본 발명은, 반도체 기판에 인접하여 위치하는 몇 개의 에피택셜층으로 이루어지는 LED, MOSFET, 레이저 또는 쇼트키 정류기(Schottky rectifier)와 같은 수직형 반도체에 관한 것이다. 이후에 논의하는 바와 같이, 본 발명에 따른 소자는 저 융해 또는 저 해리 온도를 갖는 재료를 포함하는 수직형 반도체 소자에 특히 적합하다. 그러한 재료들로서는 갈륨 나이트라이드, 인듐 갈륨 나이트라이드 및 알루미늄 갈륨 나이트라이드 등이 있다.
청구된 소자는 반도체 기판의 후면(backside) 상에 증가된 캐리어 농도 구역(zone of increased carrier concentration)(16)을 갖는 것을 또한 특징으로 한다. 즉, 이러한 SiC 경우에 있어서의 반도체 기판은, 상기 기판의 나머지가 나타내는 캐리어 농도보다 더 높은 에피택셜층 반대편 기판의 표면에 가까운 캐리어 농도를 갖는다. 증가된 캐리어 농도 구역(16)의 경계선은 점선으로 나타내어 기판(12)이 갑자기 변화할 때의 캐리어 농도 경계가 정확하지 않다는 사실을 보여준다. 상기 기판의 후면 기판에서의 거리가 캐리어 농도가 초기 캐리어 농도와 동일해 질 때까지 증가함에 따라 캐리어 농도는 감소한다. 이하에서 논의하는 바와 같이, 증가된 캐리어 농도 구역은 p형 및 n형 반도체 재료와 공통적으로 결합되는 불순물을 이용하는 실온(room temperature) 이온 주입 기술로 형성된다.
예를 들어 도 1을 참조하면, 청구된 소자의 바람직한 실시예는 질소(nitrogen)로 도핑된 n형 SiC 기판을 포함한다. 여러 유형의 p형 SiC과 함께 그 외의 n형 불순물로 형성된 n형 SiC를 본 발명에 따라서 이용할 수 있음을 또한 이해하여야 한다. 상기 SiC 기판(12)은 소량 내지 다량 도핑되고 약 1015 내지 1019 ㎝-3 사이의 초기 캐리어 농도를 갖는 것이 바람직하다. "소량(slightly)" 및 "다량(highly)"이란 말은 부정확하지만 초기 캐리어 농도 구역이 상당히 변화할 수 있음을 보여주고자 의도적으로 사용하였다. 초기 캐리어 농도가 상당히 변화할 수 있지만, 실험은 초기에 중간(moderate) 내지 다량 도핑된 기판이 최상의 결과를 나타냈다. 에피택셜층(14) 반대편 기판에서 선택된 불순물 재료(예, 질소)의 이온 주입을 통하여, 기판(12)의 나머지보다 높은 캐리어 농도를 포함하는 구역(16)을 형성한다. 이온 주입은, 약 1018 내지 1020 ㎝-3 사이의 캐리어 농도를 나타내고 초기 캐리어 농도보다 항상 높은 기판의 후면 상에 증가된 캐리어 농도 구역(16)을 형성하는 레벨에서 수행하는 것이 바람직하다.
상기한 바와 같이, 당업자는 증가된 캐리어 농도 구역을 기판의 성장 중에 형성할 수도 있음을 인식할 것이다. 하지만, 필요한 불순물의 가변적인 입력 속도(feed rate)에 따른 어려움과 결정 성장 방법에 따른 다른 어려움으로 인하여 이러한 접근은 비실용적이다.
증가된 캐리어 농도 구역(16)을 형성하는 데 바람직한 n형 불순물은 질소, 비소(arsenic) 및 인(phosphorous)이다. 증가된 캐리어 농도 구역(16)을 형성하는 데 바람직한 p형 불순물은 알루미늄, 붕소(boron) 및 갈륨이다.
본 출원인이 특정 이론으로 경계를 짓고자 하는 것은 아니지만, 증가된 캐리어 농도 구역(16)은 옴 특성을 나타내는 금속 접촉의 형성을 허용하는 증거를 제시한다. 바람직한 실시예에서, 모든 반도체 소자에 사용하기에 적절한 녹는점, 증기 압 및 물리적 화학적 특성을 갖는 선택된 접촉 금속(contact metal)(18)이, 금속과 기판 사이에 접촉부(interface)(20)를 형성하도록 SiC기판에서 증가된 캐리어 농도 구역(16)에 증착된다. 바람직한 금속은 니켈(nickel), 팔라듐(palladium), 플래티늄(platinum), 알루미늄(aluminum) 및 티타늄(titanium)을 포함하며 니켈이 가장 바람직하다. 금속과 기판을 포함하는 상기 소자는 이후 상기 소자의 손상을 피할 수 있는 충분히 낮은 온도이나, 금속과 기판의 접합면에 옴 접촉부를 형성하기에 충분히 높은 온도에서 어닐링된다.
다시 한번, 본 출원인은 어떤 특정 이론으로 경계를 짓고자 하는 것은 아니지만, 금속 접촉의 리셉터(receptor)로 제공되는 증가된 캐리어 농도 구역을 형성하는 것이 유용한 것 같다. 따라서, 다른 실시예에서, 본 발명은 상기한 반도체 소자에 이용되는 옴 접촉부의 형성 방법을 포함한다.
넓은 관점에서, 본 발명은 반도체 소자용 금속 반도체 접촉(metal-semiconductor contact)을 형성하는 방법에 관한 것이다. 상기 방법은 제1 도전형을 갖는 반도체 기판에 선택된 불순물 재료를 주입하는 것을 포함하고 여기서 주입된 불순물은 기판과 동일한 도전형을 제공한다. 이것을 논의할 목적으로 반도체 기판은 SiC 기판이고 불순물 재료는 SiC 기판의 표면에 증착된다고 가정한다. 하지만, 당업자는 본 발명이 다른 반도체 재료를 가지고 사용하는 데 쉽게 적용될 수 있음을 인식할 것이다. 1차 어닐링 단계에서, 불순물이 주입된 SiC 기판은 SiC 기판의 주입된 불순물 원자의 캐리어 농도를 효율적으로 증가시키도록 주입된 불순물 원자를 활성화시키기에 충분한 온도와 시간 동안 어닐링된다. 이후 접촉 금속이 SiC 기판의 불순물이 주입된 표면 상에 증착된다. 증착된 접촉 금속과 SiC 기판의 불순물이 주입된 표면이 이후 2차 어닐링된다. 상기 2차 어닐링은 기판 상에 증착된 임의의 에피택셜층이 심각한 열화를 겪는 온도 이하이지만, 불순물이 주입된 SiC와 증착된 금속 사이에 옴 접촉부를 형성하기에는 충분히 높은 온도이다.
바람직한 실시예에서, 반도체 기판은 소량, 중간 또는 다량의 불순물 농도를 가질 수 있는 n형 또는 p형 기판을 포함할 수 있다. 예를 들면, 기판이 n형 SiC인 경우, SiC 기판은 불순물 농도 약 1015(소량 도핑) 내지 1019 ㎝-3(다량 도핑)를 가질 수 있다. "소량(slight)", "중간(moderate)" 및 "다량(high)"이란 용어는 부적절하지만 기판 재료에서의 불순물 초기 농도가 변화할 수 있음을 나타내고자 사용한다. 실험은 중간 내지 다량 도핑된 기판이 본 발명에 따른 최상의 결과를 달성함을 나타내었다.
반도체 기판은 이후 선택된 불순물 재료로 주입되고 어닐링된다. 불순물 주입은 실온에서 그리고 후속하는 어닐링은 약 800℃ 내지 약 1300℃ 사이의 온도에서 행하는 것이 바람직하다. 기판의 도전형과 통상 관련되는 불순물은 이온 단계의 불순물로 사용될 수 있다. 예를 들면, 질소로 초기에 도핑된 n형 SiC가 기판인 경우, 질소를 주입 불순물로 사용할 수 있다. 유사하게, 알루미늄으로 초기 도핑된 p형 SiC가 기판인 경우, 알루미늄을 주입 불순물로 사용할 수 있다. 다른 가능한 n형 불순물은 비소(arsenic)와 인(phosphorous)이다. 붕소(boron)와 갈륨을 다른 p형 불순물로 사용할 수 있다.
당업자는 불순물 재료의 주입을 고온에서 달성할 수 있음을 쉽게 인식할 것이다. 사실, 고온 주입은 SiC 격자 구조에 손상을 줄이기 위하여 SiC 환경이 통상 바람직하다. 하지만, SiC 환경에서, 고온 이온 주입은 본 발명의 상업적 이용을 제한한다. 이온 주입 동안 SiC 기판을 가열할 수 있는 이온 주입 장비는, 저비용과 광범위 응용 보다는 오히려 특수하며, 고비용이고 연구 개발용이다. 또한, SiC 기판을 고온으로 가열할 경우, 제조 공정 속도를 감소시키지 않도록 가열되고 냉각되어야 한다.
따라서, 실온 주입은 본 발명의 이용에 바람직한 주입 방법이다. 100개 이상의 기판 웨이퍼를 적재하고 1300℃에 도달할 수 있는 단순한 배출형 로(vented furnace)에서 어닐링 단계 이전의 불순물의 실온 주입은 만족할 만한 결과를 달성하고 처리량(throughput)을 크게 증가시킴을 발견하였다.
불순물의 실온 이온 주입은 반도체 기판의 불순물이 주입된 표면 근처에 증가된 캐리어 농도 구역을 형성하도록 수행되는 것이 바람직하다. 도 2는 본 발명에 따른 주입 공정의 개략도이다. 이러한 예에 있어서, 불순물양(dose) 1013cm-2 이상인 단원자 또는 이원자 질소(24)를 초기 캐리어 농도가 약 1018㎝-3인 n형 SiC 기판(22)에 에너지 10 내지 60keV로 주입한다. 일부 예에서, 더 농도가 짙은 캐리어 확산을 생성하는 데 한 배 이상의 주입 에너지를 이용할 수 있다. 상기 주입 공정은, 불순물이 주입된 표면으로부터의 거리가 증가함에 따라 주입된 불순물의 농도가 감소하는 경우, SiC 기판의 불순물이 주입된 표면 근처에 전체 화학적 불순물 농도가 약 1019 내지 1020cm-3이고 깊이 약 1000(angstrom)인 구역(26)을 생성한다. 증가된 캐리어 농도 구역(26)의 외측 불순물 농도는 초기 불순물 농도와 실질적으로 동일하다. 증가된 캐리어 농도 구역(26)의 경계는 상기 구역(26)과 기판의 나머지 사이의 캐리어 농도의 변화가 명확한 것이 아니라 점진적임을 나타내기 위하여 점선으로 도시한다. 주입 에너지 또는 불순물양은 원하는 농도와 두께를 달성하도록 쉽게 변경될 수 있음을 당업자는 인식하여야 한다.
상기한 바와 같이, 불순물이 주입된 기판을 어닐링하는 것이 필요하다. 이는 일부 주입된 불순물 이온들이 주입 후 즉시 "활성화(active)"되지 않기 때문이다. "활성화"라는 용어는 불순물이 주입된 기판의 전체 캐리어 농도에 기여하는 주입된 이온의 "활용도(availability)"를 기술하는 데 사용된다.
주입 동안, SiC 기판의 결정 격자는 불순물 이온에 의해 반드시 충격이 가해진다. 이러한 이온들은 이들을 함유한 결정 격자 내로 충돌한다. 상기 충격(bombardment)은 현재의 결정 격자 내로 완전하게 불순물 이온을 주입할 수 없다. 다수 불순물 이온 초기 위치가 상기 이온들이 결정 격자에서 "활성화" 참가를 방해할 수 있고, 결정 격자 자체가 충격으로 손상을 입을 수 있다. 불순물이 주입된 SiC 기판의 어닐링(즉, 가열(heating))은 주입된 이온과 기판의 결정 격자가 보다 규칙적인 방법으로 재배열되고 불순물 주입 도중 입은 손상에서 회복되는 메카니즘(mechanism)을 제공한다.
설명의 편의를 위해 정수(整數)(round number)만을 사용하면, 주입 공정은 다음과 같이 간주될 수 있다. 100개의 질소 이온이 초기 농도 x개 질소 원자인 n형 SiC 기판에 주입되는 경우, 주입 바로 후에 기판은 "x+10"개의 질소 이온 기판에 관계된 특성을 나타내기만 할지도 모른다. 하지만, 이후 기판을 어닐링하고 주입된 이온을 결정 격자 내에 정착시킬 수 있다면, 기판은 "x+90"개의 질소 이온 기판에 관계된 특성을 나타낼 수 있다. 따라서, 어닐링 단계는 주입된 질소 이온의 약 80%를 "활성화"시켰다.
실험은 약 2 시간 이하 동안 대략 1000℃ 내지 1300℃ 사이의 온도에서 실온 주입 SiC 기판의 어닐링이 만족스런 결과를 낳았음을 보여준다. 주입된 불순물의 보다 완전한 활성화를 이루기 위해 온도 및 시간을 쉽게 조절할 수 있다.
상기한 불순물이 주입된 기판을 포함하는 반도체 소자는 적어도 하나의 에피택셜층을 구비한다. 당업자에게 알려진 임의의 수단으로 에피택셜층을 성장시킬 수 있다. 본 발명의 바람직한 일 실시예에서, 기판의 불순물 주입에 앞서 에피택셜층을 증착한다. 그러나, 원하는 에피택셜층 또는 후속하여 제조되는 소자는 불순물이 주입된 기판의 고온 어닐링에 견딜 수 있는 재료(예, 갈륨 나이트라이드 또는 실리콘 옥사이드)로 형성되거나 이루어 질 수 있다. 이러한 예에서, 불순물 주입 후에 에피택셜층을 형성한다.
반도체 기판에 주입하고 증가된 캐리어 농도 구역을 어닐링하며 상기 기판 상에 임의의 에피택셜층을 배치한 후, 옴 접촉부를 형성하도록 선택된 금속을 상기 증가된 캐리어 농도 구역 표면에 도포한다. 상기 금속은 적절히 높은 녹는점과 증기압을 구비하고 기판 재료와 역으로 작용하지 않는 전기 접촉(electrical contact)을 형성하는 데 이용되는 임의의 금속일 수 있다. 바람직한 금속은 니켈, 팔라듐, 플래티늄, 티타늄 및 알루미늄이고 니켈이 가장 바람직하다.
접촉 금속은 두께 300(angstrom) 이상의 층을 형성하도록 기판 표면 상에 증착되는 것이 바람직하다. 상기 증착은 2차 어닐링 이전에 이루어진다. 하지만, 상기 2차 어닐링은 고온이 오래 지속되는 어닐링은 아니다. 상기 2차 어닐링은 바람직한 온도는 약 1000℃ 이하, 가장 바람직하게는 약 800℃ 이하이고, 바람직한 시간은 약 20분 이하, 가장 바람직하게는 약 5분 이하에서 행해진다. 상기 온도와 시간은 기판 상의 임의의 에피택셜층에 손상을 입히지 않을 정도로 충분히 낮고 짧다.
본 발명의 보다 구체적인 실시예에서, 단원자 질소량 3×1014cm-2, 에너지 50keV로 제1 주입하고 이후 5×1014cm-2, 에너지 25keV로 제2 주입한 n형 SiC 기판을 이용하여 본 발명에 따른 금속 반도체를 제조하였다. 상기 주입 후, 로(furnace)의 아르곤 분위기(argon ambient)에서 60 내지 90분 동안 1300℃에서 활성화 어닐링을 행하였다. 다음, 접촉 금속인 니켈을 두께 2500(angstrom)의 불순물이 주입된 표면 상에 증착하였다. 이후, 아르곤에서 2분 동안 800℃에서 접촉 어닐링을 행하였다. 생성된 옴 접촉부는 만족스러운 옴 특성을 나타냈다.
당업자는 에피택셜 성장 상황에서 접촉 어닐링을 행하는 것이 또한 가능함을 인식하여야 한다.
본 발명은 광검출기(photodetector), LED, 레이저와 같은 수직형 소자와 MOSFET, IGBT(insulated gate bipolar transistor), pn 접합 및 쇼트키 정류기와 같은 파워 소자(power device) 그리고 SIT(static induction transistor)와 같은 마이크로파 소자(microwave device)에 대하여 실질적인 이점을 제공한다. 검출기, LED 및 레이저의 경우, 에피택셜하게 성장시킨 갈륨 나이트라이드와 인듐 갈륨 나이트라이드층은 상기 층에 심각하게 손상을 입힐 수 있는 온도에서의 어닐링에 영향을 받지 않는다. 인듐 갈륨 나이트라이드의 경우, 상기 화합물의 인듐 성분이 증가함에 따라, 고온에서의 시간이 더 중요해진다. 후면 접촉 어닐링 온도를 감소시키는 것은 SiC 기판 상에 성장된 변형 이종 에피택셜 박막(strained heteroepitaxial film)의 인듐이나 갈륨 성분의 부서짐 또는 분리 가능성을 또한 감소시킨다.
SiC 기판 상에 균일 에피택셜 박막이 성장 및 열적 성장 또는 열적 재성장(재산화 또는 어닐링)된 파워 소자에 있어서, 산화막은 소자 성능에 있어서 통합 기능을 가지며 더 낮아진 온도가 이점이다. 후면 금속 접촉(backside metal contact)은 SiC와 실리콘 디옥사이드 간 접촉부를 성장시키는 필요한 산화 분위기(oxidizing ambient)에 영향을 받지 않으므로, 실리콘 디옥사이드를 성장(재산화 또는 재성장(reoxidize or regrow))시킨 후에 후면 옴 접촉부를 증착하고 어닐링하여야 한다. 그러나, 기판의 후면에 접촉을 실질적으로 형성하는데 필요한 약 850℃ 이상(보다 전형적으로 900 내지 1050℃)의 종래의 어닐링 온도는, 열 팽창 속도의 불일치에 기인한 SiC와 실리콘 디옥사이드 간 접합면에 결함을 생성시킨다. 이것은 특히 MOSFET과 IGBT에 좋지 않다.
SiC 기술은 개발 중이고 제안된 많은 소자와 재료의 구조가 여전히 연구되고 개발 중이다. 상기 공정의 더 나은 개발은 훨씬 더 낮은 어닐링 온도, 궁극적으로는 금속과 반도체 사이에 증착된 대로(즉, 어닐링이 없는)의 옴 접촉부를 형성하도록 할 것이다.
과도한 실험 없이도 독자가 본 발명을 실시할 수 있도록 소정의 바람직한 실시예와 더불어 본 발명을 상세하게 설명하였다. 하지만, 당업자는 본 발명의 범위와 원리를 벗어나지 않는 정도까지 성분과 파라미터들을 변화시키거나 변경시킬 수 있음을 쉽게 이해할 것이다. 또한, 발명의 명칭 등은 본 명세서의 이해를 돕고자 제공되었으며, 본 발명의 범위를 제한하고자 함이 아니다. 따라서, 다음의 청구 범위와 합리적인 확장 및 균등 범위만이 본 발명의 지적 소유권을 정의한다.

Claims (27)

  1. 실리콘 카바이드 기판(12)의 표면에 선택된 불순물 재료를 실온에서 주입하여, 상기 실리콘 카바이드 기판 상에 증가된 불순물 재료 농도를 갖는 층(16)을 형성하는 단계;
    상기 불순물이 주입된 실리콘 카바이드 기판을 800℃ 내지 1300℃ 사이의 온도에서 1차 어닐링하는 단계;
    상기 불순물이 주입된 표면의 반대편 실리콘 카바이드 기판 상에 적어도 하나의 에피택셜층을 성장시키는 단계;
    상기 실리콘 카바이드 기판의 상기 불순물이 주입된 표면 상에 금속층을 증착하는 단계; 및
    상기 기판 상에 배치된 상기 에피택셜층(14)의 심각한 열화(degradation)가 발생할 수 있는 온도 이하이지만, 상기 불순물이 주입된 실리콘 카바이드와 상기 증착된 금속(18) 사이에 옴 접촉부를 형성하기에는 충분한 온도에서 상기 금속 및 상기 불순물이 주입된 실리콘 카바이드(12, 16)를 2차 어닐링하는 단계
    를 포함하고,
    상기 선택된 불순물 재료를 실온에서 주입하여 증가된 불순물 재료 농도를 갖는 층을 형성하는 단계는, 상기 실리콘 카바이드 기판의 표면으로 상기 선택된 불순물을 점진적으로 변화하는 농도로 주입하여 상기 실리콘 카바이드 기판 내에 상기 선택된 불순물 재료가 주입된 표면에서는 증가된 불순물 재료 농도를 가지고 상기 주입된 표면으로부터의 거리가 증가할수록 감소하는 캐리어 농도를 가지는 구역을 형성하는 단계를 포함하는, 반도체 소자용 실리콘 카바이드에 옴 접촉부 형성 방법.
  2. 제1항에 있어서,
    상기 실리콘 카바이드 기판(12) 상에 상기 에피택셜층(14)을 성장시키는 상기 단계가 상기 불순물이 주입된 실리콘 카바이드 기판(12)의 상기 1차 어닐링 이전에 행해지는, 반도체 소자용 실리콘 카바이드에 옴 접촉부 형성 방법.
  3. 제1항에 있어서,
    상기 실리콘 카바이드 기판(12) 상에 상기 에피택셜층(14)을 성장시키는 상기 단계가 상기 불순물이 주입된 실리콘 카바이드 기판(12)의 상기 1차 어닐링 이후에 행해지는, 반도체 소자용 실리콘 카바이드에 옴 접촉부 형성 방법.
  4. 제1항에 있어서,
    상기 선택된 불순물 재료가 질소, 알루미늄, 비소, 인, 붕소 및 갈륨으로 구성되는 그룹에서 선택되는, 반도체 소자용 실리콘 카바이드에 옴 접촉부 형성 방법.
  5. 제1항에 있어서,
    상기 불순물이 주입된 실리콘 카바이드 기판(12, 16)을 1차 어닐링하는 단계가 1000℃ 내지 1300℃의 온도에서 수행되는, 반도체 소자용 실리콘 카바이드에 옴 접촉부 형성 방법.
  6. 제1항에 있어서,
    상기 금속(18)이 니켈, 팔라듐, 플래티늄 및 티타늄으로 구성되는 그룹에서 선택되는, 반도체 소자용 실리콘 카바이드 옴 접촉부에 형성 방법.
  7. 제1항에 있어서,
    상기 실리콘 카바이드 기판(12)과 상기 금속(18)을 2차 어닐링하는 단계가 850℃ 이하의 온도에서 수행되는, 반도체 소자용 실리콘 카바이드에 옴 접촉부 형성 방법.
  8. 상부에 옴 접촉부가 형성되는 적어도 하나의 구역을 가지는 반도체 소자(10)에 있어서,
    제1 표면, 제2 표면, 제1 도전형, 및 초기 캐리어 농도를 가진 반도체 기판(12);
    상기 반도체 기판의 재료보다 더 낮은 해리 온도를 가진 재료로 형성된, 상기 반도체 기판의 상기 제1 표면 상의 적어도 하나의 에피택셜층(14);
    상기 반도체 기판 내에서, 상기 반도체 기판의 상기 제2 표면으로부터 상기 반도체 기판의 전체 두께 미만의 깊이로 상기 반도체 기판 내로 확장되는, 상기 초기 캐리어 농도보다 높은 증가된 캐리어 농도를 가진 증가된 캐리어 농도 구역(16); 및
    금속과 상기 증가된 캐리어 농도 구역(16)의 접합면(interface)에 옴 접촉부를 형성하는 상기 반도체 기판(12)의 상기 제2 표면 상에 증착되는 금속층(18)
    을 포함하고,
    상기 증가된 캐리어 농도 구역(16)은, 상기 제2 표면으로부터 상기 제1 표면으로 갈수록 점진적으로 감소하는 캐리어 농도를 가지는, 반도체 소자(10).
  9. 제8항에 있어서,
    상기 반도체 기판(12)이 실리콘 카바이드인, 반도체 소자(10).
  10. 제8항에 있어서,
    질소, 알루미늄, 비소, 인, 붕소 및 갈륨으로 구성되는 그룹에서 선택되는 주입 불순물 재료를 더 포함하는, 반도체 소자(10).
  11. 제9항에 있어서,
    상기 실리콘 카바이드의 초기 캐리어 농도가 1015 내지 1019cm-3 인, 반도체 소자(10).
  12. 제11항에 있어서,
    상기 증가된 캐리어 농도 구역의 캐리어 농도가 1018 내지 1020cm-3로 상기 실리콘 카바이드의 초기 캐리어 농도보다 큰, 반도체 소자(10).
  13. 제8항에 있어서,
    상기 에피택셜층(14)이 갈륨 나이트라이드(gallium nitride), 알루미늄 갈륨 나이트라이드(aluminum gallium nitride), 인듐 갈륨 나이트라이드(indium gallium nitride) 및 실리콘, 갈륨, 알루미늄과 인듐의 산화물로 구성되는 그룹에서 선택되는, 반도체 소자(10).
  14. 제9항에 있어서,
    상기 금속(18)이 니켈, 팔라듐, 플래티늄 및 티타늄으로 구성되는 그룹에서 선택되는, 반도체 소자(10).
  15. 제1 표면, 제2 표면 및 초기 도전형과 동일한 불순물의 초기 캐리어 농도를 갖는 실리콘 카바이드 기판(12);
    상기 실리콘 카바이드 기판(12)의 상기 제1 표면 상의 적어도 하나의 에피택셜층(14);
    상기 실리콘 카바이드 기판(12) 내에서, 상기 실리콘 카바이드 기판의 상기 제2 표면에서 상기 제1 표면으로 확장되고, 불순물의 농도가 상기 제2 표면에서 상기 제1 표면으로 갈수록 점진적으로 감소하는, 증가된 캐리어 농도 구역(16); 및
    상기 실리콘 카바이드 기판(12)의 상기 제2 표면 상의 니켈 옴 접촉부(18)
    를 포함하는 반도체 소자(10).
  16. 제15항에 있어서,
    상기 불순물 재료가 질소, 알루미늄, 비소, 인, 붕소 및 갈륨으로 구성되는 그룹에서 선택되는, 반도체 소자(10).
  17. 제15항에 있어서,
    상기 실리콘 카바이드의 초기 캐리어 농도가 1015 내지 1019cm-3인, 반도체 소자(10).
  18. 제17항에 있어서,
    상기 증가된 캐리어 농도 구역의 캐리어 농도가 1018 내지 1020cm-3로 상기 실리콘 카바이드의 초기 캐리어 농도보다 큰, 반도체 소자(10).
  19. 제15항에 있어서,
    상기 에피택셜층(14)이 갈륨 나이트라이드, 알루미늄 갈륨 나이트라이드, 인듐 갈륨 나이트라이드 및 실리콘, 갈륨, 알루미늄과 인듐의 산화물로 구성되는 그룹에서 선택되는, 반도체 소자(10).
  20. 제15항에 있어서,
    상기 반도체 소자가 수직형 소자(vertical device)인, 반도체 소자(10).
  21. 제1항에 있어서,
    상기 선택된 불순물 재료를 실온에서 주입하여 증가된 불순물 재료 농도를 갖는 층을 형성하는 단계가, 상기 선택된 불순물 재료를 10keV 내지 60keV 사이에서 하나 이상의 주입 에너지로 주입하는 단계를 더 포함하는, 반도체 소자용 실리콘 카바이드에 옴 접촉부 형성 방법.
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