JP6976651B2 - Wafer processing method - Google Patents
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- 238000003672 processing method Methods 0.000 title description 4
- 239000003566 sealing material Substances 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 18
- 238000003384 imaging method Methods 0.000 claims description 16
- 230000001681 protective effect Effects 0.000 claims description 13
- 238000007789 sealing Methods 0.000 claims description 13
- 230000001678 irradiating effect Effects 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000008393 encapsulating agent Substances 0.000 description 13
- 239000006229 carbon black Substances 0.000 description 9
- 230000002093 peripheral effect Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 5
- 238000003754 machining Methods 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 3
- ADCOVFLJGNWWNZ-UHFFFAOYSA-N antimony trioxide Chemical compound O=[Sb]O[Sb]=O ADCOVFLJGNWWNZ-UHFFFAOYSA-N 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 238000005286 illumination Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910000000 metal hydroxide Inorganic materials 0.000 description 1
- 150000004692 metal hydroxides Chemical class 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 239000000565 sealant Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
- H01L21/3043—Making grooves, e.g. cutting
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67092—Apparatus for mechanical treatment
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- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
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- H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
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Description
本発明は、ウェーハを加工して5Sモールドパッケージを形成するウェーハの加工方法に関する。 The present invention relates to a method for processing a wafer to form a 5S mold package by processing the wafer.
LSIやNAND型フラッシュメモリ等の各種デバイスの小型化及び高密度実装化を実現する構造として、例えばデバイスチップをチップサイズでパッケージ化したチップサイズパッケージ(CSP)が実用に供され、携帯電話やスマートフォン等に広く使用されている。更に、近年はこのCSPの中で、チップの表面のみならず全側面を封止材で封止したCSP、所謂5Sモールドパッケージが開発され実用化されている。 As a structure that realizes miniaturization and high-density mounting of various devices such as LSI and NAND flash memory, for example, a chip size package (CSP) in which a device chip is packaged in a chip size is put into practical use, and a mobile phone or a smartphone is used. It is widely used for such purposes. Further, in recent years, in this CSP, a CSP in which not only the surface of the chip but also all the side surfaces are sealed with a sealing material, a so-called 5S mold package, has been developed and put into practical use.
従来の5Sモールドパッケージは、以下の工程によって製作されている。
(1)半導体ウェーハ(以下、ウェーハと略称することがある)の表面にデバイス(回路)及びバンプと呼ばれる外部接続端子を形成する。
(2)ウェーハの表面側から分割予定ラインに沿ってウェーハを切削し、デバイスチップの仕上がり厚さに相当する深さの切削溝を形成する。
(3)ウェーハの表面をカーボンブラック入りの封止材で封止する。
(4)ウェーハの裏面側をデバイスチップの仕上がり厚さまで研削して切削溝中の封止材を露出させる。
(5)ウェーハの表面はカーボンブラック入りの封止材で封止されているため、ウェーハ表面の外周部分の封止材を除去してターゲットパターン等のアライメントマークを露出させ、このアライメントマークに基づいて切削すべき分割予定ラインを検出するアライメントを実施する。
(6)アライメントに基づいて、ウェーハの表面側から分割予定ラインに沿ってウェーハを切削して、表面及び全側面が封止材で封止された5Sモールドパッケージに分割する。
The conventional 5S mold package is manufactured by the following process.
(1) External connection terminals called devices (circuits) and bumps are formed on the surface of a semiconductor wafer (hereinafter, may be abbreviated as a wafer).
(2) The wafer is cut from the surface side of the wafer along the planned division line to form a cutting groove having a depth corresponding to the finished thickness of the device chip.
(3) The surface of the wafer is sealed with a sealing material containing carbon black.
(4) The back surface side of the wafer is ground to the finished thickness of the device chip to expose the sealing material in the cutting groove.
(5) Since the surface of the wafer is sealed with a sealing material containing carbon black, the sealing material on the outer peripheral portion of the wafer surface is removed to expose the alignment mark such as the target pattern, and the alignment mark is used as the basis. Alignment is performed to detect the planned division line to be cut.
(6) Based on the alignment, the wafer is cut from the surface side of the wafer along the planned division line, and the wafer is divided into 5S mold packages whose surface and all side surfaces are sealed with a sealing material.
上述したように、ウェーハの表面はカーボンブラックを含む封止材で封止されているため、ウェーハ表面に形成されているデバイス等は肉眼では全く見ることはできない。この問題を解決してアライメントを可能とするため、上記(5)で記載したように、ウェーハ表面の封止材の外周部分を除去してターゲットパターン等のアライメントマークを露出させ、このアライメントマークに基づいて切削すべき分割予定ラインを検出してアライメントを実行する技術を本出願人は開発した(特開2013−074021号公報及び特開2016−015438号公報参照)。 As described above, since the surface of the wafer is sealed with a sealing material containing carbon black, the devices and the like formed on the surface of the wafer cannot be seen with the naked eye at all. In order to solve this problem and enable alignment, as described in (5) above, the outer peripheral portion of the encapsulant on the wafer surface is removed to expose the alignment mark such as the target pattern, and this alignment mark is used. Based on this, the applicant has developed a technique for detecting a planned division line to be cut and performing alignment (see JP2013-074021A and JP2016-015438).
しかし、上記公開公報に記載されたアライメント方法では、ダイシング用の切削ブレードに替えてエッジトリミング用の幅の広い切削ブレードをスピンドルに装着してウェーハの外周部分の封止材を除去する工程が必要であり、切削ブレードの交換及びエッジトリミングにより外周部分の封止材を除去する手間が掛かり、生産性が悪いという問題がある。 However, the alignment method described in the above-mentioned publication requires a step of mounting a wide cutting blade for edge trimming on the spindle instead of the cutting blade for dicing and removing the encapsulant on the outer peripheral portion of the wafer. Therefore, there is a problem that it takes time and effort to remove the sealing material of the outer peripheral portion by replacing the cutting blade and trimming the edge, resulting in poor productivity.
本発明はこのような点に鑑みてなされたものであり、その目的とするところは、ウェーハ表面に被覆されたカーボンブラックを含む封止材を通してアライメント工程を実施可能なウェーハの加工方法を提供することである。 The present invention has been made in view of these points, and an object of the present invention is to provide a method for processing a wafer in which an alignment step can be carried out through a sealing material containing carbon black coated on the wafer surface. That is.
本発明によると、交差して形成された複数の分割予定ラインによって区画された表面の各領域にそれぞれ複数のバンプを有するデバイスが形成されたウェーハの加工方法であって、該ウェーハの表面側から該分割予定ラインに沿って第1の厚さを有する第1の切削ブレードによってデバイスチップの仕上がり厚さに相当する深さの第1の切削溝を形成する第1切削溝形成工程と、該第1切削溝形成工程を実施した後、該第1の切削溝を含む該ウェーハの表面を封止材で封止する封止工程と、該封止工程を実施した後、該ウェーハの表面側から可視光撮像手段によって該封止材を透過してアライメントマークを検出し、該アライメントマークに基づいて切削加工すべき該分割予定ラインを検出するアライメント工程と、該アライメント工程を実施した後、該ウェーハの表面側から該分割予定ラインに沿って該第1の切削ブレードの該第1の厚さより小さい第2の厚さを有する第2の切削ブレードによって該第1の切削溝中の該封止材に該デバイスチップの仕上がり厚さに相当する深さの第2の切削溝を形成する第2切削溝形成工程と、該第2切削溝形成工程を実施した後、該ウェーハの表面に保護部材を貼着する保護部材貼着工程と、該保護部材貼着工程を実施した後、該ウェーハの裏面側から該デバイスチップの仕上がり厚さまで該ウェーハを研削して該第2の切削溝を露出させ、該封止材によって表面及び4側面が囲繞された個々の該デバイスチップに分割する分割工程と、を備え、該アライメント工程は、該可視光撮像手段によって撮像する領域に斜光手段によって斜めから光を照射しながら実施することを特徴とするウェーハの加工方法が提供される。
According to the present invention, there is a method for processing a wafer in which a device having a plurality of bumps is formed in each region of a surface partitioned by a plurality of planned division lines formed at an intersection, from the surface side of the wafer. A first cutting groove forming step of forming a first cutting groove having a depth corresponding to the finished thickness of the device chip by a first cutting blade having a first thickness along the planned division line, and the first cutting groove forming step. 1 After performing the cutting groove forming step, a sealing step of sealing the surface of the wafer including the first cutting groove with a sealing material, and after performing the sealing step, from the surface side of the wafer. An alignment step of detecting an alignment mark through the encapsulant by a visible light imaging means and detecting the planned division line to be cut based on the alignment mark, and after performing the alignment step, the wafer The encapsulant in the first cutting groove by a second cutting blade having a second thickness smaller than the first thickness of the first cutting blade from the surface side of the first cutting blade along the planned division line. a second cutting groove forming step of forming a second cut groove having a depth corresponding to the finished thickness of the device chip, after performing the second cutting groove forming step, a protective member on the surface of the wafer After performing the protective member attaching step and the protective member attaching step, the wafer is ground from the back surface side of the wafer to the finished thickness of the device chip to expose the second cutting groove. The alignment step comprises a division step of dividing into individual device chips having a surface and four side surfaces surrounded by the encapsulant, and the alignment step obliquely emits light to a region to be imaged by the visible light imaging means by the oblique light means. Provided is a method for processing a wafer, which is characterized by carrying out while irradiating.
本発明のウェーハの加工方法によると、斜光手段で斜めから光を照射しながら可視光撮像手段によって封止材を透過してウェーハに形成されたアライメントマークを検出し、アライメントマークに基づいてアライメントを実施できるようにしたので、従来のようにウェーハの表面の外周部分の封止材を除去することなく簡単にアライメント工程を実施できる。 According to the wafer processing method of the present invention, the alignment mark formed on the wafer is detected by the visible light imaging means while irradiating light from an oblique angle with the oblique light means, and the alignment is performed based on the alignment mark. Since it can be carried out, the alignment step can be easily carried out without removing the encapsulant on the outer peripheral portion of the surface of the wafer as in the conventional case.
よって、ウェーハの表面側からデバイスチップの仕上がり厚さに相当する深さに形成された第1の切削溝内に充填された封止材に沿って第2の切削溝を形成することができ、その後ウェーハの裏面側からデバイスチップの仕上がり厚さまでウェーハを研削して第2の切削溝を露出させることによって、封止材によって表面及び4側面が封止された個々のデバイスチップに分割することができる。 Therefore, it is possible to form a second cutting groove along the sealing material filled in the first cutting groove formed from the surface side of the wafer to a depth corresponding to the finished thickness of the device chip. The wafer can then be ground from the back side of the wafer to the finished thickness of the device chip to expose the second cutting groove, thereby splitting into individual device chips whose front and four sides are sealed with a sealant. can.
以下、本発明の実施形態を図面を参照して詳細に説明する。図1を参照すると、本発明の加工方法で加工するのに適した半導体ウェーハ(以下、単にウェーハと略称することがある)11の表面側斜視図が示されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Referring to FIG. 1, a front perspective view of a semiconductor wafer (hereinafter, may be simply abbreviated as a wafer) 11 suitable for processing by the processing method of the present invention is shown.
半導体ウェーハ11の表面11aにおいては、複数の分割予定ライン(ストリート)13が格子状に形成されており、直交する分割予定ライン13によって区画された各領域にはIC、LSI等のデバイス15が形成されている。
On the
各デバイス15の表面には複数の電極バンプ(以下、単にバンプと略称することがある)17を有しており、ウェーハ11はそれぞれ複数のバンプ17を備えた複数のデバイス15が形成されたデバイス領域19と、デバイス領域19を囲繞する外周余剰領域21とをその表面に備えている。
The surface of each
本発明実施形態のウェーハの加工方法では、まず、第1の工程として、ウェーハ11の表面側から分割予定ライン13に沿って第1の厚さを有する第1の切削ブレードによってデバイスチップの仕上がり厚さに相当する深さの第1の切削溝を形成する第1切削溝形成工程を実施する。この第1切削溝形成工程を図2を参照して説明する。
In the wafer processing method of the present invention, first, as a first step, the finished thickness of the device chip is formed by a first cutting blade having a first thickness along the planned
切削ユニット10は、スピンドル12の先端部に着脱可能に装着された切削ブレード14と、可視光撮像手段(可視光撮像ユニット)18を有するアライメントユニット16とを備えている。可視光撮像ユニット18は、可視光で撮像する顕微鏡及びカメラを有している。
The
第1切削溝形成工程を実施する前に、まず可視光撮像ユニット18でウェーハ11の表面を可視光で撮像し、各デバイス15に形成されているターゲットパターン等のアライメントマークを検出し、このアライメントマークに基づいて切削すべき分割予定ライン13を検出するアライメントを実施する。
Before carrying out the first cutting groove forming step, the visible
アライメント実施後、矢印R1方向に高速回転する切削ブレード(第1の切削ブレード)14をウェーハ11の表面11a側から分割予定ライン13に沿ってデバイスチップの仕上がり厚さに相当する深さに切り込ませ、ウェーハ11を吸引保持した図示しないチャックテーブルを矢印X1方向に加工送りすることにより、分割予定ライン13に沿って第1の切削溝23を形成する第1切削溝形成工程を実施する。
After the alignment is performed, the cutting blade (first cutting blade) 14 that rotates at high speed in the direction of arrow R1 is cut from the
この第1切削溝形成工程を、切削ユニット10を分割予定ライン13のピッチずつ加工送り方向X1と直交する方向に割り出し送りしながら、第1の方向に伸長する分割予定ライン13に沿って次々と実施する。
In this first cutting groove forming step, the
次いで、図示しないチャックテーブルを90°回転した後、第1の方向に直交する第2の方向に伸長する分割予定ライン13に沿って同様な第1切削溝形成工程を次々と実施する。
Next, after rotating the chuck table (not shown) by 90 °, the same first cutting groove forming step is carried out one after another along the planned
第1切削溝形成工程を実施した後、図3に示すように、ウェーハ11の表面11aに封止材20を塗布して、第1の切削溝23を含むウェーハ11の表面11aを封止材で封止する封止工程を実施する。封止材20は流動性があるため、封止工程を実施すると、第1の切削溝23中に封止材20が充填される。
After performing the first cutting groove forming step, as shown in FIG. 3, the sealing
封止材20としては、質量%でエポキシ樹脂又はエポキシ樹脂+フェノール樹脂10.3%、シリカフィラー85.3%、カーボンブラック0.1〜0.2%、その他の成分4.2〜4.3%を含む組成とした。その他の成分としては、例えば、金属水酸化物、三酸化アンチモン、二酸化ケイ素等を含む。
The
このような組成の封止材20でウェーハ11の表面11aを被覆してウェーハ11の表面11aを封止すると、封止材20中にごく少量含まれているカーボンブラックにより封止材20が黒色となるため、封止材20を通してウェーハ11の表面11aを見ることは通常困難である。
When the
ここで、封止材20中にカーボンブラックを混入させるのは、主にデバイス15の静電破壊を防止するためであり、現在のところカーボンブラックを含有しない封止材は市販されていない。
Here, the reason why carbon black is mixed in the sealing
封止材20の塗布方法は特に限定されないが、バンプ17の高さまで封止材20を塗布するのが望ましく、次いでエッチングにより封止材20をエッチングして、バンプ17の頭出しをする。
The method of applying the
封止工程を実施した後、ウェーハ11の表面11a側から可視光撮像手段によって封止材20を通してウェーハ11の表面11aを撮像し、ウェーハ11の表面に形成されている少なくとも2つのターゲットパターン等のアライメントマークを検出し、これらのアライメントマークに基づいて切削すべき分割予定ライン13を検出するアライメント工程を実施する。
After performing the sealing step, the
このアライメント工程について、図4を参照して詳細に説明する。アライメント工程を実施する前に、ウェーハ11の裏面11b側を外周部が環状フレームFに装着されたダイシングテープTに貼着する。
This alignment process will be described in detail with reference to FIG. Before performing the alignment step, the
アライメント工程では、図4に示すように、ダイシングテープTを介して切削装置のチャックテーブル40でウェーハ11を吸引保持し、ウェーハ11の表面11aを封止している封止材20を上方に露出させる。そして、クランプ42で環状フレームFをクランプして固定する。
In the alignment step, as shown in FIG. 4, the
アライメント工程では、可視光撮像ユニット18のCCD等の撮像素子でウェーハ11の表面11aを撮像する。しかし、封止材20中にはシリカフィラー、カーボンブラック等の成分が含まれており、更に封止材20の表面には凹凸があるため、可視光撮像ユニット18の垂直照明では封止材20を透過してウェーハ11の表面11aを撮像しても、撮像画像がピンボケとなってしまい、ターゲットパターン等のアライメントマークを検出するのが困難である。
In the alignment step, the
そこで、本実施形態のアライメント工程では、可視光撮像ユニット18の垂直照明に加えて斜光手段31から撮像領域に斜めから光を照射し、撮像画像のピンボケを改善し、アライメントマークの検出を可能としている。
Therefore, in the alignment step of the present embodiment, in addition to the vertical illumination of the visible
斜光手段31から照射する光は白色光が好ましく、ウェーハ11の表面11aに対する入射角は30°〜60°の範囲内が好ましい。好ましくは、可視光撮像ユニット18は、露光時間等を調整できるエキスポージャーを備えている。
The light emitted from the oblique light means 31 is preferably white light, and the incident angle with respect to the
次いで、これらのアライメントマークを結んだ直線が加工送り方向と平行となるようにチャックテーブル40をθ回転し、更にアライメントマークと分割予定ライン13の中心との距離だけ図2に示す切削ユニット10を加工送り方向X1と直交する方向に移動することにより、切削すべき分割予定ライン13を検出する。
Next, the chuck table 40 is rotated by θ so that the straight line connecting these alignment marks is parallel to the machining feed direction, and the cutting
アライメント工程を実施した後、図5(A)に示すように、ウェーハ11の表面11a側から分割予定ライン13に沿って第1の切削ブレード14の幅より小さい幅を有する第2の切削ブレード14Aによって、表面11aが封止材20で封止されたウェーハ11をデバイスチップの仕上がり厚さに相当する深さの第2の切削溝25を形成する第2切削溝形成工程を実施する。
After performing the alignment step, as shown in FIG. 5A, the
この第2切削溝形成工程を、第1の方向に伸長する分割予定ライン13に沿って次々と実施した後、チャックテーブル40を90°回転し、第1の方向に直交する第2の方向に伸長する分割予定ライン13に沿って次々と実施する。
After performing this second cutting groove forming step one after another along the planned
第2切削溝形成工程を実施した後、ウェーハ11の表面11aに保護テープ等の保護部材22を貼着する保護部材貼着工程を実施する。保護部材貼着工程を実施した後、ウェーハ11の裏面11b側からデバイスチップの仕上がり厚さまでウェーハ11を研削して第2の切削溝25を露出させ、ウェーハ11を表面及び4側面が封止材20によって封止された個々のデバイスチップ27に分割する分割工程を実施する。
After carrying out the second cutting groove forming step, a protective member sticking step of sticking the
この分割工程を図6を参照して説明する。ウェーハ11の表面11aに貼着された表面保護テープ等の保護部材22を介してウェーハ11を研削装置のチャックテーブル24で吸引保持する。
This division step will be described with reference to FIG. The
研削ユニット26は、スピンドルハウジング28中に回転可能に収容され図示しないモーターにより回転駆動されるスピンドル30と、スピンドル30の先端に固定されたホイールマウント32と、ホイールマウント32に着脱可能に装着された研削ホイール34とを含んでいる。研削ホイール34は、環状のホイール基台36と、ホイール基台36の下端外周に固着された複数の研削砥石38とから構成される。
The grinding
分割工程では、チャックテーブル24を矢印aで示す方向に例えば300rpmで回転しつつ、研削ホイール34を矢印bで示す方向に例えば6000rpmで回転させると共に、図示しない研削ユニット送り機構を駆動して研削ホイール34の研削砥石38をウェーハ11の裏面11bに接触させる。
In the splitting step, the chuck table 24 is rotated in the direction indicated by the arrow a at, for example, 300 rpm, the grinding
そして、研削ホイール34を所定の研削送り速度で下方に所定量研削送りしながらウェー11の裏面11bを研削する。接触式又は非接触式の厚み測定ゲージでウェーハ11の厚さを測定しながら、ウェーハ11を所定の厚さ、例えば100μmに研削して、第2の切削溝25を露出させ、図6(B)に示すように、ウェーハ11を表面及び4側面が封止材20によって囲繞された個々のデバイスチップ27に分割する。
Then, the
このようにして製造されたデバイスチップ27は、デバイスチップ27の表裏を反転してバンプ27をマザーボードの導電パッドに接続するフリップチップボンディングによりマザーボードに実装することができる。
The
10 切削ユニット
11 半導体ウェーハ
13 分割予定ライン
14,14A 切削ブレード
15 デバイス
16 アライメントユニット
17 電極バンプ
18 撮像ユニット
20 封止材
23 第1の切削溝
25 第2の切削溝
26 研削ユニット
27 デバイスチップ
31 斜光手段
34 研削ホイール
38 研削砥石
10
Claims (1)
該ウェーハの表面側から該分割予定ラインに沿って第1の厚さを有する第1の切削ブレードによってデバイスチップの仕上がり厚さに相当する深さの第1の切削溝を形成する第1切削溝形成工程と、
該第1切削溝形成工程を実施した後、該第1の切削溝を含む該ウェーハの表面を封止材で封止する封止工程と、
該封止工程を実施した後、該ウェーハの表面側から可視光撮像手段によって該封止材を透過してアライメントマークを検出し、該アライメントマークに基づいて切削すべき該分割予定ラインを検出するアライメント工程と、
該アライメント工程を実施した後、該ウェーハの表面側から該分割予定ラインに沿って該第1の切削ブレードの該第1の厚さより小さい第2の厚さを有する第2の切削ブレードによって該第1の切削溝中の該封止材に該デバイスチップの仕上がり厚さに相当する深さの第2の切削溝を形成する第2切削溝形成工程と、
該第2切削溝形成工程を実施した後、該ウェーハの表面に保護部材を貼着する保護部材貼着工程と、
該保護部材貼着工程を実施した後、該ウェーハの裏面側から該デバイスチップの仕上がり厚さまで該ウェーハを研削して該第2の切削溝を露出させ、該封止材によって表面及び4側面が囲繞された個々の該デバイスチップに分割する分割工程と、を備え、
該アライメント工程は、該可視光撮像手段によって撮像する領域に斜光手段によって斜めから光を照射しながら実施することを特徴とするウェーハの加工方法。 A method for processing a wafer in which a device having a plurality of bumps is formed in each region of a surface partitioned by a plurality of scheduled division lines formed at an intersection.
A first cutting groove forming a first cutting groove having a depth corresponding to the finished thickness of the device chip by a first cutting blade having a first thickness along the planned division line from the surface side of the wafer. The formation process and
After performing the first cutting groove forming step, a sealing step of sealing the surface of the wafer including the first cutting groove with a sealing material, and a sealing step.
After performing the sealing step, the alignment mark is detected by passing through the sealing material from the surface side of the wafer by the visible light imaging means, and the planned division line to be cut is detected based on the alignment mark. Alignment process and
After performing the alignment step, the second cutting blade having a second thickness smaller than the first thickness of the first cutting blade along the planned division line from the surface side of the wafer. A second cutting groove forming step of forming a second cutting groove having a depth corresponding to the finished thickness of the device chip in the sealing material in the cutting groove of 1.
After performing the second cutting groove forming step, a protective member attaching step of attaching the protective member to the surface of the wafer and a protective member attaching step.
After performing the protective member attaching step, the wafer is ground from the back surface side of the wafer to the finished thickness of the device chip to expose the second cutting groove, and the front surface and the four side surfaces are exposed by the sealing material. It comprises a splitting step of splitting into the enclosed individual device chips.
The alignment step is a method for processing a wafer, which comprises irradiating a region to be imaged by the visible light imaging means with light obliquely by the oblique light means.
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017173190A JP6976651B2 (en) | 2017-09-08 | 2017-09-08 | Wafer processing method |
KR1020180104535A KR102581127B1 (en) | 2017-09-08 | 2018-09-03 | Method for processing wafer |
TW107131246A TWI766092B (en) | 2017-09-08 | 2018-09-06 | Wafer processing method |
CN201811035752.6A CN109473394B (en) | 2017-09-08 | 2018-09-06 | Wafer processing method |
SG10201807753SA SG10201807753SA (en) | 2017-09-08 | 2018-09-07 | Wafer processing method |
DE102018215251.9A DE102018215251A1 (en) | 2017-09-08 | 2018-09-07 | Processing method for a wafer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017173190A JP6976651B2 (en) | 2017-09-08 | 2017-09-08 | Wafer processing method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019050263A JP2019050263A (en) | 2019-03-28 |
JP6976651B2 true JP6976651B2 (en) | 2021-12-08 |
Family
ID=65638756
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017173190A Active JP6976651B2 (en) | 2017-09-08 | 2017-09-08 | Wafer processing method |
Country Status (6)
Country | Link |
---|---|
JP (1) | JP6976651B2 (en) |
KR (1) | KR102581127B1 (en) |
CN (1) | CN109473394B (en) |
DE (1) | DE102018215251A1 (en) |
SG (1) | SG10201807753SA (en) |
TW (1) | TWI766092B (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7397598B2 (en) * | 2019-08-13 | 2023-12-13 | 株式会社ディスコ | Package manufacturing method |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0756877B2 (en) * | 1990-01-24 | 1995-06-14 | 三菱電機株式会社 | Lead flatness measuring device for semiconductor device |
JP2004200258A (en) * | 2002-12-17 | 2004-07-15 | Shinko Electric Ind Co Ltd | Device and method for inspecting bump |
JP5895332B2 (en) * | 2010-04-01 | 2016-03-30 | 株式会社ニコン | Position detection apparatus, overlay apparatus, position detection method, and device manufacturing method |
JP2012023259A (en) * | 2010-07-16 | 2012-02-02 | Casio Comput Co Ltd | Semiconductor device and method for manufacturing the same |
JP5948034B2 (en) | 2011-09-27 | 2016-07-06 | 株式会社ディスコ | Alignment method |
TW201329145A (en) * | 2011-11-28 | 2013-07-16 | Nitto Denko Corp | Under-fill material and method for producing semiconductor device |
JP2014003274A (en) * | 2012-05-25 | 2014-01-09 | Nitto Denko Corp | Method for manufacturing semiconductor device and underfill material |
JP2016015438A (en) | 2014-07-03 | 2016-01-28 | 株式会社ディスコ | Alignment method |
JP2017005056A (en) * | 2015-06-08 | 2017-01-05 | 株式会社ディスコ | Wafer processing method |
JP2017028160A (en) * | 2015-07-24 | 2017-02-02 | 株式会社ディスコ | Machining method for wafer |
JP2017103405A (en) * | 2015-12-04 | 2017-06-08 | 株式会社ディスコ | Wafer processing method |
JP6608694B2 (en) * | 2015-12-25 | 2019-11-20 | 株式会社ディスコ | Wafer processing method |
-
2017
- 2017-09-08 JP JP2017173190A patent/JP6976651B2/en active Active
-
2018
- 2018-09-03 KR KR1020180104535A patent/KR102581127B1/en active IP Right Grant
- 2018-09-06 TW TW107131246A patent/TWI766092B/en active
- 2018-09-06 CN CN201811035752.6A patent/CN109473394B/en active Active
- 2018-09-07 SG SG10201807753SA patent/SG10201807753SA/en unknown
- 2018-09-07 DE DE102018215251.9A patent/DE102018215251A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
TW201913869A (en) | 2019-04-01 |
SG10201807753SA (en) | 2019-04-29 |
DE102018215251A1 (en) | 2019-03-28 |
CN109473394A (en) | 2019-03-15 |
JP2019050263A (en) | 2019-03-28 |
KR20190028310A (en) | 2019-03-18 |
KR102581127B1 (en) | 2023-09-20 |
CN109473394B (en) | 2023-07-18 |
TWI766092B (en) | 2022-06-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
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