JP6973932B2 - Ｄｃ／ｄｃコンバータの制御装置 - Google Patents

Description

本発明は、ＤＣ（直流）電圧を所望のＤＣ電圧に変換するＤＣ／ＤＣコンバータ（例えば、ＤＡＢ（Ｄｕａｌ Ａｃｔｉｖｅ Ｂｒｉｄｇｅ）方式の双方向ＤＣ／ＤＣコンバータ等）内のスイッチング素子をオン／オフ制御する制御装置に関するものである。

図１７は、特許文献１等に記載された従来の三相ＤＡＢ方式の双方向ＤＣ／ＤＣコンバータを示す回路図である。
三相ＤＡＢ方式の双方向ＤＣ／ＤＣコンバータは、双方向に使用できるコンバータであり、１次側電力Ｐ１の１次側ＤＣ電圧Ｅ１が印加される平滑用のコンデンサ１−１と、２次側電力Ｐ２の２次側ＤＣ電圧Ｅ２が印加される平滑用のコンデンサ１−２と、を有している。コンデンサ１−１の両電極間には、ＤＣ電圧とＡＣ（交流）電圧とを相互に変換する共振機能付きの１次側ブリッジ回路１０−１が接続され、コンデンサ１−２の両電極間にも、ＡＣ電圧とＤＣ電圧とを相互に変換する共振機能付きの２次側ブリッジ回路１０−２が接続されている。

１次側ブリッジ回路１０−１は、６つのスイッチング素子（例えば、ＭＯＳ型ＦＥＴ）１１，１２，１３，１４，１５，１６がフルブリッジ形に接続されて構成されている。各ＦＥＴ１１〜１６のドレイン・ソース間には、ボディダイオード１１ａ〜１６ａがそれぞれ逆並列に接続されると共に、寄生容量１１ｂ〜１６ｂがそれぞれ並列に接続されている。２次側ブリッジ回路１０−２も、６つのスイッチング素子（例えば、ＭＯＳ型ＦＥＴ）１７，１８，１９，２０，２１，２２がフルブリッジ形に接続されて構成されている。各ＦＥＴ１７〜２２のドレイン・ソース間にも、ボディダイオード１７ａ〜２２ａがそれぞれ逆並列に接続されると共に、寄生容量１７ｂ〜２２ｂがそれぞれ並列に接続されている。

１次側ブリッジ回路１０−１と２次側ブリッジ回路１０−２との間には、インダクタンス値Ｌの共振用の三相インダクタ３１，３２，３３と入出力間絶縁用の三相変圧器（以下「トランス」という。）４０と、が接続されている。各ＦＥＴ１１〜１６側の寄生容量１１ｂ〜１６ｂと各インダクタ３１〜３３とにより、ＬＣ共振回路が構成されている。三相トランス４０は、３つの１次巻線４１−１，４２−１，４３−１と３つの２次巻線４１−２，４２−２，４３−２とを有し、それらがＹ−Ｙ結線方式で接続されている。各２次巻線４１−２〜４３−２のインダクタンスと各ＦＥＴ１７〜２２側の寄生容量１７ｂ〜２２ｂとにより、ＬＣ共振回路が構成されている。

この双方向ＤＣ／ＤＣコンバータには、１次側ブリッジ回路１０−１及び２次側ブリッジ回路１０−２内のＦＥＴ１１〜２２のオン／オフ動作を制御するための制御装置５０が設けられている。制御装置５０からは、ＦＥＴ１１〜２２のゲートに供給するための制御信号Ｓ１〜Ｓ１２が出力される。

このような構成の双方向ＤＣ／ＤＣコンバータにおいて、例えば、ＤＣ電圧Ｅ１側の１次側電力Ｐ１を入力してＤＣ電圧Ｅ２側の２次側電力Ｐ２を２次側の負荷へ供給する場合、次のように動作する。

入力された１次側電力Ｐ１の１次側ＤＣ電圧Ｅ１は、コンデンサ１−１で平滑され、この平滑されたＤＣ電圧が、制御信号Ｓ１〜Ｓ６によってオン／オフ動作する１次側ブリッジ回路１０−１内のＦＥＴ１１〜１６により、ＡＣ電圧に変換される。変換されたＡＣ電圧は、トランス４０で電圧変換される。電圧変換されたＡＣ電圧は、制御信号Ｓ７〜Ｓ２２によってオン／オフ動作する２次側ブリッジ回路１０−２内のＦＥＴ１７〜２２により、又は、ＦＥＴ１７〜２２がオフ状態の時にはそのＦＥＴ１７〜２２側のボディダイオード１７ａ〜２２ａにより、ＤＣ電圧に変換される。その後、コンデンサ１−２で平滑されて所望の２次側ＤＣ電圧Ｅ２の２次側電力Ｐ２が負荷へ供給される。
これに対して、２次側のＤＣ電力Ｐ２を入力して１次側の負荷へ供給する場合には、上記と逆の動作が行われる。

特開２０１２−６５５１１号公報

しかしながら、従来の図１７の双方向ＤＣ／ＤＣコンバータでは、以下のような課題があった。
三相ＤＡＢ方式の双方向ＤＣ／ＤＣコンバータにおけるＹ−Ｙ結線方式において、例えば、トランス４０の１次巻線４１−１〜４３−１と２次巻線４１−２〜４３−２との巻数比を１：１とすると、変換される入力電力Ｐは、１次巻線４１−１〜４３−１側のＡＣ電圧と２次巻線４１−２〜４３−２側のＡＣ電圧との１次−２次間位相差φの関数となる。ＤＣ電圧Ｅ１，Ｅ２、ＦＥＴ１１〜２２のスイッチング周波数ｆ、及びインダクタンス値Ｌが固定とすると、位相差φにより電力制御が可能となる。

ＦＥＴ１１〜１６がゼロ・電圧・スイッチング（以下「ＺＶＳ」という。）動作を行う条件において、変換される入力電力Ｐを増やすためには、位相差φを大きくする必要があるが、この際、ＦＥＴ１１〜１６がオフする時のドレイン・ソース間を流れる電流ｉも増える。オフする時の電流ｉ（例えば、インダクタ３１〜３３からの流出電流）は、ＤＣ電圧Ｅ１側へ回生されるが、回生する際、巻線４１−１〜４３−１やＦＥＴ１１〜１６を通過する。そのため、導通損が発生し、ＦＥＴ１１〜１６がオフする時の電流ｉが大きい場合、その電流ｉの二乗に比例する損失が発生するので、電力変換効率を悪化させる原因となってしまう。
本発明は、スイッチング素子がオフする時の電流を減少させて電力変換効率を向上させるＤＣ／ＤＣコンバータの制御装置を提供することを目的としている。

本発明は、１次巻線及び２次巻線を有するトランスと、複数の第１制御信号によりそれぞれオン／オフ動作する複数の第１スイッチング素子がブリッジ接続され、第１ＤＣ電圧をＡＣ電圧に変換して前記１次巻線側へ供給する第１ブリッジ回路と、複数の第２制御信号によりそれぞれオン／オフ動作する複数の第２スイッチング素子がブリッジ接続され、前記２次巻線側から供給されるＡＣ電圧を整流して第２ＤＣ電圧を出力する第２ブリッジ回路と、を備えるＤＣ／ＤＣコンバータに対し、所望のスイッチング周波数を有する前記複数の第１制御信号及び前記複数の第２制御信号を出力して前記複数の第１スイッチング素子及び前記複数の第２スイッチング素子のオン／オフ動作を制御するＤＣ／ＤＣコンバータの制御装置において、前記制御装置は、前記第１スイッチング素子又は前記第２スイッチング素子がオフする時のオフ電流値を求め、前記オフ電流値が正の場合には、前記１次巻線及び前記２次巻線間の位相差が小さくなるように前記スイッチング周波数を変化させることを特徴とする。

本発明のＤＣ／ＤＣコンバータの制御装置によれば、スイッチング素子がオフする時のオフ電流値を求め、このオフ電流値が正の場合には、１次−２次間位相差が小さくなるようにスイッチング周波数を変化させている。これにより、スイッチング素子がオフする時のこのスイッチング素子を流れる電流値が低下し、電力変換効率を向上できる。

本発明の実施例１におけるＤＣ／ＤＣコンバータの回路図 図１中の周波数制御部２１０の構成を示す機能ブロック図 図１のＤＣ／ＤＣコンバータにおける１次−２次間位相差φに対する入力電力Ｐを示す特性図 図１のＤＣ／ＤＣコンバータにおける１次−２次間位相差φに対する電圧比ｄ（＝Ｅ２／Ｅ１）のＺＶＳ動作条件を示す特性図 図２の周波数制御部２１０における制御動作例を示すフローチャート 図１のスイッチング周波数ｆ＝５５ｋＨｚ時における１次側ＦＥＴ７１，７２の電流・電圧波形図 図１のスイッチング周波数ｆ＝５０ｋＨｚ時における１次側ＦＥＴ７１，７２の電流・電圧波形図 図６及び図７の周波数変化による電力変換効率の比較を示す静特性図 本発明の実施例２におけるＤＣ／ＤＣコンバータを示す回路図 図９のＤＣ／ＤＣコンバータにおける１次−２次間位相差φに対する入力電力Ｐを示す特性図 図９のＤＣ／ＤＣコンバータにおける１次−２次間位相差φに対する電圧比ｄ（＝Ｅ２／Ｅ１）のＺＶＳ動作条件を示す特性図 本発明の実施例３におけるＤＣ／ＤＣコンバータを示す回路図 図１２のＤＣ／ＤＣコンバータにおける１次−２次間位相差φに対する入力電力Ｐを示す特性図 図１２のＤＣ／ＤＣコンバータにおける１次−２次間位相差φに対する電圧比ｄ（＝Ｅ２／Ｅ１）のＺＶＳ動作条件を示す特性図 Ｙ−Ｙ、Ｙ−Δ、Δ−Δ結線方式の電力比較を示す特性図 Ｙ−Ｙ、Ｙ−Δ、Δ−Δ結線方式におけるＺＶＳ動作条件の比較を示す特性図 従来のＤＣ／ＤＣコンバータを示す回路図

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の構成）
図１は、本発明の実施例１におけるＤＣ／ＤＣコンバータ（例えば、三相ＤＡＢ方式の双方向ＤＣ／ＤＣコンバータ）を示す回路図である。
この三相ＤＡＢ方式の双方向ＤＣ／ＤＣコンバータは、従来の図１７と同様に、双方向に使用できるコンバータであり、１次側（例えば、蓄電池側）電力Ｐ１の第１ＤＣ電圧Ｅ１が印加される平滑用のコンデンサ６１と、２次側（例えば、直流リンク側）電力Ｐ２の第２ＤＣ電圧Ｅ２が印加される平滑用のコンデンサ６２と、を有している。コンデンサ６１の両電極間には、ＤＣ電圧とＡＣ電圧とを相互に変換する共振機能付きの第１ブリッジ回路（例えば、１次側ブリッジ回路）７０−１が接続され、コンデンサ６２の両電極間にも、ＡＣ電圧とＤＣ電圧とを相互に変換する共振機能付きの第２ブリッジ回路（例えば、２次側ブリッジ回路）７０−２が接続されている。

１次側ブリッジ回路７０−１は、６つの第１スイッチング素子（例えば、ＭＯＳ型ＦＥＴ）７１，７２，７３，７４，７５，７６と、ｕ相の接続点ｕ１、ｖ相の接続点ｖ１及びｗ相の接続点ｗ１と、を有し、それらがフルブリッジ形に接続されている。即ち、ＦＥＴ７１、ｕ相の接続点ｕ１及びＦＥＴ７２が直列に接続され、ＦＥＴ７３、ｖ相の接続点ｖ１及びＦＥＴ７４が直列に接続され、更に、ＦＥＴ７５、ｗ相の接続点ｗ１及びＦＥＴ７６が直列に接続され、それらの各直列回路が、コンデンサ６１に対して並列に接続されている。各ＦＥＴ７１〜７６のドレイン・ソース間には、ボディダイオード７１ａ〜７６ａがそれぞれ逆並列に接続されると共に、寄生容量７１ｂ〜７６ｂがそれぞれ並列に接続されている。

２次側ブリッジ回路７０−２も、６つの第２スイッチング素子（例えば、ＭＯＳ型ＦＥＴ）７７，７８，７９，８０，８１，８２と、ｕ相の接続点ｕ２、ｖ相の接続点ｖ２及びｗ相の接続点ｗ２と、を有し、それらがフルブリッジ形に接続されている。即ち、ＦＥＴ７７、ｕ相の接続点ｕ２及びＦＥＴ７８が直列に接続され、ＦＥＴ７９、ｖ相の接続点ｖ２及びＦＥＴ８０が直列に接続され、更に、ＦＥＴ８１、ｗ相の接続点ｗ２及びＦＥＴ８２が直列に接続され、それらの各直列回路が、コンデンサ６２に対して並列に接続されている。各ＦＥＴ７７〜８２のドレイン・ソース間には、ボディダイオード７７ａ〜８２ａがそれぞれ逆並列に接続されると共に、寄生容量７７ｂ〜８２ｂがそれぞれ並列に接続されている。

１次側ブリッジ回路７０−１内の接続点ｕ１，ｖ１，ｗ１と２次側ブリッジ回路７０−２内の接続点ｕ２，ｖ２，ｗ２との間には、インダクタンス値Ｌの共振用の三相インダクタ９１，９２，９３と入出力間絶縁用の三相トランス１００と、が接続されている。各ＦＥＴ７１〜７６側の寄生容量７１ｂ〜７６ｂと各インダクタ９１〜９３とにより、ＬＣ共振回路が構成されている。

三相トランス１００は、３つの１次巻線１１１，１１２，１１３と３つの２次巻線１２１，１２２，１２３とを有し、それらがＹ−Ｙ結線方式で接続されている。各１次巻線１１１，１１２，１１３の巻き始め（図１中の黒丸点）は、各インダクタ９１，９２，９３に接続され、各１次巻線１１１，１１２，１１３の巻き終わりが、相互に接続されている。各２次巻線１２１，１２２，１２３の巻き始めは、２次側ブリッジ回路７０−２内の各接続点ｕ２，ｖ２，ｗ２にそれぞれ接続され、各２次巻線１２１，１２２，１２３の巻き終わりが、相互に接続されている。各２次巻線１２１，１２２，１２３のインダクタンスと各ＦＥＴ７７〜８２側の寄生容量７７ｂ〜８２ｂとにより、ＬＣ共振回路が構成されている。

この双方向ＤＣ／ＤＣコンバータには、１次側ブリッジ回路７０−１及び２次側ブリッジ回路７０−２内のＦＥＴ７１〜８２のオン／オフ動作を制御するための第１制御信号Ｓ１１〜Ｓ１６及び第２制御信号Ｓ１７〜Ｓ２２を生成する制御装置２００が設けられている。制御装置２００は、ＦＥＴ７１〜８２のスイッチング周波数を制御して周波数制御信号Ｓ２１０を生成する周波数制御部２１０と、ＤＣ電圧Ｅ１側の１次側電力Ｐ１又はＤＣ電圧Ｅ２側の２次側電力Ｐ２を一定電力に制御するための定電力制御信号Ｓ２２０を生成する定電力制御部２２０と、その周波数制御部２１０及び定電力制御部２２０の出力側に接続され、周波数制御信号Ｓ２１０又は定電力制御信号Ｓ２２０を駆動してスイッチング用の制御信号Ｓ１１〜Ｓ２２を生成する駆動部２３０と、を有している。

周波数制御部２１０は、図示しない電圧検出器等で検出された１次側ＤＣ電圧Ｅ１、図示しない電圧検出器等で検出された２次側ＤＣ電圧Ｅ２、図示しない位相検出器等で検出された１次−２次間位相差φ、図示しない周波数検出器等で検出されたスイッチング周波数ｆ、及びインダクタ９１〜９３のインダクタンス値Ｌに基づき、ＦＥＴ７１〜８２がオフする時のドレイン・ソース間を流れる電流ｉを計算し、電力変換効率が最大になるようなスイッチング周波数ｆを求めて周波数制御信号Ｓ２１０を出力する機能を有している。定電力制御部２２０は、１次側電力Ｐ１又は２次側電力Ｐ２と目標電力Ｐｒｅｆとの誤差電力ΔＰを零にするような１次−２次間位相差φのフィードバック制御演算（例えば、比例・積分（ＰＩ）制御演算等）を行い、１次側電力Ｐ１又は２次側Ｐ２が目標電力Ｐｒｅｆに一致するような定電力制御信号Ｓ２２０を生成する機能を有している。周波数制御部２１０及び定電力制御部２２０は、例えば、中央処理装置（ＣＰＵ）を用いたプログラム制御可能なデジタルシグナルプロセッサ（ＤＳＰ）等のプロセッサ、或いは、個別回路により構成されている。

駆動部２３０は、周波数制御信号Ｓ２１０又は定電圧制御信号Ｓ２２０を駆動してスイッチング用の制御信号Ｓ１１〜Ｓ２２を生成し、ＦＥＴ７１〜８２のゲートへ供給する機能を有している。駆動部２３０は、トランジスタ等により構成されている。

図２は、図１中の周波数制御部２１０の構成を示す機能ブロック図である。
周波数制御部２１０は、１次−２次間の電力変換効率を計算する電力変換効率計算部２１１と、ＦＥＴ７１〜８２がオフする時に流れるオフ電流値の正負を判定する電流値正負判定部２１２と、スイッチング周波数ｆを一定値αだけ増減する周波数調整部２１３と、電力変換効率が上昇しているか否かを判定する効率変動判定部２１４と、を有し、それらがバス２１０ａを介して相互に接続されている。

電力変換効率計算部２１１は、第１、第２、第２電力変換効率計算部２１１ａ，２１１ｂ，２１１ｃを有している。第１電力変換効率計算部２１１ａは、図示しない電流検出器や電圧検出器等で検出された１次側ＤＣ電圧Ｅ１側及び２次側ＤＣ電圧Ｅ２側の電流及び電圧に基づき、第１電力変換効率を計算して第１電力変換効率計算結果を出力する機能を有している。第２電力変換効率計算部２１１ｂは、スイッチング周波数ｆを一定値αだけ下げた時の第２電力変換効率を、ＤＣ電圧Ｅ１，Ｅ２側の電流及び電圧に基づいて計算する機能を有している。更に、第３電力変換効率計算部２１１ｃは、スイッチング周波数ｆを一定値αだけ上げた時の第３電力変換効率を、ＤＣ電圧Ｅ１，Ｅ２側の電流及び電圧に基づいて計算する機能を有している。

電流値正負判定部２１２は、第１電力変換効率計算結果が出力された時のオフ電流値を、１次側ＤＣ電圧Ｅ１、２次側ＤＣ電圧Ｅ２、位相差φ、スイッチング周波数ｆ、及び各インダクタ９１〜９３のインダクタンス値Ｌに基づいて計算し、計算されたオフ電流値の正負を判定して正負判定結果を求め、この正負判定結果が負の場合には、第１電力変換効率計算部２１１ａに対して第１電力変換効率を計算させる機能を有している。

周波数調整部２１３は、第１、第２周波数調整部２１３ａ，２１３ｂを有し、更に、効率変動判定部２１４は、第１、第２効率変動判定部２１４ａ，２１４ｂを有している。

第１周波数調整部２１３ａは、正負判定結果が正の場合には、スイッチング周波数ｆを一定値αだけ下げる機能を有している。第２周波数調整部２１３ｂは、第１効率変動判定部２１４ａによる効率変動結果が下降の場合には、スイッチング周波数ｆを一定値αだけ上げる機能を有している。第１効率変動判定部２１４ａは、第２電力変換効率計算部２１１ｂによる第２電力変換効率の上昇又は下降を判定して第１効率変動判定結果を求め、この第１効率変動判定結果が上昇の場合には、第１周波数調整部２１３ａに対してスイッチング周波数ｆを一定値αだけ下げさせる機能を有している。

更に、第２効率変動判定部２１４ｂは、第３電力変換効率の上昇又は下降を判定して第２効率変動判定結果を求め、この第２効率変動判定結果が上昇の場合には、第２周波数調整部２１３ｂに対してスイッチング周波数ｆを一定値αだけ上げさせ、第２効率変動判定結果が下降の場合には、第１電力変換効率計算部２１１ａに対して第１電力変換効率を計算させる機能を有している。

（実施例１の定電力制御動作）
例えば、ＤＣ電圧Ｅ１側の１次側電力Ｐ１を入力してＤＣ電圧Ｅ２側の一定の２次側電力Ｐ２を負荷へ供給する場合の定電力動作を説明する。

ＤＣ／ＤＣコンバータの起動後、制御装置２００内の定電力制御部２２０は、図示しない電圧検出器及び電流検出器により検出された２次側ＤＣ電圧Ｅ２及び２次側ＤＣ電流から求められた２次側電力Ｐ２と、１次側から２次側へ伝達する目標電力Ｐｒｅｆと、の誤差電力ΔＰを零にするような１次−２次間位相差φのフィードバック制御演算（例えば、ＰＩ制御演算等）を行い、２次側電力Ｐ２が目標電力Ｐｒｅｆに一致するような定電力制御信号Ｓ２２０を駆動部２３０へ出力する。駆動部２３０は、定電力制御信号Ｓ２２０を駆動してスイッチング用の制御信号Ｓ１１〜Ｓ２２を生成し、ＦＥＴ７１〜８２をオン／オフ動作させる。これにより、１次−２次間位相差φが変化し、目標電力Ｐｒｅｆに一致する２次側電力Ｐ２が２次側の負荷へ供給される、という定電力制御が実施される。

例えば、制御信号Ｓ１１，Ｓ１４が高レベル（以下「Ｈレベル」という。）、制御信号Ｓ１２，Ｓ１３，Ｓ１５，Ｓ１６が低レベル（以下「Ｌレベル」という。）になると共に、制御信号Ｓ１７，Ｓ２０がＨレベル、制御信号Ｓ１８，Ｓ１９，Ｓ２１，Ｓ２２がＬレベルになる。

入力された１次側電力Ｐ１のＤＣ電圧Ｅ１がコンデンサ６１で平滑され、このコンデンサ６１の＋電極→１次側のＦＥＴ７１のドレイン・ソース→接続点ｕ１→インダクタ９１→トランス１００の１次巻線１１１，１１２→インダクタ９２→接続点ｖ１→ＦＥＴ７４のドレイン・ソース→コンデンサ６１の−電極へ、電流ｉ１が流れる。トランス１００の１次巻線１１１，１１２に電流ｉ１が流れると、２次巻線１２１，１２２に励磁電流が誘起され、この２次巻線１２１の巻き初め→接続点ｕ２→２次側のＦＥＴ７７→コンデンサ６２→ＦＥＴ８０→接続点ｖ２→２次巻線１２２の巻き初めから巻終わり→２次巻線１２１の巻終わりへ、電流ｉ２が流れる。これにより、一定の２次側電力Ｐ２が２次側の負荷へ供給される。

次に、制御信号Ｓ１２，Ｓ１３がＨレベル、制御信号Ｓ１１，Ｓ１４，Ｓ１５，Ｓ１６がＬレベルになると共に、制御信号Ｓ１８，Ｓ１９がＨレベル、制御信号Ｓ１７，Ｓ２０，Ｓ２１，Ｓ２２がＬレベルになる。

コンデンサ６１の＋電極→１次側のＦＥＴ７３→接続点ｖ１→インダクタ９２→１次巻線１１２の巻き初めから巻終わり→１次巻線１１１の巻終わりから巻き初め→インダクタ９１→接続点ｕ１→ＦＥＴ７２→コンデンサ６１の−電極へ、電流ｉ１が流れる。トランス１００の１次巻線１１１，１１２に電流ｉ１が流れると、２次巻線１２１，１２２に励磁電流が誘起され、この２次巻線１２１の巻終わり→２次巻線１２２の巻終わりから巻き初め→接続点ｖ２→２次側のＦＥＴ７９→コンデンサ６２→ＦＥＴ７８→接続点ｕ２→２次巻線１２１の巻き初めへ、電流ｉ２が流れる。これにより、一定の２次側電力Ｐ２が２次側の負荷へ供給される。

（実施例１の周波数制御動作）
図１のＤＣ／ＤＣコンバータにおいて、例えば、トランス１００の１次巻線１１１〜１１３と２次巻線１２１〜１２３との巻数比を１：１とすると、変換される入力電力Ｐは、１次巻線１１１〜１１３側のＡＣ電圧と２次巻線１２１〜１２３側のＡＣ電圧との１次−２次間位相差φの関数となり、次式（１）、（２）にて与えられる。

（φ＝０〜６０°の時）
Ｐ＝［（Ｅ１×Ｅ２）／（３６０×ｆ×Ｌ）］×［φ（２４０−φ）／３６０］
・・・（１）
（φ＝６０°〜１２０°の時）
Ｐ＝［（Ｅ１×Ｅ２）／（３６０×ｆ×Ｌ）］×［（−φ^２＋１８０φ−１８００）／１８０］ ・・・（２）
但し、ｆ；ＦＥＴ７１〜８２のスイッチング周波数
Ｌ；インダクタ９１〜９３の各インダクタンス値

ＤＣ電圧Ｅ１，Ｅ２、スイッチング周波数ｆ、及びインダクタンス値Ｌが固定とすると、位相差φにより電力制御が可能となる。又、ＦＥＴ７１〜８２がオフする時にドレイン・ソース間に流れる電流ｉは、
１次側のＦＥＴ７１〜７６の場合
（φ＝０〜６０°の時）
ｉ＝［１／（３６０×ｆ×Ｌ）］×［（１２０Ｅ１＋（φ−１２０）Ｅ２）／３］ ・・・（３）
（φ＝６０〜１２０°の時）
ｉ＝［１／（３６０×ｆ×Ｌ）］×［（１２０Ｅ１＋（２φ−１８０）Ｅ２）／３］ ・・・（４）
２次側のＦＥＴ７７〜８２の場合
（φ＝０〜６０°の時）
ｉ＝［１／（３６０×ｆ×Ｌ）］×｛［（１２０−φ）Ｅ１−１２０Ｅ２］／３｝ ・・・（５）
（φ＝６０〜１２０°の時）
ｉ＝［１／（３６０×ｆ×Ｌ）］×｛［（２φ−１８０）Ｅ１＋１２０Ｅ２］／３｝ ・・・（６）
で表される。

図３は、図１のＹ−Ｙ結線方式のトランス１００を有するＤＣ／ＤＣコンバータにおける１次−２次間位相差φ（°）に対する入力電力Ｐを示す特性図である。
図３では、ＤＣ電圧Ｅ２＝Ｅ１、位相差φ＝９０°の入力電力Ｐを１とした時の電圧比ｄ（＝Ｅ２／Ｅ１）のｄ１〜ｄ７曲線が描かれている。電圧比ｄにおいて、ｄ１曲線＝０．１４、ｄ２曲線＝０．２９、ｄ３曲線＝０．５、ｄ４曲線＝０．５７、ｄ５曲線＝１、ｄ６曲線＝１．４３、ｄ７曲線＝２である。電圧比ｄが大きくなるほど、入力電力Ｐが大きくなっている。

１次側ＦＥＴ７１〜７６及び２次側ＦＥＴ７７〜８２のＺＶＳ動作範囲において、１次側ＦＥＴ７１〜７６のＺＶＳ動作条件は、
（φ＝０〜６０°の時）
φ＞１２０（１−１／ｄ）
（φ６０〜１２０°の時）
φ＞９０（１−２／（３ｄ））
で表される。

２次側ＦＥＴ７７〜８２のＺＶＳ動作条件は、
（φ＝０〜６０°の時）
φ＞１２０（１−ｄ）
（φ＝６０〜１２０°の時）
φ＞９０（１−（２ｄ）／３）
で表される。

図４は、図１のＹ−Ｙ結線方式のトランス１００を有するＤＣ／ＤＣコンバータにおける１次−２次間位相差φ（°）に対する電圧比ｄ（＝Ｅ２／Ｅ１）のＺＶＳ動作条件を示す特性図である。
図４において、符号２４１は１次側境界Ｙ−Ｙ曲線、符号２４２は２次側境界Ｙ−Ｙ曲線である。２本の１次側境界Ｙ−Ｙ曲線２４１，２４１で囲まれた谷形の領域は、１次側ＦＥＴ７１〜７６のＺＶＳを外れる領域であり、２本の２次側境界Ｙ−Ｙ曲線２４２，２４２で囲まれた山形の領域は、２次側ＦＥＴ７７〜８２のＺＶＳを外れる領域である。１次側境界Ｙ−Ｙ曲線２４１と２次側境界Ｙ−Ｙ曲線２４２とで囲まれた左右の２つの三角形の領域は、１次、２次側ＦＥＴ７１〜７６，７７〜８２のＺＶＳ動作領域である。

図４において、１次側ＤＣ電圧Ｅ１と２次側ＤＣ電圧Ｅ２において、電圧が低い側のＦＥＴ７７〜８２がＺＶＳ外れを起こすが、式（５）、（６）における電流ｉの符号が正となる条件の時、ＦＥＴ７７〜８２はＺＶＳ動作となる。

ＦＥＴ７１〜７６，７７〜８２がＺＶＳ動作を行う条件において、変換される入力電力Ｐを増やすためには、式（１）、（２）より位相差φを大きくする必要があるが、この時、式（３）、（４）、（５）、（６）より、ＦＥＴ７１〜７６，７７〜８２がオフする時の電流（オフ電流）ｉも増える。オフする時の電流ｉ（例えば、インダクタ９１〜９３からの流出電流）は、ＤＣ電圧Ｅ１側へ回生されるが、回生する際、巻線１１１〜１１３やＦＥＴ７１〜７６を通過する。そのため、導通損が発生し、ＦＥＴ７１〜７６がオフする時の電流ｉが大きい場合、その電流ｉの二乗に比例して損失が発生するので、従来の課題で説明したように、電力変換効率を悪化させる原因となってしまう。

そこで、本実施例１では、ＦＥＴ７１〜７６，７７〜８２がＺＶＳ動作を行う条件において、従来の課題である、ＦＥＴ７１〜７６，７７〜８２がオフする時の電流増加による電力変換効率悪化の問題を改善するために、周波数制御部２１０により、スイッチング周波数ｆを変化させるようにしている。

式（１），（２）より、同一の変換電力であれば、スイッチング周波数ｆを低くすることにより、位相差φを小さくすることができる。位相差φを小さくすることで、式（３），（４），（５），（６）により、ＤＣ電圧Ｅ１，Ｅ２の条件によってはＦＥＴ７１〜７６，７７〜８２がオフする時の電流ｉを小さくすることができる。

例えば、１次側ＤＣ電圧Ｅ１＝２６４Ｖ、２次側ＤＣ電圧Ｅ２＝３５０Ｖ、スイッチング周波数ｆ＝５５ｋＨｚ、インダクタンス値Ｌ＝１３μＨとし、入力電力Ｐ＝１１ｋＷとすると、位相差φ＝６２°となる。この時の１次側のＦＥＴ７１〜７６がオフする時の電流ｉはφ＝６０〜１２０°なので、式（４）で与えられ、電流ｉ＝１５．６Ａとなる。２次側のＦＥＴ７７〜８２がオフする時の電流ｉは、式（６）より、ｉ＝３５．２Ａとなる。

ここで、スイッチング周波数ｆ＝５０ｋＨｚとすると、位相差φ＝５３．９°となり、１次側のＦＥＴ７１〜７６がオフする時の電流ｉは、位相差φ＝０〜６０°なので、式（３）で与えられ、ｉ＝１２．２Ａとなる。２次側のＦＥＴ７７〜８２がオフする時の電流ｉは、式（５）より、ｉ＝３５．０Ａとなる。

使用するＤＣ電圧Ｅ１，Ｅ２、位相差φ、スイッチング周波数ｆ、インダクタタンス値Ｌにより、ＦＥＴ７１〜７６，７７〜８２がオフする時の電流ｉが決まり、この電流値が正の時、周波数制御部２１０によってスイッチング周波数ｆを制御することにより、ＦＥＴ７１〜７６，７７〜８２がオフする時の電流ｉを減らすことができ、電流ｉがＤＣ電圧Ｅ１，Ｅ２側へ回生する時に発生する損失を軽減することができる。式（３）、（４）又は式（５）、（６）の電流ｉが０になるようにスイッチング周波数ｆを制御することにより、ＤＣ電圧Ｅ１，Ｅ２側へ回生する電流ｉを０にすることができ、スイッチング周波数ｆを制御することによる損失を最小にすることができる。

図５は、図２の周波数制御部２１０におけるスイッチング周波数ｆの制御動作例を示すフローチャートである。
この図５のフローチャートでは、周波数制御部２１０により、ステップＳＴ１〜ＳＴ９を実行してスイッチング周波数ｆを制御し、損失を軽減させる動作例が示されている。

ステップＳＴ１において、周波数制御部２１０が動作を開始すると、ステップＳＴ２の効率計算処理へ進む。ステップＳＴ２において、第１電力変換効率計算部２１１ａは、ＦＥＴ７１〜７６，７７〜８２がオフする時の電流値（ｉ）を、現時のＤＣ電圧Ｅ１，Ｅ２、位相差φ、スイッチング周波数ｆ、及びインダクタタンス値Ｌにより計算して第１電力変換効率を求め、ステップＳＴ３の電流値（ｉ）の正負判定処理へ進む。ステップＳＴ３において、電流値正負判定部２１２は、電流値（ｉ）の正負を判定し、その電流値（ｉ）が正であった場合（Ｙｅｓ）、ＦＥＴ７１〜７６（又は７７〜８２）がＺＶＳで動作しているので、ステップＳＴ４のスイッチング周波数減算処理へ進み、その電流値（ｉ）が正でない場合（Ｎｏ）、ＦＥＴ７１〜７６（又は７７〜８２）がＺＶＳ動作から外れているので、ステップＳＴ１に戻る。

ステップＳＴ４において、第１周波数調整部２１３ａは、ＦＥＴ７１〜７６（又は７７〜８２）がＺＶＳで動作しているので、スイッチング周波数ｆを一定値αだけ下げ、ステップＳＴ５の効率計算処理へ進む。ステップＳＴ５において、第２電力変換効率計算部２１１ｂは、スイッチング周波数ｆを一定値αだけ下げた時の第２電力変換効率を、ＤＣ電圧Ｅ１，Ｅ２側の電流及び電圧にて計算し、ステップＳＴ６の第２電力変換効率の上昇判定処理へ進む。ステップＳＴ６において、第１効率変動判定部２１４ａは、第２電力変換効率が上昇しているか否かを判定し、上昇している場合（Ｙｅｓ）、ステップＳＴ４に戻り、第１周波数調整部２１３ａによって再度スイッチング周波数ｆを下げ、ステップＳＴ５において第２電力変換効率計算部２１１ｂにより第２電力変換効率を計算する。

ステップＳＴ６の判定の結果、電力変換効率が下がっている場合（Ｎｏ）、ステップＳＴ７のスイッチング周波数加算処理へ進む。ステップＳＴ７において、第２周波数調整部２１３ｂは、スイッチング周波数ｆを一定値αだけ加算してスイッチング周波数ｆを上昇させ、ステップＳＴ８の効率計算処理へ進む。ステップＳＴ８において、第３電力変換効率計算部２１１ｃは、スイッチング周波数ｆを一定値αだけ上げた時の第３電力変換効率を、ＤＣ電圧Ｅ１，Ｅ２側の電流及び電圧にて計算し、ステップＳＴ９の第３電力変換効率の上昇判定処理へ進む。

ステップＳＴ９において、第２効率変動判定部２１４ｂは、第３電力変換効率が上昇しているか否かを判定し、上昇している場合（Ｙｅｓ）、ステップＳＴ７に戻り、第２周波数調整部２１３ｂによって再度スイッチング周波数ｆを上げ、ステップＳＴ８において第３電力変換効率計算部２１１ｃにより第３電力変換効率を計算する。ステップＳＴ９の第２効率変動判定結果に基づき、第３電力変換効率が下がっている場合（Ｎｏ）、ステップＳＴ１に戻り、ステップＳＴ２〜ＳＴ９の処理を繰り返す。
このように、周波数制御部２１０でスイッチング周波数ｆを制御することにより、最も電力変換効率が高い状態で電力変換動作を行わせることができる。

（実施例１の効果）
図６は、図１のＤＣ／ＤＣコンバータを用い、ＤＣ電圧Ｅ１＝２６４Ｖ、ＤＣ電圧Ｅ２＝３５０Ｖ、入力電力Ｐ＝１１ｋＷ、スイッチング周波数ｆ＝５５ｋＨｚとした時の１次側ＦＥＴ７１，７２の電流・電圧波形図である。
図７は、図６と同様に、図１のＤＣ／ＤＣコンバータを用い、ＤＣ電圧Ｅ１＝２６４Ｖ、ＤＣ電圧Ｅ２＝３５０Ｖ、入力電力Ｐ＝１１ｋＷとし、図６とは異なるスイッチング周波数ｆ＝５０ｋＨｚとした時の１次側ＦＥＴ７１，７２の電流・電圧波形図である。

図６及び図７において、横軸の時間軸は５μｓｅｃ／１目盛（ｄｉｖ）である。縦軸の電流・電圧値において、波形ＣＨ１はＦＥＴ７１のドレイン・ソース間電圧Ｖｄｓ＝２００Ｖ／ｄｉｖ、波形ＣＨ２はＦＥＴ７１のドレイン電流Ｉｄ＝２０Ａ／ｄｉｖ、波形ＣＨ３はＦＥＴ７２のドレイン・ソース間電圧Ｖｄｓ＝２００Ｖ／ｄｉｖ、及び、波形ＣＨ４はＦＥＴ７２のドレイン電流Ｉｄ＝２０Ａ／ｄｉｖである。
図６と図７を対比すると、スイッチング周波数ｆを図６の５５ｋＨｚから、図７の５０ｋＨｚに下げると、図７のドレイン電流Ｉｄの波形ＣＨ２が、符号２５０の箇所で低下しているのが分かる。

図８は、図６及び図７の周波数変化による電力変換効率の比較を示す静特性図である。
図８に示すように、スイッチング周波数ｆを５５ｋＨｚから５０ｋＨｚへと低くすることにより、位相差φが７５°から６１．３°へと小さくなっている。更に、図７のドレイン電流Ｉｄの波形ＣＨ２の符号２５０箇所に示すように、ＦＥＴ７１がオフする時のドレイン電流Ｉｄが低下している。これにより、電力変換効率が９４．６０％から９５．３４％へと改善していることが確認できる。
このように、本実施例１の制御装置２００によれば、ＦＥＴ７１〜８２がオフする時の電流ｉを低下させているので、電力変換効率を向上できる。

（実施例２の構成）
図９は、本発明の実施例２におけるＤＣ／ＤＣコンバータ（例えば、三相ＤＡＢ方式の双方向ＤＣ／ＤＣコンバータ）を示す回路図である。
この三相ＤＡＢ方式の双方向ＤＣ／ＤＣコンバータでは、実施例１の図１中のＹ−Ｙ結線方式の三相トランス１００に代えて、Δ−Δ結線方式の三相トランス１００Ａが設けられている。三相トランス１００Ａは、実施例１の三相トランス１００と同様に、３つの１次巻線１１１〜１１３と３つの２次巻線１２１〜１２３を有している。

１次巻線１１１の巻き始めは、インダクタ９１の他端に接続され、その１次巻線１１１の巻き終わりが、インダクタ９２の一端に接続されている。１次巻線１１２の巻き初めは、インダクタ９２の他端に接続され、その１次巻線１１２の巻き終わりが、インダクタ９３の一端に接続されている。１次巻線１１３の巻き始めは、インダクタ９３の他端に接続され、その１次巻線１１３の巻き終わりが、インダクタ９１の一端に接続されている。更に、２次巻線１２１の巻き始めは、２次巻線１２３の巻き終わりに接続され、その２次巻線１２１の巻き終わりが、２次巻線１２２の巻き始めに接続されている。２次巻線１２２の巻き終わりは、２次巻線１２３の巻き始めに接続されている。
その他の構成は、実施例１と同様である。

（実施例２の周波数制御動作）
図９のＤＣ／ＤＣコンバータにおいて、例えば、トランス１００Ａの１次巻線１１１〜１１３と２次巻線１２１〜１２３との巻数比を１：１とすると、変換される入力電力Ｐは、１次巻線１１１〜１１３側のＡＣ電圧と２次巻線１２１〜１２３側のＡＣ電圧との１次−２次間位相差φの関数となり、次式（７）、（８）にて与えられる。

（φ＝０〜６０°の時）
Ｐ＝［（Ｅ１×Ｅ２）／（３６０×ｆ×Ｌ）］×［φ（２４０−φ）／１２０］
・・・（７）
（φ＝６０°〜１２０°の時）
Ｐ＝［（Ｅ１×Ｅ２）／（３６０×ｆ×Ｌ）］×［（−φ^２＋１８０φ−１８００）／６０］ ・・・（８）
但し、ｆ；ＦＥＴ７１〜８２のスイッチング周波数
Ｌ；インダクタ９１〜９３の各インダクタンス値
実施例１と同様に、ＤＣ電圧Ｅ１，Ｅ２、スイッチング周波数ｆ、及びインダクタンス値Ｌが固定とすると、位相差φにより電力制御が可能となる。

図１０は、図９のΔ−Δ結線方式のトランス１００Ａを有するＤＣ／ＤＣコンバータにおける１次−２次間位相差φ（°）に対する入力電力Ｐを示す特性図である。
図１０では、図３と同様に、ＤＣ電圧Ｅ２＝Ｅ１、位相差φ＝９０°の電力を１とした時の電圧比ｄ（＝Ｅ２／Ｅ１）のｄ１〜ｄ７曲線が描かれている。電圧比ｄにおいて、ｄ１曲線＝０．１４、ｄ２曲線＝０．２９、ｄ３曲線＝０．５、ｄ４曲線＝０．５７、ｄ５曲線＝１、ｄ６曲線＝１．４３、ｄ７曲線＝２である。電圧比ｄが大きくなるほど、入力電力Ｐが大きくなっている。
１次側ＦＥＴ７１〜７６及び２次側ＦＥＴ７７〜８２のＺＶＳ動作範囲において、１次側ＦＥＴ７１〜７６のＺＶＳ動作条件と、２次側ＦＥＴ７７〜８２のＺＶＳ動作条件と、は実施例１と同様である。

図１１は、図９のΔ―Δ結線方式のトランス１００Ａを有するＤＣ／ＤＣコンバータにおける１次−２次間位相差φ（°）に対する電圧比ｄ（＝Ｅ２／Ｅ１）のＺＶＳ動作条件を示す特性図である。
この図１１は、実施例１の図４と略同様の特性になっている。

本実施例２では、実施例１と同様に、ＦＥＴ７１〜７６，７７〜８２がＺＶＳ動作を行う条件において、従来の課題である、ＦＥＴ７１〜７６，７７〜８２がオフする時の電流増加による電力変換効率悪化の問題を改善するために、実施例１と同様の周波数制御部２１０により、スイッチング周波数ｆを可変するようにしている。

（実施例２の効果）
本実施例２では、実施例１と同様に、周波数制御部２１０でスイッチング周波数ｆを制御しているので、最も電力変換効率が高い状態で電力変換動作を行わせることができる。

（実施例３の構成）
図１２は、本発明の実施例３におけるＤＣ／ＤＣコンバータ（例えば、三相ＤＡＢ方式の双方向ＤＣ／ＤＣコンバータ）を示す回路図である。
この三相ＤＡＢ方式の双方向ＤＣ／ＤＣコンバータでは、実施例１の図１中のＹ−Ｙ結線方式の三相トランス１００に代えて、Ｙ−Δ結線方式の三相トランス１００Ｂが設けられている。三相トランス１００Ｂは、実施例１の三相トランス１００と同様に、３つの１次巻線１１１〜１１３と３つの２次巻線１２１〜１２３を有している。

１次巻線１１１の巻き始めは、インダクタ９１に接続され、その１次巻線１１１の巻き終わりが、１次巻線１１２，１１３の巻き終わりに接続されている。１次巻線１１２の巻き初めは、インダクタ９２に接続され、１次巻線１１３の巻き始めも、インダクタ９３に接続されている。更に、２次巻線１２１の巻き始めは、２次巻線１２３の巻き終わりに接続され、その２次巻線１２１の巻き終わりが、２次巻線１２２の巻き始めに接続されている。２次巻線１２２の巻き終わりは、２次巻線１２３の巻き始めに接続されている。
その他の構成は、実施例１と同様である。

（実施例３の周波数制御動作）
図１２のＤＣ／ＤＣコンバータにおいて、例えば、トランス１００Ｂの１次巻線１１１〜１１３と２次巻線１２１〜１２３との巻数比を１：１とすると、変換される入力電力Ｐは、１次巻線１１１〜１１３側のＡＣ電圧と２次巻線１２１〜１２３側のＡＣ電圧との１次−２次間位相差φの関数となり、次式（９）、（１０）にて与えられる。

（φ＝０〜６０°の時）
Ｐ＝［（Ｅ１×Ｅ２）／（３６０×ｆ×Ｌ）］×［φ−３０］ ・・・（９）
（φ＝６０°〜１２０°の時）
Ｐ＝［（Ｅ１×Ｅ２）／（３６０×ｆ×Ｌ）］×［（−φ^２＋２４０φ−７２００）／１２０］ ・・・（１０）
但し、ｆ；ＦＥＴ７１〜８２のスイッチング周波数
Ｌ；インダクタ９１〜９３の各インダクタンス値
実施例１と同様に、ＤＣ電圧Ｅ１，Ｅ２、スイッチング周波数ｆ、及びインダクタンス値Ｌが固定とすると、位相差φにより電力制御が可能となる。

図１３は、図１２のＹ−Δ結線方式のトランス１００Ｂを有するＤＣ／ＤＣコンバータにおける１次−２次間位相差φ（°）に対する入力電力Ｐを示す特性図である。
図１３では、図３と同様に、ＤＣ電圧Ｅ２＝Ｅ１、位相差φ＝９０°の電力を１とした時の電圧比ｄ（＝Ｅ２／Ｅ１）のｄ１〜ｄ７曲線が描かれている。電圧比ｄにおいて、ｄ１曲線＝０．１４、ｄ２曲線＝０．２９、ｄ３曲線＝０．５、ｄ４曲線＝０．５７、ｄ５曲線＝１、ｄ６曲線＝１．４３、ｄ７曲線＝２である。位相差φが３０°以上の領域において、電圧比ｄが大きくなるほど、入力電力Ｐが大きくなっている。

１次側ＦＥＴ７１〜７６及び２次側ＦＥＴ７７〜８２のＺＶＳ動作範囲において、１次側ＦＥＴ７１〜７６のＺＶＳ動作条件と、２次側ＦＥＴ７７〜８２のＺＶＳ動作条件と、は実施例１と同様である。

図１４は、図１２のＹ―Δ結線方式のトランス１００Ｂを有するＤＣ／ＤＣコンバータにおける１次−２次間位相差φ（°）に対する電圧比ｄ（＝Ｅ２／Ｅ１）のＺＶＳ動作条件を示す特性図である。
図１４において、符号２４３は１次側境界Δ−Ｙ曲線、符号２４４は２次側境界Δ−Ｙ曲線である。

トランス１００Ｂの１次／２次巻線比１：０．５８３、電圧比ｄ＝Ｅ１／０．５８３Ｅ２、位相差φが（φ−３０°）へ遷移する。１次側境界Δ−Ｙ曲線２４３で囲まれた逆台形の領域は、１次側ＦＥＴ７１〜７６のＺＶＳを外れる領域であり、２次側境界Δ−Ｙ曲線２４４で囲まれた台形の領域は、２次側ＦＥＴ７７〜８２のＺＶＳを外れる領域である。その逆台形の領域と台形の領域とに挟まれた領域は、１次、２次側ＦＥＴ７１〜７６，７７〜８２のＺＶＳ動作領域である。出力電圧が±１４％範囲で全域ＺＶＳ動作をする。

図１４において、１次側ＤＣ電圧Ｅ１と２次側ＤＣ電圧Ｅ２において、電圧が低い側のＦＥＴ７７〜８２がＺＶＳ外れを起こすが、実施例１と同様に。式（５）、（６）における電流ｉの符号が正となる条件の時、ＦＥＴ７７〜８２はＺＶＳ動作となる。

本実施例３では、実施例１と同様に、ＦＥＴ７１〜７６，７７〜８２がＺＶＳ動作を行う条件において、従来の課題である、ＦＥＴ７１〜７６，７７〜８２がオフする時の電流増加による電力変換効率悪化の問題を改善するために、実施例１と同様の周波数制御部２１０により、スイッチング周波数ｆを変化させるようにしている。

（実施例３の効果）
本実施例３では、実施例１と同様に、周波数制御部２１０でスイッチング周波数ｆを制御しているので、最も電力変換効率が高い状態で電力変換動作を行わせることができる。

［実施例１〜３の比較］
Ｙ−Ｙ結線方式のトランス１００を有する実施例１のＤＣ／ＤＣコンバータと、Δ−Δ結線方式のトランス１００Ａを有する実施例２のＤＣ／ＤＣコンバータと、Ｙ−Δ結線方式のトランス１００Ｂを有する実施例３のＤＣ／ＤＣコンバータと、を比較する。

（１） 電力変換比について
同じ回路及びスイッチング周波数ｆにおいて、Δ−Δ結線方式の実施例２が、Ｙ−Ｙ結線方式の実施例１よりも３倍の電力変換が可能である。同じ入力電力Ｐを得る場合、実施例１に比べて実施例２のインダクタ９１〜９３を１／３まで小型化が可能である。Ｙ−Δ結線方式の実施例３の場合、位相差φ＞３０°から正方向の電力変換を行う。実施例３の場合、ＺＶＳ条件を最適化すると、トランス１００Ｂの１次巻線１１１〜１１３／２次巻線１２１〜１２３の巻数比を１：０．５８３にする必要がある。この場合、実施例３では、Ｙ−Ｙ結線方式の実施例１と略同じ入力電力Ｐが得られる。

（２） ＺＶＳ動作条件について
Δ−Δ結線方式の実施例２の場合、Ｙ−Ｙ結線方式の実施例１と同じＺＶＳ動作領域である。Ｙ−Δ結線方式の実施例３の場合は、出力電圧±１４％以内の範囲において全域でＺＶＳ動作を行う。電力変換特性及びＺＶＳ動作領域と特性は、シミュレーションにて検証できた。電力Ｐ−位相差φ特性及びＺＶＳ動作領域特性は、各ブリッジ回路７０−１，７０−２内の上下ＦＥＴのデッドタイムの影響を受けるため、ＺＶＳ動作を外れる条件付近では、位相差φが変動しても入力電力Ｐが変動しない。上記の特性はデッドタイムの影響を考慮していない。

図１５は、Ｙ−Ｙ、Ｙ−Δ、Δ−Δ結線方式の電力比較を示す特性図である。
図１５の横軸は１次−２次間位相差φ（°）、縦軸は入力電力Ｐである。Δ−Δ結線方式の入力電力をＰ（Δ−Δ）、Ｙ−Δ結線方式の入力電力をＰ（Ｙ−Δ）、Ｙ−Ｙ結線方式の入力電力をＰ（Ｙ−Ｙ）とすると、Ｐ（Δ−Δ）＝３Ｐ（Ｙ−Δ）、Ｐ（Ｙ−Δ）＝Ｐ（Ｙ−Ｙ）となる。Ｙ−Δ結線方式の場合、位相差φがφ−３０°へ遷移してリセット、トランス１次／２次巻数比を１：０．５８３とする。符号２４５はＹ−ＹＥ１＝Ｅ２曲線、符号２４６はΔ−ΔＥ１＝Ｅ２曲線、及び符号２４７はＹ−ΔＥ１＝Ｅ２（トランス１次／２次巻線比＝１：０．５８３）曲線である。

図１５から分かるように、同じ回路及びスイッチング周波数ｆにおいて、Δ−Δ結線方式は、Ｙ−Ｙ結線方式よりも３倍の電力を変換できる。そのため、Δ−Δ結線方式では、インダクタ９１〜９３を小型化できる。Ｙ−Δ結線方式は、Ｙ−Ｙ結線方式と略同じ電力変換ができる。

図１６は、Ｙ−Ｙ、Ｙ−Δ、Δ−Δ結線方式におけるＺＶＳ動作条件の比較を示す特性図である。
図１６の横軸は１次−２次間位相差φ（°）、縦軸は電圧比ｄ（Ｅ２＝Ｅ１）である。符号２４１は１次側境界Ｙ−Ｙ曲線、符号２４２は２次側境界Ｙ−Ｙ曲線、符号２４３は１次側境界Ｙ−Δ曲線、及び符号２４４は２次側境界Ｙ−Δ曲線である。Ｙ−Δ結線方式の場合、トランス１次／２次巻線比は１：０．５８３、位相差φはφ−３０°へ遷移、出力電圧が±１４％範囲で全域ＺＶＳ動作をする。

図１６から分かるように、Δ−Δ結線方式のＺＶＳ動作領域は、Ｙ−Ｙ結線方式と同じである。Ｙ−Δ結線方式の場合は、入力又は出力電圧±１４％変動範囲において全域ＺＶＳ動作をする。
図１５及び図１６から明らかなように、Ｙ−Δ結線方式は、ＺＶＳ動作条件においてＹ−Ｙ結線方式とΔ−Δ結線方式に比べて利点（メリット）がある。しかし、Ｙ−Δ結線方式の方が無効電流が増えるので、ＦＥＴ７１〜８２及び巻線１１１〜１１３，１２１〜１２３の導通損失が増えることが予想される。電力変換効率の観点から見た場合、ＺＶＳ動作条件だけではなく、各部品（デバイス）のストレスの比較を行い、総合的に判断する必要がある。

最適なＤＣ／ＤＣコンバータを実現するためには、例えば、次の（Ａ）〜（Ｃ）の比較検討を行うことが望ましい。
（Ａ） 入出力コンデンサ６１，６２のリプル電流比較
（Ｂ） ＦＥＴ７１〜８２の導通電流の平均値及び実効値の比較
（Ｃ） トランス巻線の電圧、電流分析によって損失の大小の比較
従って、（Ａ）〜（Ｃ）の比較検討により、電力変換効率、サイズ、コストの観点から総合的に評価してＤＣ／ＤＣコンバータを実現することが望ましい。

（変形例）
本発明は、上記実施例１〜３に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｄ）のようなものがある。

（ａ） 図１等において、各インダクタ９１〜９３は、各寄生容量７１ｂ〜７６ｂと共に、それぞれＬＣ共振回路を構成するものであるが、そのインダクタ９１〜９３を省略して、各１次巻線１１１〜１１３のインダクタンスと各寄生容量７１ｂ〜７６ｂとでＬＣ共振回路を構成しても良い。
（ｂ） 実施例１〜３では、三相ＤＡＢ（Ｙ−Ｙ）、（Δ−Δ）、（Ｙ−Δ）結線方式について説明したが、他の結線方式（例えば、単相のＤＡＢ方式）についても本発明を適用できる。
（ｃ） ＦＥＴ７１〜８２は、他のスイッチング素子（例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＳｉＣ（炭化ケイ素、シリコンカーバイト）素子、ＧａＮ（窒化ガリウム、ガリウムナイトライド）素子等）を使用しても良い。
（ｄ） 実施例１〜３では、双方向のＤＣ／ＤＣコンバータについて説明したが、一方向のＤＣ／ＤＣコンバータについても、本発明を適用できる。

６１，６２ １、２次側ＤＣ電圧
７０−１，７０−２ １次側、２次側ブリッジ回路
７１〜８２ ＦＥＴ
７１ａ〜８２ａ ボディダイオード
７１ｂ〜８２ｂ 寄生容量
９１〜９３ インダクタ
１００，１００Ａ，１００Ｂ トランス
１１１〜１１３ １次巻線
１２１〜１２３ ２次巻線
２００ 制御装置
２１０ 周波数制御部
２１１ 電力変換効率計算部
２１１ａ，２１１ｂ，２１１ｃ 第１、第２、第３電力変換効率計算部
２１２ 電流値正負判定部
２１３ 周波数調整部
２１３ａ，２１３ｂ 第１、第２周波数調整部
２１４ 効率変動判定部
２１４ａ，２１４ｂ 第１、第２効率変動判定部
２２０ 定電力制御部
２３０ 駆動部

Claims (6)

1. １次巻線及び２次巻線を有する変圧器と、
   複数の第１制御信号によりそれぞれオン／オフ動作する複数の第１スイッチング素子がブリッジ接続され、第１直流電圧を交流電圧に変換して前記１次巻線側へ供給する第１ブリッジ回路と、
   複数の第２制御信号によりそれぞれオン／オフ動作する複数の第２スイッチング素子がブリッジ接続され、前記２次巻線側から供給される交流電圧を整流して第２直流電圧を出力する第２ブリッジ回路と、
   を備えるＤＣ／ＤＣコンバータに対し、所望のスイッチング周波数を有する前記複数の第１制御信号及び前記複数の第２制御信号を出力して前記複数の第１スイッチング素子及び前記複数の第２スイッチング素子のオン／オフ動作を制御するＤＣ／ＤＣコンバータの制御装置において、
   前記制御装置は、
   前記第１スイッチング素子又は前記第２スイッチング素子がオフする時のオフ電流値を求め、前記オフ電流値が正の場合には、前記１次巻線及び前記２次巻線間の位相差が小さくなるように前記スイッチング周波数を変化させることを特徴とするＤＣ／ＤＣコンバータの制御装置。
2. 前記第１ブリッジ回路と前記１次巻線との間には、共振用のインダクタが接続されている請求項１記載のＤＣ／ＤＣコンバータの制御装置。
3. 前記制御装置は
   前記第１直流電圧側及び前記第２直流電圧側の電流及び電圧に基づき、第１電力変換効率を計算して第１電力変換効率計算結果を出力する第１電力変換効率計算部と、
   前記第１電力変換効率計算結果が出力された時のオフ電流値を、前記第１直流電圧、前記第２直流電圧、前記位相差、前記スイッチング周波数、及び前記１次巻線のインダクタンス値に基づいて計算し、計算された前記オフ電流値の正負を判定して正負判定結果を求め、前記正負判定結果が負の場合には、前記第１電力変換効率計算部に対して前記第１電力変換効率を計算させる電流値正負判定部と、
   前記正負判定結果が正の場合には、前記スイッチング周波数を一定値だけ下げる第１周波数調整部と、
   前記スイッチング周波数を一定値だけ下げた時の第２電力変換効率を、前記第１直流電圧側及び前記第２直流電圧側の電流及び電圧に基づいて計算する第２電力変換効率計算部と、
   前記第２電力変換効率の上昇又は下降を判定して第１効率変動判定結果を求め、前記第１効率変動判定結果が上昇の場合には、前記第１周波数調整部に対して前記スイッチング周波数を一定値だけ下げさせる第１効率変動判定部と、
   前記第１効率変動判定結果が下降の場合には、前記スイッチング周波数を一定値だけ上げる第２周波数調整部と、
   前記スイッチング周波数を一定値だけ上げた時の第３電力変換効率を、前記第１直流電圧側及び前記第２直流電圧側の電流及び電圧に基づいて計算する第３電力変換効率計算部と、
   前記第３電力変換効率の上昇又は下降を判定して第２効率変動判定結果を求め、前記第２効率変動判定結果が上昇の場合には、前記第２周波数調整部に対して前記スイッチング周波数を一定値だけ上げさせ、前記第２効率変動判定結果が下降の場合には、前記第１電力変換効率計算部に対して前記第１電力変換効率を計算させる第２効率変動判定部と、
   を有する請求項１記載のＤＣ／ＤＣコンバータの制御装置。
4. 前記制御装置は
   前記第１直流電圧側及び前記第２直流電圧側の電流及び電圧に基づき、第１電力変換効率を計算して第１電力変換効率計算結果を出力する第１電力変換効率計算部と、
   前記第１電力変換効率計算結果が出力された時のオフ電流値を、前記第１直流電圧、前記第２直流電圧、前記位相差、前記スイッチング周波数、及び前記インダクタのインダクタンス値に基づいて計算し、計算された前記オフ電流値の正負を判定して正負判定結果を求め、前記正負判定結果が負の場合には、前記第１電力変換効率計算部に対して前記第１電力変換効率を計算させる電流値正負判定部と、
   前記正負判定結果が正の場合には、前記スイッチング周波数を一定値だけ下げる第１周波数調整部と、
   前記スイッチング周波数を一定値だけ下げた時の第２電力変換効率を、前記第１直流電圧側及び前記第２直流電圧側の電流及び電圧に基づいて計算する第２電力変換効率計算部と、
   前記第２電力変換効率の上昇又は下降を判定して第１効率変動判定結果を求め、前記第１効率変動判定結果が上昇の場合には、前記第１周波数調整部に対して前記スイッチング周波数を一定値だけ下げさせる第１効率変動判定部と、
   前記第１効率変動判定結果が下降の場合には、前記スイッチング周波数を一定値だけ上げる第２周波数調整部と、
   前記スイッチング周波数を一定値だけ上げた時の第３電力変換効率を、前記第１直流電圧側及び前記第２直流電圧側の電流及び電圧に基づいて計算する第３電力変換効率計算部と、
   前記第３電力変換効率の上昇又は下降を判定して第２効率変動判定結果を求め、前記第２効率変動判定結果が上昇の場合には、前記第２周波数調整部に対して前記スイッチング周波数を一定値だけ上げさせ、前記第２効率変動判定結果が下降の場合には、前記第１電力変換効率計算部に対して前記第１電力変換効率を計算させる第２効率変動判定部と、
   を有する請求項２記載のＤＣ／ＤＣコンバータの制御装置。
5. 前記制御装置は、
   プログラム制御可能なプロセッサ、又は、個別回路により構成されている請求項１〜４のいずれか１項記載のＤＣ／ＤＣコンバータの制御装置。
6. 前記ＤＣ／ＤＣコンバータは、
   デュアル・アクティブ・ブリッジ方式の双方向ＤＣ／ＤＣコンバータである請求項１〜５のいずれか１項記載のＤＣ／ＤＣコンバータの制御装置。

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