JP6972427B2 - 成膜方法 - Google Patents

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Description

本発明は、真空チャンバ内でターゲットをスパッタリングして被処理基板の表面に誘電体膜を成膜する成膜方法に関する。
半導体デバイスの製造工程においては、シリコンウエハなどの被処理基板表面に窒化シリコン膜や酸化アルミニウム膜といった誘電体膜を成膜する工程があり、このような誘電体膜の成膜には、例えば、導電性のターゲットと、酸素や窒素といった反応ガスとを用いた反応性スパッタリング法によるものが利用されている。このとき、ターゲットに対して負の電位をパルス状に印加して、異常放電の誘発を抑制することが一般である(例えば、特許文献1参照)。このような場合、単一の被処理基板に所定の膜厚で成膜するための成膜時間や、負の電位をパルス状に印加するときの周波数に応じてデューティ比が設定される。
然しながら、異常放電の誘発が効果的に抑制されるようにするデューティ比を設定しても、成膜直後の被処理基板表面に付着するパーティクルの数が増加することが判明した。そこで、本発明者は、鋭意研究を重ね、一周期における負の電位の印加時間が、成膜直後の被処理基板表面に付着するパーティクルの数の増減に影響を与えることを知見するに至った。
特開2019−99907号公報
本発明は、上記知見に基づきなされたものであり、ターゲットのスパッタリングにより誘電体膜を成膜する場合に、異常放電の誘発を効果的に抑制するという機能を損なうことなく、成膜直後の被処理基板表面に付着するパーティクルの数を可及的に少なくすることができるようにした成膜方法を提供することをその課題とするものである。
上記課題を解決するために、真空チャンバ内でシリコン製のターゲットをスパッタリングして被処理基板の表面に誘電体膜としての窒化シリコン膜を成膜する本発明の成膜方法は、ターゲットのスパッタリング時、ターゲットに対して負の電位をパルス状に印加し、ターゲットに対して投入する投入電力を2kW〜15kWとし、希ガスと反応ガスを真空チャンバ内に導入して圧力を0.01〜30Paとし、負の電位をパルス状に印加するときの周波数を100kHz以上で150kHz以下の範囲、デューティ比を60%以上で85%より小さくし、負の電位の印加時間を5μsecより長くて8μsecより短い範囲に設定することを特徴とする
以上によれば、異常放電の誘発を効果的に抑制するという機能を損なうことなく、成膜直後の被処理基板表面に付着するパーティクルの数も大幅に削減することが可能になる。なお、周波数が100kHzより小さくなると、成膜時間が長くなってしまい、チャージされた電荷のリセットが厳しくなる一方で、周波数が150kHzを超えると、成膜速度の低下や、電圧が追従しないという問題がある。また、印加時間が5μsec以下になると、パーティクルの数が大幅に増加する一方で、印加時間が8μsec以上になると、異常放電を効果的に抑制することができず、パーティクルの数も増加してしまう。
本発明の実施形態のスパッタリング装置を示す模式的断面図。 ターゲットに対する負の電位の印加時間Tonを説明するグラフ。
以下、図面を参照し、被処理基板をシリコンウエハ(以下「基板Sw」という)、ターゲットをシリコン製とし、反応性スパッタリングにより基板Sw表面に誘電体膜としての窒化シリコン膜を成膜する場合を例に、本発明の実施形態の成膜方法について説明する。
図1を参照して、SMは、本実施形態の成膜方法を実施可能なスパッタリング装置であり、スパッタリング装置SMは真空チャンバ1を備える。以下においては、「上」「下」といった方向を示す用語は、図1に示すスパッタリング装置SMの設置姿勢を基準として説明する。
真空チャンバ1には、ターボ分子ポンプやロータリーポンプなどからなる真空ポンプユニットPuに通じる排気管11が接続され、真空チャンバ1内を所定圧力(例えば1×10−5Pa)まで真空排気できるようにしている。真空チャンバ1の側壁には、図示省略のガス源に連通し、マスフローコントローラ12a,12bが介設されたガス管13が接続され、真空チャンバ1内に放電用の希ガスとしてのアルゴンガスと反応ガスとしての窒素ガスとが夫々所定流量で導入できるようになっている。
真空チャンバ1の上部には、ターゲット2が設けられている。ターゲット2は、スパッタ面2aを下方にした姿勢で上面に図示省略のボンディング材を介してバッキングプレート21が接合された状態で、絶縁体Io1を介して真空チャンバ1側壁上部に配置されている。ターゲット2には、スパッタ電源PsとしてのパルスDC電源の出力が接続され、ターゲット2のスパッタリング時、ターゲット2に対して負の電位Vnを所定の周波数でパルス状に印加されるようにしている。パルスDC電源Psとしては、公知のものが利用できるため、これ以上の説明は省略する。
真空チャンバ1の下部には、ターゲット2に対向させてステージ3が配置されている。ステージ3は、真空チャンバ1の下部に設けた絶縁体Io2を介して設置される、筒状の輪郭を持つ金属製の基台31と、この基台31上に設けられるチャックプレート32とを有する。チャックプレート32には、静電チャック用の電極が埋設されており、この電極に図外のチャック電源から所定の電圧を印加すると、その上面に基板Swが成膜面を上側にして静電吸着されるようになっている。
真空チャンバ1内には、夫々が筒状の輪郭を持つ上防着板41と下防着板42とで構成される防着板4が配置され、真空チャンバ1の内壁面にスパッタ粒子やこれと反応ガスとの反応生成物が付着することを防止している。上記スパッタリング装置SMは、特に図示しないが、マイクロコンピュータやシーケンサ等を備えた公知の制御手段を有し、制御手段により、パルスDC電源Psの稼働、マスフローコントローラ12a,12bの稼働や真空ポンプユニットPuの稼働等を統括管理するようになっている。以下、上記スパッタリング装置SMを用いた成膜方法について説明する。
先ず、真空チャンバ1内のステージ3に基板Swをセットした後、真空ポンプユニットPuを作動させて真空チャンバ1内を所定の真空度(例えば、1×10−5Pa)まで真空引きする。真空チャンバ1内が所定圧力に達すると、一定の排気速度で真空引きされている真空チャンバ内1に、マスフローコントローラ12a,12bを制御してアルゴンガス(10〜100sccm)と窒素ガスを(30〜200sccm)とを所定流量比で導入する(このとき、真空チャンバ1内の圧力は、0.01〜30Paの範囲となる)。そして、パルスDC電源Psにより、ターゲット2に対して負の電位Vnを所定周波数でパルス状に印加することで、真空チャンバ1内にプラズマ雰囲気を形成する。この場合、ターゲット2への投入電力は、2kW〜15kWの範囲に設定される。この場合、2kWより低い電力では、生産性の低下という問題があり、また、15kWより高い電力では、ターゲット2に与えるダメージが大きくなるという問題がある。また、周波数は、100kHz〜150kHzの範囲に設定される。周波数が100kHzより小さくなると、成膜時間が長くなってしまい、チャージされた電荷のリセットが厳しくなる一方で、周波数が150kHzを超えると、成膜速度の低下や、電圧が追従しないという問題がある。これにより、ターゲット2のスパッタ面2aがスパッタリングされ、主としてスパッタ面から飛散したスパッタ粒子と窒素ガスとの反応生成物が基板Sw表面に付着、堆積して窒化シリコン膜が成膜される。
ここで、上記のようにして基板Sw表面に窒化シリコン膜を成膜するのに際し、異常放電の誘発が効果的に抑制されるようにするデューティ比を設定しても、成膜直後の基板Sw表面に付着するパーティクル(特に0.2μm以上のサイズを有するもの)の数が増加する場合がある。本実施形態では、負の電位Vnの印加時間Tonを5μsecより長くて8μsecより短い範囲に設定することとした。これにより、異常放電の誘発を効果的に抑制するという機能を損なうことなく、成膜直後の基板Sw表面に付着するパーティクルの数も大幅に削減することが可能になる。印加時間Tonが5μsec以下になると、パーティクルの数が大幅に増加する一方で、印加時間Tonが8μsec以上になると、異常放電を効果的に抑制することができず、その結果、パーティクルの数が大幅に増加するという問題がある。なお、デューティ比(一周期における印加時間Tonの割合)を60%以上で85%より小さく設定することが好ましく、60%以上で81%より小さく設定することがより好ましい。また、非印加時間Toffの間、正の電位Vp(例えば、+50V)を印加してもよい。
次に、上記効果を確認するために、上記スパッタリング装置SMを用いて次の実験を行った。発明実験1では、基板Swとしてφ300mmのシリコンウエハを用い、この基板Swを真空チャンバ1内のステージ3にセットした後、マスフローコントローラ12a,12bを制御して真空チャンバ1内に希ガスとしてのアルゴンガス20sccmと反応ガスとしての窒素ガス100sccmとを導入し(このときの真空チャンバ1内の圧力は0.3Pa)、ターゲット2に対して負の電位Vn(−480V)をパルス状に印加した。本実験では、この負の電位Vnを印加するときの周波数を150kHz、印加時間Tonを5.3μsec(このときのデューティ比は80.3%)に設定した。これにより、真空チャンバ1内にプラズマ雰囲気を形成し、反応性スパッタリングにより基板Sw表面に窒化シリコン膜を成膜した。成膜直後の基板Sw表面に付着するパーティクル数を公知のパーティクルカウンタで測定し、その測定値を、後述の比較実験7で測定されたパーティクル数を1.00として規格化すると0.06であり(表1参照)、製品歩留まりを考慮して設定した基準値(0.24)よりも少ないことが確認された。また、成膜中の異常放電回数を公知の測定方法で測定し、その測定値を、後述の比較実験7で発生した異常放電回数を1.00として規格化すると0.09であり、異常放電の誘発が効果的に抑制されることが確認された。
Figure 0006972427
発明実験2では、負の電位Vnをパルス状に印加するときの周波数を140kHz、印加時間Tonを5.7μsec(このときのデューティ比は80.3%)に設定した点を除いて、上記発明実験1と同様に、窒化シリコン膜を成膜した。成膜直後の基板Sw表面に付着するパーティクル数を測定し、その測定値を規格化すると0.06であり、上記基準値よりも少ないことが確認された。また、成膜中の異常放電回数を測定し、その測定値を規格化すると0.07であり、異常放電の誘発が効果的に抑制されることが確認された。
上記発明実験2に対する比較のため、比較実験1,2を行った。これらの比較実験1,2では、印加時間Tonを上記発明実験2よりも短い4.3μsec(このときのデューティ比は60.6%),5.0μsec(このときのデューティ比は70.4%)に夫々設定した点を除いて、上記発明実験2と同様に、窒化シリコン膜を成膜した。成膜中の異常放電回数を夫々測定し、各測定値を規格化すると0.05,0.07であり、異常放電の誘発が効果的に抑制されることが確認された。然し、成膜直後の基板Sw表面に付着するパーティクル数を夫々測定し、各測定値を規格化したところ0.54,0.42であり、上記基準値を超えてしまうことが確認された。
発明実験3では、負の電位をパルス状に印加するときの周波数を120kHz、印加時間Tonを5.8μsec(このときのデューティ比は69.9%)に設定した点を除いて、上記発明実験1と同様に、窒化シリコン膜を成膜した。成膜直後の基板Sw表面に付着するパーティクル数を測定し、その測定値を規格化すると0.06であり、上記基準値よりも少ないことが確認された。また、成膜中の異常放電回数を測定し、その測定値を規格化すると0.01であり、異常放電の誘発が効果的に抑制されることが確認された。
発明実験4では、印加時間Tonを上記発明実験3よりも長い6.7μsec(このときのデューティ比は80.7%)に設定した点を除いて、上記発明実験3と同様に、窒化シリコン膜を成膜した。成膜直後の基板Sw表面に付着するパーティクル数を測定し、その測定値を規格化すると0.15であり、上記基準値よりも少ないことが確認された。また、成膜中の異常放電回数を測定し、その測定値を規格化すると0.06であり、異常放電の誘発が効果的に抑制されることが確認された。
上記発明実験3,4に対する比較のため、比較実験3,4を行った。これらの比較実験3,4では、印加時間Tonを上記発明実験3よりも短い5.0μsec(このときのデューティ比は60.2%),上記発明実験4よりも長い7.3μsec(このときのデューティ比は90.1%)に夫々設定した点を除いて、上記発明実験3,4と同様に、窒化シリコン膜を成膜した。成膜中の異常放電回数を夫々測定し、各測定値を規格化すると0.00,0.58であり、比較実験3では異常放電の誘発が効果的に抑制される一方で、比較実験4では異常放電の誘発を効果的に抑制されないことが確認された。また、成膜直後の基板Sw表面に付着するパーティクル数を夫々測定し、各測定値を規格化したところ0.56,0.04であり、比較実験3では上記基準値を超えてしまう一方で、比較実験4では上記基準値よりも少ないことが確認された。
発明実験5では、負の電位をパルス状に印加するときの周波数を100kHz、印加時間Tonを6.0μsec(このときのデューティ比は60.0%)に設定した点を除いて、上記発明実験1と同様に、窒化シリコン膜を成膜した。成膜直後の基板Sw表面に付着するパーティクル数を測定し、その測定値を規格化すると0.04であり、上記基準値よりも少ないことが確認された。また、成膜中の異常放電回数を測定し、その測定値を規格化すると0.00であり、異常放電の誘発が効果的に抑制されることが確認された。
発明実験6では、印加時間Tonを上記発明実験5よりも長い7.0μsec(このときのデューティ比は70.0%)に設定した点を除いて、上記発明実験5と同様に、窒化シリコン膜を成膜した。成膜直後の基板Sw表面に付着するパーティクル数を測定し、その測定値を規格化したところ0.06であり、上記基準値よりも少ないことが確認された。また、成膜中の異常放電回数を測定し、その測定値を規格化すると0.03であり、異常放電の誘発が効果的に抑制されることが確認された。
上記発明実験5,6に対する比較のため、比較実験5を行った。比較実験5では、印加時間Tonを上記発明実験5,6よりも長い8.0μsec(このときのデューティ比は80.0%)に設定した点を除いて、上記発明実験5,6と同様に、窒化シリコン膜を成膜した。成膜直後の基板Sw表面に付着するパーティクル数を測定し、その測定値を規格化したところ0.29であり、上記基準値を超えてしまうことが確認された。成膜中の異常放電回数を測定し、その測定値を規格化すると0.41であり、異常放電の誘発が効果的に抑制されないことが確認された。
比較実験6では、負の電位Vnをパルス状に印加するときの周波数を80kHz、印加時間Tonを7.5μsecに設定した(このときのデューティ比は60.0%)点を除いて、上記発明実験1と同様に、窒化シリコン膜を成膜した。成膜直後の基板Sw表面に付着するパーティクル数を測定し、その測定値を規格化したところ0.08であり、上記基準値以下であることが確認された。また、成膜中の異常放電回数を測定し、その測定値を規格化すると0.11であり、異常放電の誘発が効果的に抑制されることが確認された。然し、成膜時間が長くなり、生産性が低下することが確認された。
比較実験7では、印加時間Tonを上記比較実験6よりも長い10.0μsecに設定した(このときのデューティ比は80.0%)点を除いて、上記比較実験6と同様に、窒化シリコン膜を成膜した。成膜直後の基板Sw表面に付着するパーティクル数を測定し、その測定値を規格化したところ1.00であり、上記基準値を超えることが確認された。また、成膜中の異常放電回数を測定し、その測定値を規格化すると1.00であり、異常放電の誘発が効果的に抑制されないことが確認された。
以上の実験によれば、負の電位をパルス状に印加するときの周波数を100kHz以上で150kHz以下の範囲、負の電位の印加時間Tonを5μsecより長くて8μsecより短い範囲に設定することで、異常放電の誘発を効果的に抑制するという機能を損なうことなく、成膜直後の基板Sw表面に付着するパーティクルの数を少なくできることが判った。
以上、本発明の実施形態について説明したが、本発明は上記に限定されるものではない。上記実施形態では、シリコン製のターゲット2を用いて窒化シリコン膜を成膜する場合を例に説明したが、誘電体膜は窒化シリコン膜に限定されず、酸化シリコン膜や酸窒化シリコン膜を成膜する場合や、アルミニウム製のターゲットを用いて酸化アルミニウムを成膜する場合にも本発明を適用することができる。
SM…スパッタリング装置、Sw…基板(被処理基板)、Ton…負の電位の印加時間、1…真空チャンバ、2…ターゲット。

Claims (1)

  1. 真空チャンバ内でシリコン製のターゲットをスパッタリングして被処理基板の表面に誘電体膜としての窒化シリコン膜を成膜する成膜方法であって、ターゲットのスパッタリング時、ターゲットに対して負の電位をパルス状に印加するものにおいて、
    ターゲットに対して投入する投入電力を2kW〜15kWとし、希ガスと反応ガスを真空チャンバ内に導入して圧力を0.01〜30Paとし、負の電位をパルス状に印加するときの周波数を100kHz以上で150kHz以下の範囲、デューティ比を60%以上で85%より小さくし、負の電位の印加時間を5μsecより長くて8μsecより短い範囲に設定することを特徴とする成膜方法
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