JP6970341B2 - インバータ制御装置 - Google Patents
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図1は、この実施の形態及び第2の実施の形態にかかる制御装置6及びその制御対象となるインバータ4を示す回路図である。
領域Z1においてはVv*<Vu*<Vw*;
領域Z2においてはVv*<Vw*<Vu*;
領域Z3においてはVw*<Vv*<Vu*;
領域Z4においてはVw*<Vu*<Vv*;
領域Z5においてはVu*<Vw*<Vv*;
領域Z6においてはVu*<Vv*<Vw*。
領域Z2において、(Su,Sv,Sw)=(H,H,H)→(H,L,H)→(H,L,L)→(L,L,L)→(H,L,L)→(H,L,H)→(H,H,H);
領域Z3において、(Su,Sv,Sw)=(H,H,H)→(H,H,L)→(H,L,L)→(L,L,L)→(H,L,L)→(H,H,L)→(H,H,H);
領域Z4において、(Su,Sv,Sw)=(H,H,H)→(H,H,L)→(L,H,L)→(L,L,L)→(L,H,L)→(H,H,L)→(H,H,H);
領域Z5において、(Su,Sv,Sw)=(H,H,H)→(L,H,H)→(L,H,L)→(L,L,L)→(L,H,L)→(L,H,H)→(H,H,H);
領域Z6において、(Su,Sv,Sw)=(H,H,H)→(L,H,H)→(L,L,H)→(L,L,L)→(L,L,H)→(L,H,H)→(H,H,H)。
領域Z2においてはSv⊃Sw⊃Su;
領域Z3においてはSw⊃Sv⊃Su;
領域Z4においてはSw⊃Su⊃Sv;
領域Z5においてはSu⊃Sw⊃Sv;
領域Z6においてはSu⊃Sv⊃Sw。
(ia)上アーム側のスイッチQupが接続される接続点Puから出力される交流電圧Vuの指令値Vu*が、他の二つの交流電圧Vv,Vwの指令値Vv*,Vw*のいずれよりも大きい場合(これは領域Z2,Z3に対応する)において、それ以外の場合よりも、スイッチQupが非導通から導通となるときのスイッチング速度を遅くする;
(iia)上アーム側のスイッチQupが接続される接続点Puから出力される交流電圧Vuの指令値Vu*が、他の二つの交流電圧Vv,Vwの指令値Vv*,Vw*のいずれよりも小さい場合(これは領域Z5,Z6に対応する)において、それ以外の場合よりも、スイッチQupが導通から非導通となるときのスイッチング速度を遅くする。
(ib)制御信号Supは、スイッチQupを非導通から導通とするときのスイッチング速度を、制御信号Svp,SwpがスイッチQvp,Qwpの非導通に対応する場合において、それ以外の場合よりも遅くする。
(iib)制御信号Supは、スイッチQupを導通から非導通とするときのスイッチング速度を、制御信号Svp,SwpがスイッチQvp,Qwpの導通に対応する場合において、それ以外の場合よりも遅くする。
(iiia)指令値Vu*が指令値Vv*,Vw*のいずれよりも大きい場合において、スイッチQupが非導通から導通となるときのスイッチング速度を、他の二つの上アーム側のスイッチQvp,Qwpが非導通から導通となるときのスイッチング速度よりも遅くする;
(iva)指令値Vu*が指令値Vv*,Vw*のいずれよりも小さい場合において、スイッチQupが導通から非導通となるときのスイッチング速度を、スイッチQvp,Qwpが導通から非導通となるときのスイッチング速度よりも遅くする。
(iiib)制御信号Supは、制御信号Svp,SwpがスイッチQvp,Qwpの非導通に対応する場合においてスイッチQupを非導通から導通とするときのスイッチング速度を、制御信号Svp,SwpがそれぞれスイッチQvp,Qwpを非導通から導通とするときのスイッチング速度よりも遅くする。
(ivb)制御信号Supは、制御信号Svp,SwpがスイッチQvp,Qwpの導通に対応する場合においてスイッチQupを導通から非導通とするときのスイッチング速度を、制御信号Svp,SwpがそれぞれスイッチQvp,Qwpを導通から非導通とするときのスイッチング速度よりも遅くする。
(va)指令値Vu*が指令値Vv*,Vw*のいずれよりも大きい場合において、それ以外の場合よりも、スイッチQunが導通から非導通となるときのスイッチング速度を遅くする;
(via)指令値Vu*が指令値Vv*,Vw*のいずれよりも小さい場合において、それ以外の場合よりも、スイッチQunが非導通から導通となるときのスイッチング速度を遅くする;
(viia)指令値Vu*が指令値Vv*,Vw*のいずれよりも大きい場合において、スイッチQunが導通から非導通となるときのスイッチング速度を、他の二つの前記下アーム側のスイッチQvn,Qwnが導通から非導通となるときのスイッチング速度よりも遅くする;
(viiia)指令値Vu*が指令値Vv*,Vw*のいずれよりも小さい場合において、スイッチQunが非導通から導通となるときのスイッチング速度をスイッチQvn,Qwnが非導通から導通となるときのスイッチング速度よりも遅くする。
(vb)制御信号Sunは、スイッチQunを導通から非導通とするときのスイッチング速度を、制御信号Svn,SwnがスイッチQvn,Qwnの導通に対応する場合において、それ以外の場合よりも遅くする;
(vib)制御信号Sunは、スイッチQunを非導通から導通とするときのスイッチング速度を、制御信号Svn,SwnがスイッチQvn,Qwnの非導通に対応する場合において、それ以外の場合よりも遅くする;
(viib)制御信号Sunは、制御信号Svn,SwnがスイッチQvn,Qwnの導通に対応する場合においてスイッチQunを導通から非導通とするときのスイッチング速度を、制御信号Svn,SwnがそれぞれスイッチQvn,Qwnを導通から非導通とするときのスイッチング速度よりも遅くする;
(viiib)制御信号Sunは、制御信号Svn,SwnがスイッチQvn,Qwnの非導通に対応する場合においてスイッチQunを非導通から導通とするときのスイッチング速度を、制御信号Svn,SwnがそれぞれスイッチQvn,Qwnを非導通から導通とするときのスイッチング速度よりも遅くする。
図6は第2の実施の形態における諸量を示すグラフである。具体的には、キャリアC及び指令値Vu*,Vv*,Vw*を重ねて最上段に示し、下方に向かって順次に原制御信号Su,Sv,Sw及び(サージ電圧がない理想的な)相電圧Vunを示す。
領域Z1a,Z1bにおいてはVv*<Vu*<Vw*;
領域Z2a,Z2bにおいてはVv*<Vw*<Vu*;
領域Z3a,Z3bにおいてはVw*<Vv*<Vu*;
領域Z4a,Z4bにおいてはVw*<Vu*<Vv*;
領域Z5a,Z5bにおいてはVu*<Vw*<Vv*;
領域Z6a,Z6bにおいてはVu*<Vv*<Vw*。
領域Z6b,Z1aにおいてはVv*,Vu*<Vw*=1
領域Z1b,Z2aにおいてはVw*,Vu*>Vv*=−1;
領域Z2b,Z3aにおいてはVw*,Vv*<Vu*=1;
領域Z3b,Z4aにおいてはVu*,Vv*>Vw*=−1;
領域Z4b,Z5aにおいてはVu*,Vw*<Vv*=1;
領域Z5b,Z6aにおいてはVv*,Vw*>Vu*=−1。
領域Z1bにおいてはSu⊃Sw,Sv=Φ;
領域Z2aにおいてはSw⊃Su,Sv=Φ;
領域Z2bにおいてはSv⊃Sw,Su=φ;
領域Z3aにおいてはSw⊃Sv,Su=φ;
領域Z3bにおいてはSv⊃Su,Sw=Φ;
領域Z4aにおいてはSu⊃Sv,Sw=Φ;
領域Z4bにおいてはSw⊃Su,Sv=φ;
領域Z5aにおいてはSu⊃Sw,Sv=φ;
領域Z5bにおいてはSw⊃Sv,Su=Φ;
領域Z6aにおいてはSv⊃Sw,Su=Φ;
領域Z6bにおいてはSu⊃Sv,Sw=φ。
6 制御装置
62 パターン決定部
62a キャリア発生器
62b 比較器
63 制御信号生成部
63a 最大相/最小相判断部
63b 原制御信号生成部
63c 波形決定器
C キャリア
Dun,Dvn,Dwn,Dup,Dvp,Dwp ダイオード
LH,LL 直流母線
Lu,Lv,Lw 電流経路
M 判断結果
P スイッチングパターン
Pu,Pv,Pw 接続点
Qun,Qvn,Qwn,Qup,Qvp,Qwp スイッチ
Su,Sv,Sw 原制御信号
Sun,Svn,Swn,Sup,Svp,Swp 制御信号
Vdc 直流電圧
Vu,Vv,Vw 交流電圧
Vu*,Vv*,Vw* 指令値
Claims (6)
- 直流電圧(Vdc)を三相の交流電圧(Vu,Vv,Vw)に変換して前記交流電圧を出力する電圧形のインバータ(4)を制御する装置(6)であって、
前記インバータ(4)は、
前記直流電圧が印加される第1の直流母線(LH)及び第2の直流母線(LL)の間で相互に並列に接続される3つの電流経路(Lu,Lv,Lw)を備え、
前記第1の直流母線の電位は前記第2の直流母線の電位よりも高く、
前記電流経路の各々が、
接続点(Pu,Pv,Pw)と、
前記第1の直流母線と前記接続点との間に接続され、導通時には前記第1の直流母線から前記接続点に電流を流す上アーム側スイッチ(Qup,Qvp,Qwp)と、
前記接続点と前記第2の直流母線との間に接続され、導通時には前記接続点から前記第2の直流母線に電流を流す下アーム側スイッチ(Qun,Qvn,Qwn)と、
前記上アーム側スイッチの各々に対して逆並列に接続された上アーム側ダイオード(Dup,Dvp,Dwp)と、
前記下アーム側スイッチの各々に対して逆並列に接続された下アーム側ダイオード(Dun,Dvn,Dwn)と
を有し、
前記装置は、
前記上アーム側スイッチ及び前記下アーム側スイッチの導通/非導通を、スイッチング速度を制御して行わせる制御信号(Sup,Svp,Swp,Sun,Svn,Swn)を生成する制御信号生成部(63)
を備え、
(i)一の前記上アーム側スイッチ(Qup)に対応する前記制御信号(Sup)は、前記一の前記上アーム側スイッチ(Qup)を非導通から導通とする前記スイッチング速度を、他の二つの前記上アーム側スイッチ(Qvp,Qwp)に対応する二つの前記制御信号(Svp,Swp)が前記二つの前記上アーム側スイッチの非導通に対応する場合において、それ以外の場合よりも遅くする速度制御;
(ii)一の前記上アーム側スイッチ(Qup)に対応する前記制御信号(Sup)は、前記一の前記上アーム側スイッチ(Qup)を導通から非導通とする前記スイッチング速度を、他の二つの前記上アーム側スイッチ(Qvp,Qwp)に対応する二つの前記制御信号(Svp,Swp)が前記二つの前記上アーム側スイッチの導通に対応する場合において、それ以外の場合よりも遅くする速度制御;
(v)一の前記下アーム側スイッチ(Qun)に対応する前記制御信号(Sun)は、前記一の前記下アーム側スイッチ(Qun)を導通から非導通とする前記スイッチング速度を、他の二つの前記下アーム側スイッチ(Qvn,Qwn)に対応する二つの前記制御信号(Svn,Swn)が前記二つの前記下アーム側スイッチの導通に対応する場合において、それ以外の場合よりも遅くする速度制御;
(vi)一の前記下アーム側スイッチ(Qun)に対応する前記制御信号(Sun)は、前記一の前記下アーム側スイッチ(Qun)を非導通から導通とする前記スイッチング速度を、他の二つの前記下アーム側スイッチ(Qvn,Qwn)に対応する二つの前記制御信号(Svn,Swn)が前記二つの前記下アーム側スイッチの非導通に対応する場合において、それ以外の場合よりも遅くする速度制御、
の少なくともいずれかに従って前記スイッチング速度を制御する、インバータ制御装置。 - 前記速度制御(i)、(ii)の少なくともいずれか一つを、全ての前記上アーム側スイッチ(Qup,Qvp,Qwp)の前記スイッチング速度の制御に用いる,請求項1記載のインバータ制御装置。
- 前記速度制御(v)、(vi)の少なくともいずれか一つを、全ての前記下アーム側スイッチ(Qun,Qvn,Qwn)の前記スイッチング速度の制御に用いる,請求項1または請求項2に記載のインバータ制御装置。
- 前記交流電圧についての指令値(Vu*,Vv*,Vw*)を受けて、前記指令値に基づいて、前記上アーム側スイッチ及び前記下アーム側スイッチのスイッチングパターン(P)を決定するパターン決定部(62)
をさらに備え、
前記パターン決定部(62)は、
所定周期のキャリア(C)を発生するキャリア発生器(62a)と、
前記指令値(Vu*,Vv*,Vw*)と前記キャリアとの比較を行って前記スイッチングパターン(P)を決定する比較器(62b)と
を有する、請求項1〜3のいずれか一つに記載のインバータ制御装置。 - 前記スイッチングパターン(P)には二相変調方式が採用される、請求項4記載のインバータ制御装置。
- 前記制御信号生成部(63)は、
前記指令値(Vu*,Vv*,Vw*)のうちのいずれが最大であるか、もしくは最小であるかの判断結果(M)を得る判断部(63a)と、
前記スイッチングパターン(P)に基づいて、前記上アーム側スイッチ(Qup,Qvp,Qwp)の導通/非導通及び前記下アーム側スイッチ(Qun,Qvn,Qwn)の導通/非導通の、少なくともいずれかを決定する原制御信号(Su,Sv,Sw)を生成する原制御信号生成部(63b)と、
前記判断結果に基づいて、前記原制御信号から前記制御信号(Sup,Svp,Swp,Sun,Svn,Swn)の波形を決定する波形決定器(63c)と
を有する、請求項4または請求項5に記載のインバータ制御装置。
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