JP6950258B2 - 配線基板、当該配線基板を用いた電子装置および当該配線基板の製造方法 - Google Patents

配線基板、当該配線基板を用いた電子装置および当該配線基板の製造方法 Download PDF

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Description

本発明は、基板上に設けられた導体の表面にメッキ層が施された配線基板、当該配線基板を用いた電子装置および配線基板の製造方法に関する。
従来より、絶縁材料によりなる基板と、金属材料によりなり、基板上に設けられた導体と、導体の表面を覆うメッキ層とを備える配線基板として、例えば、特許文献1に記載のものが知られている。
特許文献1に記載の配線基板は、絶縁基板としてのセラミック基板と、該基板の表面に設けられた導体としてのCu層と、該Cu層の露出表面に設けられたメッキ層とを備える。そして、このメッキ層は、該Cu層の露出表面にNi層、Pd層、Au層がこの順に積層された構成とされている。
特開平8−153949号公報
上記のような配線基板は、通常、シリコン接着剤などを含む接合材を介して電子部品などが搭載されると共に、Alなどのワイヤをボンディングすることによりメッキ層が施された導体と当該電子部品や他の部材とを電気的に接続して使用されることが多い。このような場合において、メッキ層と例えばAlワイヤとが接続不良を起こすことがあった。
そこで、本発明者らがワイヤボンディングの接続不良の原因について鋭意検討した結果、この接続不良は、基板側からPd、Auの順に積層され、最表面がAu層とされたメッキ層においてPdの一部がAu層から露出していることに起因することが判明した。
具体的には、低コスト化の観点から薄膜化されるAu層には、通常の厚みの範囲、例えば0.01μm〜1μmの範囲内においてはピンホールが生じ、当該ピンホールにおいてはAu層の下に形成されているPd層が部分的に剥き出しの状態となる。本発明者らは、この触媒作用を有するPdがこの剥き出しとなった部分において、表面に付着した有機物が反応することで重合物が生じ、この重合物によりワイヤボンディングが阻害されることが接続不良の原因であることを突き止めた。
本発明は、上記の点に鑑みてなされたものであり、Au層が薄膜化された構成であっても、Pd層による触媒作用が抑制され、従来の配線基板よりもワイヤボンディングが安定して行える配線基板およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項1に記載の配線基板は、基板(10)と基板上に設けられた金属材料によりなる導体層(20)と、導体層のうち少なくとも一部の領域において露出した表面を覆うメッキ層(30)と、を備える。このような構成において、メッキ層は、異なる金属材料による多層構成とされると共に、最表面から基板側に向かってAu層(34)、Pd層(32)の順に積層された構成とされ、Pd層は、その一部がAu層から露出しており、Pd層のうちAu層から露出する部分については、有機物に対する触媒作用が抑制された活性抑制部(33)とされており、活性抑制部は、Pdの酸化物、窒化物および水酸化物のうちいずれか1つで構成されている
これにより、Pd層、Au層の順で積層され、Au層が最表面とされたメッキ層において、Pd層のうち薄膜化されたAu層から露出する一部が、その触媒作用を抑制された活性抑制部とされた構成となる。その結果、Au層から露出したPd層においてメッキ層の表面に接着剤などに起因する有機分子が付着しても、Pd層の触媒作用が抑制されていることにより、ワイヤボンディングを阻害する有機分子の重合層が形成されることを抑制できる。したがって、基板に導体層が形成され、当該導体層上にPd層、Au層の順で積層され、Au層が最表面とされた構成を含むメッキ層が施されただけの従来の配線基板に比べて、ワイヤボンディングなどの電気的接続を安定して行うことができる配線基板となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
第1実施形態の配線基板を示す断面図である。 図1中に破線で示した領域R内の構成を示す拡大断面図である。 露出したPdに有機物が接触した際の触媒作用の例を示した模式図である。 第1実施形態の配線基板におけるメッキ層と有機物とが接触した際の様子を示す模式図である。 ブリード防止パターンが設けられた他の実施形態の配線基板について示した図である。 第2実施形態の配線基板を用いた電子装置について示した図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
(第1実施形態)
第1実施形態の配線基板について、図1、図2を参照して述べる。図1、図2では、本実施形態の配線基板および後述するメッキ層30の構成を分かり易くするため、大きくデフォルメして示している。
本実施形態の配線基板は、図1に示すように、基板10と、基板10上に形成された金属材料によりなる導体層20と、導体層20の表面を覆うメッキ層30とを有してなる。
なお、本実施形態の配線基板は、導体層20のうち少なくとも一部の領域において、その表面がメッキ層30により覆われた構成とされているが、導体層20のすべての領域においてその表面がメッキ層30により覆われた構成とされてもよい。そして、この一部の領域とは、後述するワイヤボンディングのために使用される領域である。
基板10は、特に限定するものではないが、例えば、ガラスエポキシ樹脂等の樹脂やアルミナ等のセラミックなどによる絶縁性材料によりなり、本実施形態では、四角形板状とされている。
導体層20は、例えば、Cuなどの金属材料などによりなり、回路配線、電極パッドや半導体チップなどの電子部品を搭載するためのランドとして基板10上に形成される。導体層20のうち少なくとも一部の領域においては、その露出した表面にメッキ層30が形成されている。具体的には、この一部の領域とは、導体層20のうちA1などのワイヤボンディングなどの電気的接続がなされる部分である。
メッキ層30は、本実施形態では、図2に示すように、導体層20上に下地層31、Pd層32、Au層34がこの順に積層された構成とされている。メッキ層30は、本実施形態では、導体層20の酸化防止および後述するワイヤボンディングにおける実装性を向上させる目的で形成される層である。
なお、メッキ層30は、導体層20のうちワイヤボンディングなどの電気的接続がなされる部分に形成されていればよいが、導体層20の他の表面を覆うように形成されてもよいし、導体層20の露出表面の全面を覆うように形成されてもよい。また、メッキ層30は、電解メッキもしくは無電解メッキにより形成される。
下地層31は、図2に示すように、例えばCu、Ni、W、Mo、Tiからなる群のうちいずれか1つもしくは2つ以上によりなる単層または積層の構成とされると共に、導体層20上に形成され、Pd層32の下地となる層である。下地層31は、目的に応じてその構成が適宜変更されるが、本実施形態では、耐久性向上の目的でNiによりなる単層の構成とされている。また、下地層31は、2層以上の積層構成とされる場合には、例えば、基板側から順にCu/Ni、W/Ni、Ti/Ni、Ti/CuやTi/Cu/Niなどの構成とされてもよいし、他の積層構成とされてもよい。なお、下地層31の積層方向における厚みについては、任意である。
Pd層32は、Pdを主成分とし、下地層31上に形成され、Au層34の下地となる層である。Pd層32は、図2に示すように、その一部がAu層34から露出しており、当該露出した部分がPdの触媒作用が抑制された活性抑制部33とされている。Pd層32の一部がAu層34から露出する原因は、薄膜化されたAu層34に生じるピンホールに起因するものである。
なお、ここでいう「主成分」とは、体積比率で90%以上を占める成分を意味する。そのため、Pd層32は、Pdと異なる元素が含まれていてもよい。また、Pd層32の積層方向における厚みについては、任意である。
活性抑制部33は、Pd層32を構成するPdのうちAu層34から露出する部分が、触媒として作用することに起因する後述のワイヤボンディングでの不具合を抑制するために、敢えてPdの活性が抑制された組成とされたものである。活性抑制部33は、例えば、Pdの酸化物、硫化物、窒化物もしくは水酸化物とされているが、製造工程の容易さや低コスト化の観点から、酸化物とされることが好ましい。
活性抑制部33は、Pdの酸化物(PdO)により構成される場合には、Au層34の形成後に、例えば大気環境下にて150℃で60分加熱することで形成される。これにより、活性抑制部33は、大気と接触する表層付近のみでなく、例えば十数nm以上のPd酸化膜となり、より確実にPdの触媒としての作用が抑制されたものとなる。活性抑制部33は、PdOにより構成される場合、自然酸化でも形成されなくはないが、Pdが酸化されるまで加熱酸化よりも時間を要する上、表層のわずかな部分(例えば数nm程度)の酸化に留まると考えられるため、加熱酸化により形成されることが好ましい。
なお、活性抑制部33は、Pdの酸化物のほかに、Pdの硫化物、窒化物もしくは水酸化物とされてもよいが、この場合、任意の硫化工程、窒化工程もしくは水酸化工程により形成される。活性抑制部33におけるPdの状態については、例えばXPS分析により確認することができる。活性抑制部33による不具合の抑制については、Pd層32のうち露出した部分のPdの触媒作用の抑制についての説明にて詳しく述べる。
Au層34は、Auを主成分とし、Pd層32上に形成され、例えばAlなどのワイヤとのボンディングの際にワイヤ等と直接接合される最表面の層である。Au層34は、低コスト化および信頼性の観点から、積層方向における膜厚が例えば0.01μm以上1μm以下の範囲とされることが好ましく、0.01μm以上0.6μm以下の範囲とされることがより好ましい。
Au層34が0.01μm未満とされる場合には、製造工程上の管理が困難となり、信頼性の確保が難しく、Au層34が1μmより厚くされる場合には、高コスト化してしまうためである。なお、Au層34は、積層方向における膜厚が厚くされるほどピンホールが生じにくくなるが、Auの結晶粒界が生じた箇所についてはたとえ0.6μm程度の膜厚であってもピンホールが生じる。そのため、低コスト化に重点を置く場合には、Au層34の膜厚は、0.6μm以下とされることが好ましい。
なお、ここでいう「主成分」とは、体積比率で90%以上を占める成分を意味する。そのため、Au層34は、Auと異なる元素が含まれていてもよい。
以上が本実施形態の配線基板の基本的な構成である。なお、本実施形態の配線基板は、例えば、スルーホールなどの貫通孔や溝もしくはダムなどの凹部もしくは凸部が形成されていてもよい。また、本実施形態の配線基板は、基板10上のうちメッキ層30と異なる領域に、上記の構成以外にソルダーレジスト層などの他の層が形成されていてもよい。さらに、本実施形態の配線基板では、導体層20やメッキ層30の配置やサイズなどについては任意であり、これらは目的に応じて適宜変更されてもよい。
次に、活性抑制部33の詳細について、図3、図4を参照して説明する。図3では、活性抑制部33が形成されていない従来のメッキ層(以下、単に「従来メッキ層」という)において露出したPdによる触媒作用について、大きくデフォルメして示している。図4では、本実施形態の配線基板のメッキ層30におけるPdによる触媒作用が抑制された様子を示しており、図3と同様に、大きくデフォルメしてある。また、図3、図4に示す矢印は、有機分子の移動の様子を示したものである。
まず、従来メッキ層におけるPdの触媒作用について説明する。従来メッキ層は、本実施形態の配線基板におけるメッキ層30と同様に、最表層としてAu層100が形成され、Au層100の下にPd層101が形成された構成とされている。そして、Au層100は、主に低コスト化の観点から薄膜化され、この薄膜化された膜厚に起因するピンホールが存在する。そのため、Pd層101の一部がこのAu層100のピンホールの底部にて露出している。
ところで、絶縁基板上に導体層とこれを覆うメッキ層を備える配線基板に、例えばMOSFETなどを構成する半導体素子などの電子部品を搭載する場合、シリコン接着剤などを用いることが一般的に行われる。しかし、配線基板に電子部品のはんだ付けなどによる熱が加わると、このシリコン接着剤中の低分子成分の有機分子、例えばR−SiX−CH=CHやH−SiX−R(R:アルキル基などの炭素基、X:水素またはR)で表される有機ケイ素化合物が揮発する。以下、便宜的に、R−SiX−CH=CHを化合物Aとし、H−SiX−Rを化合物Bと称する。
図3(a)では、このようにシリコン接着剤などに起因する有機分子が、従来メッキ層に付着した様子を示している。図3(a)に示すように、Pd層101のうちAu層100から露出した部分において、活性の高いPdが化合物Aを吸着する。
次いで、図3(b)に示すように、化合物Aのうちエチレン基の炭素が活性の高いPdと相互作用する。化合物AがPdと相互作用した状態で化合物Bが近づくと、化合物Aのうちエチレン基の炭素が化合物Bのケイ素と縮合反応をし、図3(c)に示すようにR−SiX−CH−CH−SiX−Rが生成される。
このように、活性の高いPdが露出した状態で、有機ケイ素化合物がこの露出したPdに接触すると、Pdの触媒作用により縮合体や重合体が生じ、従来メッキ層上に薄膜を形成してしまう。このような重合体などの薄膜が生じると、Alなどのワイヤを従来メッキ層にボンディングで接合する際に、ボンディングが不安定化する原因となる。
具体的には、Pdの触媒作用により生じた重合体などによる薄膜にワイヤボンディングにおける超音波や熱によるエネルギーがかかっても、薄膜がそのまま残存してしまい、ワイヤとAu層100との接触を阻害する。その結果、従来メッキ層では、ワイヤボンディングが不安定化してしまい得る。
これに対して、本実施形態の配線基板では、Pd層32のうちAu層34から露出した部分がPdの触媒作用、すなわちPdの活性が抑制された活性抑制部33とされている。具体的には、図4にて破線で示すように、活性抑制部33は、例えばPdの酸化物とされている。これにより、化合物Aがメッキ層30に付着しても、Pd層32のうちAu層34から露出した部分がPdOによりなる活性抑制部33とされていることから、Pdが触媒として作用せず、重合体による薄膜が生じなくなる。そのため、本実施形態の配線基板におけるメッキ層30は、ワイヤボンディングが行われる際にワイヤと最表層のAu層34との接触を阻害する薄膜が介在しないため、ワイヤボンディングが安定して行うことができる層となる。
次に、本実施形態の配線基板の製造方法について説明する。ただし、本実施形態の配線基板の製造方法は、Au層34の成膜後における活性抑制部33の形成を除き、公知の製造方法と同じであるため、ここでは簡単に説明する。
まず、例えばガラスエポキシ樹脂等の樹脂材料によりなる板状の基板10を用意する。そして、基板10上にスパッタリングなどによりCuなどによるシード層を形成する。次いで、例えば、シード層が形成された基板10上に感光性樹脂材料を含む塗液を例えばスピンコート法により塗布し、乾燥した後にフォトリソグラフィ法によりパターン化されたレジスト層を形成する。その後、電解メッキによりCuをシード層上に積層した後、レジスト層およびレジスト層下のシード層をエッチングにより除去することにより、所定のパターン形状の導体層20が基板10上に形成される。
なお、上記では、基板10を用意した後に、当該基板10上に導体層20を形成する例について説明したが、所定のパターン形状とされた導体層20が形成された基板10を用意してもよい。
続けて、導体層20上に電解メッキもしくは無電解メッキにより、例えばNiによりなる下地層31、Pdを主成分とするPd層32、Auを主成分とするAu層34をこの順に形成する。この際、下地層31およびPd層32の積層方向における膜厚については任意であるが、Au層34の積層方向における膜厚については、0.01μm〜1μmの範囲内となるように調整する。
Au層34を形成した後、例えば、Au層34を形成後の基板10を大気雰囲気中にて150℃で60分以上の加熱することにより、Pd層32のうちAu層34から露出した部分のPdが酸化され、活性抑制部33が形成される。このようにして、メッキ層30が形成され、本実施形態の配線基板を製造することができる。
なお、上記の活性抑制部33を形成する例として、加熱による酸化の例を挙げたが、Pdの触媒作用を抑制するためにPdが不活性化されればよく、プラズマ処理や他の任意の活性抑制処理により活性抑制部33を形成してもよい。また、導体層20のうち一部の領域の露出表面にメッキ層30を形成してもよいし、導体層20のすべての領域の露出表面にメッキ層30を形成してもよい。
本実施形態によれば、導体層20のうちワイヤボンディングなどの接合に用いられる領域の表面にメッキ層30が形成された構成とされることで、従来メッキ層を備える配線基板に比べて、ワイヤボンディングの際の接触不良が抑制された配線基板となる。言い換えると、ワイヤボンディングの安定性の高いメッキ層30を備える配線基板となる。
(第2実施形態)
第2実施形態の配線基板について、図5を参照して説明する。図5では、本実施形態の配線基板上に接合材51を介して電子部品50を搭載した様子を示しており、構成を分かり易くするため、大きくデフォルメしてある。図5に示す被覆部40は、導体層20上にメッキ層30が形成されたものである。図5(b)では、図5(a)中の破線で示すVB−VB間の断面構成を示している。なお、図5(a)では、断面図ではないが、構成を分かり易くするために、被覆部40および接合材51にハッチングを施したものを示している。
本実施形態の配線基板は、図5(a)に示すように、シリコン接着剤などによる接合材51を介して例えば半導体チップなどの電気により駆動する部品である電子部品50などが搭載される領域(以下「部品搭載領域」という)を備える。そして、本実施形態の配線基板は、部品搭載領域と被覆部40が配置された領域との間にブリード防止パターン60が形成された構成とされている点で上記第1実施形態と相違する。本実施形態では、この相違点について主に説明する。
ブリード防止パターン60は、例えば、感光性樹脂材料などによりなるレジスト材などで構成され、基板10上に形成される。ブリード防止パターン60は、基板10上の部品搭載領域と被覆部40が配置された領域との間に設けられ、これらの領域を分断するように形成される。ブリード防止パターン60は、電子部品50などの搭載に用いられた接合材51の一部が基板10上に染み出すブリードが生じた場合に、このブリードが被覆部40にまで達しないようにせき止めるダムとしての役割を果たすものである。
具体的には、本実施形態の配線基板は、図5(b)に示すように、接合材51を介して電子部品50を基板10上に搭載した後、接合材51から生じるブリードが被覆部40に到達しないように凸形状のブリード防止パターン60が形成された構成とされている。言い換えると、ブリード防止パターン60が接合材51をせき止めることで、接合材51のブリードと被覆部40とが適度な距離を保つ構成の配線基板とされる。
なお、ブリード防止パターン60は、上記第1実施形態で述べた有機分子の発生源となり得る接合材51から生じるブリードが被覆部40に達することを抑制できればよく、高さ、形状や配置等については適宜調整される。また、本実施形態の配線基板は、図示しない回路領域や電子部品50などを搭載するためのランドなどが設けられていてもよい。
また、本実施形態の配線基板を用いた電子装置の例としては、例えば、図6に示すようなものが挙げられる。この電子装置は、本実施形態の配線基板上に接合材51を介して搭載された電子部品50と、被覆部40にボンディングされたAlなどによるワイヤ70と、これらの領域を覆う封止樹脂80とにより構成されている。被覆部40は、ワイヤ70を介して電子部品50もしくは図示しない他の部材や回路領域と電気的に接続されている。この電子装置は、封止樹脂80が本実施形態の配線基板のうち電子部品50が搭載された面を封止した構成、いわゆるハーフモールドタイプの構成とされている。これにより、ワイヤ70と被覆部40のメッキ層30との接合が安定した電子装置となる。
なお、上記の電子装置は、一例であり、設計に応じて電子部品50、被覆部40やワイヤボンディングの配置やその数、封止樹脂80による封止領域などのパッケージ構造については適宜変更されてもよい。
本実施形態によれば、上記第1実施形態の説明と同様に、接合材51の一部のブリードから低分子成分の有機分子が生じた場合でも、ブリードが被覆部40から離れた位置に留まるため、被覆部40のメッキ層30上に付着する有機分子の量が低減される。そのため、上記第1実施形態の配線基板よりも、さらにワイヤボンディングの際の接触不良が抑制されたメッキ層30、すなわちワイヤボンディングの安定性の高いメッキ層30を備える配線基板となる。
(他の実施形態)
なお、上記した各実施形態に示した配線基板、当該配線基板を用いた電子装置および配線基板の製造方法は、本発明の一例を示したものであり、上記の各実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記各実施形態では、活性抑制部33を形成する例について説明したが、Pd層32のうちAu層34から露出する部分における触媒作用が抑制されていればよいため、活性抑制部33は、Pdの酸化物等により構成されたものだけに限られない。
具体的には、活性抑制部33は、Au層34から露出するPdにフッ素や界面活性剤などがコーティングされた構成とされてもよい。これにより、シリコン接着剤などに起因する有機ケイ素化合物などがメッキ層30上に付着しても、フッ素や界面活性剤がPdと有機ケイ素化合物との接触を阻害することとなる。そのため、Au層34とワイヤとの接触を阻害する薄膜が形成されず、ワイヤボンディングが安定して行うことができるメッキ層30を備える配線基板となる。
なお、このコーティングに用いる材料自体がPdの触媒作用により反応せず、ワイヤボンディングなどの電気的接続を阻害しないものであることが必要であるが、そのような材料であれば、任意の材料を適宜使用されてもよい。
また、電子装置については、第2実施形態の配線基板を用いたものについて説明したが、これに限られず、上記第1実施形態の配線基板が用いられた構成とされてもよい。
10 基板
20 導体層
30 メッキ層
31 下地層
32 Pd層
33 活性抑制部
34 Au層
40 被覆部

Claims (5)

  1. 基板(10)と
    前記基板上に設けられた金属材料によりなる導体層(20)と、
    前記導体層のうち少なくとも一部の領域において露出した表面を覆うメッキ層(30)と、を備え、
    前記メッキ層は、異なる金属材料による多層構成とされると共に、最表面から前記基板側に向かってAu層(34)、Pd層(32)の順に積層された構成とされ、
    前記Pd層は、その一部が前記Au層から露出しており、
    前記Pd層のうち前記Au層から露出する部分については、有機物に対する触媒作用が抑制された活性抑制部(33)とされており、
    前記活性抑制部は、Pdの酸化物、窒化物および水酸化物のうちいずれか1つで構成されている配線基板。
  2. 前記導体層のうち前記メッキ層が形成された領域は、ワイヤボンディングのための領域である請求項1に記載の配線基板。
  3. 前記Au層の厚みは、0.01μm〜1μmの範囲内とされている請求項1または2に記載の配線基板。
  4. 請求項1ないしのいずれか1つに記載の配線基板と、
    前記配線基板上に搭載された電子部品(50)と、
    前記配線基板のうち前記電子部品が搭載された面の一部および前記電子部品を覆う封止樹脂と、を備え、
    前記導体層のうち前記メッキ層が形成された領域の一部において、ワイヤボンディングが施されている電子装置。
  5. 請求項1ないしのいずれか1つに記載の配線基板の製造方法であって、
    導体層(20)が設けられた基板(10)を用意することと、
    前記導体層のうち少なくとも一部の領域の表面にメッキ層(30)を形成することと、を含み、
    前記メッキ層を形成することにおいては、電解めっきもしくは無電解めっきにより前記導体層の表面の上にPd層(32)、Au層(34)の順に形成した後に、前記Pd層のうち前記Au層から露出する部分について有機物に対する触媒作用を抑制するための活性抑制処理を行い、
    前記活性抑制処理は、酸化処理、水酸化処理、プラズマ処理、フッ素コーティングおよび界面活性剤コーティングのうちいずれか1つである配線基板の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2717063B2 (ja) * 1994-03-24 1998-02-18 日鉱金属株式会社 金めっき材の封孔処理方法
JP2004165294A (ja) * 2002-11-11 2004-06-10 Murata Mfg Co Ltd 電子部品およびその製造方法
WO2008038681A1 (fr) * 2006-09-26 2008-04-03 Hitachi Metals, Ltd. Composant de substrat céramique et composant électronique utilisant celui-ci
JP4706690B2 (ja) * 2007-11-05 2011-06-22 パナソニック電工株式会社 回路基板及びその製造方法

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