JP6946878B2 - 力率改善回路及びこれを使用したスイッチング電源装置 - Google Patents

Description

本発明は、力率改善回路及びこれを使用したスイッチング電源装置に関する。

この種のスイッチング電源装置としては、電圧の異なる交流商用電源に対応可能で、当該交流商用電源の交流電圧を整流する全波整流回路と、１次側に整流された交流電圧を入力し、２次側から直流電圧を出力するトランスとを備えた構成が提案されている（例えば、特許文献１参照）。この特許文献１に記載された先行技術では、トランスの一次側の電圧を検出し、検出した電圧したがって電流検出に用いられる増幅器の利得を変化させ、その増幅出力によってトランスの一次側に接続したスイッチング素子をオンオフ制御するようにしている。

ところで、スイッチング電源装置では、全波整流回路とトランスの一次側との間にインダクタ及びスイッチング素子とを備えた昇圧チョッパを介挿し、この昇圧チョッパのスイッチング素子を力率改善回路でオンオフ制御するようにしている（例えば、特許文献２参照）。この特許文献２に記載された先行技術では、力率改善回路は、電圧誤差増幅回路と、乗算器と、電流誤差増幅回路と、ＰＷＭコンパレータとを備えている。電圧誤差増幅回路は、昇圧チョッパの出力電圧を表すフィードバック電圧と基準電圧が入力され、両者の差電圧を増幅して出力する。乗算器は電圧誤差増幅回路の出力と全波整流回路の出力電圧とを乗算する。電流誤差増幅回路は、乗算器の出力と、インダクタ電流を負電圧として検出した電圧を反転増幅した電圧とが入力され、両者の差電圧を増幅して出力する。ＰＷＭコンパレータは、発振回路のキャリア信号と電流誤差増幅回路の出力とを比較してパルス幅変調された制御信号を生成し、この制御信号を昇圧チョッパのスイッチング素子に供給する。

特開２０１１−２４４６６０号公報 特開２０１１−１０３７２５号公報

特許文献１に記載された先行技術では、入力電圧に応じて電流検出に用いられる増幅器の利得を変えるスイッチング電源装置が開示されている。この先行技術の目的は、入力電圧に依存することなく過電力や過電流の動作点をほぼ一様にすることであり、本発明が対象とする力率改善特性に対する入力電圧の影響については記載がない。

これに対して特許文献２に記載された先行技術では、電圧誤差増幅回路の出力電圧は、出力側に接続された位相補償コンデンサにより定常状態はではほぼ直流電圧となる。この直流電圧と全波整流回路の出力電圧を分圧した正弦波状の分圧電圧とが乗算器に入力されるので、この乗算器から正弦波状の乗算出力が得られる。この乗算器の乗算出力がインダクタ電流の基準として電流誤差増幅回路の一方の入力側に入力される。電流誤差増幅回路の他方の入力側に入力されるインダクタ電流を正電圧に変換した検出電圧は、全波整流回路の直流出力側に接続されたコンデンサによってインダクタの電流のスイッチングリップルが取り除かれる。電流誤差増幅回路により正弦波状の乗算出力とスイッチングリップルが除かれたインダクタ電流検出電圧との差が増幅され、その結果に応じてスイッチング素子のスイッチング動作を制御してインダクタ電流波形が正弦波状の乗算出力に倣う（同期した正弦波波形になる）ようにすることにより、力率を改善することができる。

ところで、通常、電流誤差増幅回路に入力されるインダクタ電流の電圧検出値は電流検出用抵抗を通じて電流検出回路となる反転増幅回路に入力される。特許文献２では、図２の抵抗Ｒ３が電流検出抵抗にあたる。
このため、交流電源からの入力電圧の幅が例えば低入力電圧ＡＣ８５Ｖから高入力電圧ＡＣ２６４Ｖのように広い場合には、電流誤差増幅回路に入力するインダクタ電流の検出電圧を調整する電流検出抵抗の値を電流が一番大きくなるＡＣ８５Ｖに合わせて設計される。すなわち、出力電力をＰｏ、交流入力電圧をＶａｃ、入力電流をＩｉｎ、効率をηとすると、出力電力Ｐｏは下記のように表される。
Ｐｏ＝η×Ｖａｃ×Ｉｉｎ

したがって、出力電力Ｐｏが一定条件では、交流入力電圧Ｖａｃが下がると入力電流Ｉｉｎは増加することになる。このため、交流入力電圧Ｖａｃが最低条件で入力電流Ｉｉｎは最大となる。
このように、交流入力電圧Ｖａｃが最低条件であるＡＣ８５Ｖに合わせて電流検出抵抗の値を設計すると、最大入力電圧であるＡＣ２６４Ｖでは、入力電流Ｉｉｎが小さくなるため、電流検出回路の精度が低下し、力率改善回路への入力信号の精度が悪くなることに起因して力率が悪化（低下）してしまう。

また、力率改善回路を動作させると、正弦波となるように電流制御されるため、出力電圧には、リップルが発生する。すなわち、力率改善回路の出力部には出力コンデンサが接続されていて、出力コンデンサの充電電圧が力率改善回路の出力電圧となるが、出力コンデンサの充電電流が正弦波となっているので出力コンデンサの充電電圧にリップルが生じてしまうのである。そのため、電圧誤差増幅回路に入力されるフィードバック電圧Ｖ_ＦＢ（出力電圧の分圧）に、図３（ｂ）に示すようなリップル電圧Ｖ_ＲＰが発生する。このため、電圧誤差増幅回路にリップル電圧Ｖ_ＲＰの影響が乗ってしまうことから、最終的に交流入力電流が図３（ｃ）に示す波形のように歪み、力率が悪化する。

乗算器の入力電圧は、ＡＣ８５ＶとＡＣ２６４Ｖでは約３倍違うため、電圧誤差増幅回路の出力電圧振幅が約１／３になる。すなわち、乗算器及び電流誤差増幅回路を含めた制御回路の動作を表す計算式は、インダクタ電流の検出電圧Ｖ_ＩＳの、スイッチング周期毎の平均値をＶ_{ＩＳ＿ＡＶＥ}、電圧誤差増幅回路の出力電圧をＶ_ＶＣＭＰ、入力電圧の検出電圧をＶ_ＶＤＥＴ、定数をα，Ｋとすると下記のように表される。下記の式は、出力電流（Ｖ_{ＩＳ＿ＡＶＥ}）が入力電圧及び負荷の重さを示すＶ_ＶＣＭＰに比例するという、力率改善回路の動作そのものを示すものである。

Ｖ_{ＩＳ＿ＡＶＥ}×α＝Ｋ×Ｖ_ＶＣＭＰ×Ｖ_ＶＤＥＴ
したがって、インダクタ電流の検出電圧Ｖ_ＩＳにおけるスイッチング周期毎の平均値Ｖ_{ＩＳ＿ＡＶＥ}の値が同じでも、入力電圧Ｖ_ＶＤＥＴが３倍になると電圧誤差増幅回路の出力電圧Ｖ_ＶＣＭＰが１／３になる。

また、実使用範囲では電圧誤差増幅回路の入力（Ｖｒｅｆ−Ｖ_ＦＢ）と出力電圧Ｖ_ＶＣＭＰは比例するので、電圧誤差増幅回路の入力（Ｖｒｅｆ−Ｖ_ＦＢ）も１／３となっている。力率改善回路のループゲインを、（Ｖｒｅｆ−Ｖ_ＦＢ）に対する出力電流のゲインと定義すると、入力電圧Ｖ_ＶＤＥＴが３倍になると、同じＶ_{ＩＳ＿ＡＶＥ}に対し（Ｖｒｅｆ−Ｖ_ＦＢ）が１／３となっているので、ループゲインは３倍になっている。ループゲインが大きくなると、同じ（Ｖｒｅｆ−Ｖ_ＦＢ）に対する出力電流のリップルが増大するので、大きすぎるループゲインは力率改善に悪影響を及ぼす。一方、ループゲインは、出力電圧の変化に対し、出力電流がどれだけ変化するかを示す指標と見做すことができるので、ループゲインが低いと出力変動に対する応答性が悪くなる。

入力電圧が３倍になることに関しては、電圧誤差増幅回路に対する入力（Ｖｒｅｆ−Ｖｆｂ）のリップルが同じでも、電流誤差増幅回路に入力される乗算器の乗算出力のリップルが３倍変動するので、図３（ｃ）に示す歪みが増加して力率が低下する、という見方をすることもできる。

この力率悪化の要因となる電圧誤差増幅回路出力のリップルを抑制するために、電圧誤差増幅回路の出力側に抵抗Ｒ及び容量Ｃの直列回路で構成される位相補償回路を接続することでＡＣラインの周波数の２倍となる周波数リップル成分が現れないようにすることができる。容量Ｃを大きくし、抵抗Ｒを小さくすると電圧誤差増幅回路のゲインが下がり、フィードバック電圧Ｖ_ＦＢの入力リップル成分を出力に現れにくくできるが、電圧誤差増幅回路の応答が悪くなるので、急激な負荷変動で出力電圧変動が大きくなるという課題がある。

また、低入力電圧時には、乗算器に入力される全波整流回路の出力電圧が低くなるため、ループゲインが高入力電圧時に対して低くなり、応答性が悪化してしまうという課題がある。
そこで、本発明は上記先行技術の課題に着目してなされたものであり、異なる交流入力電圧が入力された場合でも電流検出精度を維持しながらループゲインを適正に維持することができる力率改善回路及びこれを使用したスイッチング電源装置を提供することを目的としている。

本発明の一態様である力率改善回路は、交流を全波整流した直流を昇圧チョッパのスイッチング素子を制御して力率を改善する力率改善回路であって、昇圧チョッパの入力電圧に応じた電圧が入力される入力電圧検出端子と、昇圧チョッパのインダクタ電流に応じた電圧が入力される電流検出端子と、昇圧チョッパの出力電圧に応じた電圧が入力される出力電圧検出端子と、スイッチング素子に対する駆動信号を出力する出力端子とを備える力率改善制御回路と、入力電圧を検出し、検出した入力電圧に応じて電流検出端子の電圧及び入力電圧検出端子の電圧を調整する電圧調整回路、入力電圧検出端子に入力される入力電圧を分圧する第１分圧回路と、電流検出端子に入力される電圧を出力する第２分圧回路とを備え、電圧調整回路は、入力電圧を分圧する第３分圧回路と、第３分圧回路の分圧電圧を検出して第１分圧回路及び第２分圧回路の分圧比を調整する電圧制御部とを備え、閾値電圧以上の入力電圧の入力時に、第１分圧回路の分圧比を小さくするとともに第２分圧回路の分圧比を大きくするようにした。

また、本発明に係るスイッチング電源装置の一態様は、上記構成を有する力率変換回路を備えている。

本発明の一態様によれば、高入力電圧が入力されたときの電流検出精度を向上させて力率の向上を図りながら、低入力電圧が入力されたときの応答性を改善することができる。

本発明に係る力率改善回路を備えたスイッチング電源装置の第１の実施形態を示す回路図である。 図１における電圧調整回路の具体的構成の一例を示す回路図である。 昇圧チョッパの交流入力電圧、出力電圧及び交流入力電流を示す波形図である。 力率改善動作の説明に供する信号波形図である。 入力電圧検出電圧Ｖ_ＶＤＥＴと電流検出端子ｔ_ＩＳに入力される電流検出電圧−Ｖ_ＩＳから求められる正電圧の電流検出電圧Ｖ_ＩＳのスイッチング周期毎の平均値Ｖ_{ＩＳ＿ＡＶＥ}［ｍＶ］との関係を電圧誤差増幅器１４ａの出力電圧Ｖ_ＶＣＭＰをパラメータとして表す特性線図である。 電圧調整回路の変形例を示す回路図である。

次に、図面を参照して、本発明の一実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
また、以下に示す実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。

以下、本発明の第１の実施形態に係るスイッチング電源装置について図面を参照して説明する。
スイッチング電源装置１は、図１に示すように、交流電源２と、この交流電源２の交流電圧を全波整流する全波整流回路３とを備えている。また、スイッチング電源装置１は、全波整流回路３の直流出力電圧が入力される力率改善回路となる昇圧型の第１コンバータ１０と、電流共振型コンバータとなる第２コンバータ２０とを備えている。

第１コンバータ１０は、全波整流回路３の正極出力側及び負極出力側間に接続された昇圧チョッパ１１を備えている。この昇圧チョッパ１１は、平滑用コンデンサＣ１と、全波整流回路３の正極出力側に接続されたインダクタＬ１と、ダイオードＤ１との直列回路とを備えている。また、昇圧チョッパ１１は、ダイオードＤ１のカソード側と全波整流回路３の負極出力側との間に接続された出力コンデンサＣ２と、インダクタＬ１とダイオードＤ１のアノード側との接続点と全波整流回路３の負極出力側との間に接続された昇圧用スイッチング素子Ｑ１とを備えている。さらに、第１コンバータ１０は、昇圧用スイッチング素子Ｑ１を駆動する力率改善制御回路としての力率改善制御用ＩＣ１４を備えている。

力率改善制御用ＩＣ１４は、出力電圧検出端子としてのフィードバック端子ｔ_ＦＢと、電圧誤差検出補償用端子ｔ_{ＶＣＯＭＰ}と、入力電圧検出端子ｔ_ＶＤＥＴと、電流検出端子ｔ_ＩＳと、電流誤差検出補償用端子ｔ_{ＩＣＯＭＰ}と、出力端子ｔ_ＯＵＴとを備えている。
フィードバック端子ｔ_ＦＢには、出力コンデンサＣ２と第２コンバータ２０との間と接地との間に接続された分圧抵抗Ｒ１１及びＲ１２の接続点Ｐ０が接続され、出力電圧の分圧電圧がフィードバック電圧Ｖ_ＦＢとして入力される。

電圧誤差検出補償用端子ｔ_{ＶＣＯＭＰ}には、後述する電圧誤差増幅器１４ａの増幅出力のリップル成分を除去するコンデンサＣ１２とＲＣ位相補償回路１５とが並列に接続されている。ＲＣ位相補償回路１５は、抵抗Ｒ１５とコンデンサＣ１５とが直列に接続されて電圧誤差増幅器１４ａの増幅出力に含まれる入力周波数の２倍の周波数より高い帯域をカットするように当該帯域のゲインを０ｄＢより落とすようにしている。

入力電圧検出端子ｔ_ＶＤＥＴには、全波整流回路３の直流正極出力側と接地との間に接続された第１分圧回路１６から出力される入力電圧検出電圧Ｖ_ＶＤＥＴが入力されている。第１分圧回路１６は、３つの分圧抵抗Ｒ_{ＶＤＥＴ１}、Ｒ_{ＶＤＥＴ２}及びＲ_{ＶＤＥＴ３}が直列に接続され、分圧抵抗Ｒ_{ＶＤＥＴ３}と並列に第１スイッチ素子ＳＷ１が接続されている。分圧抵抗Ｒ_{ＶＤＥＴ１}及びＲ_{ＶＤＥＴ２}の接続点Ｐ１から入力電圧検出電圧Ｖ_ＶＤＥＴが出力される。

ここで、分圧抵抗Ｒ_{ＶＤＥＴ１}、Ｒ_{ＶＤＥＴ２}及びＲ_{ＶＤＥＴ３}の抵抗値は、例えば３つの抵抗Ｒ_{ＶＤＥＴ１}、Ｒ_{ＶＤＥＴ２}及びＲ_{ＶＤＥＴ３}が接続されているときの分圧比（Ｒ_{ＶＤＥＴ２}＋Ｒ_{ＶＤＥＴ３}）／（Ｒ_{ＶＤＥＴ１}＋Ｒ_{ＶＤＥＴ２}＋Ｒ_{ＶＤＥＴ３}）が、抵抗Ｒ_{ＶＤＥＴ３}が第１スイッチ素子ＳＷ１でバイパスされているときの分圧比Ｒ_{ＶＤＥＴ２}／（Ｒ_{ＶＤＥＴ１}＋Ｒ_{ＶＤＥＴ２}）に対して２倍となるように設定されている。

電流検出端子ｔ_ＩＳには、全波整流回路３の直流負極出力側と接地との間に接続されたインダクタ電流ＩＬ１を検出する電流検出用抵抗Ｒｓの検出電圧が入力される抵抗Ｒｉｓ１が接続されているとともに、電流検出用抵抗Ｒｉｓ１と電流検出端子ｔ_ＩＳとの接続点Ｐ３と接地との間にフィルタ用コンデンサＣ１７が接続され、このフィルタ用コンデンサＣ１７と並列に分圧抵抗Ｒｉｓ２及び第２スイッチ素子ＳＷ２の直列回路が接続されている。抵抗Ｒｉｓ１と抵抗Ｒｉｓ２及び第２スイッチ素子ＳＷ２とで第２分圧回路１７が構成されている。

ここで、第１コンバータ１０の出力電力Ｐｏと、交流入力電圧Ｖａｃ及び入力電流Ｉｉｎとの関係が下記（１）式で表される。
Ｐｏ＝η×Ｖａｃ×Ｉｉｎ ・・・（１）
ここで、ηは効率である。
この（１）式から明らかなように、出力電力Ｐｏが一定の条件では、交流入力電圧Ｖａｃが減少すると、入力電流Ｉｉｎは増加することになる。逆に、交流入力電圧Ｖａｃが増加すると、入力電流Ｉｉｎは減少することになる。

したがって、低入力電圧Ｖｉｎ_Ｌ時には、入力電流Ｉｉｎが大きくなる。通常、電流検出用抵抗Ｒ_Ｓとしては、入力電流Ｉｉｎが最大となる許容最小交流入力電圧Ｖａｃｍｉｎ（例えばＡＣ８５Ｖ）のときの最大入力電流Ｉｉｎｍａｘとなったときに最適検出電圧となるように設計される。
本実施形態では、力率改善制御用ＩＣ１４の電流検出端子ｔ_ＩＳの入力側に抵抗Ｒｉｓ１に対して抵抗Ｒｉｓ２及びスイッチ素子としてのＭＯＳＦＥＴＱ３３が直列に接続されてＭＯＳＦＥＴＱ３３がオン状態のときに第２分圧回路１７を構成可能とされている。

本実施の形態では、許容最小交流入力電圧Ｖａｃｍｉｎかつ最大入力電流Ｉｉｎｍａｘとなったときに電流検出用抵抗Ｒｓと抵抗Ｒｉｓ１との接続点Ｐ４の電圧を、この第２分圧回路１７の抵抗Ｒｉｓ１およびＲｉｓ２で分圧した分圧電圧−Ｖ_ＩＳ（負電圧）が最適検出電圧となるように、電流検出用抵抗Ｒｓの抵抗値が設定されている。
電流誤差検出補償用端子ｔ_{ＩＣＯＭＰ}には、前述した電圧誤差検出補償用端子ｔ_{ＶＣＯＭＰ}と同様にリップル成分を除去するコンデンサＣ１７とＲＣ位相補償回路１８とが並列に接続されている。

出力端子ｔ_ＯＵＴからは昇圧用スイッチング素子Ｑ１１を駆動するパルス幅変調された駆動信号Ｓ_ＤＲＶが出力される。
また、力率改善制御用ＩＣ１４は、電圧誤差増幅器１４ａと、乗算器１４ｂと、電流検出回路１４ｃと、電流誤差増幅器１４ｄと、ＰＷＭコンパレータ１４ｅと、ＲＳフリップフロップ１４ｇとを備えている。

電圧誤差増幅器１４ａは、フィードバック端子ｔ_ＦＢに入力されるフィードバック電圧Ｖ_ＦＢが反転入力側に供給され、非反転入力側に目標出力電圧を指示する基準電圧Ｖ_ｒｅｆ１が供給されている。この電圧誤差増幅器１４ａから基準電圧Ｖ_ｒｅｆ１とフィードバック電圧Ｖ_ＦＢとの差電圧を増幅した増幅電圧Ｖ_ＶＣＭＰが出力される。この増幅電圧Ｖ_ＶＣＭＰに含まれるリップル分をコンデンサＣ１２とＲＣ位相補償回路１５により平滑化することにより、電圧誤差増幅器１４ａの増幅出力Ｖ_ＶＣＭＰは略直流電圧となる。

乗算器１４ｂは、電圧誤差増幅器１４ａから出力される増幅出力Ｖ_ＶＣＭＰと、入力電圧検出端子ｔ_ＶＤＥＴから入力される入力電圧検出電圧Ｖ_ＶＤＥＴとが入力され、両者の積で表される乗算出力Ｖ_ＭＵＬが出力される。この乗算出力Ｖ_ＭＵＬは、略直流電圧の増幅出力Ｖ_ＶＣＭＰと、交流電圧を全波整流した正弦波状の波形の入力電圧検出電圧Ｖ_ＶＤＥＴとを乗算するので、交流入力電圧に比例した正弦波状となる。
この乗算出力Ｖ_ＭＵＬは、下記（２）式のように表される。
Ｖ_ＭＵＬ＝Ｋ×Ｖ_ＶＤＥＴ×Ｖ_ＶＣＭＰ ・・・（２）
ここで、Ｋは定数である。

電流検出回路１４ｃは、電流検出端子ｔ_ＩＳに入力される電流検出電圧−Ｖ_ＩＳ（負電圧）を反転増幅する反転増幅器で構成され、インダクタンス電流を検出した負の電流検出電圧−Ｖ_ＩＳを正の電流検出電圧＋Ｖ_ＩＳ（説明の簡単化のために反転増幅器のゲインを−１としているが、正負の反転を行うことができればゲインの絶対値は１以外でも良い。以下、同様。）に変換して電流誤差増幅器１４ｄに出力する。

電流誤差増幅器１４ｄは、非反転入力端子に電流検出回路１４ｃから出力される正の電流検出電圧＋Ｖ_ＩＳが入力され、反転入力端子に乗算器１４ｂから出力される乗算出力Ｖ_ＭＵＬが目標電流値として入力され、両者の差電圧を増幅した増幅出力Ｖ_ＩＣＭＰをＰＷＭコンパレータ１４ｅに出力する。この増幅出力Ｖ_ＩＣＭＰについてもコンデンサＣ１５とＲＣ位相補償回路１８により増幅出力Ｖ_ＩＣＭＰのリップルの平滑化が行われる。

ＰＷＭコンパレータ１４ｅは、一方の入力側端子に電流誤差増幅器１４ｄの増幅出力Ｖ_ＩＣＭＰが入力され、他方の入力端子に発振器１４ｈから供給される鋸歯状波が入力されてパルス幅変調したＰＷＭ信号Ｓ_ＰＷＭが出力される。
このＰＷＭコンパレータ１４ｅから出力されるＰＷＭ信号Ｓ_ＰＷＭが、力率改善制御用ＩＣ１４に供給されるＩＣ電源Ｖｃｃを監視する低電圧誤動作防止信号ＵＶＬＯ、フィードバック端子ｔ_ＦＢに入力されるフィードバック電圧Ｖ_ＦＢを監視する短絡保護信号ＳＰ及び過電圧保護信号ＯＶＰとともに、オアゲート１４ｆを介してＲＳフリップフロップ１４ｇのリセット端子Ｒに入力される。

ＲＳフリップフロップ１４ｇは、セット端子Ｓに発振器１４ｈから供給される鋸歯状波の立ち上がり時に同期したパルス信号Ｓ_ＰＵＬが入力され、出力端子Ｑから出力される駆動パルスがドライブ回路１４ｉを介して出力端子ｔ_ＯＵＴに出力される。
そして、第１分圧回路１６に設けられたスイッチ素子ＳＷ１及び第２分圧回路１７に設けられスイッチ素子ＳＷ２が電圧調整回路１９によってオンオフ制御される。

電圧調整回路１９は昇圧チョッパ１１の入力電圧Ｖｉｎを検出し、入力電圧Ｖｉｎが閾値電圧Ｖｔｈ以上となる高入力電圧Ｖｉｎ_Ｈ側であるときに第１スイッチ素子ＳＷ１をオン状態に制御し、第２スイッチ素子ＳＷ２をオフ状態に制御する。逆に、入力電圧が閾値電圧Ｖｔｈ未満の低入力電圧Ｖｉｎ_Ｌ側であるときに第１スイッチ素子ＳＷ１をオフ状態に制御し、第２スイッチ素子ＳＷ２をオン状態に制御する。

電圧調整回路１９は、具体的には図２に示すように構成されている。すなわち、電圧調整回路１９は、全波整流回路３の直流出力側の正極電圧が入力される第３分圧回路３１を有する。この第３分圧回路３１は、４つの抵抗Ｒ３１〜Ｒ３４が直列に接続され、抵抗Ｒ３２及びＲ３３の接続点Ｐ３１から分圧電圧が入力電圧検出電圧Ｖ_ＤＩＶとして出力される。抵抗Ｒ３２及びＲ３３の接続点Ｐ３１と接地との間にはフィルタ用コンデンサＣ３１が接続されている。また、抵抗Ｒ３４には並列に第３スイッチ素子ＳＷ３となるバイポーラトランジスタＱ３４が接続されている。

分圧回路３１の接続点Ｐ３１は、電圧制御部３２に接続されている。この電圧制御部３２は、分圧回路３１の接続点Ｐ３１にカソードが接続されたツェナーダイオードＤ３１と、このツェナーダイオードＤ３１のアノードと接地間に接続された抵抗Ｒ３５と、ツェナーダイオードＤ３１のアノード及び抵抗Ｒ３５の接続点Ｐ３２にベースが接続されたＮＰＮ形バイポーラトランジスタＱ３１とを備えている。バイポーラトランジスタＱ３１のコレクタはコレクタ抵抗Ｒ３６を介してＩＣ電源Ｖｃｃに接続され、エミッタは接地されている。ツェナーダイオードＤ３１の降伏電圧（ツェナー電圧）を分圧回路３１の分圧比の逆数倍したものが、上述の閾値電圧Ｖｔｈに相当する。

そして、電圧制御部３２のツェナーダイオードＤ３１及び抵抗Ｒ３５の接続点Ｐ３２が第１スイッチ素子ＳＷ１を構成するＮＰＮ形バイポーラトランジスタＱ３２のベースに接続されている。このバイポーラトランジスタＱ３２のコレクタが分圧回路１６の抵抗Ｒ_{ＶＤＥＴ２}及びＲ_{ＶＤＥＴ３}の接続点Ｐ２に接続され、エミッタが接地されている。
また、ＮＰＮ形バイポーラトランジスタＱ３１のコレクタが第２スイッチ素子ＳＷ２を構成するＮチャネルのＭＯＳＦＥＴＱ３３のゲートに接続されている。このＭＯＳＦＥＴＱ３３のソースは分圧回路１７を構成する抵抗Ｒｉｓ２に接続され、ドレインは接地されている。ここで、ＭＯＳＦＥＴＱ３３としては、回路動作時にソース電位が最大−１Ｖ程度まで下がる為、ゲートしきい値Ｖｔｈが高い（例えば２Ｖ以上）素子を使用する。

さらに、ＮＰＮ形バイポーラトランジスタＱ３１のコレクタが第３スイッチ素子ＳＷ３を構成するＮＰＮ形バイポーラトランジスタＱ３４のベースに接続されている。このＮＰＮ形バイポーラトランジスタＱ３４のコレクタは分圧回路３１の抵抗Ｒ３３及びＲ３４の接続点Ｐ３３に接続され、エミッタは接地に接続されている。
上記構成を有する電圧調整回路１９の動作を、全波整流回路３に例えば１００Ｖの低交流入力電圧Ｖａｃ_Ｌと例えば２００Ｖの高交流入力電圧Ｖａｃ_Ｈとの異なる電圧が印加される場合について説明する。

先ず、全波整流回路３に交流電力が供給されていない状態では、全波整流回路３からの入力電圧Ｖｉｎが零となるとともに、ＩＣ電源Ｖｃｃの電圧も零となることから昇圧チョッパ１１、力率改善制御用ＩＣ１４及び電圧調整回路１９も動作を停止している。
この動作停止状態から、全波整流回路３に交流電源２から低交流電圧の交流１００Ｖが入力された場合には、全波整流回路３で全波整流されて入力電圧Ｖｉｎが直流１００Ｖの低入力電圧Ｖｉｎ_Ｌとなる。これによって、図示しない電源回路からＩＣ電源Ｖｃｃが供給される。

この低入力電圧Ｖｉｎ_Ｌは電圧調整回路１９の分圧回路３１に入力される。このとき、バイポーラトランジスタＱ３４がオフ状態であるものとすると、抵抗Ｒ３１〜Ｒ３４が直列に接続された状態となり、分圧比が大きい状態にある。しかしながら、この場合の分圧比は、分圧回路３１の接続点Ｐ３１の分圧電圧Ｖ_ＤＩＶはツェナーダイオードＤ３１の降伏電圧（閾値電圧の分圧に相当）より低くなるように設定されている。したがって、ツェナーダイオードＤ３１が逆導通することはない。このため、ツェナーダイオードＤ３１と抵抗Ｒ３５との接続点Ｐ３２の電位が接地電位となり、バイポーラトランジスタＱ３１及びＱ３２がオフ状態となる。

バイポーラトランジスタＱ３１がオフ状態となることにより、バイポーラトランジスタＱ３１のコレクタ電位がＩＣ電源電位Ｖｃｃとなり、ＭＯＳＦＥＴＱ３３及びバイポーラトランジスタＱ３４がオン状態となる。
バイポーラトランジスタＱ３４がオン状態となることにより、第３分圧回路３１の抵抗Ｒ３４がバイパスされて、第３分圧回路３１の抵抗がＲ３１〜Ｒ３３の３つになることにより、分圧比が低くなって接続点Ｐ３１から出力される分圧電圧Ｖ_ＤＩＶが低下することになる。このため、ツェナーダイオードＤ３１の降伏電圧より十分に低くなり、ツェナーダイオードＤ３１が逆導通することを確実に防止することができる。なお、バイポーラトランジスタＱ３４が最初オフ状態であるものとしたが、オン状態である場合は、分圧回路３１の接続点Ｐ３１の分圧電圧Ｖ_ＤＩＶはツェナーダイオードＤ３１の降伏電圧（閾値電圧の分圧に相当）よりさらに低くなって、やはりツェナーダイオードＤ３１が逆導通しないので、上と同様の動作によりバイポーラトランジスタＱ３４はオン状態を保つ。

また、ＭＯＳＦＥＴＱ３３がオン状態となることにより、力率改善制御用ＩＣ１４の電流検出端子ｔ_ＩＳの入力側に抵抗Ｒｉｓ１及びＲｉｓ２が接続されて第２分圧回路１７が構成される。
したがって、前述した前記（１）式で表されるようにＡＣ１００Ｖの低交流入力電圧Ｖａｃ_Ｌで入力電流Ｉｉｎが増加することにより、電流検出用抵抗Ｒｓで検出される電圧の絶対値が増加することになる。この電圧を第２分圧回路１７で例えば１／２に分圧した負電圧−Ｖ_ＩＳが電流検出端子ｔ_ＩＳに入力される。したがって、ＡＣ２００Ｖの高交流入力電圧Ｖａｃ_Ｈでの電流検出電圧Ｖ_ＩＳと同等の電流検出電圧となる。

また、力率改善制御用ＩＣ１４の入力電圧検出端子ｔ_ＶＤＥＴの入力側に設けられた第１分圧回路１６のバイポーラトランジスタＱ３２がオフ状態となることにより、３つの抵抗Ｒ_{ＶＤＥＴ１}、Ｒ_{ＶＤＥＴ２}及びＲ_{ＶＤＥＴ３}で分圧比が決定される。このため、入力電圧Ｖｉｎが１００Ｖで、各抵抗の抵抗値を例えばＲ_{ＶＤＥＴ１}＝３３００Ω、Ｒ_{ＶＤＥＴ２}＝３４Ω、Ｒ_{ＶＤＥＴ３}＝３４Ωとすると、接続点Ｐ１から出力される入力電圧検出電圧Ｖ_ＶＤＥＴはピーク値が約２Ｖとなる。

一方、動作停止状態から、全波整流回路３に交流電源２から高交流電圧の交流２００Ｖが入力された場合には、全波整流回路３で全波整流されて入力電圧Ｖｉｎが直流２００Ｖの高入力電圧Ｖｉｎ_Ｈとなる。これによって、図示しない電源回路からＩＣ電源Ｖｃｃが供給される。

この高入力電圧Ｖｉｎ_Ｈは電圧調整回路１９の分圧回路３１に入力される。高入力電圧Ｖｉｎ_Ｈがゼロから立ち上ると考えると、立ち上がり初期の段階で、上記のＡＣ１００Ｖの低交流入力電圧Ｖａｃ_Ｌの場合と同様に動作して、バイポーラトランジスタＱ３４がオン状態となる。このとき、抵抗Ｒ３１〜Ｒ３３だけで分圧回路を構成する状態となり、分圧比が小さい状態にあるが、高入力電圧Ｖｉｎ_Ｈが１００Ｖを超えてある程度高くなると、分圧回路３１の接続点Ｐ３１の分圧電圧Ｖ_ＤＩＶがツェナーダイオードＤ３１の降伏電圧より高くなるよう抵抗Ｒ３１〜Ｒ３３の分圧比が設定されている。そのため、直流２００Ｖの高入力電圧Ｖｉｎ_Ｈが印加されると、最終的にこのツェナーダイオードＤ３１が逆導通する。このため、ツェナーダイオードＤ３１と抵抗Ｒ３５との接続点Ｐ３２の電位が高電位となり、バイポーラトランジスタＱ３１及びＱ３２がオン状態となる。

バイポーラトランジスタＱ３１がオン状態となることにより、バイポーラトランジスタＱ３１のコレクタ電位が接地電位となり、ＭＯＳＦＥＴＱ３３及びバイポーラトランジスタＱ３４がオフ状態となる。バイポーラトランジスタＱ３４がオフ状態となることにより、分圧回路３１の接続点Ｐ３１の分圧電圧Ｖ_ＤＩＶがツェナーダイオードＤ３１の降伏電圧よりさらに高くなり、ツェナーダイオードＤ３１が遮断することを確実に防止することができる。

また、ＭＯＳＦＥＴＱ３３がオフ状態となることにより、力率改善制御用ＩＣ１４の電流検出端子ｔ_ＩＳの入力側に抵抗Ｒｉｓ１のみが接続された状態となる。
前述した前記（１）式で表されるようにＡＣ２００Ｖの高交流入力電圧Ｖａｃ_Ｈで入力電流Ｉｉｎが減少することにより、電流検出用抵抗Ｒｓで検出される電圧の絶対値が減少することになる。この電圧が抵抗Ｒｉｓ１を介してそのまま電流検出電圧−Ｖ_ＩＳとして電流検出端子ｔ_ＩＳに入力される。この状態は、抵抗Ｒｉｓ１、Ｒｉｓ２からなる分圧回路に関し、抵抗Ｒｉｓ２の抵抗値が無限大になって分圧比（Ｒｉｓ２／（Ｒｉｓ１＋Ｒｉｓ２））が１になった場合と考えられる。したがって、ＡＣ１００Ｖの低交流入力電圧Ｖａｃ_Ｌでの電流検出電圧Ｖ_ＩＳと同等の電流検出電圧となる。

また、力率改善制御用ＩＣ１４の入力電圧検出端子ｔ_ＶＤＥＴの入力側に設けられた第１分圧回路１６のバイポーラトランジスタＱ３２がオン状態となることにより、抵抗Ｒ_{ＶＤＥＴ３}がバイパスされて２つの抵抗Ｒ_{ＶＤＥＴ１}、Ｒ_{ＶＤＥＴ２}で分圧比が決定され、各抵抗の抵抗値をＲ_{ＶＤＥＴ１}＝３３００Ω、Ｒ_{ＶＤＥＴ２}＝３８Ωとすると接続点Ｐ１から出力される入力電圧検出電圧Ｖ_ＶＤＥＴはピーク値が約２Ｖとなり、前述した低入力電圧Ｖｉｎ_Ｌの入力時とほぼ等しくなる。

したがって、電圧調整回路１９によって、全波整流回路３に１００Ｖの低交流入力電圧Ｖａｃ_Ｌが入力されたときと、２００Ｖの高交流入力電圧Ｖａｃ_Ｈが入力されたときとで、力率改善制御用ＩＣ１４の入力電圧検出端子ｔ_ＶＤＥＴに入力される入力電圧検出電圧Ｖ_ＶＤＥＴをほぼ等しくできるとともに、電流検出端子ｔ_ＩＳに入力される電流検出電圧−Ｖ_ＩＳをほぼ等しくすることができる。

次に、上記第１の実施形態におけるスイッチング電源の動作を説明する。
交流電源２から図３（ａ）に示す交流入力電圧Ｖａｃが全波整流回路３に供給され、この全波整流回路３から図３（ａ）に示す交流入力電圧Ｖａｃの負側を正側に折り返した正弦波の半波状の全波整流電圧（図示せず）が入力電圧Ｖｉｎとして入力される。この入力電圧ＶｉｎがインダクタンスＬ１１及びスイッチング素子Ｑ１１による昇圧チョッパ１１で昇圧されてダイオードＤ１を通り、出力コンデンサＣ２で平滑化されて、略直流電圧となる一定の出力電力として第２コンバータ２０に供給される。この第２コンバータ２０は、共振用コンデンサ、絶縁トランス及びスイッチング素子を有する例えばＬＬＣ電流共振型コンバータで構成され、トランスの二次側から安定化直流電力を出力する。

ここで、昇圧チョッパ１１では、力率改善制御用ＩＣ１４の出力端子ｔ_ＯＵＴから出力される駆動信号Ｓ_ＤＲＶは図４（ａ）に示すようにオン（Ｈレベル）及びオフ（Ｌレベル）を繰り返す矩形波信号である。この駆動信号Ｓ_ＤＲＶがオフ状態であるときには、スイッチング素子Ｑ１がオフ状態となり、ドレイン−ソース間電圧Ｖｄｓが図４（ｂ）に示すようにほぼ出力コンデンサＣ２の電圧になる。逆に、駆動信号Ｓ_ＤＲＶがオン状態であるときには、スイッチング素子Ｑ１がオン状態となり、ドレイン−ソース間電圧Ｖｄｓが図（ｂ）に示すように接地電位である０となる。

そして、スイッチング素子Ｑ１がオン状態である区間で、インダクタＬ１及びスイッチング素子Ｑ１を通じて電流が流れてインダクタＬ１に磁気エネルギが蓄積される。このため、インダクタ電流ＩＬ１は図４（ｃ）に示すように時間の経過に伴って増加する。また、スイッチング素子Ｑ１がオフ状態である区間で、インダクタＬ１に蓄積された磁気エネルギが放出され、ダイオードＤ１を通じて出力コンデンサＣ２に充電される。このため、インダクタ電流ＩＬ１は図４（ｃ）に示すように時間の経過に伴って減少する。

一方、力率改善制御用ＩＣ１４では、昇圧チョッパ１１の出力電圧が分圧抵抗Ｒ１１及びＲ１２によって分圧されてフィードバック電圧Ｖ_ＦＢとしてフィードバック端子ｔ_ＦＢに入力される。
このとき、第１コンバータ１０では、出力電流波形を入力電圧（交流電圧を全波整流したものであるので、その周波数は交流周波数の２倍となっている）と同じ波形に近づける（力率を１に近づける）電流制御を行うので、出力電圧には、図３（ｂ）に示すように、交流周波数の２倍の周波数となるリップルが発生する。このリップルがフィードバック電圧Ｖ_ＦＢにも入力されるので、図３（ｃ）に示す交流入力電流波形のように電流波形が歪み、力率が悪化する。

このフィードバック電圧Ｖ_ＦＢは、電圧誤差増幅器１４ａに供給され、この電圧誤差増幅器１４ａから参照電圧Ｖｒｅｆとの差電圧が増幅された出力電圧Ｖ_ＶＣＭＰが出力される。
この出力電圧Ｖ_ＶＣＭＰに含まれるリップル分は、位相調整端子ｔ_ＶＣＭＰに接続されたコンデンサＣ１２およびＲＣ位相補償回路１５によって平滑化されている。

この位相補償回路１５では、コンデンサＣ１３の容量を大きくし、抵抗Ｒ１３の抵抗値を小さくすることにより、電圧誤差増幅器１４ａのゲインが下がり、フィードバック端子ｔ_ＦＢに入力されるフィードバック電圧Ｖ_ＦＢの入力リップル成分が出力に表れにくくすることができる。しかしながら、電圧誤差増幅器１４ａのゲインが下がることにより、電圧誤差増幅器１４ａの応答が悪くなるので、急激な負荷変動で出力電圧の変動が大きくなってしまう。

このため、位相補償回路１５の容量値及び抵抗値は、電圧誤差増幅器１４ａの応答性を確保できる適正値に設定する。
電圧誤差増幅器１４ａの出力電圧Ｖ_ＶＣＭＰに含まれるリップル分をコンデンサＣ１２及び位相補償回路１５で除去したほぼ直流状態の出力電圧Ｖ_ＶＣＭＰを乗算器１４ｂに入力する。

一方、全波整流回路３から出力される入力電圧Ｖｉｎが分圧回路１６に入力される。この分圧回路１６に接続された第１スイッチ素子ＳＷ１を構成するバイポーラトランジスタＱ３２が前述したように電圧調整回路１９によって制御される。このため、力率改善制御用ＩＣ１４の入力電圧検出端子ｔ_ＶＤＥＴに入力される入力電圧検出電圧Ｖ_ＶＤＥＴは、交流電源２から入力される交流電圧が１００Ｖであっても２００Ｖであっても略等しい値の正弦波状の入力電圧検出電圧Ｖ_ＶＤＥＴとなる。

この入力電圧検出電圧Ｖ_ＶＤＥＴが乗算器１４ｂに入力される。この乗算器１４ｂで電圧誤差増幅器１４ａから出力されてリップル分を除去してほぼ直流電圧となっている出力電圧Ｖ_ＶＣＭＰと正弦波状の入力電圧検出電圧Ｖ_ＶＤＥＴとが前記（２）式で表れるように乗算される。したがって、乗算器１４ｂから出力される乗算出力Ｖ_ＭＵＬも入力交流電圧に比例した正弦波状となる。

この乗算器１４ｂから出力される乗算出力Ｖ_ＭＵＬが電流誤差増幅器１４ｄの非反転入力端子に入力される。この電流誤差増幅器１４ｄの反転入力端子には、電流検出端子ｔ_ＩＳに入力される入力電流検出電圧−Ｖ_ＩＳを電流検出回路１４ｃで反転増幅した入力電流検出電圧＋Ｖ_ＩＳが入力される。この入力電流検出電圧−Ｖ_ＩＳも前述したように、分圧抵抗Ｒｉｓ２を接続するか否かを電圧調整回路１９によって制御することにより、交流電圧が１００Ｖの低交流入力電圧_Ｌであるか２００Ｖの高交流入力電圧Ｖａｃ_Ｈであるかにかかわらずほぼ等しい電圧値となる。

そして、電流誤差増幅器１４ｄで、乗算出力Ｖ_ＭＵＬと入力電流検出電圧＋Ｖ_ＩＳの差電圧を増幅し出力電圧Ｖ_ＩＣＭＰを出力する。この出力電圧Ｖ_ＩＣＭＰは、図４（ｄ）に示すように、コンデンサＣ１６及び位相補償回路１８でリップル分を除去される。このリップル分を除去された出力電圧Ｖ_ＩＣＭＰがＰＷＭコンパレータ１４ｅに入力される。
このＰＷＭコンパレータ１４ｅで発振器１４ｈから入力される図４（ｄ）に示す鋸歯状波信号Ｓ_ＯＳＣと比較されることにより、パルス幅変調されて図４（ｅ）に示すＰＷＭ信号Ｓ_ＰＷＭが出力される。このＰＷＭ信号Ｓ_ＰＷＭがオアゲート１４ｆを介してＲＳフリップフロップ１４ｇのリセット端子に供給される。

このＲＳフリップフロップ１４ｇのセット端子には、発振器１４ｈから鋸歯状波の立ち上り時点で得られる図４（ｆ）に示すパルス信号Ｓ_ＰＵＬが入力されている。ここで、オアゲート１４ｆには、低電圧誤動作防止信号ＵＶＬＯ、短絡保護信号ＳＰ及び過電圧保護信号ＯＶＰが入力されているが、これらは正常時にはＬ（ロー）レベルを維持し、保護状態となるとＨ（ハイ）レベルとなる。ＲＳフリップフロップ１４ｇは、低電圧誤動作防止信号ＵＶＬＯ、短絡保護信号ＳＰ、過電圧保護信号ＯＶＰ及びＰＷＭコンパレータ１４ｅの出力のいずれかがＨレベルとなったらリセットされて、スイッチング素子Ｑ１がオフ状態となる。

したがって、保護状態でなければ、ＲＳフリップフロップ１４ｇは、発振器１４ｈから出力されるパルス信号Ｓ_ＰＵＬでセットされ、ＰＷＭコンパレータ１４ｅから出力されるパルス幅変調信号Ｓ_ＰＷＭによってリセットされる。したがって、ＲＳフリップフロップ１４ｇの肯定出力端子Ｑから出力される駆動信号Ｓ_ＤＲＶは、図４（ａ）に示すように、時点ｔ２でオン状態（Ｈレベル）となる。

その後、時点ｔ３で鋸歯状波信号Ｓ_ＯＳＣが電流誤差増幅器１４ｄの出力電圧Ｖ_ＩＣＭＰ以上となることにより、ＰＷＭ信号Ｓ_ＰＷＭがＨレベルとなることにより、ＲＳフリップフロップ１４ｇがリセットされて駆動信号Ｓ_ＤＲＶがオフ状態（Ｌレベル）となる。
その後、時点ｔ４で鋸歯状波信号Ｓ_ＯＳＣが電流誤差増幅器１４ｄの出力電圧Ｖ_ＩＣＭＰ未満となることにより、ＰＷＭ信号Ｓ_ＰＷＭがＬレベルとなり、その後時点ｔ５で発振器１４ｈから出力されるパルス信号Ｓ_ＰＵＬにより、ＲＳフリップフロップ１４ｇがセットされる。このため、駆動信号Ｓ_ＤＲＶが再度オン状態となる。

その後、時点ｔ６でＰＷＭ信号Ｓ_ＰＷＭがＨレベルとなることにより、ＲＳフリップフロップ１４ｇがリセットされて駆動信号Ｓ_ＤＲＶがオフ状態となる。
このように、上記実施形態によると、力率改善制御用ＩＣ１４の入力電圧検出端子ｔ_ＶＤＥＴ入力される入力電圧検出電圧Ｖ_ＶＤＥＴの電圧レベルが全波整流回路３に入力される交流電圧が１００Ｖの低交流入力電圧Ｖａｃ_Ｌである場合と、２００Ｖの高交流入力電圧Ｖａｃ_Ｈで互いにほぼ等しく制御される。また、力率改善制御用ＩＣ１４の電流検出端子ｔ_ＩＳに入力される電流検出電圧−Ｖ_ＩＳの電圧レベルが全波整流回路３に入力される交流電圧が１００Ｖの低交流入力電圧Ｖａｃ_Ｌである場合と、２００Ｖの高交流入力電圧Ｖａｃ_Ｈで互いにほぼ等しく制御される。

ここで、力率改善制御用ＩＣ１４の力率改善制御の計算式は、電流検出端子ｔ_ＩＳに入力される電流検出電圧−Ｖ_ＩＳ（負電圧）から求められる正電圧の電流検出電圧Ｖ_ＩＳの、スイッチング周期毎の平均値をＶ_{ＩＳ＿ＡＶＥ}（以下、単に平均値Ｖ_{ＩＳ＿ＡＶＥ}と記す。）とし、電圧誤差増幅器１４ａの出力電圧をＶ_ＶＣＭＰ、入力電圧検出端子ｔ_ＶＤＥＴの入力電圧検出電圧をＶ_ＶＤＥＴとすると、上述のように下記（３）式のようになる。
Ｖ_{ＩＳ＿ＡＶＥ}×α＝Ｋ×Ｖ_ＶＣＭＰ×Ｖ_ＶＤＥＴ ・・・（３）
ただし、α及びＫは定数である。

ここで、入力電圧検出電圧Ｖ_ＶＤＥＴ［Ｖ］と電流検出電圧Ｖ_ＩＳの平均値Ｖ_{ＩＳ＿ＡＶＥ}［ｍＶ］との関係を電圧誤差増幅器１４ａの出力電圧Ｖ_ＶＣＭＰをパラメータとして表すと、図５に示すようになる。
この図５で、実際に使用する電流検出電圧Ｖ_ＩＳの平均値Ｖ_{ＩＳ＿ＡＶＥ}の範囲は０ｍＶ〜３００ｍＶであり、特性線がリニアな領域を使用する。電流検出電圧Ｖ_ＩＳの平均値Ｖ_{ＩＳ＿ＡＶＥ}が３００ｍＶを超えて増加すると、乗算器１４ｂの定数Ｋが低下するため特性線が曲線となり、電流検出電圧Ｖ_ＩＳの平均値Ｖ_{ＩＳ＿ＡＶＥ}が５００ｍＶで過電流保護が作用して一定値となる。

上記（３）式から、電流検出電圧Ｖ_ＩＳの平均値Ｖ_{ＩＳ＿ＡＶＥ}が同じでも、入力電圧検出電圧Ｖ_ＶＤＥＴが２倍になると電圧誤差増幅器１４ａの出力電圧Ｖ_ＶＣＭＰは１／２になる。
ここで、電圧誤差増幅器１４ａの出力と入力（Ｖｒｅｆ−Ｖ_ＦＢ）は実使用範囲では比例している。このため、電圧誤差増幅器１４ａの出力電圧Ｖ_ＶＣＭＰが１／２になるということは、電圧誤差増幅器１４ａの入力（Ｖｒｅｆ−Ｖ_ＦＢ）も１／２となっている。したがって、電圧誤差増幅器１４ａの入力（Ｖｒｅｆ−Ｖ_ＦＢ）に対する出力電流のゲイン（ループゲイン）が２倍になることになる。

よって、入力電圧検出電圧Ｖ_ＶＤＥＴが２倍になると、同じ入力（Ｖｒｅｆ−Ｖ_ＦＢ）のリップルでも２倍電流検出電圧Ｖ_ＩＳが変動することになり、高調波電流が増加して力率が悪化してしまう。
しかしながら、本実施形態では、交流入力電圧Ｖａｃが１００Ｖの低交流入力電圧Ｖａｃ_Ｌと２００Ｖの高交流入力電圧Ｖａｃ_Ｈとで力率改善制御用ＩＣ１４の入力電圧検出端子ｔ_ＶＤＥＴに入力される入力電圧検出電圧Ｖ_ＶＤＥＴがほぼ同じ値となるので、入力電圧が２倍となったときの電流検出電圧Ｖ_ＩＳの過度な変動を抑制することができ、高調波電流の増加を抑制することができる。高交流入力電圧Ｖａｃ_Ｈ時の力率の低下を抑制することができる。

すなわち、高交流入力電圧Ｖａｃ_Ｈが入力されたときに、同じ出力電力Ｐｏでも、力率改善制御用ＩＣ１４の電流検出端子ｔ_ＩＳに入力される電流検出電圧−Ｖ_ＩＳの絶対値は低交流入力電圧Ｖａｃ_Ｌが入力されたときと同等の電圧の絶対値まで高められる。このため、入力電圧検出電圧Ｖ_ＶＤＥＴは変わらないので、前記（３）式から電圧誤差増幅器１４ａの出力電圧Ｖ_ＶＣＭＰが高くなる。したがって、電圧誤差増幅器１４ａの入力（Ｖｒｅｆ−Ｖ_ＦＢ）も高くなるので、この入力（Ｖｒｅｆ−Ｖ_ＦＢ）に対する出力電流のループゲインが低下する。このため、高調波の発生をより抑制することができる。

このとき、ＡＣラインの周波数の２倍となる周波数リップ成分が表れないように電圧誤差増幅器１４ａの出力電圧Ｖ_ＶＣＭＰに対する位相補償回路１５の容量Ｃを大きくし、抵抗Ｒを小さくする必要がなく、電圧誤差増幅器１４ａのゲインが低下して応答性が低下することを抑制できる。
しかも、高交流入力電圧Ｖａｃ_Ｈが入力されたときに、インダクタ電流の減少をカバーするように電流検出電圧Ｖ_ＩＳを高くすることができるので、電流検出精度を確保することができる。

逆に、低交流入力電圧Ｖａｃ_Ｌが入力されたときには、力率改善制御用ＩＣ１４の入力電圧検出端子ｔ_ＶＤＥＴに入力される入力電圧検出電圧Ｖ_ＶＤＥＴを高めることができる。このため、前記（３）式から入力電圧検出電圧Ｖ_ＶＤＥＴが高くなることにより、電圧誤差増幅器１４ａの出力電圧Ｖ_ＶＣＭＰが低くなる。したがって、電圧誤差増幅器１４ａの入力（Ｖｒｅｆ−Ｖ_ＦＢ）も低くなるので、この入力（Ｖｒｅｆ−Ｖ_ＦＢ）に対する出力電流のループゲインが高くなり、応答性を確保することができる。

従来の力率改善回路では、交流入力電圧Ｖａｃが高いとループゲインが高くなりすぎて力率が悪化する、もしくは交流入力電圧Ｖａｃが低いとループゲインが低くなりすぎて応答性が悪化する、のトレードオフ状態にあった。また、電流検出電圧Ｖ_ＩＳの検出精度に関しても、交流入力電圧Ｖａｃの高低の一方に合わせると、他方で精度が問題となった。対応すべき状態が複数あるので、すべての状態を最適にする訳にはいかなかった。これに対し、本発明ではこれらのトレードオフ関係を解消して、最適な状態を実現することができる。

なお、上記実施形態では、第１スイッチ素子ＳＷ１で第１分圧回路１６の接続点Ｐ１と接地間の合成抵抗値を低下させるために抵抗Ｒ_{ＶＤＥＴ３}をバイパスする場合について説明した。しかしながら、本発明は、上記構成に限定されるものではなく、図６に示すように第１スイッチ素子ＳＷ１によって第１分圧回路１６の抵抗Ｒ_{ＶＤＥＴ２}と並列に調整抵抗Ｒ_{ＶＤＥＴ３}を接続することにより、合成抵抗値を減少させるようにしてもよい。

すなわち、図６では、抵抗Ｒ_{ＶＤＥＴ２}と並列に調整抵抗Ｒ_{ＶＤＥＴ３}と第１スイッチ素子ＳＷ１を構成するバイポーラトランジスタＱ３２の直列回路を接続することを除いては前述した図２と同様の構成を有する。
この図６の構成では、入力電圧Ｖｉｎが低入力電圧Ｖｉｎ_Ｌであるときに、バイポーラトランジスタＱ３１及びＱ３２がともにオフ状態となる。このため、第１分圧回路１６では抵抗Ｒ_{ＶＤＥＴ１}及びＲ_{ＶＤＥＴ２}が直列に接続された状態となり、分圧比（＝Ｒ_{ＶＤＥＴ２}／（Ｒ_{ＶＤＥＴ１}＋Ｒ_{ＶＤＥＴ２}））が大きい状態となる。したがって、入力電圧検出電圧Ｖ_ＶＤＥＴが高められる。

これに対して入力電圧Ｖｉｎが高入力電圧Ｖｉｎ_Ｈであるときに、バイポーラトランジスタＱ３１及びＱ３２がともにオン状態となる。このため、第１分圧回路１６では、抵抗Ｒ_{ＶＤＥＴ２}に調整抵抗Ｒ_{ＶＤＥＴ３}が並列に接続されることになり、例えば抵抗Ｒ_{ＶＤＥＴ２}に調整抵抗Ｒ_{ＶＤＥＴ３}が同一抵抗値であるとすると接続点Ｐ１と接地との間の合成抵抗が１／２に低下する。このため、分圧比（＝０．５Ｒ_{ＶＤＥＴ２}／（Ｒ_{ＶＤＥＴ１}＋０．５Ｒ_{ＶＤＥＴ２}））が小さい状態となる。したがって、入力電圧検出電圧Ｖ_ＶＤＥＴが低下される。

よって、前述した図２と同様に入力電圧検出電圧Ｖ_ＶＤＥＴを調整することができる。
また、上記実施形態では、スイッチ素子Ｑ３１、Ｑ３２及びＱ３４としてバイポーラトランジスタを適用したが、ＭＯＳＦＥＴ等のスイッチ素子を適用することもできる。
また、上記実施形態では、入力電圧に応じて入力電圧検出電圧Ｖ_ＶＤＥＴ及び電流検出電圧Ｖ_ＩＳを２段階に調整する場合について説明したが、これに限定されるものではなく、入力電圧に応じて入力電圧検出電圧Ｖ_ＶＤＥＴ及び電流検出電圧Ｖ_ＩＳを３段階以上に切換えるようにしてもよい。

さらに、上記実施形態では、入力交流電圧が１００Ｖと２００Ｖとで入力電圧検出電圧Ｖ_ＶＤＥＴ及び電流検出電圧Ｖ_ＩＳがほぼ等しくなるように調整した。しかしながら、本発明では、必ずしも等しくなるように調整する必要はなく、高入力電圧時にループゲインを低下させ、低入力電圧時にループゲインを増加させるようにして、それぞれ要求仕様を満たすようにすればよい。

１…スイッチング電源装置、２…交流電源、３…全波整流回路、１０…第１コンバータ、１１…昇圧チョッパ、１４…力率改善制御用ＩＣ、１４ａ…電圧誤差増幅器、１４ｂ…乗算器、１４ｃ…電流検出回路、１４ｄ…電流誤差増幅器、１４ｅ…ＰＷＭコンバレータ、１４ｆ…オアゲート、１４ｇ…ＲＳフリップフロップ、１４ｈ…発振器、１４ｉ…ドライブ回路、１５…位相補償回路、１６…第１分圧回路、１７…第２分圧回路、１８…位相補償回路、１９…電圧調整回路、３１…第３分圧回路、３２…電圧制御部、２０…第２コンバータ

Claims (5)

1. 交流を全波整流した直流を昇圧チョッパのスイッチング素子を制御して力率を改善する力率改善回路であって、
   前記昇圧チョッパの入力電圧に応じた電圧が入力される入力電圧検出端子と、前記昇圧チョッパのインダクタ電流に応じた電圧が入力される電流検出端子と、前記昇圧チョッパの出力電圧に応じた電圧が入力される出力電圧検出端子と、前記スイッチング素子に対する駆動信号を出力する出力端子とを備える力率改善制御回路と、
   前記入力電圧を検出し、検出した入力電圧に応じて前記電流検出端子の電圧及び前記入力電圧検出端子の電圧を調整する電圧調整回路と、
   前記入力電圧検出端子に入力される前記入力電圧を分圧する第１分圧回路と、
   前記電流検出端子に入力される電圧を出力する第２分圧回路とを備え、
   前記電圧調整回路は、前記入力電圧を分圧する第３分圧回路と、該第３分圧回路の分圧電圧を検出して前記第１分圧回路及び前記第２分圧回路の分圧比を調整する電圧制御部とを備え、閾値電圧以上の入力電圧の入力時に、前記第１分圧回路の分圧比を小さくするとともに前記第２分圧回路の分圧比を大きくするようにした力率改善回路。
2. 前記電圧調整回路は、入力電圧が高いと、前記インダクタ電流に対する前記電流検出端子の電圧の比率を高くするとともに、前記入力電圧に対する前記入力電圧検出端子の電圧の比率を低くするようにした請求項１に記載の力率改善回路。
3. 前記第２分圧回路は、一端が前記電流検出端子に接続される抵抗と、該抵抗の他端を接地する第２スイッチ素子とを備え、前記第１分圧回路は、複数の分圧抵抗の一部をパイバスする第１スイッチ素子を備えている請求項１又は２に記載の力率改善回路。
4. 前記第２分圧回路は、一端が前記電流検出端子に接続される抵抗と、該抵抗の他端を接続する第２スイッチ素子とを備え、前記第１分圧回路は、構成する複数の分圧抵抗の一部と並列に調整抵抗を接続する第３スイッチ素子を備えている請求項１又は２に記載の力率改善回路。
5. 請求項１から４の何れか一項の力率改善回路を備えたスイッチング電源装置。

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