JP6943875B2 - サンプルホールドに基づく時間コントラスト視覚センサ - Google Patents

サンプルホールドに基づく時間コントラスト視覚センサ Download PDF

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Description

本発明は、時間微分光感知システム(すなわち時間コントラストセンサ)のための、特に光感知応用のための低消費省面積アナログ集積回路のための画像センサのための画素回路に関する。
従来のビデオカメラでは、装置は、フォトグラムを次々と記録する。時間コントラストセンサでは、フォトグラムはない。ビデオカメラでのように、集積回路は、光センサマトリックスを含む。しかしながら、従来のビデオカメラでは、各光センサは、固定周波数でサンプリングされ、一方、時間コントラストセンサでは画素はサンプリングされず、各画素は、それが感知する光の時間導関数を計算し、オプションとしてこの導関数について何らかの処理を行い、計算された量が、既定のレベルまたはしきい値を超えるとき、画素は、「イベント」を生成し、このイベントに関連する情報を伝達する。
伝達される情報は通常、光強度が増加したかまたは減少したかを示すための符号ビット「s」と一緒に、二次元光センサマトリックス内の画素のx、y座標から成る。このようにして、時間コントラストセンサの出力は、それらが感知する光強度の相対的変化を検出する様々な画素の符号ビットを有する(x、y、s)座標の流れから成る。
この概念は、Proc. 19th Conf. Advanced Research in VLSI、Salt Lake City、UT、249〜264ページ、2001年でのLandolt他の「Visual sensor with resolution enhancement by mechanical vibrations」、およびIEEE Transactions on Circuits and Systems、Part-II: Analog and Digital Signal Processing、vol. 49、No. 9、612〜628ページ、2002年9月でのJ. Kramerの「An integrated optical transient sensor」において初めて報告された。
しかしながら、これらの実施は、高い画素間ミスマッチを被り、低い時間コントラスト感度をもたらした。その後、改善された感度センサが、Solid-State Circuits、2006 IEEE International Conference ISSCC、Dig of Tech Paper、2060〜2069ページ、2006年2月でのLichtsteiner、PoschおよびDelbruckの「A 128 x 128 120dB 30mW Asynchronous vision sensor that responds to relative intensity change」において報告され、続いてIEEE J. Solid-State Circuits、vol. 43、No. 2、566〜576ページ、2008年2月でのP. Lichtsteiner他の「A 128 x 128 120dB 15μs latency asynchronous temporal contrast vision sensor」および米国特許第7,728,269号においてより詳細に報告された。
2010年には、Solid-State Circuits、2010 IEEE International Conference ISSCC、Dig of Tech Paper、400〜401ページ、2010年2月でのPosch他の「A QGVA 143dB dynamic range asynchronous address event PWM dynamic image sensor with lossless pixel level video compression」、および米国特許出願公開第2010/0182468号が、新しいプロトタイプを報告した。
2011年には、IEEE J. Solid-State Circuits、vol. 46、No. 6、1443〜1455ページ、2010年2月でのJ. A. Lenero-Bardallo他の「A 3.6μs Asynchronous frame free event-driven dynamic vision sensor」が、電圧プリアンプを追加することによって時間コントラスト感度をブーストしようとする試みを報告したが、しかしこれは、ミスマッチを悪化させ、非常に高い電力消費を導入した。
2013年には、IEEE J. Solid-State Circuits、vol. 48、No. 3、827〜838ページ、2013年3月でのT. Serrano-Gotarredona他の「A 128x128 1.5% Contrast Sensitivity 0.9% FPN 3μs Latency 4mW Asynchronous Frame-Free Dynamic Vision Sensor Using Transimpedance Amplifiers」、およびEP2717466が、トランスインピーダンス増幅器およびダイオード接続トランジスタを用いて時間コントラスト感度をブーストするための代替の低電力低ミスマッチ技法を報告した。
これらの時間コントラストセンサでは、光センサによって感知される光電流Iphは最初に、電圧増幅を有する対数変換を用いて電圧に変換される。その後、その時間導関数が、計算され、何らかの付加処理が、行われることもある。図1は、これらのステップを行う専用段を例示する包括的な図を例示する。フォトダイオード1は、典型的には約数百ピコアンペア(pA)に至るまでのわずかなpAの範囲内の光電流を提供する。この光電流は、光電流Iphの対数に比例する電圧を提供する対数電流/電圧コンバータによって構成される変換段2に供給される。典型的には、利得Avの電圧増幅段3は、変換された電圧を増幅し、次の式、
Vph = AvVolog(Iph/Io) (式1)
に従って信号電圧Vphをもたらす。
この回路が、カメラセンサを作製するために画素の配列に使用されるとき、パラメータAvおよびIoは、画素間ミスマッチを被ることが示されている。パラメータVoは典型的には、すべての画素について同じである物理定数に依存する。信号電圧Vphは次いで典型的には、信号電圧Vphの導関数、
Figure 0006943875
に比例する出力を提供する時間微分回路4に供給される。
ここで、ミスマッチリッチパラメータIoは、約分されているが、しかし利得パラメータAvは、残っている。報告されている最先端の時間コントラストカメラでは、この画素間ミスマッチに敏感なパラメータは、(i)米国特許第7,728,269号および米国特許出願公開第2010/0182468号に示されるようなユニティゲイン、または(ii)より高い利得(上記のJ. A. Lenero-Bardallo他、2011年および上記のT. Serrano-Gotarredona他、2013年を参照のこと)のいずれかである。
図2は、そのような時間微分回路4の例示的実施形態を示す。信号電圧Vphの時間導関数は、その端子電圧差が、信号電圧Vphに設定される、キャパシタ6を通る電流を感知することによって容易に得ることができる。キャパシタは、差動増幅器8の反転入力に接続される。フィードバック素子7は、差動増幅器8の前記反転入力および前記差動増幅器8の出力を接続する。差動増幅器8の非反転入力は、接地される。
キャパシタ6を通って流れる電流IDは、ID = C dVph/dtによって与えられる。フィードバック素子7の性質に応じて、人は、異なる方法で信号電圧Vphの時間導関数を使用することができる。例えば、フィードバック素子7が、抵抗器である場合は、出力電圧VDは、電流IDに比例し、それ故に信号電圧Vphの時間導関数に比例するということになる。信号電圧Vphの時間導関数は、信号電圧Vphの前記時間導関数が、光に関して正規化され、それ故に時間コントラストの尺度を提供するので、画素内の光の相対的変化を決定するために直接使用することができる。
例えば信号電圧Vphのこの時間導関数の累積計算結果を得るために、後処理回路5を用いて信号電圧Vphのこの時間導関数を後処理することもまた可能である。これは例えば、米国特許第7,728,269号、米国特許出願公開第2010/0182468号、上記のJ. A. Lenero-Bardallo他、2011年、または上記のT. Serrano-Gotarredona他、2013年での場合であり、後処理回路5は、図3に示されるように、積分リセット回路から成る。
図3の積分リセット回路では、リセットスイッチ7bと一緒のキャパシタンスC2のキャパシタ7aは、図2のフィードバック素子7であり、キャパシタンスC1のキャパシタ6は、信号電圧Vphの時間導関数に比例する電流IDを提供する微分回路4である。電流IDは、キャパシタ7aによって積分され、差動増幅器8の出力における出力電圧VDは、電流IDの積分バージョンを提供する。いったん出力電圧VDが、所与のしきい値に達すると、キャパシタ7a上の電荷は、リセットされ(すなわちゼロにされ)、それ故に出力電圧VDを静止レベルにリセットする。このようにして、積分リセット回路は、時間リセット信号である出力信号を提供する。
図3に示されるように、完全な回路は、適切に整合される必要がある2つのキャパシタ6、7aを使用し、それ故にミスマッチに敏感である。実際には、この回路は、差分コントラスト計算のための追加の利得を導入するために使用することができる。これは、キャパシタンスの比C1/C2を1よりも大きくすることによって達成される。しかしながら、これは、キャパシタンスが、デバイス面積に比例するので、集積回路実装に悪影響を与える。従って、大きな比を実現するためには、それらの片方が、もう一方のものよりもはるかに大きい面積である、2つのキャパシタが、必要とされる。これにより、画素に対して全体的面積における不利益がもたらされ、センサデバイスの面積およびコストが増加することになる。それに応じて、従来技術によって提案される解決策は、十分でなく、改善された画素回路構成の必要がなおある。
米国特許第7,728,269号 米国特許出願公開第2010/0182468号 EP2717466
Landolt他、「Visual sensor with resolution enhancement by mechanical vibrations」、Proc. 19th Conf. Advanced Research in VLSI、Salt Lake City、UT、249〜264ページ、2001年 J. Kramer、「An integrated optical transient sensor」、IEEE Transactions on Circuits and Systems、Part-II: Analog and Digital Signal Processing、vol. 49、No. 9、612〜628ページ、2002年9月 Lichtsteiner、PoschおよびDelbruck、「A 128 x 128 120dB 30mW Asynchronous vision sensor that responds to relative intensity change」、Solid-State Circuits、2006 IEEE International Conference ISSCC、Dig of Tech Paper、2060〜2069ページ、2006年2月 P. Lichtsteiner他、「A 128 x 128 120dB 15μs latency asynchronous temporal contrast vision sensor」、IEEE J. Solid-State Circuits、vol. 43、No. 2、566〜576ページ2008年2月 Posch他、「A QGVA 143dB dynamic range asynchronous address event PWM dynamic image sensor with lossless pixel level video compression」、Solid-State Circuits、2010 IEEE International Conference ISSCC、Dig of Tech Paper、400〜401ページ、2010年2月 J. A. Lenero-Bardallo他、「A 3.6μs Asynchronous frame free event-driven dynamic vision sensor」、IEEE J. Solid-State Circuits、vol. 46、No. 6、1443〜1455ページ、2010年2月 T. Serrano-Gotarredona他、「A 128x128 1.5% Contrast Sensitivity 0.9% FPN 3μs Latency 4mW Asynchronous Frame-Free Dynamic Vision Sensor Using Transimpedance Amplifiers」、IEEE J. Solid-State Circuits、vol. 48、No. 3、827〜838ページ、2013年3月
本発明は、上記の欠点の大部分を克服する解決策を提供する。特に、本発明は、従来技術の手法に使用されるミスマッチに敏感な二重キャパシタ積分リセット回路とは対照的に、時間微分を行うためにミスマッチに敏感でない単一キャパシタサンプルホールド回路を利用する。
本発明は、
- フォトダイオードを備え、出力を有する光センサ段であって、前記フォトダイオードの露出の光強度に依存する光受容体電流を配送するために構成される光センサ段と、
- 前記光受容体電流から導かれる信号電圧の変化を検出するために構成される比較段と
を備える画素回路であって、
画素回路は、入力と出力と制御端子とを有するサンプルホールド回路を備え、前記サンプルホールド回路の出力は、比較段の入力に接続され、比較段は、サンプルホールド回路の入力のための入力信号を出力するように構成され、
サンプルホールド回路の制御端子は、比較段に接続され、前記比較段は、信号電圧において変化が検出されるとき、サンプルホールド回路の制御端子にサンプリング信号を送出するために構成される、画素回路を提案する。
本発明の画素回路の他の好ましいが、制限的ではない態様は、次の通りに、単独のものまたは技術的に実現可能な組み合わせであり、すなわち、
- サンプルホールド回路は、比較段がサンプリング信号をサンプルホールド回路の制御端子に送出するとき前記サンプルホールド回路の入力における入力信号をサンプリングするため、および比較段がサンプリング信号をサンプルホールド回路の制御端子に送出しないときホールド電圧を保持するために構成され、
- サンプルホールド回路は、サンプリング信号が、サンプルホールド回路の制御端子において受け取られるとき、前記サンプルホールド回路の出力におけるホールド電圧が前記サンプルホールド回路の入力における入力信号に追随するように構成され、
- 比較段は、少なくとも1つのしきい電圧に対して信号電圧を比較するために構成され、比較段は、信号電圧と前記少なくとも1つのしきい電圧との間の比較に基づいてサンプリング信号をサンプルホールド回路の制御端子に送出するために構成され、
- 比較段は、第1のしきい電圧および第2のしきい電圧に対して信号電圧を比較することであって、前記第1のしきい電圧は前記第2のしきい電圧よりも大きい、比較すること、信号電圧が第1のしきい電圧を超えるとき第1のイベント信号を出力すること、および信号電圧が第2のしきい電圧より劣るとき第2のイベント信号を出力することを行うために構成され、
- 比較段は、信号電圧を基準電圧と比較し、この比較に基づいてサンプルホールド回路の入力のための入力信号を出力するように構成される差動増幅器を備え、
- 比較段は、多重シフト出力を有する差動比較器を備え、前記差動比較器は、入力として信号電圧の別様に増幅された2つの値を有し、サンプルホールド回路の入力のための入力信号を出力するため、および入力の差を少なくとも1つのしきい電圧と比較するために構成され、
- 第1の増幅された信号電圧は、差動比較器の反転入力に印加され、第2の増幅された信号電圧は、差動比較器の非反転入力に印加され、差動比較器は、少なくとも3つの出力、すなわち、
- 第2の増幅された信号電圧および第1の増幅された信号電圧が正のしきい電圧だけ異なるとき移行する第1の出力と、
- 第2の増幅された信号電圧および第1の増幅された信号電圧が負のしきい電圧だけ異なるとき移行する第2の出力と、
- サンプルホールド回路の入力のための入力信号であり、第1の増幅された信号電圧および第2の増幅された信号電圧が等しいとき移行する第3の出力とを有し、
- 比較段は、ダイオード接続トランジスタの少なくとも1つの列を備え、ダイオード接続トランジスタの各列は、入力として第1のダイオード接続トランジスタのゲートおよび出力として前記第1のダイオード接続トランジスタのドレインを有し、
- ダイオード接続トランジスタの少なくとも1つの列は、第1のバイアス用電圧を印加するように構成される第1の端子と第2のバイアス用電圧を印加するように構成される第2の端子との間に配置され、画素回路は、第1のバイアス用電圧および第2のバイアス用電圧の中の少なくとも1つのバイアス用電圧を出力端子において生成するためのバイアス用回路を備え、前記バイアス用回路は、
- 出力端子に接続される電流源と、
- 電流源および出力端子に接続されるダイオード接続トランジスタの列とを備え、
- ダイオード接続トランジスタの列は、第1の端子と第2の端子との間に配置され、電流源は、第2の端子に接続され、バイアス用回路はさらに、反転入力、非反転入力および出力を有する差動増幅器を備え、前記反転入力は、ダイオード接続トランジスタの前記列のトランジスタのドレインに接続され、基準電圧は、前記非反転入力に印加され、出力は、第1の端子に接続され、
- 比較段は、ダイオード接続トランジスタの少なくとも1つの第1の列およびダイオード接続トランジスタの第2の列を備え、ダイオード接続トランジスタの各列は、入力として第1のダイオード接続トランジスタのゲートおよび出力として前記第1のダイオード接続トランジスタのドレインを有し、
比較段は、多重シフト出力を有する差動比較器を備え、差動比較器の第1の入力は、ダイオード接続トランジスタの列の第1のトランジスタの出力であり、差動比較器のための第2の入力は、ダイオード接続トランジスタの別の列の第1のトランジスタの出力であり、
- サンプルホールド回路の出力は、ダイオード接続トランジスタの第1の列のトランジスタのゲートに接続され、
- サンプルホールド回路の出力は、ダイオード接続トランジスタの第1の列の端部に配置されるトランジスタのソースに接続され、光センサ段の出力は、前記トランジスタのゲートに接続され、
- 画素回路は、少なくとも光センサ段の出力に接続される入力および第1の端子を有する変換段を備え、前記変換段は、前記光受容体電流から導かれる信号電圧を第1の端子に配送するために構成され、変換段は、少なくとも第2の端子を有し、前記サンプルホールド回路の出力は、変換段の第2の端子に接続され、前記変換段は、比較段のための入力であり、
- 変換段の第2の端子は、サンプルホールド回路によって前記サンプルホールド回路の出力に印加されるホールド電圧を通じて変換段の第1の端子における電圧シフトを制御するために構成され、
- 光センサ段は、電流ミラーを備え、変換段は、前記電流ミラーに接続される少なくとも1つのダイオード接続トランジスタを備え、
- 変換段は、光センサ段の出力とサンプルホールド回路の出力との間にダイオード接続トランジスタの列を備える。
本発明はまた、可能な実施形態のいずれか1つによる複数の画素回路を備える画像センサにも関する。
本発明の他の態様、目的および利点は、限定されない例として与えられ、添付の図面を参照してなされる、その好ましい実施形態の次の詳細な記述を読むことでより良く明らかになるであろう。
すでに論じられている、従来技術による時間微分画素回路の段の概略図を例示する図である。 すでに論じられている、時間微分回路の概略図を例示する図である。 すでに論じられている、従来技術による時間微分画素回路に使用される積分リセット回路を例示する図である。 本発明の可能な実施形態による画素回路の概略図を例示する図である。 本発明の可能な実施形態による画素回路の概略図を例示する図である。 本発明の可能な実施形態による画素回路の概略図を例示する図である。 本発明の可能な実施形態による画素回路の概略図を例示する図である。 本発明の可能な実施形態による画素回路の概略図を例示する図である。 本発明の可能な実施形態による画素回路の概略図を例示する図である。 図9におけるなどの積層ダイオード接続トランジスタのための可能なバイアス用回路についての概略図を例示する図である。 図9におけるなどの積層ダイオード接続トランジスタのための可能なバイアス用回路についての概略図を例示する図である。 図9におけるなどの積層ダイオード接続トランジスタのための可能なバイアス用回路についての概略図を例示する図である。 多重出力差動比較器を使用する本発明の可能な実施形態による画素回路の概略図を例示する図である。 多重出力差動比較器を使用する本発明の可能な実施形態による画素回路の概略図を例示する図である。 多重出力差動比較器のための可能な回路実装の概略図を例示する図である。 本発明の可能な実施形態による画素回路のための可能なサンプルホールド回路の概略図である。 本発明の可能な実施形態による画素回路のための可能なサンプルホールド回路の概略図である。 本発明の可能な実施形態による画素回路のための可能なサンプルホールド回路の概略図である。 図17のサンプルホールド回路を使用し、適応バイアスを実施する、本発明の可能な実施形態による画素回路の概略図を例示する図である。 光センサ段とサンプルホールド回路との間にトランジスタの列がない、本発明の可能な実施形態による画素回路の概略図を例示する図である。 光センサ段およびサンプルホールド回路の両方が、比較段に直接接続される、本発明の可能な実施形態による画素回路の概略図を例示する図である。 図20aにおけるなどの積層ダイオード接続トランジスタのための可能なバイアス用回路についての概略図を示す図である。
異なる図において、同じ参照番号は、同様の要素を指す。
図4に示されるように、画素回路は、光センサ段10、変換段20および比較段30を備える。光センサ段10は、フォトダイオード1を備え、前記フォトダイオードの露出の光強度に依存する光受容体電流Iphを配送するために構成される。変換段20は、少なくとも光センサ段10の出力に接続される入力21、第1の端子22、および第2の端子23を備える。変換段は、比較段30のための入力としての役割を果たす。
変換段20は、前記光受容体電流Iphから導かれる信号電圧Vphを第1の端子22上に配送するために構成される。典型的には、変換段20は、光受容体電流Iphを前記光受容体電流Iphの対数に比例する信号電圧Vphに変換する対数電流/電圧変換回路である。
比較段30では、信号電圧Vphは、フォトダイオード1の露出の光強度の変化に対応する電圧の変化を検出するために、少なくとも1つのしきい電圧に対して比較される。描写される実施形態では、比較段30は、第1のしきい電圧および第2のしきい電圧に対して信号電圧Vphを比較するために構成され、前記第1のしきい電圧は、前記第2のしきい電圧よりも大きい。
この目的を達成するために、2つの電圧比較器31、32が、提供され、各々は、信号電圧Vphを入力する。第1の電圧比較器31は、信号電圧Vphを第1のしきい電圧と比較し、一方第2の電圧比較器32は、信号電圧Vphを第2のしきい電圧と比較する。第1の電圧比較器31は、信号電圧Vphが、第1のしきい電圧を超えるとき、第1の許可信号V+を出力し、一方第2の電圧比較器32は、信号電圧Vphが、第2のしきい電圧を下回るとき、第2の許可信号V-を出力する。
第1のしきい電圧および第2のしきい電圧は、信号電圧Vphの変動範囲の限界に対応する。それらの値は、前記範囲の平均値から等距離にあってもよい。例えば、もし信号電圧Vphの変動範囲の平均値が、基準電圧Vresetの値であるならば、第1のしきい電圧は、Vreset+ΔVであってもよく、第2のしきい電圧は、Vreset-ΔVであってもよく、ただしΔVは、一定の電圧値である。しかしながら、他の構成は、可能であり、例えば第1の一定値Vdpが、第1のしきい値について基準電圧Vresetに追加され、第1のものと異なる第2の一定値-Vdnが、第2のしきい値について基準電圧Vresetに追加される。
電圧比較器31、32の出力は、論理回路構成33に供給され、それは、第1の電圧比較器31が、許可信号V+を出力するとき、すなわち、信号電圧Vphが、第1のしきい電圧を超えるとき、第1のイベント信号ev+を出力し、第2の電圧比較器32が、許可信号V-を出力するとき、すなわち、信号電圧Vphが、第2のしきい電圧より劣るとき、第2のイベント信号ev-を出力する。
比較段30はまた、信号電圧Vphを基準電圧Vresetと比較するように構成される差動増幅器35も備える。差動増幅器35は、その反転入力上に信号電圧Vphおよびその非反転入力上に基準電圧Vresetを取る。以下で説明されることになるように、基準電圧Vresetの値は、信号電圧Vphの変動範囲の平均値に対応してもよい。当業者は従って、画素回路の動作電圧に最も良く適合する値を選択してもよい。
画素回路はまた、入力51、出力52、および制御端子53を有するサンプルホールド(S&H)回路50も備える。サンプルホールド回路50の入力51は、比較段30の差動増幅器35の出力36に接続され、サンプルホールド回路50の出力52は、変換段20の第2の端子23に接続され、サンプルホールド回路50の制御端子53は、比較段30に、より正確には前記比較段30の論理回路構成33に接続される。
サンプルホールド回路50は、制御端子53に印加される信号によって命令されるとき、その入力51に印加される電圧をサンプリングし、サンプリングされた信号をその出力52に保持するアナログデバイスである。サンプルホールド回路50の出力52における電圧は、サンプリング中の入力51における電圧の正確なレプリカである必要はないことに留意されたい。それは、サンプリングしているとき、電圧入力51に単調に追随する必要があるだけであり、電圧減衰または電圧増幅に加えて、電圧シフトを可能にすることができる。
そのような画素回路の動作は、図5の例示的実施形態との関連で今から説明される。この図5では、変換段20は、N-MOSFETなどの1つのトランジスタ24および1つの差動増幅器25を備える。トランジスタのドレインは、フォトダイオード1の出力および差動増幅器25の反転入力に接続される。差動増幅器25の非反転入力は、サンプルホールド回路50の出力52に接続され、その結果変換段の第2の端子23を構成する。差動増幅器25の出力およびトランジスタ24のゲートは、接続され、この共通ノードは、変換段20の第1の端子22を構成する。
変換段の第2の端子23は、変換段20の出力における、すなわち前記変換段20の第1の端子22における電圧シフトを制御するために使用される。サンプルホールド回路50の出力52は従って、変換段20の出力における電圧シフトを制御するために使用される。
サンプルホールド回路50は、ほとんどの時間保持モードにあり、その出力を変換段20の第2の端子23に印加されるホールド電圧Vholdに一定に維持する。これらの状況下では、変換段20の差動増幅器25は、ホールド電圧Vholdに等しいフォトダイオード電圧VD、すなわちフォトダイオード1の出力における電圧を維持し、
Vph = Vhold + nUTlog(Iph/Io)
に等しい信号電圧Vphを提供し、ただしIoは、ミスマッチリッチトランジスタパラメータであり、nは、「しきい値下の勾配因子」と呼ばれる、低ミスマッチトランジスタパラメータであり、UTは、「熱電圧」と呼ばれる、ミスマッチフリーの物理的温度依存性定数である。
信号電圧Vphは、2つの電圧比較器31、32によって連続的に監視され、2つの電圧しきい、すなわち第1の電圧しきいVreset+Vdpおよび第2の電圧しきいVreset-Vdnに対して比較される。もし後者が、信号電圧Vphによって達せられるならば、負の出力イベントev-が、比較段によって、すなわち論理回路構成33によって生成される。もし前者が、信号電圧Vphによって達せられるならば、正の出力イベントev+が、比較段によって、すなわち論理回路構成33によって生成される。
いずれの場合にも、比較段30は、サンプリング信号をサンプルホールド回路50の制御端子53に送出する。サンプルホールド回路50への比較段30によるサンプリング信号の送出はそれ故に、信号電圧Vphと少なくとも1つのしきい電圧との間の比較の結果に基づいている。サンプルホールド回路50の制御端子53に印加されるこのサンプリング信号は、前記サンプルホールド回路50をリセットし、すなわちサンプリング信号(またはリセット信号)が、アクティブである間に、比較段30の差動増幅器35の出力は、サンプルホールド回路50によって感知され、それは、出力としてサンプルホールド回路50の入力51における電圧に追随することになるホールド電圧Vholdを提供する。
このアクティブなサンプリング間隔中、閉ループが、変換段20および比較段30を通って、サンプルホールド回路50の出力52とサンプルホールド回路50の入力51との間に形成される。描写される場合でのように、サンプルホールド回路50ならびに2つの差動増幅器、すなわち反転段20の差動増幅器25および比較段30の差動増幅器35によって形成される閉ループは、「リセット」状態に定着する(settle)ことになり、その場合信号電圧Vphは、基準電圧Vresetに等しく、一方ホールド信号Vholdは、
Vhold|new = Vreset - nUTlog(Iph/Io)
であるように更新されることになる。
こうして、サンプルホールド回路50の2つの連続するリセットの間でのホールド電圧Vholdの変化ΔVholdまたは信号電圧Vphの変化ΔVphは、
Figure 0006943875
にあるようである。
2つの連続するリセットの間では、信号電圧Vphは、基準電圧Vresetの値と第1のしきい電圧Vreset+Vdp(正のイベントの場合)または第2のしきい電圧Vreset-Vdn(負のイベントの場合)との間で変化する。従って、上記の式において、ホールド電圧の変化ΔVholdは、Vdpかまたは-Vdnに等しい。同等に、人は、前のイベントに関する光の変化が、ΔIph/Iph = Vdp/nUTであるような光電流の変化ΔIphに対応するとき、正のイベントが、生成され、前のイベントに関する光の変化が、ΔIph/Iph = -Vdn/nUTであるような光電流の変化ΔIphに対応するとき、負のイベントが、生成されると述べることができる。
従って、正のコントラスト感度θpを、
Figure 0006943875
と定義し、負のコントラスト感度θnを、
Figure 0006943875
と定義することが可能である。
正のコントラスト感度θpは、基準電圧Vresetと第1のしきい電圧Vreset+Vdpとの間の差Vdpに依存することに留意されたい。同様に、負のコントラスト感度θnは、基準電圧Vresetと第2のしきい電圧Vreset+Vdnとの間の差Vdnに依存する。それに応じて、感度は、電圧比較器31、32のそれぞれのしきい電圧を通じて独立して調整されてもよい。
図5の例示的実施形態は、フォトダイオード電圧VDが、リセットごとに変化するように動作する。この電圧VDは、短い間隔(リセット間隔)中に変化し、定着しなければならない。このセトリング(settling)のレイテンシは、このノードにおける寄生容量およびこのノードにおける利用可能な電流に依存し、それは、典型的にはフェムトアンペアからピコアンペアの範囲内のフォトダイオード光電流Iphである。フォトダイオード光電流Iphのこの低い強度は、長いセトリング時間を意味する。
図6に描写される実施形態は、図5の実施形態のセトリング時間制限を避けるための可能な方法を示す。光センサ段10は、電流ミラー11を備え、変換段20は、図5に描写される実施形態の変換段20のトランジスタ24および差動増幅器25の代わりに、前記電流ミラー11に接続される少なくとも1つのダイオード接続トランジスタ26を備える。
電流ミラー11は、2つの端子、すなわち光電流Iphが、フォトダイオード1の光露出によって課せられるところの、フォトダイオード1に接続される第1の端子12、および光電流Iphが、電流利得Aを有して反映されるところの第2の端子13を有し、それは、電流ミラー11および光センサ段10の出力を構成する。ダイオード接続トランジスタ26は、N-MOSFETであり、電流ミラー11の出力13に接続される1つの端子は、変換段20の入力21を構成する。同じノードに接続されるのは、トランジスタのゲートであり、このノードはまた、変換段20の出力22も構成し、信号電圧Vphを有する。他の端子は、ホールド電圧Vholdが現れるところの、サンプルホールド回路50の出力端子52に接続され、従って変換段20の第2の端子23を構成する。ダイオード接続トランジスタ26に供給する前に電流ミラー11によって導入される電流利得Aは、セトリング時間を改善する。
コントラスト感度を改善するために、電圧増幅が、増幅段40を通じて信号電圧Vphを増幅するために変換段20の出力に提供されてもよい。図7に示されるように、電圧増幅器40は、変換段20の出力22と比較段における差動増幅器35および比較器31、32によって共有されるノード37との間に配置される。電圧増幅器40は、利得Avを有し、その結果増幅された電圧信号Vph'は、AvVphに対応する。この場合、正および負のコントラスト感度は、
Figure 0006943875
に変えられる。
明細書全体において、信号電圧Vphは、変換段20の出力22における増幅されない信号電圧にまたは変換段20の出力22における増幅後の増幅された電圧信号Vph'に対応してもよいことを理解されたい。特に、比較段30の差動増幅器35および比較器31、32に供給される信号電圧は、構成に応じて、増幅された信号電圧Vph'ならびに増幅されない信号電圧Vphであってもよい。以下の記述では、Vph0、Vph1、Vph2、Vph3は、増幅の異なるレベルにおける信号電圧Vphを指定するために使用されることになる。
しかしながら、画素内電圧増幅器は典型的には、画素間ミスマッチを被る。適度なミスマッチフリーの増幅を導入する1つの方法は、図8に例示されるように、ダイオード接続MOSトランジスタを積層することによる。変換段20は、光センサ段10の出力13とサンプルホールド回路50の出力52との間にダイオード接続トランジスタの列27を備える。列の第1のトランジスタMn1は、図7および図6の実施形態にすでに存在しているトランジスタに対応する。列の他のトランジスタMn2、...MnNは、それらの端子(ドレインおよびソース)によって互いに接続される。列の最後のトランジスタMnNは、サンプルホールド回路50の出力52に接続される端子を有し、それは、変換段20の第2の端子23を構成する。描写される場合のように、もしN個の積層ダイオード接続N-MOSFET(またはP-MOSFET)があるならば、導入されるミスマッチフリーの利得は、AV = Nである。
積層ダイオード接続トランジスタMniの数はしかしながら、限られた電圧ヘッドルームのために少量に制限される。同じ技法に基づいて、さらなる増幅が、電圧増幅器40を形成するために、比較段30にいくつかのそのような列をカスケードすることによって導入されてもよい。これは、図9に例示される。比較段30は、ダイオード接続トランジスタMp1jの少なくとも1つの第1の列41およびダイオード接続トランジスタMp2jの第2の列42を備え、ダイオード接続トランジスタMpijの各列41、42、43は、入力として第1のダイオード接続トランジスタMpi1のゲートおよび出力として前記第1のダイオード接続トランジスタMpi1のドレインを有する。描写される実施形態では、ダイオード接続トランジスタの3つの引き続く列41、42、43がある。総称参照(generic reference)iおよびjは、Mpijとしてi番目の列のj番目のトランジスタを指すために使用される。
これらの列41、42、43について、1つの列の入力は、先行する列の出力に接続される。すべての列41、42、43の第1のトランジスタMpi1の1つの端子は、第1のバイアス用電圧Vbbに接続され、すべての列41、42、43の最後のトランジスタMpi4の1つの端子は、第2のバイアス用電圧Vqqに接続される。言い換えれば、列41、42、43のそれぞれは、片方の端部において第1のバイアス用電圧Vbbに接続され、もう一方の端部において第2のバイアス用電圧Vqqに接続される。
変換段30の列41、42、43のダイオード接続トランジスタMpijは、P-MOSFETかまたはN-MOSFETとすることができる。バイアス用電圧Vbb、Vqqは、トランジスタの列41、42、43のトランジスタMpijが適切なバイアスを有するために十分に異なって選択される。好ましくは、前記バイアス用電圧は、電圧Vphのリセットレベルを基準電圧Vresetに等しく設定しながら、列41、42、43の積層ダイオード接続トランジスタMpijについて所望の動作電流Iqqを保証するためなどであるということになる。
これは、動作電流Iqqおよび基準電圧Vresetの関数としてバイアス用電圧VbbおよびVqqのための適切な値を生成する、図10に示されるものに似たバイアス用回路を画素配列の周辺に使用することによって達成することができる。P-MOSダイオード接続トランジスタの列80は、バイアス用電圧VbbおよびVqqがそれぞれ生成されるところの端子81、82の間に配置される。N-MOSトランジスタがまた、使用される可能性もあり、またはNMOS非ダイオード接続との複合PMOSダイオード接続もしくはその逆もあり得る。列80の第1のトランジスタ83、すなわちより高いバイアス用電圧Vbbが生成されるところの端子81に最も近いトランジスタのゲートおよびドレインは、差動増幅器84の反転入力に一緒に接続される。基準電圧Vresetは、差動増幅器84の非反転入力に印加される。列80の最後のトランジスタ85、すなわちより低いバイアス用電圧Vqqが生成されるところの端子82に最も近いトランジスタのゲートおよびドレインは、動作電流Iqqを配送する電流源86に接続される。
バイアス用電圧VbbおよびVqqを両方とも使用するための要件はないことに留意されたい。それらの片方だけを使用し、もう一方のものを電源VDDまたは接地に接続することが可能である。図11aは、バイアス用電圧Vqqを配送するだけであるバイアス用回路の例を示す。図10でのように、P-MOSダイオード接続トランジスタの列80がなおあるが、しかしながら片方の端部上で電源電圧VDDに接続され、どんな差動増幅器84もない。もう一方の端部は、図10と同様であり、列80の最後のトランジスタ85、すなわちより低いバイアス用電圧Vqqが生成されるところの端子82に最も近いトランジスタのゲートおよびドレインは、動作電流Iqqを配送する電流源86に接続される。図11bは、バイアス用電圧Vbbを配送するだけであるバイアス用回路の例を示す。この場合、P-MOSダイオード接続トランジスタの列80は、片方の端部上で接地に接続され、もう一方の端部上で、おそらくは増幅器を通じて、バイアス用電圧Vbbが生成されるところの端子81、および電源VDDに接続される電流源86に接続される。
図9に示されるように配置されるダイオード接続トランジスタMpijの列41、42、43に関して、すでに増幅された信号電圧Vph0は、第1の列の第1のトランジスタMp11のゲートによって受け取られる。第1の列41の第1のトランジスタMp11と第2のトランジスタMp12との間のノードにおける増幅された信号電圧Vph1は、第1の列41の出力であり、それは、第2の列42の入力として第2の列42の第1のトランジスタMp21のゲートに供給される。第2の列42の第1のトランジスタMp21と第2のトランジスタMp22との間のノードにおける増幅された信号電圧Vph2は、第2の列42の出力であり、それは、第3の列43の入力として第3の列43の第1のトランジスタMp31のゲートに供給される。第3の列43の第1のトランジスタMp31と第2のトランジスタMp32との間のノードにおける増幅された信号電圧Vph3は、第3の列43の出力であり、それは、比較段30の差動増幅器35の反転入力および比較器31、32に送られる。
この解決策は、高い電圧ヘッドルームを必要とすることなくより高い電圧増幅を可能にする。例えば、もし変換段20のダイオード接続トランジスタの列27が、N個の積層ダイオード接続トランジスタを含み、比較段の3つの列41、42、43の各々が、4つのダイオード接続トランジスタを含むならば、この場合に導入される全体的な電圧増幅は、AV = N×4×4×4 = 64Nである。
ダイオード接続トランジスタMpijの積層された列41、42、43をカスケードすることはしかしながら、小さいミスマッチを被ることもある。興味深いことに、ダイオード接続トランジスタMpijの連続する列41、42、43の間での電圧差は、より大きい増幅を提供し、より小さいミスマッチをも被る。これは、図12に例示されるような別様に増幅された2つの信号電圧Vphi、Vphjを供給される多重シフト出力を有する差動比較器を使用することによって利用することができる。
この実施形態では、比較段30は、差動比較器、好ましくは多重シフト出力を有する多重出力差動比較器38を備え、前記差動比較器38は、入力として信号電圧の別様に増幅された2つの値Vphi、Vphjを有し、サンプルホールド回路50の入力51のための入力信号V0を出力するため、および少なくとも1つのしきい電圧に対して入力の差を比較するために構成される。
本発明によると、特定の実施形態における差動比較器は、多重出力差動比較器とすることができ、例えば差動比較器38は、好ましくは多重出力差動比較器であることに留意すべきである。
より正確には、第1の増幅された信号電圧Vphiは、差動比較器38の反転入力に印加され、第2の増幅された信号電圧Vphjは、差動比較器38の非反転入力に印加され、差動比較器38は、少なくとも3つの出力を有する。
第1の出力V+は、第2の増幅された信号電圧Vphjおよび第1の増幅された信号電圧Vphiが、正のしきい電圧Vdpだけ異なるとき、移行する。第1の出力V+は、論理回路構成33に供給され、それは、第1の出力V+が、移行するとき、正のイベント信号ev+を送出する。
第2の出力V-は、第2の増幅された信号電圧Vphjおよび第1の増幅された信号電圧Vphiが、負のしきい電圧Vdnだけ異なるとき、移行する。第2の出力V-は、論理回路構成33に供給され、それは、第2の出力V-が、移行するとき、負のイベント信号ev-を送出する。
第3の出力V0は、サンプルホールド回路50の入力51のための入力信号であり、第2の増幅された信号電圧Vphjおよび第1の増幅された信号電圧Vphiが、等しいとき、移行する。
本発明の特に有利な実施形態は、図13に示され、図9との関連で論じられた電圧増幅器40のダイオード接続トランジスタMpijの列41、42、43を利用する。この実施形態によると、比較段30は、ダイオード接続トランジスタMpijの少なくとも2つの列41、42、43を備え、ダイオード接続トランジスタの各列41、42、43は、入力として第1のダイオード接続トランジスタMpi1のゲートおよび出力として前記第1のダイオード接続トランジスタMpi1のドレインを有する。ダイオード接続トランジスタの列42の第1のトランジスタMp21の出力は、差動比較器38の反転入力に印加される第1の増幅された信号電圧Vph2である。ダイオード接続トランジスタの別の列43の第1のトランジスタMp31の出力は、差動比較器38の非反転入力に印加される第2の増幅された信号電圧Vph3である。差動比較器38の非反転入力は、差動比較器38の反転入力に供給される増幅された信号電圧Vph2を入力として受け取る列43から増幅された信号電圧Vph3を受け取る。多重出力差動比較器38のための可能な実施は、図14に示される。
図13はまた、他の構成に使用されてもよい電流ミラー11の例の詳細も示す。電流ミラー11の入力12は、フォトダイオード1に接続される。バイアス用電圧Vgp1によってゲートバイアスされるトランジスタ14は、入力12と共通ノード16との間で増幅器15と並列に接続される。共通モードにはまた、別のバイアス用電圧Vgp2によってバイアスされるトランジスタ17のソースも、接続される。トランジスタ17のドレインは、変換段20に接続される端子13に対応する。図15は、使用できるサンプルホールド回路50のための可能性のある簡単な回路実装を示す。制御端子53によって制御されるスイッチ55は、1つの端子をサンプルホールド回路50の入力51に接続され、別の端子をノード56に接続される。キャパシタ57は、前記ノード56と接地との間に接続される。電圧バッファ58は、ノード56とサンプルホールド回路50の出力52との間に接続される。図16に示されるように、バッファ58は、ゲートがノード56に接続されるトランジスタ59およびトランジスタの端子と接地との間に電流Ibbを配送する電流源60を有する、簡単な電圧フォロワであってもよい。サンプルホールド回路50の出力52はそのとき、トランジスタ59と電流源60との間にある。
寄生スイッチ電荷注入効果を避けるために、スイッチ55は、図17によって例示されるように、電荷ポンプを用いて実施されてもよい。スイッチ55は、バイアス用電圧Vgp(P-MOSのための)およびバイアス用電圧Vgn(N-MOSのための)によってそれぞれバイアスされ、共通ドレインおよび共通ソースを有する2つのMOSトランジスタ61、62によって追随される。共通ソースは、スイッチ55に接続され、共通ドレインは、共通ノード56に接続される。
図17では、電流Ibbの値は、最大光電流の状況(電流ミラー11による電流増幅Aを有する)について電圧フォロワおよび変換段20の積層ダイオード接続トランジスタMniの列27に十分な電流を供給するために十分に大きくすべきであることに留意されたい。これは、最悪の状況に対処するために電流Ibbを比較的大きい値に設定するように強いることもある。しかしながら、これは、正常条件下では通常必要とされない高電力消費を課すこともある。
これを克服するために、図18は、照明レベルに依存する電流Ibbの適応バイアスのための改善された配置を示す。この目的を達成するために、電流ミラー11は、変換段の入力21に接続される端子13に加えて追加の端子18を備える。電流ミラー11の構成は、両方の端子13、18について同じである。追加の端子18は、サンプルホールド回路50に接続され、電流源60としての役割を果たす電流ミラー66に端子13の増幅された光電流Iphのレプリカを供給する。電流ミラー66は、結果的にAIphに対応する電流Ibbを与えるために端子18上で利得Aの電流ミラー11によって増幅された瞬時光電流Iphを複製する。電流Ibbは従って、常に照明レベルに適合される。この例では、電流ミラー11は、追加の端子18および共通ノード16を前記追加の端子に接続するトランジスタ19を別にすれば、図13の電流ミラーと同様である。トランジスタ19は、トランジスタ17と同じ電圧Vgp2によってゲートバイアスされる。
もし電流ミラー66の利得が、Bであるならば、そのときIbb = AB Iphであり、
Vph = VC + K + nUT(N - 1)log(Iph/Io)
である。ただしVCは、キャパシタ57における電圧であり、K = nUTlog(AN-1/(B-1))であり、Nは、列27の積層ダイオード接続MOSトランジスタの数である。この適応バイアスは、電圧利得をNからN-1に低減することに留意されたい。
さらに、N=0にすることが可能であり、
Vph = VC - nUTlog(ABIph/Io)
をもたらすことに注目されたい。物理的実施は、電流ミラー出力トランジスタ17と一緒に列27を抑制することをもたらす。図19は、図18の画素回路に似ているが、しかし列27または電流ミラー出力トランジスタ17がない、画素回路の例を示す。信号電圧Vph0は、直接サンプルホールド回路50の出力52によって比較段30に配送される。サンプルホールド回路50の出力52はそれ故に、電圧増幅器40の第1の列41のトランジスタのゲートに接続される。サンプルホールド回路50の出力52は、前記光受容体電流Iphから導かれる信号電圧Vphを比較段30に配送するので、ある意味では、サンプルホールド回路50段は、変換段20としての役割を果たす。光センサ段10の出力13はそれ故に、変換段20の出力22に対応してもよい。
比較段30の電圧増幅器40のダイオード接続トランジスタの列41、42、43の入力オフセット電圧をシフトさせるために、サンプルホールドブロック50の出力52における出力電圧Vholdを使用することもまた可能である。この目的を達成するために、サンプルホールドブロック50の出力52は、ダイオード接続トランジスタの第1の列41の下側端子45に、すなわちVqqまたは接地の代わりに、接続される。
図示される例では、ダイオード接続トランジスタの列41、42、43のそれぞれの下側電圧端部45、46、47は、N-MOSトランジスタMn14、Mn24、Mn34を用いて完了される。光センサ段10の出力13は、比較段30に直接接続される。より正確には、光センサ段10の出力13は、第1の列41をその下側端部45において完了するトランジスタMn14のゲートに接続される。サンプルホールド回路50の出力52は、前記トランジスタMn14のソースに接続される。結果として、トランジスタMn14は、前記光受容体電流Iphから導かれる信号電圧Vphをそのゲートに受け取り、ホールド電圧Vholdをそのソースに受け取り、そのドレインは、第1の列41の底部トランジスタMp13のドレインおよびゲートに接続される。他のトランジスタMn24およびMn34は、それらのゲートを先行する列41、42のN-MOSトランジスタMn14、Mn24のドレインに接続され、それらのソースを第2のバイアス用電圧Vqqに接続される。
差動比較器38の反転入力は、ダイオード接続トランジスタの最後の列43を完了するN-MOSトランジスタMn34のドレインに接続され、差動比較器38の非反転入力は、先行する列42を完了するN-MOSトランジスタMn24のドレインに接続される。
当業者には明らかであるように、列41、42、43内のPMOSおよびNMOS型トランジスタの異なる組み合わせが可能である。
サンプルホールドブロック50の出力52を、第1の列41の下側端部45にそれを接続するよりもむしろ、ダイオード接続トランジスタの第1の列41の上側端子に、すなわちVDDまたはVbbの代わりに、接続することもまた可能である。
図20bは、図20aにおいて使用できる第2のバイアス用電圧Vqqを生成するための可能なバイアス用回路の例を示す。図11aでのように、P-MOSダイオード接続トランジスタの列80がある。しかしながら、列の下側電圧端部は、N-MOSトランジスタ87を用いて完了され、それはまた、ダイオード接続もされ、そのソースをより低い第2のバイアス用電圧Vqqが生成されるところの端子82および電流源86の両方に接続される。
電流ミラー66または図17でのようなトランジスタ59があることに留意されたい。代わりに、ホールド電圧Vholdは、キャパシタ57と出力52との間に接続される増幅器63を通じてキャパシタ57から出力52に配送される。
本発明は、ある好ましい実施形態に関して述べられたが、本発明が、決してそれらに限定されるものではなく、本発明が、述べられた手段の技術的等価物およびそれらの組み合わせをすべて備えることは、明らかである。特に、様々な変形および変更が、添付の請求項に規定されるような本発明の範囲から逸脱することなくなされてもよいことは、当業者には明らかであろう。
1 フォトダイオード
2 変換段
3 電圧増幅段
4 時間微分回路
5 後処理回路
6 キャパシタ
7 フィードバック素子
7a キャパシタ
7b リセットスイッチ
8 差動増幅器
10 光センサ段
11 電流ミラー
12 第1の端子
13 第2の端子、出力
14 トランジスタ
15 増幅器
16 ノード
17 トランジスタ
18 追加の端子
19 トランジスタ
20 変換段
21 入力
22 第1の端子、出力
23 第2の端子
24 トランジスタ
25 差動増幅器
26 ダイオード接続トランジスタ
27 ダイオード接続トランジスタの列
30 比較段
31 電圧比較器
32 電圧比較器
33 論理回路構成
35 差動増幅器
36 出力
37 ノード
38 差動比較器
40 増幅段、電圧増幅器
41 ダイオード接続トランジスタの第1の列
42 ダイオード接続トランジスタの第2の列
43 ダイオード接続トランジスタの第3の列
45 下側電圧端部、下側端子
46 下側電圧端部
47 下側電圧端部
50 サンプルホールド回路
51 入力
52 出力
53 制御端子
55 スイッチ
56 ノード
57 キャパシタ
58 電圧バッファ
59 トランジスタ
60 電流源
61 MOSトランジスタ
62 MOSトランジスタ
63 増幅器
66 電流ミラー
80 P-MOSダイオード接続トランジスタの列
81 端子
82 端子
83 第1のトランジスタ
84 差動増幅器
85 最後のトランジスタ
86 電流源
87 N-MOSトランジスタ

Claims (17)

  1. - フォトダイオード(1)を備え、出力(13)を有する光センサ段(10)であって、前記フォトダイオードの露出の光強度に依存する光受容体電流(Iph)を配送するために構成される光センサ段(10)と、
    - 第1の端子(22)と、少なくとも前記光センサ段の前記出力(13)に接続された入力(21)と、を有する変換段(20)であって、前記変換段(20)は、前記光受容体電流(I ph )から導かれる信号電圧(V ph )を前記第1の端子(22)上に配送するために構成される、変換段(20)と、
    - 前記変換段(20)の第１の端子(22)に接続され、前記光受容体電流(Iph)から導かれる前記信号電圧(Vph)の変化を検出するために構成される比較段(30)と
    を備える画素回路であって、
    前記変換段(20)は少なくとも第2の端子(23)を備え、前記画素回路は、入力(51)と出力(52)と制御端子(53)とを有するサンプルホールド回路(50)を備え、前記サンプルホールド回路の前記出力(52)が、前記変換段(20)の前記第2の端子(23)に接続され、前記変換段(20)が、前記比較段(30)の入力に接続され、前記サンプルホールド回路の前記出力(52)が、前記変換段(20)を通じて前記比較段(30)の前記入力に接続され、前記比較段(30)が、前記サンプルホールド回路(50)の前記入力(51)のための入力信号を出力するように構成され、
    前記サンプルホールド回路(50)の前記制御端子(53)は、前記比較段(30)に接続され、前記比較段(30)は、前記信号電圧(Vph)において変化が検出されるとき、前記サンプルホールド回路(50)の前記制御端子(53)にサンプリング信号を送出するために構成され、
    前記サンプルホールド回路(50)は、前記比較段(30)が前記サンプルホールド回路(50)の前記制御端子(53)に前記サンプリング信号を送出するとき、前記サンプルホールド回路(50)の前記入力(51)における前記入力信号をサンプリングするため、および前記比較段(30)が前記サンプルホールド回路(50)の前記制御端子(53)に前記サンプリング信号を送出しないとき、前記サンプルホールド回路(50)の前記出力(52)でホールド電圧(V hold )を保持するために構成されることを特徴とする、画素回路。
  2. 前記サンプルホールド回路(50)は、前記サンプリング信号が前記サンプルホールド回路(50)の前記制御端子(53)において受け取られるとき、前記サンプルホールド回路(50)の前記出力(52)における前記ホールド電圧が前記サンプルホールド回路(50)の前記入力(51)における前記入力信号に追随するように構成される、請求項1に記載の画素回路。
  3. 前記比較段(30)は、少なくとも1つのしきい電圧(Vreset-Vdn、Vreset+Vdp)に対して前記信号電圧(Vph)を比較するために構成され、前記比較段(30)は、前記信号電圧と前記少なくとも1つのしきい電圧との間の前記比較に基づいて前記サンプルホールド回路(50)の前記制御端子(53)に前記サンプリング信号を送出するために構成される、請求項1または2に記載の画素回路。
  4. 前記比較段(30)は、第1のしきい電圧(Vreset+Vdp)および第2のしきい電圧(Vreset-Vdn)に対して前記信号電圧(Vph)を比較することであって、前記第1のしきい電圧は前記第2のしきい電圧よりも大きい、比較すること、前記信号電圧が前記第1のしきい電圧を超えるとき第1のイベント信号(ev+)を出力すること、および前記信号電圧が前記第2のしきい電圧より劣るとき第2のイベント信号(ev-)を出力することを行うために構成される、請求項3に記載の画素回路。
  5. 前記比較段(30)は、前記信号電圧を基準電圧(Vreset)と比較し、この比較に基づいて前記サンプルホールド回路(50)の前記入力(51)のための入力信号を出力するように構成される差動増幅器(35)を備える、請求項1から4のいずれか一項に記載の画素回路。
  6. 前記比較段(30)は、多重シフト出力を有する差動比較器(38)を備え、前記差動比較器(38)は、入力として前記信号電圧の別様に増幅された2つの値(Vphi、Vphj)を有し、前記サンプルホールド回路(50)の前記入力のための前記入力信号を出力するためおよび前記入力の差を少なくとも1つのしきい電圧と比較するために構成される、請求項1から5のいずれか一項に記載の画素回路。
  7. 第1の増幅された信号電圧は、前記差動比較器の反転入力に印加され、第2の増幅された信号電圧は、前記差動比較器の非反転入力に印加され、前記差動比較器は、少なくとも3つの出力、すなわち、
    - 前記第2の増幅された信号電圧および前記第1の増幅された信号電圧が正のしきい電圧だけ異なるとき移行する第1の出力と、
    - 前記第2の増幅された信号電圧および前記第1の増幅された信号電圧が負のしきい電圧だけ異なるとき移行する第2の出力と、
    - 前記サンプルホールド回路の前記入力のための前記入力信号であり、前記第1の増幅された信号電圧および前記第2の増幅された信号電圧が等しいとき移行する第3の出力とを有する、請求項6に記載の画素回路。
  8. 前記比較段(30)は、ダイオード接続トランジスタの少なくとも1つの列(41、42、43)を備え、ダイオード接続トランジスタの各列は、入力として第1のダイオード接続トランジスタのゲートおよび出力として前記第1のダイオード接続トランジスタのドレインを有する、請求項1から7のいずれか一項に記載の画素回路。
  9. ダイオード接続トランジスタの前記少なくとも1つの列は、第1のバイアス用電圧(Vbb、VDD)を印加するように構成される第1の端子(81)と第2のバイアス用電圧(Vqq)を印加するように構成される第2の端子(82)との間に配置され、前記画素回路は、前記第1のバイアス用電圧(Vbb)および前記第2のバイアス用電圧(Vqq)のうちの少なくとも1つのバイアス用電圧を出力端子において生成するためのバイアス用回路を備え、前記出力端子は、前記第1の端子(81)または前記第2の端子(82)のどちらかであり、前記バイアス用回路は、
    - 前記出力端子に接続される電流源(86)と、
    - 前記電流源(86)および前記出力端子に接続されるダイオード接続トランジスタの列(80)と
    を備える、請求項8に記載の画素回路。
  10. ダイオード接続トランジスタの前記列(80)は、前記第1の端子(81)と前記第2の端子(82)との間に配置され、前記電流源(86)は、前記第2の端子(82)に接続され、前記バイアス用回路はさらに、反転入力、非反転入力および出力を有する差動増幅器(84)を備え、前記反転入力は、ダイオード接続トランジスタの前記列(80)のトランジスタ(83)のドレインに接続され、基準電圧は、前記非反転入力に印加され、前記出力は、前記第1の端子(81)に接続される、請求項9に記載の画素回路。
  11. 前記比較段(30)は、ダイオード接続トランジスタの少なくとも1つの第1の列(41、42、43)およびダイオード接続トランジスタの第2の列(41、42、43)を備え、ダイオード接続トランジスタの各列(41、42、43)は、入力として第1のダイオード接続トランジスタのゲートおよび出力として前記第1のダイオード接続トランジスタのドレインを有し、
    前記比較段(30)は、多重シフト出力を有する差動比較器(38)を備え、前記差動比較器(38)の第1の入力は、ダイオード接続トランジスタの列(42、43)の第1のトランジスタの前記出力であり、前記差動比較器のための第2の入力は、ダイオード接続トランジスタの別の列(42、43)の前記第1のトランジスタの前記出力である、請求項1から10のいずれか一項に記載の画素回路。
  12. 前記サンプルホールド回路の前記出力(52)は、ダイオード接続トランジスタの第1の列(41)のトランジスタのゲートに接続される、請求項8から11のいずれか一項に記載の画素回路。
  13. 前記サンプルホールド回路の前記出力(52)は、ダイオード接続トランジスタの第1の列(41)の端部に配置されるトランジスタ(Mn14)のソースに接続され、前記光センサ段(10)の前記出力(13)は、前記トランジスタ(Mn14)のゲートに接続される、請求項8から11のいずれか一項に記載の画素回路。
  14. 前記変換段(20)の前記第2の端子(23)は、前記サンプルホールド回路(50)の前記出力(52)に前記サンプルホールド回路(50)によって印加されるホールド電圧(Vhold)を通じて前記変換段(20)の前記第1の端子(22)における電圧シフトを制御するために構成される、請求項1から13のいずれか一項に記載の画素回路。
  15. 前記光センサ段(10)は、電流ミラー(11)を備え、前記変換段(20)は、前記電流ミラー(11)に接続される少なくとも1つのダイオード接続トランジスタ(26、Mn1)を備える、請求項1から14のいずれか一項に記載の画素回路。
  16. 前記変換段(20)は、前記光センサ段(10)の前記出力(13)と前記サンプルホールド回路(50)の前記出力(52)との間にダイオード接続トランジスタの列(27)を備える、請求項1から15のいずれか一項に記載の画素回路。
  17. 請求項1から16のいずれか一項に記載の画素回路を複数個備える画像センサ。
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