JP6943875B2 - サンプルホールドに基づく時間コントラスト視覚センサ - Google Patents
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Description
Vph = AvVolog(Iph/Io) (式1)
に従って信号電圧Vphをもたらす。
- フォトダイオードを備え、出力を有する光センサ段であって、前記フォトダイオードの露出の光強度に依存する光受容体電流を配送するために構成される光センサ段と、
- 前記光受容体電流から導かれる信号電圧の変化を検出するために構成される比較段と
を備える画素回路であって、
画素回路は、入力と出力と制御端子とを有するサンプルホールド回路を備え、前記サンプルホールド回路の出力は、比較段の入力に接続され、比較段は、サンプルホールド回路の入力のための入力信号を出力するように構成され、
サンプルホールド回路の制御端子は、比較段に接続され、前記比較段は、信号電圧において変化が検出されるとき、サンプルホールド回路の制御端子にサンプリング信号を送出するために構成される、画素回路を提案する。
- サンプルホールド回路は、比較段がサンプリング信号をサンプルホールド回路の制御端子に送出するとき前記サンプルホールド回路の入力における入力信号をサンプリングするため、および比較段がサンプリング信号をサンプルホールド回路の制御端子に送出しないときホールド電圧を保持するために構成され、
- サンプルホールド回路は、サンプリング信号が、サンプルホールド回路の制御端子において受け取られるとき、前記サンプルホールド回路の出力におけるホールド電圧が前記サンプルホールド回路の入力における入力信号に追随するように構成され、
- 比較段は、少なくとも1つのしきい電圧に対して信号電圧を比較するために構成され、比較段は、信号電圧と前記少なくとも1つのしきい電圧との間の比較に基づいてサンプリング信号をサンプルホールド回路の制御端子に送出するために構成され、
- 比較段は、第1のしきい電圧および第2のしきい電圧に対して信号電圧を比較することであって、前記第1のしきい電圧は前記第2のしきい電圧よりも大きい、比較すること、信号電圧が第1のしきい電圧を超えるとき第1のイベント信号を出力すること、および信号電圧が第2のしきい電圧より劣るとき第2のイベント信号を出力することを行うために構成され、
- 比較段は、信号電圧を基準電圧と比較し、この比較に基づいてサンプルホールド回路の入力のための入力信号を出力するように構成される差動増幅器を備え、
- 比較段は、多重シフト出力を有する差動比較器を備え、前記差動比較器は、入力として信号電圧の別様に増幅された2つの値を有し、サンプルホールド回路の入力のための入力信号を出力するため、および入力の差を少なくとも1つのしきい電圧と比較するために構成され、
- 第1の増幅された信号電圧は、差動比較器の反転入力に印加され、第2の増幅された信号電圧は、差動比較器の非反転入力に印加され、差動比較器は、少なくとも3つの出力、すなわち、
- 第2の増幅された信号電圧および第1の増幅された信号電圧が正のしきい電圧だけ異なるとき移行する第1の出力と、
- 第2の増幅された信号電圧および第1の増幅された信号電圧が負のしきい電圧だけ異なるとき移行する第2の出力と、
- サンプルホールド回路の入力のための入力信号であり、第1の増幅された信号電圧および第2の増幅された信号電圧が等しいとき移行する第3の出力とを有し、
- 比較段は、ダイオード接続トランジスタの少なくとも1つの列を備え、ダイオード接続トランジスタの各列は、入力として第1のダイオード接続トランジスタのゲートおよび出力として前記第1のダイオード接続トランジスタのドレインを有し、
- ダイオード接続トランジスタの少なくとも1つの列は、第1のバイアス用電圧を印加するように構成される第1の端子と第2のバイアス用電圧を印加するように構成される第2の端子との間に配置され、画素回路は、第1のバイアス用電圧および第2のバイアス用電圧の中の少なくとも1つのバイアス用電圧を出力端子において生成するためのバイアス用回路を備え、前記バイアス用回路は、
- 出力端子に接続される電流源と、
- 電流源および出力端子に接続されるダイオード接続トランジスタの列とを備え、
- ダイオード接続トランジスタの列は、第1の端子と第2の端子との間に配置され、電流源は、第2の端子に接続され、バイアス用回路はさらに、反転入力、非反転入力および出力を有する差動増幅器を備え、前記反転入力は、ダイオード接続トランジスタの前記列のトランジスタのドレインに接続され、基準電圧は、前記非反転入力に印加され、出力は、第1の端子に接続され、
- 比較段は、ダイオード接続トランジスタの少なくとも1つの第1の列およびダイオード接続トランジスタの第2の列を備え、ダイオード接続トランジスタの各列は、入力として第1のダイオード接続トランジスタのゲートおよび出力として前記第1のダイオード接続トランジスタのドレインを有し、
比較段は、多重シフト出力を有する差動比較器を備え、差動比較器の第1の入力は、ダイオード接続トランジスタの列の第1のトランジスタの出力であり、差動比較器のための第2の入力は、ダイオード接続トランジスタの別の列の第1のトランジスタの出力であり、
- サンプルホールド回路の出力は、ダイオード接続トランジスタの第1の列のトランジスタのゲートに接続され、
- サンプルホールド回路の出力は、ダイオード接続トランジスタの第1の列の端部に配置されるトランジスタのソースに接続され、光センサ段の出力は、前記トランジスタのゲートに接続され、
- 画素回路は、少なくとも光センサ段の出力に接続される入力および第1の端子を有する変換段を備え、前記変換段は、前記光受容体電流から導かれる信号電圧を第1の端子に配送するために構成され、変換段は、少なくとも第2の端子を有し、前記サンプルホールド回路の出力は、変換段の第2の端子に接続され、前記変換段は、比較段のための入力であり、
- 変換段の第2の端子は、サンプルホールド回路によって前記サンプルホールド回路の出力に印加されるホールド電圧を通じて変換段の第1の端子における電圧シフトを制御するために構成され、
- 光センサ段は、電流ミラーを備え、変換段は、前記電流ミラーに接続される少なくとも1つのダイオード接続トランジスタを備え、
- 変換段は、光センサ段の出力とサンプルホールド回路の出力との間にダイオード接続トランジスタの列を備える。
Vph = Vhold + nUTlog(Iph/Io)
に等しい信号電圧Vphを提供し、ただしIoは、ミスマッチリッチトランジスタパラメータであり、nは、「しきい値下の勾配因子」と呼ばれる、低ミスマッチトランジスタパラメータであり、UTは、「熱電圧」と呼ばれる、ミスマッチフリーの物理的温度依存性定数である。
Vhold|new = Vreset - nUTlog(Iph/Io)
であるように更新されることになる。
Vph = VC + K + nUT(N - 1)log(Iph/Io)
である。ただしVCは、キャパシタ57における電圧であり、K = nUTlog(AN-1/(B-1))であり、Nは、列27の積層ダイオード接続MOSトランジスタの数である。この適応バイアスは、電圧利得をNからN-1に低減することに留意されたい。
Vph = VC - nUTlog(ABIph/Io)
をもたらすことに注目されたい。物理的実施は、電流ミラー出力トランジスタ17と一緒に列27を抑制することをもたらす。図19は、図18の画素回路に似ているが、しかし列27または電流ミラー出力トランジスタ17がない、画素回路の例を示す。信号電圧Vph0は、直接サンプルホールド回路50の出力52によって比較段30に配送される。サンプルホールド回路50の出力52はそれ故に、電圧増幅器40の第1の列41のトランジスタのゲートに接続される。サンプルホールド回路50の出力52は、前記光受容体電流Iphから導かれる信号電圧Vphを比較段30に配送するので、ある意味では、サンプルホールド回路50段は、変換段20としての役割を果たす。光センサ段10の出力13はそれ故に、変換段20の出力22に対応してもよい。
2 変換段
3 電圧増幅段
4 時間微分回路
5 後処理回路
6 キャパシタ
7 フィードバック素子
7a キャパシタ
7b リセットスイッチ
8 差動増幅器
10 光センサ段
11 電流ミラー
12 第1の端子
13 第2の端子、出力
14 トランジスタ
15 増幅器
16 ノード
17 トランジスタ
18 追加の端子
19 トランジスタ
20 変換段
21 入力
22 第1の端子、出力
23 第2の端子
24 トランジスタ
25 差動増幅器
26 ダイオード接続トランジスタ
27 ダイオード接続トランジスタの列
30 比較段
31 電圧比較器
32 電圧比較器
33 論理回路構成
35 差動増幅器
36 出力
37 ノード
38 差動比較器
40 増幅段、電圧増幅器
41 ダイオード接続トランジスタの第1の列
42 ダイオード接続トランジスタの第2の列
43 ダイオード接続トランジスタの第3の列
45 下側電圧端部、下側端子
46 下側電圧端部
47 下側電圧端部
50 サンプルホールド回路
51 入力
52 出力
53 制御端子
55 スイッチ
56 ノード
57 キャパシタ
58 電圧バッファ
59 トランジスタ
60 電流源
61 MOSトランジスタ
62 MOSトランジスタ
63 増幅器
66 電流ミラー
80 P-MOSダイオード接続トランジスタの列
81 端子
82 端子
83 第1のトランジスタ
84 差動増幅器
85 最後のトランジスタ
86 電流源
87 N-MOSトランジスタ
Claims (17)
- - フォトダイオード(1)を備え、出力(13)を有する光センサ段(10)であって、前記フォトダイオードの露出の光強度に依存する光受容体電流(Iph)を配送するために構成される光センサ段(10)と、
- 第1の端子(22)と、少なくとも前記光センサ段の前記出力(13)に接続された入力(21)と、を有する変換段(20)であって、前記変換段(20)は、前記光受容体電流(I ph )から導かれる信号電圧(V ph )を前記第1の端子(22)上に配送するために構成される、変換段(20)と、
- 前記変換段(20)の第1の端子(22)に接続され、前記光受容体電流(Iph)から導かれる前記信号電圧(Vph)の変化を検出するために構成される比較段(30)と
を備える画素回路であって、
前記変換段(20)は少なくとも第2の端子(23)を備え、前記画素回路は、入力(51)と出力(52)と制御端子(53)とを有するサンプルホールド回路(50)を備え、前記サンプルホールド回路の前記出力(52)が、前記変換段(20)の前記第2の端子(23)に接続され、前記変換段(20)が、前記比較段(30)の入力に接続され、前記サンプルホールド回路の前記出力(52)が、前記変換段(20)を通じて前記比較段(30)の前記入力に接続され、前記比較段(30)が、前記サンプルホールド回路(50)の前記入力(51)のための入力信号を出力するように構成され、
前記サンプルホールド回路(50)の前記制御端子(53)は、前記比較段(30)に接続され、前記比較段(30)は、前記信号電圧(Vph)において変化が検出されるとき、前記サンプルホールド回路(50)の前記制御端子(53)にサンプリング信号を送出するために構成され、
前記サンプルホールド回路(50)は、前記比較段(30)が前記サンプルホールド回路(50)の前記制御端子(53)に前記サンプリング信号を送出するとき、前記サンプルホールド回路(50)の前記入力(51)における前記入力信号をサンプリングするため、および前記比較段(30)が前記サンプルホールド回路(50)の前記制御端子(53)に前記サンプリング信号を送出しないとき、前記サンプルホールド回路(50)の前記出力(52)でホールド電圧(V hold )を保持するために構成されることを特徴とする、画素回路。 - 前記サンプルホールド回路(50)は、前記サンプリング信号が前記サンプルホールド回路(50)の前記制御端子(53)において受け取られるとき、前記サンプルホールド回路(50)の前記出力(52)における前記ホールド電圧が前記サンプルホールド回路(50)の前記入力(51)における前記入力信号に追随するように構成される、請求項1に記載の画素回路。
- 前記比較段(30)は、少なくとも1つのしきい電圧(Vreset-Vdn、Vreset+Vdp)に対して前記信号電圧(Vph)を比較するために構成され、前記比較段(30)は、前記信号電圧と前記少なくとも1つのしきい電圧との間の前記比較に基づいて前記サンプルホールド回路(50)の前記制御端子(53)に前記サンプリング信号を送出するために構成される、請求項1または2に記載の画素回路。
- 前記比較段(30)は、第1のしきい電圧(Vreset+Vdp)および第2のしきい電圧(Vreset-Vdn)に対して前記信号電圧(Vph)を比較することであって、前記第1のしきい電圧は前記第2のしきい電圧よりも大きい、比較すること、前記信号電圧が前記第1のしきい電圧を超えるとき第1のイベント信号(ev+)を出力すること、および前記信号電圧が前記第2のしきい電圧より劣るとき第2のイベント信号(ev-)を出力することを行うために構成される、請求項3に記載の画素回路。
- 前記比較段(30)は、前記信号電圧を基準電圧(Vreset)と比較し、この比較に基づいて前記サンプルホールド回路(50)の前記入力(51)のための入力信号を出力するように構成される差動増幅器(35)を備える、請求項1から4のいずれか一項に記載の画素回路。
- 前記比較段(30)は、多重シフト出力を有する差動比較器(38)を備え、前記差動比較器(38)は、入力として前記信号電圧の別様に増幅された2つの値(Vphi、Vphj)を有し、前記サンプルホールド回路(50)の前記入力のための前記入力信号を出力するためおよび前記入力の差を少なくとも1つのしきい電圧と比較するために構成される、請求項1から5のいずれか一項に記載の画素回路。
- 第1の増幅された信号電圧は、前記差動比較器の反転入力に印加され、第2の増幅された信号電圧は、前記差動比較器の非反転入力に印加され、前記差動比較器は、少なくとも3つの出力、すなわち、
- 前記第2の増幅された信号電圧および前記第1の増幅された信号電圧が正のしきい電圧だけ異なるとき移行する第1の出力と、
- 前記第2の増幅された信号電圧および前記第1の増幅された信号電圧が負のしきい電圧だけ異なるとき移行する第2の出力と、
- 前記サンプルホールド回路の前記入力のための前記入力信号であり、前記第1の増幅された信号電圧および前記第2の増幅された信号電圧が等しいとき移行する第3の出力とを有する、請求項6に記載の画素回路。 - 前記比較段(30)は、ダイオード接続トランジスタの少なくとも1つの列(41、42、43)を備え、ダイオード接続トランジスタの各列は、入力として第1のダイオード接続トランジスタのゲートおよび出力として前記第1のダイオード接続トランジスタのドレインを有する、請求項1から7のいずれか一項に記載の画素回路。
- ダイオード接続トランジスタの前記少なくとも1つの列は、第1のバイアス用電圧(Vbb、VDD)を印加するように構成される第1の端子(81)と第2のバイアス用電圧(Vqq)を印加するように構成される第2の端子(82)との間に配置され、前記画素回路は、前記第1のバイアス用電圧(Vbb)および前記第2のバイアス用電圧(Vqq)のうちの少なくとも1つのバイアス用電圧を出力端子において生成するためのバイアス用回路を備え、前記出力端子は、前記第1の端子(81)または前記第2の端子(82)のどちらかであり、前記バイアス用回路は、
- 前記出力端子に接続される電流源(86)と、
- 前記電流源(86)および前記出力端子に接続されるダイオード接続トランジスタの列(80)と
を備える、請求項8に記載の画素回路。 - ダイオード接続トランジスタの前記列(80)は、前記第1の端子(81)と前記第2の端子(82)との間に配置され、前記電流源(86)は、前記第2の端子(82)に接続され、前記バイアス用回路はさらに、反転入力、非反転入力および出力を有する差動増幅器(84)を備え、前記反転入力は、ダイオード接続トランジスタの前記列(80)のトランジスタ(83)のドレインに接続され、基準電圧は、前記非反転入力に印加され、前記出力は、前記第1の端子(81)に接続される、請求項9に記載の画素回路。
- 前記比較段(30)は、ダイオード接続トランジスタの少なくとも1つの第1の列(41、42、43)およびダイオード接続トランジスタの第2の列(41、42、43)を備え、ダイオード接続トランジスタの各列(41、42、43)は、入力として第1のダイオード接続トランジスタのゲートおよび出力として前記第1のダイオード接続トランジスタのドレインを有し、
前記比較段(30)は、多重シフト出力を有する差動比較器(38)を備え、前記差動比較器(38)の第1の入力は、ダイオード接続トランジスタの列(42、43)の第1のトランジスタの前記出力であり、前記差動比較器のための第2の入力は、ダイオード接続トランジスタの別の列(42、43)の前記第1のトランジスタの前記出力である、請求項1から10のいずれか一項に記載の画素回路。 - 前記サンプルホールド回路の前記出力(52)は、ダイオード接続トランジスタの第1の列(41)のトランジスタのゲートに接続される、請求項8から11のいずれか一項に記載の画素回路。
- 前記サンプルホールド回路の前記出力(52)は、ダイオード接続トランジスタの第1の列(41)の端部に配置されるトランジスタ(Mn14)のソースに接続され、前記光センサ段(10)の前記出力(13)は、前記トランジスタ(Mn14)のゲートに接続される、請求項8から11のいずれか一項に記載の画素回路。
- 前記変換段(20)の前記第2の端子(23)は、前記サンプルホールド回路(50)の前記出力(52)に前記サンプルホールド回路(50)によって印加されるホールド電圧(Vhold)を通じて前記変換段(20)の前記第1の端子(22)における電圧シフトを制御するために構成される、請求項1から13のいずれか一項に記載の画素回路。
- 前記光センサ段(10)は、電流ミラー(11)を備え、前記変換段(20)は、前記電流ミラー(11)に接続される少なくとも1つのダイオード接続トランジスタ(26、Mn1)を備える、請求項1から14のいずれか一項に記載の画素回路。
- 前記変換段(20)は、前記光センサ段(10)の前記出力(13)と前記サンプルホールド回路(50)の前記出力(52)との間にダイオード接続トランジスタの列(27)を備える、請求項1から15のいずれか一項に記載の画素回路。
- 請求項1から16のいずれか一項に記載の画素回路を複数個備える画像センサ。
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